CN108369964B - 层叠体 - Google Patents

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Abstract

一种层叠体，其中，依次具有基板、欧姆电极层、金属氧化物半导体层、肖特基电极层和缓冲电极层，在上述肖特基电极层与上述缓冲电极层之间具有还原抑制层。

Description

层叠体
技术领域
本发明涉及层叠体、半导体元件、肖特基势垒二极管、结型晶体管、电子电路、电气设备、电子设备、车辆和动力机构。
背景技术
肖特基势垒二极管是利用在载流子浓度充分高的肖特基金属与半导体的接合面上形成的电势势垒从而具有整流作用的二极管。例如，将金属的功函数设为
Figure GDA0002020353520000011
n型半导体的功函数设为
Figure GDA0002020353520000012
(此处，半导体的功函数定义为真空能级与费米能级之差)时，若使满足
Figure GDA0002020353520000013
的关系的金属与半导体接触，则半导体的接触界面附近的电子移动至金属侧而使金属与半导体的费米能级一致，从而在半导体的接触界面形成耗尽区域，并且在金属一半导体界面形成电势势垒。这种情况下，形成金属侧为正极、半导体侧为负极的二极管。正向偏压时，电势势垒降低，电子越过势垒而形成电流流通。反向偏压时，由于电势势垒而使电子被阻挡从而使电流被阻止。作为使用的半导体，Si是最为普遍的。
Si系的肖特基二极管用于高速开关元件、几GHz频率带中的发送/接收用混频器、频率转换元件等。虽然通常也用于功率用途，但是存在如下缺点：由于带隙低至1.1eV、绝缘破坏电场也低至0.3MV/cm，因此为了实现高耐电压性需要增大元件的厚度，正向的ON电阻升高。另外，高速响应性优异的Si系肖特基势垒二极管的耐电压性不充分。
还已知使用SiC的肖特基势垒二极管，SiC由于带隙高达3eV以上、绝缘破坏电场也高达3MV/cm，因此适合于功率用，正在积极地对应用进行研究。然而，难以制造品质良好的结晶基板，而且外延扩散生长中经历高热过程，因此在批量生产性、成本方面存在问题。
β-Ga2O3带隙更宽(4.8eV～4.9eV)，期待其高耐电压性，但是制造品质良好的基板方面仍然存在问题，在批量生产性和成本方面存在问题。
氧化物半导体由于具有比Si宽的带隙、绝缘破坏电场高，因此期待在功率半导体中的应用。尤其对于使用氧化物半导体的肖特基势垒二极管，期待高速响应性、良好的反向恢复特性。
非专利文献1公开了一种肖特基势垒二极管，使用非晶IGZO作为氧化物半导体，使用Ti/Pd层叠结构作为肖特基金属电极。另外，在本技术中，认为通过对Pd进行氧等离子体处理，由此形成了良好的肖特基势垒。然而，本技术为在横向上提取电流的二极管，由于提取电极的电阻而难以提取大电流。此外，位于氧化物半导体层的下端的电极发挥肖特基电极的作用，与通常的使用Si、SiC的肖特基势垒二极管相比，导通方向的上下方向是相反的。在以往的电子电路中组装该肖特基势垒二极管的情况下，与其他电子材料的适配性存在问题。另外，即便在横向上提取电流的情况下，本技术中反向的泄漏电流大，也担忧在将其组装进使用了肖特基势垒二极管的电子电路中的情况下，输出时相对于输入电力的电力损失增大，或者电路自身发生故障。
专利文献1中公开了一种使用Ga2O3系作为氧化物半导体层并由欧姆电极层和肖特基电极层进行夹持的肖特基势垒二极管。然而，若将Ga2O3系的氧化物半导体层在例如硅基板上进行制膜，则正向ON电阻升高，在将其组装进使用了肖特基势垒二极管的电子电路时，输出时的相对于输入电力的电力损失增大。
专利文献2中公开了一种技术，通过将使用氧化物半导体的FET的栅电极和源或漏电极进行电连接，由此实现反向饱和电流少的二极管。然而，该方式的情况下，元件构成变得复杂而在制成器件时的成品率方面存在问题。
现有技术文献
专利文献
专利文献1：日本特开2013-102081号公报
专利文献2：日本特开2015-84439号公报
非专利文献
非专利文献1：IEEE TRANSACTION ON ELECTRON DEVICES，Vol.60，No.10，OCTOBER2013，p.3407
发明内容
本发明的目的为提供一种正向的导通(ON)电阻小、反向的漏电流小、能够降低电力损失地提取电流的半导体元件、和用于该半导体元件的层叠体。
根据本发明，提供以下层叠体等。
1.一种层叠体，其中，
依次具有基板、欧姆电极层、金属氧化物半导体层、肖特基电极层和缓冲电极层，
在所述肖特基电极层与所述缓冲电极层之间具有还原抑制层。
2.如1所述的层叠体，其中，所述还原抑制层包含选自由Pd、Mo、Pt、Ir、Ru、Au、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh和Co组成的组中的1种以上元素。
3.如1或2所述的层叠体，其中，所述肖特基电极层包含功函数为4.4eV以上的1种以上的金属元素的氧化物。
4.如1～3中任一项所述的层叠体，其中，所述肖特基电极层包含选自由Pd、Mo、Pt、Ir、Ru、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh和Co组成的组中的1种以上的金属的氧化物。
5.如1～4中任一项所述的层叠体，其中，所述基板为导电性基板。
6.如1～4中任一项所述的层叠体，其中，所述基板为绝缘性基板。
7.如1～4中任一项所述的层叠体，其中，所述基板为半导体基板。
8.如1～4中任一项所述的层叠体，其具有如下层结构，即在所述基板与所述欧姆电极层之间包含选自由电极层和绝缘层组成的组中的1层以上的层。
9.如1～4中任一项所述的层叠体，其中，所述基板为导电性的硅基板。
10.如1～9中任一项所述的层叠体，其中，所述金属氧化物半导体层包含选自In、Ga、Zn和Sn中的1种以上的元素。
11.如1～10中任一项所述的层叠体，其中，所述金属氧化物半导体层的氢原子浓度为1017个/cm3以上且1022个/cm3以下。
12.如1～11中任一项所述的层叠体，其中，所述金属氧化物半导体层的外缘与所述欧姆电极层的外缘一致，或者位于所述欧姆电极层的外缘的内侧，所述欧姆电极层与所述金属氧化物半导体层的下表面的整个面接触。
13.如1～12中任一项所述的层叠体，其中，所述肖特基电极层的外缘与所述金属氧化物半导体层的外缘一致，或者位于所述金属氧化物半导体层的外缘的内侧。
14.一种半导体元件，其使用了1～13中任一项所述的层叠体。
15.一种肖特基势垒二极管，其使用了14所述的半导体元件。
16.一种结型晶体管，其使用了14所述的半导体元件。
17.一种电子电路，其使用了14所述的半导体元件、15所述的肖特基势垒二极管、或者16所述的结型晶体管。
18.一种电气设备、电子设备、车辆或动力机构，其使用了17所述的电子电路。
根据本发明，可提供一种正向的导通电阻小、反向的漏电流小、能够降低电力损失地提取电流的半导体元件、以及用于该半导体元件的层叠体。
附图说明
图1为示意性地表示本发明的层叠体的一个实施方式的截面图。
图2为示意性地表示本发明的层叠体的另一实施方式的截面图。
图3为示意性地表示本发明的层叠体的另一实施方式的截面图。
图4为示意性地表示本发明的层叠体的另一实施方式的截面图。
图5为示意性地表示本发明的层叠体的另一实施方式的截面图。
图6为示意性地表示本发明的层叠体的另一实施方式的截面图。
图7为示意性地表示本发明的层叠体的另一实施方式的截面图。
图8为示意性地表示本发明的层叠体的另一实施方式的截面图。
图9为示意性地表示本发明的层叠体的另一实施方式的截面图。
图10为示意性地表示本发明的层叠体的另一实施方式的截面图。
图11为示意性地表示本发明的层叠体的另一实施方式的截面图。
图12为示意性地表示本发明的层叠体的另一实施方式的截面图。
图13为示意性地表示本发明的层叠体的另一实施方式的截面图。
图14为示意性地表示本发明的层叠体的另一实施方式的截面图。
具体实施方式
[层叠体]
本发明的层叠体的一个方案依次具有基板、欧姆电极层、金属氧化物半导体层、肖特基电极层和缓冲电极层，
在上述肖特基电极层与上述缓冲电极层之间具有还原抑制层。
在本发明的层叠体的一个方案中，可以不选择基板、基材地形成肖特基势垒二极管。
也可以存在夹在基板与欧姆电极层之间的层。
优选欧姆电极层与金属氧化物半导体层接触，优选金属氧化物半导体层与肖特基电极层接触。
本发明的层叠体的另一方案在导电性基板上依次具有欧姆电极层、金属氧化物半导体层、肖特基电极层和缓冲电极层，在肖特基电极层与缓冲电极层之间具有还原抑制层。
将本发明的层叠体的一个方案和本发明的层叠体的另一方案统称为本发明的层叠体。
本发明的层叠体通过具有上述构成，能够在用于半导体元件时减小正向的导通电阻。另外，能够降低反向的漏电流，能够在相对于输入电力的电力损失少的条件下提取电流。
作为本发明的层叠体的层构成，可列举以下构成。
基板//欧姆电极层/金属氧化物半导体层/肖特基电极层/还原抑制层/缓冲电极层
(“/”表示各层邻接地层叠。)
(“//”表示各层不邻接、或邻接地层叠。)
本发明的层叠体的一个实施方式的层叠结构示于图1。在层叠体1中，在基板9上依次层叠了欧姆电极层20、金属氧化物半导体层30、肖特基电极层40、还原抑制层50、缓冲电极层60。
金属氧化物半导体层30的外缘(端部)可以与欧姆电极层20的外缘一致，也可以位于欧姆电极层20的外缘的内侧。后者的情况示于图2。
另外，肖特基电极层40的外缘可以与金属氧化物半导体层30的外缘一致，也可以位于金属氧化物半导体层30的外缘的内侧。后者的情况示于图3。
图4所示的层叠体是在图3所示的层叠体的金属氧化物半导体层30的一部分中以与肖特基电极层40的两端部的下部接触的方式埋入p型氧化物半导体70而成的层叠体。
另外，图5所示的层叠体是在图3所示的层叠体中，作为肖特基电极层40的一部分而在其两端部设置绝缘体80而成的层叠体。
图6所示的层叠体为在图3所示的层叠体的金属氧化物半导体层30的一部分中以与肖特基电极层40的下部接触的方式周期性地埋入p型氧化物半导体90而成的层叠体。
各构成在下文中描述。
本发明的层叠体的另一实施方式的层叠结构示于图7。在层叠体11中，在导电性基板10上依次层叠了欧姆电极层20、金属氧化物半导体层30、肖特基电极层40、还原抑制层50、缓冲电极层60。
金属氧化物半导体层30的外缘(端部)可以与欧姆电极层20的外缘一致，也可以位于欧姆电极层20的外缘的内侧。后者的情况示于图8。这种情况下，形成欧姆电极层20覆盖金属氧化物半导体层30的下表面的构成，即金属氧化物半导体层30的下表面的整面与欧姆电极层20接触的构成。
另外，肖特基电极层40的外缘可以与金属氧化物半导体层30的外缘一致，也可以位于金属氧化物半导体层30的外缘的内侧。后者的情况示于图9。这种情况下，形成金属氧化物半导体层30覆盖肖特基电极层40的下表面的构成。
在Si等共价键性的结晶性半导体中，为了防止泄漏电流，需要形成半导体的端部与肖特基电极不直接接触的结构。另一方面，金属氧化物半导体在膜端部的泄漏电流少，因此可以形成金属氧化物半导体层的端部与肖特基电极层的端部一致的构成、或者肖特基电极位于金属氧化物半导体层的端部的内侧的构成。
本发明的层叠体的层叠结构的另一实施方式示于图10～12。
图10所示的层叠体是在图9所示的层叠体的金属氧化物半导体层30的一部分中以与肖特基电极层40的两端部的下部接触的方式埋入p型氧化物半导体70而成的层叠体。通过如此设置，由此肖特基电极的端部不与n型氧化物半导体层直接接触，从而在施加反向偏压时防止电场集中于半导体层的端部，能够实现高绝缘耐压。因此，能够实现在施加反向偏压时具备高绝缘耐压，并且针对施加正向偏压的开关的消耗电力低的特性。
另外，图11所示的层叠体是在图9所示的层叠体中，作为肖特基电极层40的一部分而在其两端部设置绝缘体80而成的层叠体。通过如此设置，由此肖特基电极的端部不与n型氧化物半导体层直接接触，从而在施加反向偏压时防止电场集中于半导体层的端部，能够实现高绝缘耐压。因此，能够实现在施加反向偏压时具备高绝缘耐压，并且针对施加正向偏压的开关的消耗电力低的特性。
图12所示的层叠体是在图9所示的层叠体的金属氧化物半导体层30的一部分中以与肖特基电极层40的下部相接触的方式周期性地埋入p型氧化物半导体90而成的层叠体。该结构为将PiN二极管与肖特基势垒二极管组合的结构，被称作MPS(Merged PiN andSchottky Barrier，合并后的PiN和肖特基势垒)结构。具有如下优点：借助PN二极管的性质从而耐电压升高、借助肖特基势垒二极管的性质从而消耗电力降低。
也可以同时设置图2和图3～6中所示的任一构成。
也可以同时设置图8和图9～12中所示的任一构成。
同时设置图2和图3的构成的层叠体的层叠结构示于图13。需要说明的是，基板9的外缘设置为比欧姆电极层20的外缘更大。
同时设置图8和图9的构成的层叠体的层叠结构示于图14。需要说明的是，导电性基板10的外缘设置为比欧姆电极层20的外缘更大。
以下，对于构成本发明的层叠体的各层进行说明。
(基板)
作为基板，没有特别限定，可以使用公知的物质，可以举出导电性基板、半导体基板、绝缘性基板等。
作为导电性基板，可以举出硅基板或金属基板。优选为杂质掺杂浓度高的低电阻的硅基板，更优选为n型的低电阻硅基板。作为掺杂剂，可以使用以往公知的B、P、Pb、As等。
硅基板优选为低电阻的硅基板。硅基板的体积电阻率ρ优选为100mΩcm以下，更优选为10mΩcm以下，进一步优选为5mΩcm以下。
作为金属基板的金属，可以举出Cu、Al、Au、Cr、Fe、Ni、W等，也可以使用它们的合金。优选为低电阻且廉价并且热传导性优异的Cu、Al或它们的合金。
本发明的层叠体即便使用廉价的硅基板、金属基板作为导电性基板，也可以提供表现良好二极管特性的肖特基势垒二极管。
导电性基板的厚度通常为200μm～2mm。
导电性基板的背面可以层叠有电极层(背面电极)。背面电极的材料没有特别限制，可以举出Ti、Ni、Au、Cu、Al、Cr、Fe、Ni、W等或它们的层叠结构、以及它们的合金。
半导体基板只要能保持表面的平滑性则对材料没有特别限定。
作为半导体基板，可以举出将载流子浓度调整至1×1018cm-3以下的Si基板、GaN基板、SiC基板、GaP基板、GaAs基板、ZnO基板、Ga2O3基板、GaSb基板、InP基板、InAs基板、InSb基板、ZnS基板、ZnTe基板、金刚石基板等。
半导体基板可以为单晶，也可以为多晶。另外，可以为非晶基板或部分地包含非晶的基板。也可以使用在导电体基板、半导体基板、绝缘性基板上使用CVD(化学气相生长)等方法形成半导体膜而成的基板。
半导体基板的表面粗糙度优选为150nm以下，更优选为50nm以下，进一步优选为10nm以下。表面粗糙度通过实施例中记载的方法进行测定。
基板的表面粗糙度小、平滑性高时，在层叠了欧姆电极层、金属氧化物半导体层的情况下金属氧化物半导体层的平滑性得到保持，作为形成元件的情况下可将反向的漏电流抑制得较低。
半导体基板的厚度通常为200μm～2mm。优选为200μm～1mm，更优选为200μm～700μm。通过设为200μm～2mm，由此元件制作后的切割时的加工性优异，元件的成品率升高而生产率容易提高。
绝缘性基板只要是具有绝缘性的基板就没有特别限制，在不损害本发明的效果的范围内可以任意选择通常使用的基板。
作为绝缘性基板，例如可以举出：石英玻璃、钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、铝硅酸盐玻璃等由熔融法或浮法制作的无碱玻璃基板、陶瓷基板、以及具有可耐受本制作工序的处理温度的耐热性的塑料基板(例如聚酰亚胺基板)等。
另外，作为绝缘性基板，可以使用介电性基板。
作为介电性基板，可以举出铌酸锂基板、钽酸锂基板、氧化锌基板、水晶基板、蓝宝石基板等。
此外，也可以使用在不锈钢合金等金属基板的表面设置有绝缘膜、介电膜的绝缘性基板、介电性基板。
另外，也可以在基板上形成作为基底膜的绝缘膜。作为基底膜，可以使用CVD法、溅射法等形成氧化硅膜、氮化硅膜、氧氮化硅膜或氮氧化硅膜等的单层或叠层。
绝缘性基板的表面粗糙度优选为150nm以下，更优选为50nm以下，进一步优选为20nm以下。表面粗糙度通过实施例中记载的方法进行测定。
基板的表面粗糙度小、平滑性高时，在将接触电阻降低层、还原抑制层和肖特基电极层层叠的情况下，肖特基电极层的平滑性得到保持，在制成元件的情况下可将反向的漏电流抑制得较低。
绝缘性基板的厚度没有特别限定，例如为2μm～2mm，优选为2μm～1mm，更优选为2μm～700μm。通过设为2μm～2mm，由此元件制作后的切割时的加工性优异，元件的成品率升高而生产率容易提高。
也可以使用在上述导电性基板、半导体基板或绝缘性基板上具有包含多种材料的任意结构、层结构、电路、配线、电极等的基材。
作为任意结构的材料，例如可以举出：形成大规模集成电路(LSI)上的后段制程的金属、层间绝缘膜等的各种金属或绝缘物的复合材料。
作为层结构的层，没有特别限定，可以使用电极层、绝缘层、半导体层、电介质层、保护膜层、应力缓冲层、遮光层、电子/空穴注入层、电子/空穴传输层、发光层、电子/空穴阻挡层、结晶生长层、密合性改善层、存储层液晶层、电容器层、蓄电层等公知的层。
作为电极层，通常可以举出：Al层、Si层、Sc层、Ti层、V层、Cr层、Ni层、Cu层、Zn层、Ga层、Ge层、Y层、Zr层、Nb层、Mo层、Tc层、Ru层、Rh层、Pd层、Ag层、Cd层、In层、Sn层、Sb层、Te层、Hf层、Ta层、W层、Re层、Os层、Ir层、Pt层、Au层、包含1种以上这些层的金属的合金层、以及氧化物电极层等。也可以增加氧化物半导体、Si等半导体的载流子浓度而用于电极层。
作为绝缘层，通常可以举出包含选自Al、Si、Sc、Ti、V、Cr、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Hf、Ta、W、Re、Os、Ir、Pt和Au中的1种以上金属的氧化物绝缘膜、氮化膜等。
作为半导体层，不拘泥于单晶、多晶、非晶的结晶状态，可以广泛地举出Si层、GaN层、SiC层、GaP层、GaAs层、GaSb层、InP层、InAs层、InSb层、ZnS层、ZnTe层、金刚石层、Ga2O3、ZnO、InGaZnO等氧化物半导体层、并五苯等有机半导体层等。
作为电介质层，可以举出铌酸锂层、钽酸锂层、氧化锌层、水晶基板层、蓝宝石层、BaTiO3层、Pb(Zr，Ti)O3(PZT)层、(Pb，La)(Zr，Ti)O3(PLZT)层、Pb(Zr，Ti，Nb)O3(PZTN)层、Pb(Ni，Nb)O3-PbTiO3(PNN-PT)层、Pb(Ni，Nb)O3-PbZnO3(PNN-PZ)层、Pb(Mg，Nb)O3-PbTiO3(PMN-PT)层、SrBi2Ta2O9(SBT)层、(K，Na)TaO3层、(K，Na)NbO3层、BiFeO3层、Bi(Nd，La)TiOx层(x＝2.5～3.0)、HfSiO(N)层、HfO2-Al2O3层、La2O3层、La2O3-Al2O3层等。
作为保护膜层的膜，不限于无机物、有机物，可以举出绝缘性优异、水等的透过性低的膜。作为保护膜层，例如可以举出SiO2层、SiNx层(x＝1.20～1.33)、SiON层、Al2O3层等。
作为应力缓冲层，可以举出AlGaN层等。
作为遮光层，例如可以举出包含金属、金属-有机物等的黑色矩阵层、滤色器层。
作为电子/空穴注入层，可以举出氧化物半导体层、有机半导体层等。
作为电子/空穴传输层，可以举出氧化物半导体层、有机半导体层等。
作为发光层，可以举出无机半导体层、有机半导体层等。
作为电子/空穴阻挡层，可以举出氧化物半导体层等。
作为基材，可以举出发电器件、发光器件、传感器、电力转换器件、演算器件、保护器件、光电子器件、显示器、存储器、具有后段制程的半导体器件、蓄电器件等。
层结构的层可以为单层，也可以为2层以上的层。
(欧姆电极层)
欧姆电极层的材料只要能够与金属氧化物半导体层进行良好的欧姆接触就没有特别限定。优选与基板的接触电阻为10mΩcm以下的材料。
作为欧姆电极层的材料，可以举出选自Ti、Mo、Ag、In、Al、W、Co和Ni中的1种以上的元素或它们的合金。优选为选自形成低电阻的硅化物的Ti、Mo、Ag、In和Al中的1种以上的元素或它们的合金。
欧姆电极层的厚度没有特别限定，通常为2nm～1μm，优选为5～300nm。若为该范围则具有充分的密合性，电阻的增加少。
另外，欧姆电极层也可以由多个层构成。
欧姆电极层可以通过截面TEM观察、二次离子质谱分析进行确认。基板、缓冲电极层、金属氧化物半导体层、肖特基电极层、还原抑制层也是同样的。
(金属氧化物半导体层)
金属氧化物半导体层的组成只要是金属氧化物半导体则没有特别限定。优选为包含选自In、Ga、Zn和Sn中的1种以上元素的氧化物，例如可以举出：In，Ga和Zn的氧化物半导体(IGZO)、In，Sn和Zn的氧化物半导体、In和Ga的氧化物半导体、In的氧化物半导体等。
另外，对于结晶性也没有限制，包含非晶氧化物半导体的层、包含多晶氧化物半导体的层、包含单晶氧化物半导体的层、它们共存的层均可以使用。
金属氧化物半导体层中的氢原子浓度优选为1017个/cm3以上且1022个/cm3以下。若氢量多于此，则有可能不能形成氧化物的In-O的网络而形成键合不稳定的状态。氢原子浓度优选为1017～1022个/cm3，更优选为1019～1022个/cm3，进一步优选为1020～1021个/cm3。
金属氧化物半导体容易形成氧缺陷，有时通过缺陷流通泄漏电流，通过将氢原子浓度设为1020个/cm3以上，能够利用羟基使氧缺陷终止而降低泄漏电流。
氢原子浓度利用二次离子质谱分析法进行测定。氢原子浓度的调整方法没有特别限定，可以通过对成膜时的装置的气氛、成膜后的退火和肖特基电极的成膜时的气氛进行优化来进行调整。
金属氧化物半导体层的带隙优选为2.0eV～6.0eV，更优选为2.5eV～5.5eV，进一步优选为3.0eV～5.0eV。带隙通过实施例中记载的方法进行测定。通过使用具有该范围的带隙的金属氧化物半导体层，可以得到导通电阻低的元件。
构成金属氧化物半导体层的各层的自由载流子浓度通常为1×1013以上且小于1×1018cm-3。自由载流子浓度通过实施例中记载的方法进行测定。
金属氧化物半导体层的厚度通常为10nm～10μm，优选为50nm～7μm，更优选为100nm～5μm。可以选择膜厚使得可得到所期望的耐电压性。若过厚则正向偏压时的电阻有可能增加。
对于本发明的层叠体而言，即便利用使用溅射等生产率优异的方式进行金属氧化物半导体层的制膜，也可以提供表现良好二极管特性的肖特基势垒二极管。
(肖特基电极层)
作为肖特基电极层的所含金属，可以使用功函数为3.5eV以上的元素，肖特基电极层可以使用其金属氧化物。该金属的功函数优选为4.0eV以上，更优选为4.4eV以上，进一步优选为4.6eV以上。功函数的上限没有特别指定，通常为6.5eV。
功函数可以通过光电子分光法求得。
作为肖特基电极层的金属，可以举出选自Pd、Mo、Pt、Ir、Ru、V、Zr、Mg、Ni、W、Cr、Re、Te，Tc、Mn、Os、Fe、Rh和Co中的1种以上的金属的氧化物、或这些金属的合金的氧化物。优选为Pd氧化物、Pt氧化物、Ir氧化物或Ru氧化物。若为这些材料，则通过与金属氧化物半导体的组合能够形成高的肖特基势垒。
肖特基电极层的载流子浓度优选为1×1018cm-3以上。载流子浓度可以利用空穴测定求出。
肖特基电极层的厚度通常为1nm～1μm，优选为2nm～100nm，更优选为5nm～100nm，进一步优选为5nm～50nm。若为该范围，则正向偏压时的导通电阻优异。另外，能够提高肖特基界面的平坦性，耐电压性优异。
用于得到肖特基电极的金属氧化物的制造方法没有特别限定，可以举出在含氧气氛下进行金属靶的反应性溅射的方法等。
(还原抑制层)
还原抑制层是防止如下情况的层，即由于缓冲电极层与肖特基电极层的相互作用而使肖特基电极层被还原从而不能形成初始肖特基界面。
作为用于还原抑制层的金属，可以举出选自Pd、Mo、Pt、Ir、Ru、Au、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh和Co中的1种以上的元素或它们的合金。
另外，作为还原抑制层，也可以使用与构成肖特基电极层的金属元素相同的元素，即也可以使用构成肖特基电极层的金属氧化物的金属。这种情况下，作为还原抑制层与肖特基电极层的组合(还原抑制层/肖特基电极层)，例如可以举出Pd/氧化钯、Pt/氧化铂、Ir/氧化铱、Ru/氧化钌等。
还原抑制层的厚度通常为1nm～1μm，优选为2nm～500nm，更优选为5nm～100nm，特别优选为10nm～80nm。若为该范围，则由于还原抑制效果优异，能够减小正向偏压时的导通电阻。另外，能够提高肖特基界面的平坦性。
(缓冲电极层)
缓冲电极层是在肖特基势垒二极管形成的下一工序即Al、Cu等的引线接合工序中降低热、超声波的损伤的层。缓冲电极层通常优选为线膨胀系数大的电极。
作为用于缓冲电极层的金属，可以举出选自Pb、In、Mg、Al、Sn、Mn、Ag、Cu、Ni、Cr和Au中的1种以上的元素或它们的合金。优选为与用于引线的金属相同的元素。例如，引线为Al或Cu的情况下，缓冲电极层也为Al或Cu时易于与引线进行接合，从而是优选的。
缓冲电极层的厚度通常为200nm～50μm，优选为500nm～10μm。若过薄则缓和损伤的效果降低，有可能对肖特基电极层、半导体层造成损伤。若过厚，则有可能由于自身的电阻而使正向偏压时的导通电阻增加。
各层的制膜方法没有特别限定，可以利用热CVD法、CAT-CVD法、光CVD法、雾化CVD法、MO-CVD法、等离子体CVD法等CVD法；MBE、ALD等控制原子水平的制膜方法；离子镀、离子束溅射、磁控溅射等PVD法；刮板法、注射法、挤出法、热加压法、溶胶凝胶法、气溶胶沉积法等使用以往公知的陶瓷工序的方法；涂布法、旋涂法、印刷法、喷涂法、电镀法、镀覆法、胶束电解法等湿式法等。
[半导体元件]
本发明的层叠体可以用于功率半导体元件、(整流)二极管元件、肖特基势垒二极管元件、结型晶体管元件、静电放电(ESD)保护二极管、过渡电压抑制(TVS)保护二极管、发光二极管、金属半导体场效应晶体管(MESFET)、结型场效应晶体管(JFET)、金属氧化膜半导体场效应晶体管(MOSFET)、肖特基源/栅MOSFET、雪崩倍增型光电转换元件、固体摄像元件、太阳能电池元件、光传感器元件、显示元件、电阻变化存储器等。特别是，由于能够没有电力损失地提取大电流，因此也适合于功率用途。使用了上述半导体元件、肖特基势垒二极管、结型晶体管等的电子电路可以用于电气设备、电子设备、车辆、动力机构等。
实施例
实施例1
(肖特基势垒二极管的制作)
将电阻率3mΩcm的p掺杂n型单晶Si基板(厚度：250μm、直径：4英寸)安装于溅射装置(佳能安内华公司制：E-200S)，成膜出150nm的Ti作为背面电极。接着，将基板翻面，安装于该溅射装置，在DC100W、Ar气氛下成膜出150nm的Mo作为欧姆电极层。接着，将该基板与直径0.3mm的区域掩模一同设置于溅射装置(ULVAC公司制：CS-200)，成膜出200nm的表1所示的金属组成(原子比)的金属氧化物半导体作为金属氧化物半导体层。此时，将表1所示的气体以表1所示的体积比率导入溅射装置内。取出该基板，利用电炉在空气中、300℃的条件下进行1小时退火。将该基板再次与直径0.2mm的区域掩模一同安装于溅射装置(佳能安内华公司制：E-200S)后，如下所述成膜出肖特基电极层、还原抑制层和缓冲层。对于肖特基电极层而言，成膜出20nm的氧化钯。成膜条件设为DC50W、Ar与O2的混合气体气氛、180秒。所使用的金属元素的功函数示于表1。对于还原抑制层而言，成膜50nm的Pd。成膜条件设为DC50W、Ar气氛。对于缓冲电极层而言，成膜出1μm的Al。成膜条件设为DC50W、Ar气氛。
所得到的肖特基势垒二极管为在图13所示的层叠体的背面层叠有Ti的结构。
(金属氧化物半导体层的自由载流子浓度的测定)
金属氧化物半导体层的自由载流子浓度如下测定。
对于玻璃基板，在上述肖特基势垒二极管制作工序之中，进行到直至金属氧化物半导体层成膜工序为止。然后，将基板各自切成1cm见方，在4角附加In电极而作为霍耳效应测定用的元件。对于该元件，在室温使用霍耳效应测定装置(ACCENT制：HL-5500PC)进行霍耳效应测定，以金属氧化物半导体层的体积对所得到的自由载流子量进行标准化而作为自由载流子浓度。
金属氧化物半导体层的自由载流子浓度为5×1016cm-3。
(肖特基电极层的载流子浓度)
肖特基电极层的载流子浓度如下测定。
对于玻璃基板，在上述肖特基势垒二极管制作工序之中，进行到肖特基电极层成膜工序为止。然后，将基板各自切成1cm见方，在4角附加In电极而作为霍耳效应测定用的元件。对于该元件，在室温下使用霍耳效应测定装置(ACCENT制：HL-5500PC)进行霍耳效应测定，以肖特基电极的体积对所得到的载流子量进行标准化而作为载流子浓度。
肖特基电极层的载流子浓度为1×1020cm-3。
对于所得到的肖特基势垒二极管进行以下评价。结果示于表1。
(导通电阻和漏电流的评价)
使用Agilent公司制B1500对导通电阻(Ron)和漏电流(Ir)进行评价。将基板侧接地，将另一探头与缓冲电极层侧连接，改变电压进行了测定。导通电阻为对肖特基势垒二极管施加1V时的±0.2V间的微分电阻(Ron＝ΔV/ΔI)，漏电流设为施加电压为-5V时的电流密度。
(金属氧化物半导体层的带隙的评价)
以下对金属氧化物半导体层的带隙进行评价。
在基板上进行到上述肖特基二极管制作工序之中的金属氧化物半导体层成膜工序为止，将所得到的层叠体切成1cm见方。在室温下使用椭圆偏振光谱测量装置(日本JAWoollam公司制：M-2000D)，将偏振光的入射角度改变为自与基板垂直的方向起50°、60°、70°，分别地，将测定波长设为192.3nm～1689nm、测定宽度设为3.4nm，进行了测定。对于所得到的谱图ψ和Δ，对于各层，设置Drude model、Tauc-Lorentz mode、Gaussian functionemodel作为吸收模型，进行优化直至方差MSE＝10以下，由此针对各光的能量算出吸收系数α。对于金属氧化物半导体层的吸收系数α的谱图，相对于光的能量范围2eV～5eV对α2进行绘制，将与使直线延长而成的能量轴的交点作为带隙进行计算。
(金属氧化物半导体层的氢原子浓度的评价)
如下所述，对于所得到的肖特基势垒二极管的金属氧化物半导体层的氢原子浓度进行评价。
通过四极杆型二次离子质谱分析装置(ULVAC PHI公司制：D-SIMS)，在Cs离子源1kV、一次离子电流100nA、腔真空度5×10-10torr的测定条件下进行。对于金属氧化物半导体层的氢原子浓度而言，对于将通过上述测定所得到的各深度的H的二次离子强度在金属氧化物半导体层的膜厚中进行积分而得的强度，使用氢浓度和膜厚已知的In-Ga-Zn-O薄膜对强度进行标准化，进行氢浓度的定量化，将所得到的值作为氢原子浓度。
实施例2～4
将肖特基电极层和还原抑制层的组成如表1所示进行变更，除此以外与实施例1同样地制作肖特基势垒二极管，进行评价。结果示于表1。
金属氧化物半导体层的自由载流子浓度均为5×1016cm-3。肖特基电极层的载流子浓度均为1×1020cm-3。
实施例1～4中得到的肖特基势垒二极管的导通电阻Ron小于1mΩcm2，且漏电流Ir为4×10-8A/cm2以下，显示了良好的二极管特性。
比较例1
除了未设置还原抑制层以外，与实施例1同样地制作肖特基势垒二极管，进行评价。结果示于表1。
比较例1中得到的肖特基势垒二极管的导通电阻Ron为50mΩcm2，漏电流Ir为2×100A/cm2，相比于实施例1～4，均显示了更高的值。
【表1】
Figure GDA0002020353520000181
实施例5～8
将肖特基电极层和还原抑制层的组成如表2所示进行变更，除此以外与实施例1同样地制作肖特基势垒二极管，进行了评价。结果示于表2。
金属氧化物半导体层的自由载流子浓度均为5×1016cm-3。肖特基电极层的载流子浓度均为1×1020cm-3。
实施例5～8中得到的肖特基势垒二极管的导通电阻Ron小于10mΩcm2，且漏电流Ir为2×10-8A/cm2以下，显示了良好的二极管特性。
【表2】
Figure GDA0002020353520000191
实施例9～11
将肖特基电极层的膜厚如表3所示进行变更，除此以外与实施例1同样地制作肖特基势垒二极管，进行了评价。结果示于表3。
金属氧化物半导体层的自由载流子浓度均为5×1016cm-3。肖特基电极层的载流子浓度均为1×1020cm-3。
实施例9、10中得到的肖特基势垒二极管的导通电阻Ron为1mΩcm2未満，且漏电流Ir为3×10-7A/cm2以下，显示了良好的二极管特性。实施例11中得到的肖特基势垒二极管的导通电阻Ron小于10mΩcm2，且漏电流Ir为3×10-7A/cm2，显示了良好的二极管特性。
【表3】
Figure GDA0002020353520000201
实施例12～14
将欧姆电极层的成膜条件设为DC50W，将肖特基电极层和还原抑制层的组成如表4所示进行变更，除此以外与实施例1同样地制作肖特基势垒二极管，进行了评价。结果示于表4。
金属氧化物半导体层的自由载流子浓度均为5×1016cm-3。肖特基电极层的载流子浓度均为1×1020cm-3。
实施例12中得到的肖特基势垒二极管的导通电阻Ron小于1mΩcm2，且漏电流Ir为9×10-6，显示了良好的二极管特性。实施例13、14中得到的肖特基势垒二极管的导通电阻Ron小于1mΩcm2，漏电流Ir分别为1×10-2A/cm2、1×10-1A/cm2，显示了良好的二极管特性。
【表4】
Figure GDA0002020353520000221
实施例15～18
将基板变更为表5所示的半导体基板，除此以外与实施例1同样地制作肖特基势垒二极管。
对于导通电阻和漏电流的评价而言，将欧姆电极侧露出的部分连接探头并接地，将另一探头与缓冲电极层侧连接，改变电压进行了测定。其他评价方法与实施例1同样地进行。结果示于表5。
金属氧化物半导体层的自由载流子浓度均为5×1016cm-3。肖特基电极层的载流子浓度均为1×1020cm-3。
(基板的表面粗糙度的测定)
通过截面TEM(透射电子显微镜)像和EDX(能量色散型X射线分光法)对所制作的肖特基势垒二极管进行观察由此取得基板的表面粗糙度。具体而言，将利用EDX检测到表5所示的各基板的构成元素的区域定义为基板，进而在截面TEM图像中，根据基板与欧姆电极层的对比度的不同来对界面进行定义。对于与膜厚垂直的方向上的10μm的区域的截面TEM图像，针对基板界面的凹凸由下述式(1)式算出算术平均粗糙度Ra并定义为表面粗糙度层的厚度。结果示于表5。
【数学式1】
Figure GDA0002020353520000231
l：与膜厚垂直的方向的观察区域的长度(10μm)
f(x)：表示界面凹凸的函数
(基板的结晶性的评价)
基板的结晶性根据通过电子显微镜(JEOL公司制：JEM-2800)所得到的电子射线衍射像进行评价。对于电子射线的照射区域而言，针对基板截面从直径10nm以上的区域取得衍射像。在衍射像中观察到点状的判断为单晶，观察到环状的判断为多晶。结果示于表5。
实施例15～17中得到的肖特基势垒二极管的导通电阻Ron小于1mΩcm2，且漏电流Ir为2×10-9A/cm2以下，显示了良好的二极管特性。实施例18中得到的肖特基势垒二极管的导通电阻Ron小于1mΩcm2，且漏电流Ir为2×10-1A/cm，显示了良好的二极管特性。
【表5】
Figure GDA0002020353520000241
实施例19～22
将基板变更为表6所示的绝缘性基板，除此以外与实施例15同样地制作肖特基势垒二极管，进行了评价。结果示于表6。
金属氧化物半导体层的自由载流子浓度均为5×1016cm-3。肖特基电极层的载流子浓度均为1×1020cm-3。
实施例19～22中得到的肖特基势垒二极管的导通电阻Ron小于1mΩcm2，且漏电流Ir为1×10-7A/cm2以下，显示了良好的二极管特性。
【表6】
Figure GDA0002020353520000251
实施例23～26
将金属氧化物半导体层的成膜设为表7所示的金属组成比(原子比)的金属氧化物半导体，将成膜时导入气体如表7所示进行设置，除此以外与实施例1同样地制作肖特基势垒二极管，进行了评价。结果示于表7。
金属氧化物半导体层的自由载流子浓度如表7所示。肖特基电极层的载流子浓度均为1×1020cm-3。
实施例23～26中得到的肖特基势垒二极管的导通电阻Ron小于1mΩcm2，且漏电流Ir为2×10-9A/cm2以下，显示了良好的二极管特性。
【表7】
Figure GDA0002020353520000261
实施例27～30
将金属氧化物半导体层的成膜时导入气体和其比率如表8所示进行变更，除此以外与实施例1同样地制作肖特基势垒二极管，进行了评价。结果示于表8。
金属氧化物半导体层的自由载流子浓度如表8所示。肖特基电极层的载流子浓度均为1×1020cm-3。
实施例27和28的金属氧化物半导体层的氢原子浓度为8×1020cm-3、5×1021cm-3。实施例27、28中得到的肖特基势垒二极管的导通电阻Ron小于1mΩcm2，且漏电流Ir为1×10- 9A/cm2以下，显示了良好的二极管特性。
实施例29、30的金属氧化物半导体层的氢原子浓度为4×1015cm-3、8×1016cm-3。实施例19、20中得到的肖特基势垒二极管的导通电阻Ron小于1mΩcm2，且漏电流Ir为8×10- 1A/cm2、5×10-2A/cm2，显示了良好的二极管特性。
【表8】
Figure GDA0002020353520000271
实施例31
将欧姆电极层的组成如表9所示进行变更，除此以外与实施例1同样地制作肖特基势垒二极管，进行了评价。结果示于表1。
金属氧化物半导体层的自由载流子浓度为5×1016cm-3。
肖特基电极层的载流子浓度为1×1020cm-3。
实施例31中得到的肖特基势垒二极管的导通电阻Ron小于1mΩcm2，且漏电流Ir为2×10-9A/cm2，显示了良好的二极管特性。
【表9】
Figure GDA0002020353520000281
由表1～9可知，使用本发明的层叠体的半导体元件(肖特基势垒二极管)的正向的导通电阻极小。另外可知，反向的漏电流也充分少。
产业上的可利用性
本发明的层叠体可以用于功率半导体元件、二极管元件、肖特基势垒二极管元件等半导体元件，使用该元件的电子电路可以用于电气设备、电子设备、电动车辆等。
以上，针对本发明的几个实施方式和/或实施例进行了详细说明，但本领域技术人员容易在实质上不脱离本发明的新教导和效果的范围内对这些例示出的实施方式和/或实施例施加多种变更。因此，这些多种变更包含在本发明的范围内。
将作为本申请的巴黎优先权基础的日本申请说明书的内容全部援引至此。

Claims (43)

1.一种层叠体，其中，
依次具有基板、欧姆电极层、金属氧化物半导体层、肖特基电极层和缓冲电极层，
在所述肖特基电极层与所述缓冲电极层之间具有还原抑制层，
所述还原抑制层是防止由于所述缓冲电极层与所述肖特基电极层的相互作用而使所述肖特基电极层被还原的层。
2.如权利要求1所述的层叠体，其中，所述还原抑制层包含选自由Pd、Mo、Pt、Ir、Ru、Au、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh和Co组成的组中的1种以上的金属或它们的合金。
3.如权利要求1或2所述的层叠体，其中，所述肖特基电极层包含功函数为4.4eV以上的1种以上的金属元素的氧化物。
4.如权利要求3所述的层叠体，其中，所述功函数为4.6eV以上。
5.如权利要求3所述的层叠体，其中，所述功函数为6.5eV以下。
6.如权利要求1或2所述的层叠体，其中，所述肖特基电极层包含选自由Pd、Mo、Pt、Ir、Ru、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh和Co组成的组中的1种以上的金属的氧化物。
7.如权利要求1或2所述的层叠体，其中，所述肖特基电极层为Pd氧化物、Pt氧化物、Ir氧化物或Ru氧化物。
8.如权利要求6所述的层叠体，其中，所述还原抑制层使用构成所述肖特基电极层的金属氧化物的金属。
9.如权利要求1或2所述的层叠体，其中，所述基板为导电性基板。
10.如权利要求9所述的层叠体，其中，所述导电性基板为硅基板或金属基板。
11.如权利要求10所述的层叠体，其中，所述金属基板的金属为Cu、Al、Au、Cr、Fe、Ni、W或它们的合金。
12.如权利要求10所述的层叠体，其中，所述金属基板的金属为Cu、Al或它们的合金。
13.如权利要求1或2所述的层叠体，其中，所述基板为绝缘性基板。
14.如权利要求13所述的层叠体，其中，所述绝缘性基板为无碱玻璃基板、陶瓷基板或塑料基板。
15.如权利要求13所述的层叠体，其中，所述绝缘性基板为介电性基板。
16.如权利要求15所述的层叠体，其中，所述介电性基板为铌酸锂基板、钽酸锂基板、氧化锌基板、水晶基板或蓝宝石基板。
17.如权利要求1或2所述的层叠体，其中，所述基板为在金属基板的表面设置有绝缘膜或介电膜的绝缘性基板或介电性基板。
18.如权利要求1或2所述的层叠体，其中，所述基板为半导体基板。
19.如权利要求18所述的层叠体，其中，所述半导体基板为将载流子浓度调整至1×1018cm-3以下的Si基板、GaN基板、SiC基板、GaP基板、GaAs基板、ZnO基板、Ga2O3基板、GaSb基板、InP基板、InAs基板、InSb基板、ZnS基板、ZnTe基板或金刚石基板。
20.如权利要求18所述的层叠体，其中，所述半导体基板为在导电性基板、半导体基板或绝缘性基板上形成半导体膜而成的基板。
21.如权利要求1或2所述的层叠体，其具有如下层结构，即在所述基板与所述欧姆电极层之间包含选自由电极层和绝缘层组成的组中的1层以上的层。
22.如权利要求1或2所述的层叠体，其中，在所述基板与所述欧姆电极层之间具有包含多种材料的任意结构。
23.如权利要求1或2所述的层叠体，其中，在所述基板与所述欧姆电极层之间具有层结构、电路、配线或电极。
24.如权利要求1或2所述的层叠体，其中，所述基板为导电性的硅基板。
25.如权利要求24所述的层叠体，其中，所述硅基板的体积电阻率ρ为100mΩcm以下。
26.如权利要求24所述的层叠体，其中，所述硅基板的体积电阻率ρ为5mΩcm以下。
27.如权利要求1或2所述的层叠体，其中，所述金属氧化物半导体层包含选自由In、Ga、Zn和Sn组成的组中的1种以上的元素。
28.如权利要求1或2所述的层叠体，其中，所述金属氧化物半导体层为In、Ga和Zn的氧化物半导体、In、Sn和Zn的氧化物半导体、In和Ga的氧化物半导体或In的氧化物半导体。
29.如权利要求1或2所述的层叠体，其中，所述金属氧化物半导体层的氢原子浓度为1017个/cm3以上且1022个/cm3以下。
30.如权利要求1或2所述的层叠体，其中，所述金属氧化物半导体层的氢原子浓度为1019个/cm3以上且1022个/cm3以下。
31.如权利要求1或2所述的层叠体，其中，所述金属氧化物半导体层的氢原子浓度为1020个/cm3以上且1021个/cm3以下。
32.如权利要求1或2所述的层叠体，其中，所述金属氧化物半导体层的带隙为2.0eV～6.0eV。
33.如权利要求1或2所述的层叠体，其中，所述欧姆电极层包含选自Ti、Mo、Ag、In、Al、W、Co和Ni中的1种以上的元素。
34.如权利要求1或2所述的层叠体，其中，所述缓冲电极层包含选自Pb、In、Mg、Al、Sn、Mn、Ag、Cu、Ni、Cr和Au中的1种以上的元素。
35.如权利要求1或2所述的层叠体，其中，所述缓冲电极层的厚度为200nm～50μm。
36.如权利要求1或2所述的层叠体，其中，所述金属氧化物半导体层的外缘与所述欧姆电极层的外缘一致，或者位于所述欧姆电极层的外缘的内侧，所述欧姆电极层与所述金属氧化物半导体层的下表面的整个面接触。
37.如权利要求1或2所述的层叠体，其中，所述肖特基电极层的外缘与所述金属氧化物半导体层的外缘一致，或者位于所述金属氧化物半导体层的外缘的内侧。
38.一种半导体元件，其使用了权利要求1～37中任一项所述的层叠体。
39.一种肖特基势垒二极管，其使用了权利要求38所述的半导体元件。
40.一种结型晶体管，其使用了权利要求38所述的半导体元件。
41.一种电子电路，其使用了权利要求38所述的半导体元件、权利要求39所述的肖特基势垒二极管、或者权利要求40所述的结型晶体管。
42.一种电气设备、电子设备或车辆，其使用了权利要求41所述的电子电路。
43.一种动力机构，其使用了权利要求41所述的电子电路。
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