KR20180099654A - 적층체 - Google Patents

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다카시 세키야
유키 츠루마
요시히로 우에오카
시게카즈 도마이
모토히로 다케시마
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이데미쓰 고산 가부시키가이샤
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Abstract

기판과, 오믹 전극층과, 금속 산화물 반도체층과, 쇼트키 전극층과, 버퍼 전극층을 이 순서로 갖고, 상기 쇼트키 전극층과 상기 버퍼 전극층의 사이에 환원 억제층을 갖는 적층체.

Description

적층체
본 발명은, 적층체, 반도체 소자, 쇼트키 배리어 다이오드, 정크션 트랜지스터, 전자 회로, 전기 기기, 전자 기기, 차량 및 동력 기관에 관한 것이다.
쇼트키 배리어 다이오드는, 캐리어 농도가 충분히 높은 쇼트키 금속과 반도체의 접합면에 형성되는 전위 장벽을 이용하여 정류 작용을 갖게 한 다이오드이다. 예를 들어, 금속의 일함수를 φm, n 형 반도체의 일함수를 φs (여기서, 반도체의 일함수는 진공 준위와 페르미 준위의 차로서 정의한다) 로 한 경우, ｜φm｜＞｜φs｜ 의 관계를 만족하는 금속과 반도체를 접촉시키면, 금속과 반도체의 페르미 준위가 일치하도록 반도체의 접촉 계면 부근의 전자가 금속측으로 이동하고, 반도체의 접촉 계면에 공핍 영역이 형성됨과 함께, 금속-반도체 계면에 전위 장벽이 형성된다. 이 경우, 금속측이 정극, 반도체측이 부극의 다이오드가 된다. 순방향 바이어스시에는 전위 장벽이 낮아져, 전자가 장벽을 넘어 전류가 흐르게 된다. 역바이어스시에는 전위 장벽에 의해 전자가 블록되어 전류가 저지된다. 사용하는 반도체로는 Si 가 가장 일반적이다.
Si 계의 쇼트키 다이오드는, 고속 스위칭 소자나, 수 ㎓ 주파수대에 있어서의 송신/수신용 믹서, 주파수 변환 소자 등에 이용된다. 파워 용도로도 일반적으로 사용되는데, 밴드 갭이 1.1 eV 로 작고, 절연 파괴 전계도 0.3 MV/㎝ 로 작기 때문에, 큰 내전압성을 실현하려면 소자의 두께를 크게 할 필요가 있고, 순방향의 ON 저항이 높아진다는 결점이 있다. 또, 고속 응답성이 우수한 Si 계 쇼트키 배리어 다이오드는 내전압성이 충분하지 않았다.
SiC 를 사용한 쇼트키 배리어 다이오드도 알려져 있고, SiC 는 밴드 갭이 3 eV 이상으로 크고, 절연 파괴 전계도 3 MV/㎝ 로 크기 때문에 파워용으로 적합하여, 활발히 적용이 검토되고 있다. 그러나, 양질의 결정 기판을 제작하는 것은 곤란하고, 또 에피택셜 성장에 고열의 프로세스를 거치기 때문에, 양산성, 비용에 과제가 있다.
β-Ga2O3 은 더욱 밴드 갭이 넓고 (4.8 eV ∼ 4.9 eV), 높은 내전압성이 기대되지만, 역시 양질의 기판의 제조에 과제가 있고, 양산성과 비용에 과제가 있다.
산화물 반도체는 Si 에 비하여 넓은 밴드 갭을 갖고, 절연 파괴 전계가 높기 때문에, 파워 반도체로의 응용이 기대된다. 특히 산화물 반도체를 사용한 쇼트키 배리어 다이오드는, 고속 응답성이나 양호한 역회복 특성이 기대된다.
비특허문헌 1 에는, 산화물 반도체로서 비정질 IGZO 를 사용하고, 쇼트키 금속 전극으로서 Ti/Pd 적층 구성을 사용하는 쇼트키 배리어 다이오드가 개시되어 있다. 또, 본 기술에서는, Pd 를 산소 플라즈마 처리함으로써, 양호한 쇼트키 장벽이 형성되는 것으로 하고 있다. 그러나, 본 기술은 횡방향으로 전류를 취출하는 다이오드로서, 취출 전극의 저항에 의해 대전류를 취출하는 것이 곤란하였다. 또한, 산화물 반도체층의 하단에 위치하는 전극이 쇼트키 전극의 역할을 하고 있고, 일반적인 Si 나 SiC 를 사용한 쇼트키 배리어 다이오드와는 도통 방향의 상하가 반대가 된다. 종래의 전자 회로에 이 쇼트키 배리어 다이오드를 삽입하는 경우, 다른 전자 재료와의 적합성에 과제가 있었다. 또, 횡방향으로 전류를 취출하는 경우에 있어서도, 본 기술에서는 역방향의 누설 전류가 크고, 쇼트키 배리어 다이오드가 사용되고 있는 전자 회로에 이것을 삽입한 경우, 입력 전력에 대해 출력시의 전력 로스가 커지거나, 또는 회로 자체가 오작동되는 것이 우려된다.
특허문헌 1 에는, 산화물 반도체층으로서 Ga2O3 계를 사용하고, 오믹 전극층과 쇼트키 전극층으로 협지한 쇼트키 배리어 다이오드가 개시되어 있다. 그러나, Ga2O3 계의 산화물 반도체층을, 예를 들어 실리콘 기판 상에 제막하면, 순방향 ON 저항이 높아지고, 쇼트키 배리어 다이오드가 사용되고 있는 전자 회로에 이것을 삽입한 경우, 입력 전력에 대해 출력시의 전력 로스가 커진다.
특허문헌 2 에는, 산화물 반도체를 사용한 FET 의 게이트 전극과 소스 또는 드레인 전극을 전기적으로 접속함으로써, 역방향 포화 전류가 적은 다이오드를 실현하는 기술이 개시되어 있다. 그러나, 이 방식에서는, 소자 구성이 복잡해져 디바이스화했을 때의 수율에 과제가 있다.
일본 공개특허공보 2013-102081호 일본 공개특허공보 2015-84439호
IEEE TRANSACTION ON ELECTRON DEVICES, Vol.60, No.10, OCTOBER 2013, p.3407
본 발명의 목적은, 순방향의 온 저항이 작고, 역방향의 리크 전류가 작고, 전력 로스를 적게 하여 전류를 취출할 수 있는 반도체 소자, 및 그것에 사용되는 적층체를 제공하는 것이다.
본 발명에 의하면, 이하의 적층체 등이 제공된다.
1. 기판과, 오믹 전극층과, 금속 산화물 반도체층과, 쇼트키 전극층과, 버퍼 전극층을 이 순서로 갖고,
상기 쇼트키 전극층과 상기 버퍼 전극층의 사이에 환원 억제층을 갖는 적층체.
2. 상기 환원 억제층이, Pd, Mo, Pt, Ir, Ru, Au, Ni, W, Cr, Re, Te, Tc, Mn, Os, Fe, Rh 및 Co 로 이루어지는 군에서 선택되는 1 종류 이상의 원소를 함유하는 1 에 기재된 적층체.
3. 상기 쇼트키 전극층이, 일함수가 4.4 eV 이상인 1 종류 이상의 금속 원소의 산화물을 함유하는 1 또는 2 에 기재된 적층체.
4. 상기 쇼트키 전극층이, Pd, Mo, Pt, Ir, Ru, Ni, W, Cr, Re, Te, Tc, Mn, Os, Fe, Rh 및 Co 로 이루어지는 군에서 선택되는 1 이상의 금속의 산화물을 함유하는 1 ∼ 3 중 어느 하나에 기재된 적층체.
5. 상기 기판이, 도전성 기판인 1 ∼ 4 중 어느 하나에 기재된 적층체.
6. 상기 기판이, 절연성 기판인 1 ∼ 4 중 어느 하나에 기재된 적층체.
7. 상기 기판이, 반도체 기판인 1 ∼ 4 중 어느 하나에 기재된 적층체.
8. 상기 기판과 상기 오믹 전극층의 사이에, 전극층 및 절연층으로 이루어지는 군에서 선택되는 1 이상의 층을 포함하는 층 구조를 갖는 1 ∼ 4 중 어느 하나에 기재된 적층체.
9. 상기 기판이, 도전성의 실리콘 기판인 1 ∼ 4 중 어느 하나에 기재된 적층체.
10. 상기 금속 산화물 반도체층이, In, Ga, Zn 및 Sn 에서 선택되는 1 종류 이상의 원소를 함유하는 1 ∼ 9 중 어느 하나에 기재된 적층체.
11. 상기 금속 산화물 반도체층의 수소 원자 농도가 1017 개/㎤ 이상 1022 개/㎤ 이하인 1 ∼ 10 중 어느 하나에 기재된 적층체.
12. 상기 금속 산화물 반도체층의 외측 가장자리가, 상기 오믹 전극층의 외측 가장자리와 동일하거나 또는 상기 오믹 전극층의 외측 가장자리의 내측에 위치하고, 상기 오믹 전극층이 상기 금속 산화물 반도체층의 하면의 전체면에 접하는 1 ∼ 11 중 어느 하나에 기재된 적층체.
13. 상기 쇼트키 전극층의 외측 가장자리가, 상기 금속 산화물 반도체층의 외측 가장자리와 동일하거나 또는 상기 금속 산화물 반도체층의 외측 가장자리의 내측에 위치하는 1 ∼ 12 중 어느 하나에 기재된 적층체.
14. 1 ∼ 13 중 어느 하나에 기재된 적층체를 사용한 반도체 소자.
15. 14 에 기재된 반도체 소자를 사용한 쇼트키 배리어 다이오드.
16. 14 에 기재된 반도체 소자를 사용한 정크션 트랜지스터.
17. 14 에 기재된 반도체 소자, 15 에 기재된 쇼트키 배리어 다이오드, 또는 16 에 기재된 정크션 트랜지스터를 사용한 전자 회로.
18. 17 에 기재된 전자 회로를 사용한 전기 기기, 전자 기기, 차량, 또는 동력 기관.
본 발명에 의하면, 순방향의 온 저항이 작고, 역방향의 리크 전류가 작고, 전력 로스를 적게 하여 전류를 취출할 수 있는 반도체 소자, 및 그것에 사용되는 적층체를 제공할 수 있다.
도 1 은 본 발명의 적층체의 일 실시형태를 모식적으로 나타낸 단면도이다.
도 2 는 본 발명의 적층체의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 3 은 본 발명의 적층체의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 4 는 본 발명의 적층체의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 5 는 본 발명의 적층체의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 6 은 본 발명의 적층체의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 7 은 본 발명의 적층체의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 8 은 본 발명의 적층체의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 9 는 본 발명의 적층체의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 10 은 본 발명의 적층체의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 11 은 본 발명의 적층체의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 12 는 본 발명의 적층체의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 13 은 본 발명의 적층체의 다른 실시형태를 모식적으로 나타낸 단면도이다.
도 14 는 본 발명의 적층체의 다른 실시형태를 모식적으로 나타낸 단면도이다.
[적층체]
본 발명의 적층체의 일 양태는, 기판과, 오믹 전극층과, 금속 산화물 반도체층과, 쇼트키 전극층과, 버퍼 전극층을 이 순서로 갖고,
상기 쇼트키 전극층과 상기 버퍼 전극층의 사이에 환원 억제층을 갖는다.
본 발명의 적층체의 일 양태에서는, 쇼트키 배리어 다이오드를, 기판, 기재를 선택하지 않고 형성할 수 있다.
기판과 오믹 전극층 사이에 개재하는 층이 있어도 된다.
오믹 전극층과 금속 산화물 반도체층은, 접하는 것이 바람직하고, 금속 산화물 반도체층과 쇼트키 전극층은, 접하는 것이 바람직하다.
본 발명의 적층체의 다른 양태는, 도전성 기판 상에, 오믹 전극층과, 금속 산화물 반도체층과, 쇼트키 전극층과, 버퍼 전극층을 이 순서로 갖고, 쇼트키 전극층과 버퍼 전극층의 사이에 환원 억제층을 갖는다.
본 발명의 적층체의 일 양태 및 본 발명의 적층체의 다른 양태를 총괄하여, 본 발명의 적층체라고 한다.
본 발명의 적층체는, 상기의 구성을 갖는 것에 의해, 반도체 소자에 사용했을 때에 순방향의 온 저항을 작게 할 수 있다. 또, 역방향의 리크 전류를 적게할 수 있고, 입력 전력에 대해 전력 로스가 적게 전류를 취출할 수 있다.
본 발명의 적층체의 층 구성으로서 이하의 구성을 들 수 있다.
기판//오믹 전극층/금속 산화물 반도체층/쇼트키 전극층/환원 억제층/버퍼 전극층
(「/」은 각 층이 인접하여 적층되어 있는 것을 나타낸다)
(「//」은 각 층이 인접하지 않고, 또는 인접하여 적층되어 있는 것을 나타낸다)
본 발명의 적층체의 일 실시형태의 적층 구조를 도 1 에 나타낸다. 적층체 (1) 에 있어서, 기판 (9) 위에, 오믹 전극층 (20), 금속 산화물 반도체층 (30), 쇼트키 전극층 (40), 환원 억제층 (50), 버퍼 전극층 (60) 이 이 순서로 적층되어 있다.
금속 산화물 반도체층 (30) 의 외측 가장자리 (단부) 는, 오믹 전극층 (20) 의 외측 가장자리와 동일해도 되고, 오믹 전극층 (20) 의 외측 가장자리의 내측에 위치하도록 해도 된다. 후자의 경우를 도 2 에 나타낸다.
또, 쇼트키 전극층 (40) 의 외측 가장자리는, 금속 산화물 반도체층 (30) 의 외측 가장자리와 동일해도 되고, 금속 산화물 반도체층 (30) 의 외측 가장자리의 내측에 위치하도록 해도 된다. 후자의 경우를 도 3 에 나타낸다.
도 4 에 나타내는 적층체는, 도 3 에 나타내는 적층체의 금속 산화물 반도체층 (30) 의 일부에, 쇼트키 전극층 (40) 의 양단부의 하부에 접하도록, p 형 산화물 반도체 (70) 를 매설한 것이다.
또, 도 5 에 나타내는 적층체는, 도 3 에 나타내는 적층체에 있어서, 쇼트키 전극층 (40) 의 일부로서 그 양단부에 절연체 (80) 를 형성한 것이다.
도 6 에 나타내는 적층체는, 도 3 에 나타내는 적층체의 금속 산화물 반도체층 (30) 의 일부에, 쇼트키 전극층 (40) 의 하부에 접하도록, 주기적으로 p 형 산화물 반도체 (90) 를 매설한 것이다.
각 구성에 대해서는 후술한다.
본 발명의 적층체의 다른 실시형태의 적층 구조를 도 7 에 나타낸다. 적층체 (11) 에 있어서, 도전성 기판 (10) 위에, 오믹 전극층 (20), 금속 산화물 반도체층 (30), 쇼트키 전극층 (40), 환원 억제층 (50), 버퍼 전극층 (60) 이 이 순서로 적층되어 있다.
금속 산화물 반도체층 (30) 의 외측 가장자리 (단부) 는, 오믹 전극층 (20) 의 외측 가장자리와 동일해도 되고, 오믹 전극층 (20) 의 외측 가장자리의 내측에 위치하도록 해도 된다. 후자의 경우를 도 8 에 나타낸다. 이 경우, 오믹 전극층 (20) 이 금속 산화물 반도체층 (30) 의 하면을 덮는 구성, 즉 금속 산화물 반도체층 (30) 의 하면의 전체면이 오믹 전극층 (20) 과 접하는 구성이 된다.
또, 쇼트키 전극층 (40) 의 외측 가장자리는, 금속 산화물 반도체층 (30) 의 외측 가장자리와 동일해도 되고, 금속 산화물 반도체층 (30) 의 외측 가장자리의 내측에 위치하도록 해도 된다. 후자의 경우를 도 9 에 나타낸다. 이 경우, 금속 산화물 반도체층 (30) 이 쇼트키 전극층 (40) 의 하면을 덮는 구성이 된다.
Si 등의 공유 결합성의 결정성 반도체에 있어서는, 누설 전류를 방지하기 위하여, 반도체의 단부가 쇼트키 전극과 직접 접촉하지 않는 구조로 할 필요가 있다. 한편, 금속 산화물 반도체는 막 단부에서의 누설 전류가 적기 때문에, 금속 산화물 반도체층의 단부가 쇼트키 전극층의 단부와 동일한 구성, 또는 쇼트키 전극이 금속 산화물 반도체층의 단부보다 내측에 있는 구성으로 하는 것이 가능해진다.
본 발명의 적층체의 적층 구조의 다른 실시형태를 도 10 ∼ 12 에 나타낸다.
도 10 에 나타내는 적층체는, 도 9 에 나타내는 적층체의 금속 산화물 반도체층 (30) 의 일부에, 쇼트키 전극층 (40) 의 양단부의 하부에 접하도록, p 형 산화물 반도체 (70) 를 매설한 것이다. 이와 같이 함으로써, 쇼트키 전극의 단부가 n 형 산화물 반도체층과 직접 접하지 않음으로써, 역바이어스 인가시에 반도체층의 단부에 전계가 집중하는 것을 방지하고, 높은 절연 내압을 실현할 수 있다. 따라서, 역바이어스 인가시에 높은 절연 내압을 가지면서, 순바이어스 인가의 온오프에 대한 소비 전력이 낮은 특성을 실현할 수 있다.
또, 도 11 에 나타내는 적층체는, 도 9 에 나타내는 적층체에 있어서, 쇼트키 전극층 (40) 의 일부로서 그 양단부에 절연체 (80) 를 형성한 것이다. 이와 같이 함으로써, 쇼트키 전극의 단부가 n 형 산화물 반도체층과 직접 접하지 않음으로써, 역바이어스 인가시에 반도체층의 단부에 전계가 집중하는 것을 방지하고, 높은 절연 내압을 실현할 수 있다. 따라서, 역바이어스 인가시에 높은 절연 내압을 가지면서, 순바이어스 인가의 온오프에 대한 소비 전력이 낮은 특성을 실현할 수 있다.
도 12 에 나타내는 적층체는, 도 9 에 나타내는 적층체의 금속 산화물 반도체층 (30) 의 일부에, 쇼트키 전극층 (40) 의 하부에 접하도록, 주기적으로 p 형 산화물 반도체 (90) 를 매설한 것이다. 당해 구조는, PiN 다이오드와 쇼트키 배리어 다이오드를 조합한 것으로, MPS (Merged PiN and Schottky Barrier) 구조로 불린다. PN 다이오드의 성질에 의해 내전압이 높아지고, 쇼트키 배리어 다이오드의 성질에 의해 소비 전력이 낮아진다는 이점을 갖는다.
도 2 와 도 3 ∼ 6 에 나타내는 어느 구성을 동시에 형성할 수도 있다.
도 8 과 도 9 ∼ 12 에 나타내는 어느 구성을 동시에 형성할 수도 있다.
도 2 와 도 3 의 구성을 동시에 형성한 적층체의 적층 구조를 도 13 에 나타낸다. 또한, 기판 (9) 의 외측 가장자리는 오믹 전극층 (20) 의 외측 가장자리보다 큰 것으로 하고 있다.
도 8 과 도 9 의 구성을 동시에 형성한 적층체의 적층 구조를 도 14 에 나타낸다. 또한, 도전성 기판 (10) 의 외측 가장자리는 오믹 전극층 (20) 의 외측 가장자리보다 큰 것으로 하고 있다.
이하, 본 발명의 적층체를 구성하는 각 층에 대해 설명한다.
(기판)
기판으로는, 특별히 한정되지 않고 공지된 것을 사용할 수 있고, 도전성 기판, 반도체 기판, 절연성 기판 등을 들 수 있다.
도전성 기판으로는, 실리콘 기판 또는 금속 기판을 들 수 있다. 바람직하게는 불순물 도프 농도가 높은 저저항의 실리콘 기판이고, 보다 바람직하게는 n 형의 저저항 실리콘 기판이다. 도펀트로는 종래 공지된 B, P, Pb, As 등을 사용할 수 있다.
실리콘 기판은 저저항인 것이 바람직하다. 실리콘 기판의 체적 저항률 ρ 는, 바람직하게는 100 mΩ㎝ 이하이고, 보다 바람직하게는 10 mΩ㎝ 이하이고, 더욱 바람직하게는 5 mΩ㎝ 이하이다.
금속 기판의 금속으로는, Cu, Al, Au, Cr, Fe, Ni, W 등을 들 수 있고, 이들의 합금을 사용할 수도 있다. 바람직하게는, 저저항으로 저렴하고, 또한 열전도성이 우수한 Cu, Al 또는 이들의 합금이다.
본 발명의 적층체는, 염가의 실리콘 기판이나 금속 기판을 도전성 기판으로서 사용하더라도, 양호한 다이오드 특성을 발현하는 쇼트키 배리어 다이오드를 제공할 수 있다.
도전성 기판의 두께는, 통상적으로 200 ㎛ ∼ 2 ㎜ 이다.
도전성 기판의 이면에는 전극층 (이면 전극) 이 적층되어 있어도 된다. 이면 전극의 재료는 특별히 제한은 없지만, Ti, Ni, Au, Cu, Al, Cr, Fe, Ni, W 등이나 그들의 적층 구조, 및 이들의 합금을 들 수 있다.
반도체 기판은, 표면의 평활성이 유지되고 있으면, 재료는 특별히 한정되지 않는다.
반도체 기판으로는, 캐리어 농도를 1 × 1018 ㎝-3 이하로 조정한 Si 기판, GaN 기판, SiC 기판, GaP 기판, GaAs 기판, ZnO 기판, Ga2O3 기판, GaSb 기판, InP 기판, InAs 기판, InSb 기판, ZnS 기판, ZnTe 기판, 다이아몬드 기판 등을 들 수 있다.
반도체 기판은 단결정이어도 되고, 다결정이어도 된다. 또, 비정질 기판 또는 비정질을 부분적으로 포함하는 기판이어도 된다. 도전체 기판, 반도체 기판, 절연성 기판 위에, CVD (화학 기상 성장) 등의 수법을 사용하여 반도체막을 형성한 기판을 사용해도 된다.
반도체 기판의 표면 러프니스는, 바람직하게는 150 ㎚ 이하이고, 보다 바람직하게는 50 ㎚ 이하이고, 더욱 바람직하게는 10 ㎚ 이하이다. 표면 러프니스는, 실시예에 기재된 방법에 의해 측정한다.
기판의 표면 러프니스가 작고, 평활성이 높은 쪽이 오믹 전극층, 금속 산화물 반도체층을 적층한 경우에 금속 산화물 반도체층의 평활성이 유지되고, 소자로 한 경우에 역방향의 리크 전류가 낮게 억제된다.
반도체 기판의 두께는, 통상적으로 200 ㎛ ∼ 2 ㎜ 이다. 바람직하게는, 200 ㎛ ∼ 1 ㎜, 보다 바람직하게는 200 ㎛ ∼ 700 ㎛ 이다. 200 ㎛ ∼ 2 ㎜ 로 함으로써, 소자 제작 후의 다이싱시의 가공성이 우수하고, 소자의 수율이 높아져 생산성이 향상되기 쉬워진다.
절연성 기판은, 절연성을 갖는 기판이면 특별히 제한은 없고, 본 발명의 효과를 잃지 않는 범위에서 일반적으로 사용되고 있는 기판을 임의로 선택할 수 있다.
절연성 기판으로서, 예를 들어, 석영 유리, 바륨붕규산 유리, 알루미노붕규산 유리, 알루미노실리케이트 유리 등의 퓨전법이나 플로트법으로 제작되는 무알칼리 유리 기판, 세라믹 기판, 및 본 제작 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 (예를 들어 폴리이미드 기반) 등을 들 수 있다.
또, 절연성 기판으로서 유전성 기판도 사용해도 된다.
유전성 기판으로는, 니오브산리튬 기판, 탄탈산리튬 기판, 산화아연 기판, 수정 기판, 사파이어 기판 등을 들 수 있다.
또한, 스테인리스 합금 등의 금속 기판의 표면에 절연막이나 유전막을 형성한, 절연성 기판, 유전성 기판을 사용해도 된다.
또, 기판에 하지막으로서 절연막을 형성해도 된다. 하지막으로서, CVD 법이나 스퍼터링법 등을 사용하여, 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막 등의 단층 또는 적층을 형성할 수 있다.
절연성 기판의 표면 러프니스는, 바람직하게는 150 ㎚ 이하이고, 보다 바람직하게는 50 ㎚ 이하이고, 더욱 바람직하게는 20 ㎚ 이하이다. 표면 러프니스는, 실시예에 기재된 방법에 의해 측정한다.
기판의 표면 러프니스가 작고, 평활성이 높은 쪽이 접촉 저항 저감층, 환원 억제층, 및 쇼트키 전극층을 적층한 경우에, 쇼트키 전극층의 평활성이 유지되고, 소자로 한 경우에 역방향의 리크 전류가 낮게 억제된다.
절연성 기판의 두께는, 특별히 한정되지 않지만, 예를 들어 2 ㎛ ∼ 2 ㎜ 이고, 바람직하게는 2 ㎛ ∼ 1 ㎜ 이고, 보다 바람직하게는 2 ㎛ ∼ 700 ㎛ 이다. 2 ㎛ ∼ 2 ㎜ 로 함으로써, 소자 제작 후의 다이싱시의 가공성이 우수하고, 소자의 수율이 높아져 생산성이 향상되기 쉬워진다.
상기 서술한 도전성 기판, 반도체 기판 또는 절연성 기판 상에, 복수의 재료로 이루어지는 임의의 구조, 층 구조, 회로, 배선, 전극 등을 갖는 기재를 사용해도 된다.
임의의 구조의 재료로는, 예를 들어, 대규모 집적회로 (LSI) 상의 백엔드 오브 라인을 형성하는 금속, 층간 절연막 등의 여러 가지 금속이나 절연물의 복합 재료를 들 수 있다.
층 구조의 층으로는, 특별히 한정되지 않고, 전극층, 절연층, 반도체층, 유전체층, 보호막층, 응력 완충층, 차광층, 전자/홀 주입층, 전자/홀 수송층, 발광층, 전자/홀 블로킹층, 결정 성장층, 밀착성 향상층, 메모리층 액정층, 커패시터층, 축전층 등의 공지된 층을 사용할 수 있다.
전극층으로는, 일반적으로 Al 층, Si 층, Sc 층, Ti 층, V 층, Cr 층, Ni 층, Cu 층, Zn 층, Ga 층, Ge 층, Y 층, Zr 층, Nb 층, Mo 층, Tc 층, Ru 층, Rh 층, Pd 층, Ag 층, Cd 층, In 층, Sn 층, Sb 층, Te 층, Hf 층, Ta 층, W 층, Re 층, Os 층, Ir 층, Pt 층, Au 층, 이들 층의 금속을 1 이상 함유하는 합금층, 및 산화물 전극층 등을 들 수 있다. 산화물 반도체나 Si 등의 반도체의 캐리어 농도를 증가하여, 전극층에 사용하는 것도 가능하다.
절연층으로는, 일반적으로 Al, Si, Sc, Ti, V, Cr, Ni, Cu, Zn, Ga, Ge, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Hf, Ta, W, Re, Os, Ir, Pt 및 Au 로 이루어지는 군에서 선택되는 1 이상의 금속을 함유하는 산화물 절연막, 질화막 등을 들 수 있다.
반도체층으로는, Si 층, GaN 층, SiC 층, GaP 층, GaAs 층, GaSb 층, InP 층, InAs 층, InSb 층, ZnS 층, ZnTe 층, 다이아몬드층, Ga2O3, ZnO, InGaZnO 등의 산화물 반도체층, 펜타센 등의 유기 반도체층 등, 단결정, 다결정, 아모르퍼스의 결정 상태에 상관없이 넓게 들 수 있다.
유전체층으로는, 니오브산리튬층, 탄탈산리튬층, 산화아연층, 수정 기판층, 사파이어층, BaTiO3 층, Pb(Zr,Ti)O3 (PZT) 층, (Pb,La)(Zr,Ti)O3 (PLZT) 층, Pb(Zr,Ti,Nb)O3 (PZTN) 층, Pb(Ni,Nb)O3-PbTiO3 (PNN-PT) 층, Pb(Ni,Nb)O3-PbZnO3 (PNN-PZ) 층, Pb(Mg,Nb)O3-PbTiO3 (PMN-PT) 층, SrBi2Ta2O9 (SBT) 층, (K,Na)TaO3 층, (K,Na) NbO3 층, BiFeO3 층, Bi(Nd,La)TiOx 층 (x ＝ 2.5 ∼ 3.0), HfSiO(N) 층, HfO2-Al2O3 층, La2O3 층, La2O3-Al2O3 층 등을 들 수 있다.
보호막층의 막으로는, 무기물, 유기물을 불문하고 절연성이 우수하고, 물 등의 투과성이 낮은 막을 들 수 있다. 보호막층으로는, 예를 들어, SiO2 층, SiNx층 (x ＝ 1.20 ∼ 1.33), SiON 층, Al2O3 층 등을 들 수 있다.
응력 완충층으로는, AlGaN 층 등을 들 수 있다.
차광층으로는, 예를 들어 금속, 금속-유기물 등을 함유하는 블랙 매트릭스층, 컬러 필터층을 들 수 있다.
전자/홀 주입층으로는, 산화물 반도체층, 유기 반도체층 등을 들 수 있다.
전자/홀 수송층으로는, 산화물 반도체층, 유기 반도체층 등을 들 수 있다.
발광층으로는, 무기 반도체층, 유기 반도체층 등을 들 수 있다.
전자/홀 블로킹층으로는, 산화물 반도체층 등을 들 수 있다.
기재로는, 발전 디바이스, 발광 디바이스, 센서, 전력 변환 디바이스, 연산 디바이스, 보호 디바이스, 옵토 일렉트로닉스 디바이스, 디스플레이, 메모리, 백엔드 오브 라인을 갖는 반도체 디바이스, 축전 디바이스 등을 들 수 있다.
층 구조의 층은, 단층이어도 되고, 2 이상의 층이어도 된다.
(오믹 전극층)
오믹 전극층의 재료는, 금속 산화물 반도체층과 양호한 오믹 접속을 할 수 있으면 특별히 한정되지 않는다. 기판과 접촉 저항이 10 mΩ㎝ 이하인 것이면 바람직하다.
오믹 전극층의 재료로는, Ti, Mo, Ag, In, Al, W, Co 및 Ni 로 이루어지는 군에서 선택되는 1 종류 이상의 원소나 그들의 합금을 들 수 있다. 바람직하게는, 저저항의 실리사이드를 형성하는 Ti, Mo, Ag, In 및 Al 로 이루어지는 군에서 선택되는 1 종류 이상의 원소나 그들의 합금이다.
오믹 전극층의 두께는 특별히 한정되지 않지만, 통상적으로 2 ㎚ ∼ 1 ㎛ 이고, 바람직하게는 5 ∼ 300 ㎚ 이다. 이 범위이면 충분한 밀착성을 갖고, 저항의 증가가 적다.
또, 오믹 전극층을 복수의 층으로 구성할 수도 있다.
오믹 전극층은 단면 TEM 관찰이나 2 차 이온 질량 분석에 의해 확인할 수 있다. 기판, 버퍼 전극층, 금속 산화물 반도체층, 쇼트키 전극층, 환원 억제층도 동일하다.
(금속 산화물 반도체층)
금속 산화물 반도체층의 조성은, 금속 산화물 반도체이면 특별히 한정되지 않는다. In, Ga, Zn, 및 Sn 에서 선택되는 1 종 이상의 원소를 함유하는 산화물이면 바람직하고, 예를 들어, In, Ga 및 Zn 의 산화물 반도체 (IGZO), In, Sn 및 Zn 의 산화물 반도체, In 및 Ga 의 산화물 반도체, In 의 산화물 반도체 등을 들 수 있다.
또, 결정성에 대해서도 제한은 없고, 비정질 산화물 반도체로 이루어지는 층, 다결정 산화물 반도체로 이루어지는 층, 단결정 산화물 반도체로 이루어지는 층, 그들이 혼재된 층 중 어느 것도 사용할 수 있다.
금속 산화물 반도체층 중의 수소 원자 농도는, 바람직하게는 1017 개/㎤ 이상 1022 개/㎤ 이하이다. 이것보다 수소량이 많아지면, 산화물의 In-O 의 네트워크가 형성되지 않고 결합이 불안정한 상태가 될 우려가 있다. 수소 원자 농도는 1017 ∼ 1022 개/㎤ 이면 바람직하고, 1019 ∼ 1022 개/㎤ 이면 보다 바람직하고, 1020 ∼ 1021 개/㎤ 이면 더욱 바람직하다.
금속 산화물 반도체는 산소 결손을 만들기 쉽고, 결손을 타고 누설 전류가 흐르는 경우가 있지만, 수소 원자 농도를 1020 개/㎤ 이상으로 함으로써, 산소 결손을 수산기로 종단시켜, 누설 전류를 저감시킬 수 있다.
수소 원자 농도는, 2 차 이온 질량 분석법으로 측정한다. 수소 원자 농도의 조정 방법은 특별히 한정되지 않지만, 성막시의 장치의 분위기, 성막 후의 어닐, 및 쇼트키 전극의 성막시의 분위기를 최적화함으로써 조정할 수 있다.
금속 산화물 반도체층의 밴드 갭은, 바람직하게는 2.0 eV ∼ 6.0 eV, 보다 바람직하게는 2.5 eV ∼ 5.5 eV, 더욱 바람직하게는 3.0 eV ∼ 5.0 eV 이다. 밴드 갭은 실시예에 기재된 방법에 의해 측정한다. 당해 범위의 밴드 갭을 갖는 금속 산화물 반도체층을 사용함으로써, 온 저항이 낮은 소자를 얻을 수 있다.
금속 산화물 반도체층을 구성하는 각 층의 프리 캐리어 농도는, 통상적으로 1 × 1013 이상 1 × 1018 ㎝-3 미만이다. 프리 캐리어 농도는, 실시예에 기재된 방법에 의해 측정한다.
금속 산화물 반도체층의 두께는, 통상적으로 10 ㎚ ∼ 10 ㎛ 이고, 바람직하게는 50 ㎚ ∼ 7 ㎛ 이고, 보다 바람직하게는 100 ㎚ ∼ 5 ㎛ 이다. 막두께는, 원하는 내전압성이 얻어지도록 선정할 수 있다. 지나치게 두꺼우면 순방향 바이어스시의 저항이 증가할 우려가 있다.
본 발명의 적층체는, 금속 산화물 반도체층을 스퍼터 등의 생산성이 우수한 방식으로 제막해도, 양호한 다이오드 특성을 발현하는 쇼트키 배리어 다이오드를 제공할 수 있다.
(쇼트키 전극층)
쇼트키 전극층의 함유 금속으로는, 일함수가 3.5 eV 이상인 원소를 사용할 수 있고, 쇼트키 전극층에는 그 금속 산화물을 사용할 수 있다. 당해 금속의 일함수는 바람직하게는 4.0 eV 이상이고, 보다 바람직하게는 4.4 eV 이상이고, 더욱 바람직하게는 4.6 eV 이상이다. 일함수의 상한은, 특별히 지정되지 않지만, 통상적으로 6.5 eV 이다.
일함수는, 광전자 분광법에 의해 구할 수 있다.
쇼트키 전극층의 금속으로는, Pd, Mo, Pt, Ir, Ru, V, Zr, Mg, Ni, W, Cr, Re, Te, Tc, Mn, Os, Fe, Rh 및 Co 에서 선택되는 1 이상의 금속의 산화물, 또는 이들 금속의 합금의 산화물을 들 수 있다. 바람직하게는 Pd 산화물, Pt 산화물, Ir 산화물 또는 Ru 산화물이다. 이들이면, 금속 산화물 반도체와의 조합에 의해 높은 쇼트키 장벽을 형성할 수 있다.
쇼트키 전극층의 캐리어 농도는 1 × 1018 ㎝-3 이상인 것이 바람직하다. 캐리어 농도는, 홀 측정으로 구할 수 있다.
쇼트키 전극층의 두께는, 통상적으로 1 ㎚ ∼ 1 ㎛ 이고, 바람직하게는 2 ㎚ ∼ 100 ㎚ 이고, 보다 바람직하게는 5 ㎚ ∼ 100 ㎚ 이고, 더욱 바람직하게는 5 ㎚ ∼ 50 ㎚ 이다. 이 범위이면, 순방향 바이어스시의 온 저항이 우수하다. 또, 쇼트키 계면의 평탄성을 향상시킬 수 있고, 내전압성이 우수하다.
쇼트키 전극의 금속 산화물을 얻기 위한 제조 방법은 특별히 한정되지 않지만, 산소 함유 분위기 하에서 금속 타깃의 반응성 스퍼터를 실시하는 방법 등을 들 수 있다.
(환원 억제층)
환원 억제층은, 버퍼 전극층과 쇼트키 전극층의 상호 작용에 의해 쇼트키 전극층이 환원되고, 초기의 쇼트키 계면이 형성되지 않게 되는 것을 방지하는 층이다.
환원 억제층에 사용하는 금속으로는, Pd, Mo, Pt, Ir, Ru, Au, Ni, W, Cr, Re, Te, Tc, Mn, Os, Fe, Rh 및 Co 로 이루어지는 군에서 선택되는 1 종류 이상의 원소나 이들의 합금을 들 수 있다.
또, 환원 억제층으로서, 쇼트키 전극층을 구성하는 금속 원소와 동일한 원소를 사용해도 되고, 즉, 쇼트키 전극층을 구성하는 금속 산화물의 금속을 사용해도 된다. 이 경우, 환원 억제층과 쇼트키 전극층의 조합 (환원 억제층/쇼트키 전극층) 으로는, 예를 들어, Pd/산화팔라듐, Pt/산화백금, Ir/산화이리듐, Ru/산화루테늄 등을 들 수 있다.
환원 억제층의 두께는, 통상적으로 1 ㎚ ∼ 1 ㎛ 이고, 바람직하게는 2 ㎚ ∼ 500 ㎚ 이고, 보다 바람직하게는 5 ㎚ ∼ 100 ㎚ 이고, 특히 바람직하게는 10 ㎚ ∼ 80 ㎚ 이다. 이 범위이면 환원 억제 효과가 우수하기 때문에, 순방향 바이어스시의 온 저항을 작게 할 수 있다. 또, 쇼트키 계면의 평탄성을 향상시킬 수 있다.
(버퍼 전극층)
버퍼 전극층은, 쇼트키 배리어 다이오드 형성의 다음의 공정인 Al 이나 Cu 등의 와이어 본드 공정에 있어서, 열이나 초음파의 데미지를 저감시키는 층이다. 버퍼 전극층은, 통상적으로, 선팽창 계수가 큰 전극이 바람직하다.
버퍼 전극층에 사용하는 금속으로는, Pb, In, Mg, Al, Sn, Mn, Ag, Cu, Ni, Cr 및 Au 로 이루어지는 군에서 선택되는 1 종류 이상의 원소나 그들의 합금을 들 수 있다. 바람직하게는, 와이어에 사용하는 금속과 동일한 원소가 바람직하다. 예를 들어, 와이어가 Al 또는 Cu 인 경우, 버퍼 전극층도 Al 또는 Cu 이면 와이어와 접합되기 쉬워 바람직하다.
버퍼 전극층의 두께는, 통상적으로 200 ㎚ ∼ 50 ㎛ 이고, 바람직하게는 500 ㎚ ∼ 10 ㎛ 이다. 지나치게 얇으면, 데미지를 완화하는 효과가 낮아져, 쇼트키 전극층이나 반도체층에 데미지가 미칠 우려가 있다. 지나치게 두꺼우면, 자체적의 저항에 의해 순방향 바이어스시의 온 저항이 증가할 우려가 있다.
각 층의 제막 방법은 특별히 한정되지 않지만, 열 CVD 법, CAT-CVD 법, 광 CVD 법, 미스트 CVD 법, MO-CVD 법, 플라즈마 CVD 법 등의 CVD 법, MBE, ALD 등의 원자 레벨 제어의 제막 방법, 이온 플레이팅, 이온 빔 스퍼터링, 마그네트론 스퍼터링 등의, PVD 법, 닥터 블레이드법, 사출법, 압출법, 열간 가압법, 졸겔법, 에어로졸 디포지션법 등, 종래 공지된 세라믹스 공정을 사용하는 방법, 도포법, 스핀 코트법, 인쇄법, 스프레이법, 전착법, 도금법, 미셀 전해법 등의 습식법 등을 이용할 수 있다.
[반도체 소자]
본 발명의 적층체는, 파워 반도체 소자, (정류) 다이오드 소자, 쇼트키 배리어 다이오드 소자, 정크션 트랜지스터 소자, 정전기 방전 (ESD) 보호 다이오드, 과도 전압 보호 (TVS) 보호 다이오드, 발광 다이오드, 금속 반도체 전계 효과 트랜지스터 (MESFET), 접합형 전계 효과 트랜지스터 (JFET), 금속 산화막 반도체 전계 효과 트랜지스터 (MOSFET), 쇼트키 소스/드레인 MOSFET, 애벌란시 증배형 광전 변환 소자, 고체 촬상 소자, 태양 전지 소자, 광센서 소자, 표시 소자, 저항 변화 메모리 등의 반도체 소자에 사용할 수 있다. 특히, 전력 로스없이 전류를 취출할 수 있기 때문에, 파워 용도에도 적합하다. 반도체 소자는 쇼트키 배리어 다이오드, 정크션 트랜지스터에 사용할 수 있다. 상기의 반도체 소자, 쇼트키 배리어 다이오드, 정크션 트랜지스터 등을 사용한 전자 회로는, 전기 기기, 전자 기기, 차량, 동력 기관 등에 사용할 수 있다.
실시예
실시예 1
(쇼트키 배리어 다이오드의 제작)
전기 저항률 3 mΩ㎝ 의 p 도프 n 형 단결정 Si 기판 (두께 : 250 ㎛, 직경 : 4 인치) 을 스퍼터링 장치 (캐논 아넬바 주식회사 제조 : E-200S) 에 장착하고, 이면 전극으로서 Ti 를 150 ㎚ 성막하였다. 다음으로, 기판을 뒤집어 동 스퍼터링 장치에 장착하고, DC 100 W, Ar 분위기 하에서, 오믹 전극층으로서 Mo 를 150 ㎚ 성막하였다. 다음으로, 이 기판을 직경 0.3 ㎜ 의 에어리어 마크스와 함께 스퍼터링 장치 (주식회사 ULVAC 제조 : CS-200) 에 세트하고, 금속 산화물 반도체층으로서 표 1 에 나타내는 금속 조성 (원자비) 의 금속 산화물 반도체를 200 ㎚ 성막하였다. 그 때, 표 1 에 나타내는 가스를 표 1 에 나타내는 체적 비율로 스퍼터링 장치 내에 도입하였다. 이 기판을 취출하여, 전기로에 의해 공기 중 300 ℃ 의 조건으로 1 시간 어닐하였다. 이 기판을, 다시 직경 0.2 ㎜ 의 에어리어 마크스와 함께 스퍼터링 장치 (캐논 아넬바 주식회사 제조 : E-200S) 에 장착한 후, 하기와 같이 쇼트키 전극층, 환원 억제층, 및 버퍼층을 성막하였다. 쇼트키 전극층은 산화팔라듐을 20 ㎚ 성막하였다. 성막 조건은, DC 50 W, Ar 과 O2 의 혼합 가스 분위기, 180 초로 하였다. 사용한 금속 원소의 일함수를 표 1 에 나타낸다. 환원 억제층은 Pd 를 50 ㎚ 성막하였다. 성막 조건은, DC 50 W, Ar 분위기로 하였다. 버퍼 전극층은 Al 을 1 ㎛ 성막하였다. 성막 조건은, DC 50 W, Ar 분위기로 하였다.
얻어진 쇼트키 배리어 다이오드는, 도 13 의 적층체의 이면에 Ti 가 적층된 것을 나타내는 구조이다.
(금속 산화물 반도체층의 프리 캐리어 농도의 측정)
금속 산화물 반도체층의 프리 캐리어 농도는 이하와 같이 측정하였다.
유리 기판에 대해, 상기의 쇼트키 배리어 다이오드 제작 공정 중 금속 산화물 반도체층 성막 공정까지를 통과시켜 실시하였다. 그리고, 기판을 각각 가로세로 1 ㎝ 로 컷하고, 4 구석에 In 전극을 형성하여 홀 효과 측정용 소자로 하였다. 당해 소자에 대해, 실온에서 홀 효과 측정 장치 (ACCENT 제조 : HL-5500PC) 를 사용하여 홀 효과 측정을 실시하고, 얻어진 프리 캐리어량을 금속 산화물 반도체층의 체적으로 규격화하여 프리 캐리어 농도로 하였다.
금속 산화물 반도체층의 프리 캐리어 농도는 5 × 1016 ㎝-3 이었다.
(쇼트키 전극층의 캐리어 농도)
쇼트키 전극층의 캐리어 농도는 이하와 같이 측정하였다.
유리 기판에 대해, 상기의 쇼트키 배리어 다이오드 제작 공정 중 쇼트키 전극층 성막 공정까지를 통과시켜 실시하였다. 그리고, 기판을 각각 가로세로 1 ㎝ 로 컷하고, 4 구석에 In 전극을 형성하여 홀 효과 측정용 소자로 하였다. 당해 소자에 대해, 실온에서 홀 효과 측정 장치 (ACCENT 제조 : HL-5500PC) 를 사용하여 홀 효과 측정을 실시하여, 얻어진 캐리어량을 쇼트키 전극의 체적으로 규격화하여 캐리어 농도로 하였다.
쇼트키 전극층의 캐리어 농도는 1 × 1020 ㎝-3 이었다.
얻어진 쇼트키 배리어 다이오드에 대해 이하의 평가를 실시하였다. 결과를 표 1 에 나타낸다.
(온 저항 및 리크 전류의 평가)
Agilent 사 제조 B1500 을 사용하여, 온 저항 (Ron) 및 리크 전류 (Ir) 를 평가하였다. 기판측을 그라운드에 접속하고, 다른 프로브를 버퍼 전극층측에 접지하여 전압을 변화시켜 측정을 실시하였다. 온 저항은 쇼트키 배리어 다이오드에 1 V 인가했을 때의 ± 0.2 V 간의 미분 저항 (Ron ＝ ΔV/ΔI) 이고, 리크 전류는 인가 전압이 －5 V 일 때의 전류 밀도로 하였다.
(금속 산화물 반도체층의 밴드 갭의 평가)
이하와 같이 하여 금속 산화물 반도체층의 밴드 갭을 평가하였다.
기판에, 상기의 쇼트키 다이오드 제작 공정 중 금속 산화물 반도체층 성막 공정까지를 실시하고, 얻어진 적층체를 가로세로 1 ㎝ 로 컷하였다. 실온에서, 분광 엘립소메트리 측정 장치 (J·A·울램·재팬 주식회사 제조 : M-2000D) 를 사용하여 편광의 입사 각도를 기판에 수직 방향으로부터 50°, 60°, 70°로 변화시키고, 각각에 대해 측정 파장을 192.3 ㎚ ∼ 1689 ㎚, 측정폭 3.4 ㎚ 로 하여 측정을 실시하였다. 얻어진 스펙트럼 ψ 와 Δ 에 대해, 각 층마다 흡수 모델로서 Drude model, Tauc-Lorentz mode, Gaussian functione model 을 두고, 제곱 오차 MSE ＝ 10 이하가 될 때까지 최적화를 실시함으로써, 각 광의 에너지에 대해 흡수 계수 α 를 산출하였다. 금속 산화물 반도체층의 흡수 계수 α 의 스펙트럼을, 광의 에너지 범위 2 eV ∼ 5 eV 에 대해 α2 를 플롯하고, 직선을 연장시킨 에너지축과의 교점을 밴드 갭으로서 산출하였다.
(금속 산화물 반도체층의 수소 원자 농도의 평가)
얻어진 쇼트키 배리어 다이오드의 금속 산화물 반도체층의 수소 원자 농도를 이하와 같이 하여 평가하였다.
4 중극형 2 차 이온 질량 분석 장치 (알박파이사 제조 : D-SIMS) 에 의해, Cs 이온원 1 ㎸, 1 차 이온 전류 100 nA, 챔버 진공도 5 × 10-10 torr 의 측정 조건 하에서 실시하였다. 금속 산화물 반도체층의 수소 원자 농도는, 상기 측정에 의해 얻어진 각 깊이의 H 의 2 차 이온 강도를 금속 산화물 반도체층의 막두께로 적분한 강도에 대해, 수소 농도와 막두께가 이미 알려진 In-Ga-Zn-O 박막을 사용하여 강도를 규격화하여 수소 농도의 정량화를 실시하고, 얻어진 값을 수소 원자 농도로 하였다.
실시예 2 ∼ 4
쇼트키 전극층 및 환원 억제층의 조성을 표 1 에 나타내는 바와 같이 변경한 것 이외에는 실시예 1 과 마찬가지로 하여 쇼트키 배리어 다이오드를 제작하고, 평가하였다. 결과를 표 1 에 나타낸다.
금속 산화물 반도체층의 프리 캐리어 농도는, 모두 5 × 1016 ㎝-3 이었다. 쇼트키 전극층의 캐리어 농도는, 모두 1 × 1020 ㎝-3 이었다.
실시예 1 ∼ 4 에서 얻어진 쇼트키 배리어 다이오드는, 온 저항 (Ron) 이 1 mΩ㎠ 미만이고, 또한 리크 전류 (Ir) 가 4 × 10-8 A/㎠ 이하로서, 양호한 다이오드 특성을 나타냈다.
비교예 1
환원 억제층을 형성하지 않은 것 이외에는 실시예 1 과 마찬가지로 하여 쇼트키 배리어 다이오드를 제작하고, 평가하였다. 결과를 표 1 에 나타낸다.
비교예 1 에서 얻어진 쇼트키 배리어 다이오드는, 온 저항 (Ron) 이 50 mΩ㎠ 이고, 리크 전류 (Ir) 가 2 × 100 A/㎠ 로서, 실시예 1 ∼ 4 와 비교하여 모두 높은 값을 나타냈다.
Figure pct00001
실시예 5 ∼ 8
쇼트키 전극층과 환원 억제층의 조성을 표 2 에 기재된 바와 같이 변경한 것 이외에는 실시예 1 과 마찬가지로 하여 쇼트키 배리어 다이오드를 제작하고, 평가하였다. 결과를 표 2 에 나타낸다.
금속 산화물 반도체층의 프리 캐리어 농도는, 모두 5 × 1016 ㎝-3 이었다. 쇼트키 전극층의 캐리어 농도는, 모두 1 × 1020 ㎝-3 이었다.
실시예 5 ∼ 8 에서 얻어진 쇼트키 배리어 다이오드는, 온 저항 (Ron) 이 10 mΩ㎠ 미만이고, 또한 리크 전류 (Ir) 가 2 × 10-8 A/㎠ 이하로서, 양호한 다이오드 특성을 나타냈다.
Figure pct00002
실시예 9 ∼ 11
쇼트키 전극층의 막두께를 표 3 에 기재된 바와 같이 변경한 것 이외에는 실시예 1 과 마찬가지로 하여 쇼트키 배리어 다이오드를 제작하고, 평가하였다. 결과를 표 3 에 나타낸다.
금속 산화물 반도체층의 프리 캐리어 농도는, 모두 5 × 1016 ㎝-3 이었다. 쇼트키 전극층의 캐리어 농도는, 모두 1 × 1020 ㎝-3 이었다.
실시예 9, 10 에서 얻어진 쇼트키 배리어 다이오드는, 온 저항 (Ron) 이 1 mΩ㎠ 미만이고, 또한 리크 전류 (Ir) 가 3 × 10-7 A/㎠ 이하로서, 양호한 다이오드 특성을 나타냈다. 실시예 11 에서 얻어진 쇼트키 배리어 다이오드는, 온 저항 (Ron) 이 10 mΩ㎠ 미만이고, 또한 리크 전류 (Ir) 가 3 × 10-7 A/㎠ 로서, 양호한 다이오드 특성을 나타냈다.
Figure pct00003
실시예 12 ∼ 14
오믹 전극층의 성막 조건을 DC 50 W 로 하고, 쇼트키 전극층과 환원 억제층의 조성을 표 4 에 기재된 바와 같이 변경한 것 이외에는 실시예 1 과 마찬가지로 하여 쇼트키 배리어 다이오드를 제작하고, 평가하였다. 결과를 표 4 에 나타낸다.
금속 산화물 반도체층의 프리 캐리어 농도는, 모두 5 × 1016 ㎝-3 이었다. 쇼트키 전극층의 캐리어 농도는, 모두 1 × 1020 ㎝-3 이었다.
실시예 12 에서 얻어진 쇼트키 배리어 다이오드는, 온 저항 (Ron) 이 1 mΩ㎠ 미만이고, 또한 리크 전류 (Ir) 가 9 × 10-6 로서, 양호한 다이오드 특성을 나타냈다. 실시예 13, 14 에서 얻어진 쇼트키 배리어 다이오드는, 온 저항 (Ron) 이 1 mΩ㎠ 미만이고, 리크 전류 (Ir) 는 각각 1 × 10-2 A/㎠, 1 × 10-1 A/㎠ 로서, 양호한 다이오드 특성을 나타냈다.
Figure pct00004
실시예 15 ∼ 18
기판을 표 5 에 나타내는 반도체 기판으로 변경한 것 이외에는, 실시예 1 과 마찬가지로 하여 쇼트키 배리어 다이오드를 제작하였다.
온 저항 및 리크 전류의 평가는 오믹 전극측이 노출되어 있는 부분 프로브를 접지하여 그라운드에 접속하고, 다른 프로브를 버퍼 전극층측에 접지하여 전압을 변화시켜 측정을 실시하였다. 그 밖의 평가 방법은 실시예 1 과 마찬가지로 실시하였다. 결과를 표 5 에 나타낸다.
금속 산화물 반도체층의 프리 캐리어 농도는, 모두 5 × 1016 ㎝-3 이었다. 쇼트키 전극층의 캐리어 농도는, 모두 1 × 1020 ㎝-3 이었다.
(기판의 표면 러프니스의 측정)
기판의 표면 러프니스는, 제작한 쇼트키 배리어 다이오드를 단면 TEM (투과 전자 현미경) 이미지와 EDX (에너지 분산형 X 선 분광법) 에 의해 관찰하여 취득하였다. 구체적으로, EDX 에서 표 5 에 나타내는 각 기판의 구성 원소가 검출된 에어리어를 기판으로 정의하고, 또한 단면 TEM 이미지에 있어서 기판과 오믹 전극층의 콘트라스트의 차이로부터 계면을 정의하였다. 막두께와 수직 방향으로 10 ㎛ 의 에어리어의 단면 TEM 이미지에 대해, 기판 계면의 요철에 대해 산술 평균 조도 (Ra) 를 하기 식 (1) 식으로부터 산출하여 표면 러프니스층의 두께로 정의하였다. 결과를 표 5 에 나타낸다.
[수학식 1]
Figure pct00005
l : 막두께와 수직 방향의 관찰 에어리어의 길이 (10 ㎛)
f(x) : 계면의 요철을 나타내는 함수
(기판의 결정성의 평가)
기판의 결정성은, 전자 현미경 (JEOL 사 제조 : JEM-2800) 에 의해 얻어진 전자선 회절 이미지에 의해 평가하였다. 전자선의 조사 에어리어는 기판 단면에 대해 직경 10 ㎚ 이상의 영역으로부터 회절 이미지를 취득하였다. 회절 이미지에 있어서 스폿 형상이 관찰된 것을 단결정, 링 형상으로 관찰된 것을 다결정으로 판단하였다. 결과를 표 5 에 나타낸다.
실시예 15 ∼ 17 에서 얻어진 쇼트키 배리어 다이오드는, 온 저항 (Ron) 이 1 mΩ㎠ 미만이고, 또한 리크 전류 (Ir) 가 2 × 10-9 A/㎠ 이하로서, 양호한 다이오드 특성을 나타냈다. 실시예 18 에서 얻어진 쇼트키 배리어 다이오드는, 온 저항 (Ron) 이 1 mΩ㎠ 미만이고, 또한 리크 전류 (Ir) 가 2 × 10-1 A/㎠ 로서, 양호한 다이오드 특성을 나타냈다.
Figure pct00006
실시예 19 ∼ 22
기판을 표 6 에 나타내는 절연성 기판으로 변경한 것 이외에는 실시예 15 와 마찬가지로 하여 쇼트키 배리어 다이오드를 제작하고, 평가하였다. 결과를 표 6 에 나타낸다.
금속 산화물 반도체층의 프리 캐리어 농도는, 모두 5 × 1016 ㎝-3 이었다. 쇼트키 전극층의 캐리어 농도는, 모두 1 × 1020 ㎝-3 이었다.
실시예 19 ∼ 22 에서 얻어진 쇼트키 배리어 다이오드는, 온 저항 (Ron) 이 1 mΩ㎠ 미만이고, 또한 리크 전류 (Ir) 가 1 × 10-7 A/㎠ 이하로서, 양호한 다이오드 특성을 나타냈다.
Figure pct00007
실시예 23 ∼ 26
금속 산화물 반도체층의 성막을, 표 7 에 나타내는 금속 조성비 (원자비) 의 금속 산화물 반도체로 하고, 성막시 도입 가스를 표 7 에 기재된 바와 같이 한 것 이외에는 실시예 1 과 마찬가지로 하여 쇼트키 배리어 다이오드를 제작하고, 평가하였다. 결과를 표 7 에 나타낸다.
금속 산화물 반도체층의 프리 캐리어 농도는, 표 7 에 나타내는 바와 같았다. 쇼트키 전극층의 캐리어 농도는, 모두 1 × 1020 ㎝-3 이었다.
실시예 23 ∼ 26 에서 얻어진 쇼트키 배리어 다이오드는, 온 저항 (Ron) 이 1 mΩ㎠ 미만이고, 또한 리크 전류 (Ir) 가 2 × 10-9 A/㎠ 이하로서, 양호한 다이오드 특성을 나타냈다.
Figure pct00008
실시예 27 ∼ 30
금속 산화물 반도체층의 성막시 도입 가스와 그 비율을 표 8 에 기재된 바와 같이 변경한 것 이외에는 실시예 1 과 마찬가지로 하여 쇼트키 배리어 다이오드를 제작하고, 평가하였다. 결과를 표 8 에 나타낸다.
금속 산화물 반도체층의 프리 캐리어 농도는, 표 8 에 나타내는 바와 같았다. 쇼트키 전극층의 캐리어 농도는, 모두 1 × 1020 ㎝-3 이었다.
실시예 27 및 28 의 금속 산화물 반도체층의 수소 원자 농도는 8 × 1020 ㎝-3, 5 × 1021 ㎝-3 이었다. 실시예 27, 28 에서 얻어진 쇼트키 배리어 다이오드는, 온 저항 (Ron) 이 1 mΩ㎠ 미만이고, 또한 리크 전류 (Ir) 가 1 × 10-9 A/㎠ 이하로서, 양호한 다이오드 특성을 나타냈다.
실시예 29, 30 의 금속 산화물 반도체층의 수소 원자 농도는 4 × 1015 ㎝-3, 8 × 1016 ㎝-3 이었다. 실시예 19, 20 에서 얻어진 쇼트키 배리어 다이오드는, 온 저항 (Ron) 이 1 mΩ㎠ 미만이고, 또한 리크 전류 (Ir) 가 8 × 10-1 A/㎠, 5 × 10-2 A/㎠ 로서, 양호한 다이오드 특성을 나타냈다.
Figure pct00009
실시예 31
오믹 전극층의 조성을 표 9 에 나타내는 바와 같이 변경한 것 이외에는 실시예 1 과 마찬가지로 하여 쇼트키 배리어 다이오드를 제작하고, 평가하였다. 결과를 표 1 에 나타낸다.
금속 산화물 반도체층의 프리 캐리어 농도는 5 × 1016 ㎝-3 이었다. 쇼트키 전극층의 캐리어 농도는 1 × 1020 ㎝-3 이었다.
실시예 31 에서 얻어진 쇼트키 배리어 다이오드는, 온 저항 (Ron) 이 1 mΩ㎠ 미만이고, 또한 리크 전류 (Ir) 가 2 × 10-9 A/㎠ 로서, 양호한 다이오드 특성을 나타냈다.
Figure pct00010
표 1 ∼ 9 로부터, 본 발명의 적층체를 사용한 반도체 소자 (쇼트키 배리어 다이오드) 는, 순방향의 온 저항이 매우 작은 것을 알 수 있다. 또, 역방향의 리크 전류도 충분히 적은 것을 알 수 있다.
산업상 이용가능성
본 발명의 적층체는, 파워 반도체 소자, 다이오드 소자, 쇼트키 배리어 다이오드 소자 등의 반도체 소자에 사용할 수 있고, 이 소자를 사용한 전자 회로는, 전기 기기, 전자 기기, 전동 차량 등에 사용할 수 있다.
상기에 본 발명의 실시형태 및/또는 실시예를 몇 개 상세하게 설명했지만, 당업자는, 본 발명의 신규 교시 및 효과로부터 실질적으로 이탈하지 않고, 이들 예시인 실시형태 및/또는 실시예에 많은 변경을 부가하는 것이 용이하다. 따라서, 이들의 대부분의 변경은 본 발명의 범위에 포함된다.
본원의 파리 우선의 기초가 되는 일본 출원 명세서의 내용을 모두 여기에 원용한다.

Claims (18)

  1. 기판과, 오믹 전극층과, 금속 산화물 반도체층과, 쇼트키 전극층과, 버퍼 전극층을 이 순서로 갖고,
    상기 쇼트키 전극층과 상기 버퍼 전극층의 사이에 환원 억제층을 갖는, 적층체.
  2. 제 1 항에 있어서,
    상기 환원 억제층이, Pd, Mo, Pt, Ir, Ru, Au, Ni, W, Cr, Re, Te, Tc, Mn, Os, Fe, Rh 및 Co 로 이루어지는 군에서 선택되는 1 종류 이상의 원소를 함유하는, 적층체.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 쇼트키 전극층이, 일함수가 4.4 eV 이상인 1 종류 이상의 금속 원소의 산화물을 함유하는, 적층체.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 쇼트키 전극층이, Pd, Mo, Pt, Ir, Ru, Ni, W, Cr, Re, Te, Tc, Mn, Os, Fe, Rh 및 Co 로 이루어지는 군에서 선택되는 1 이상의 금속의 산화물을 함유하는, 적층체.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판이 도전성 기판인, 적층체.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판이 절연성 기판인, 적층체.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판이 반도체 기판인, 적층체.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판과 상기 오믹 전극층의 사이에, 전극층 및 절연층으로 이루어지는 군에서 선택되는 1 이상의 층을 포함하는 층 구조를 갖는, 적층체.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판이, 도전성의 실리콘 기판인, 적층체.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 금속 산화물 반도체층이, In, Ga, Zn 및 Sn 으로 이루어지는 군에서 선택되는 1 종류 이상의 원소를 함유하는, 적층체.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 금속 산화물 반도체층의 수소 원자 농도가 1017 개/㎤ 이상 1022 개/㎤ 이하인, 적층체.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 금속 산화물 반도체층의 외측 가장자리가, 상기 오믹 전극층의 외측 가장자리와 동일하거나 또는 상기 오믹 전극층의 외측 가장자리의 내측에 위치하고, 상기 오믹 전극층이 상기 금속 산화물 반도체층의 하면의 전체면에 접하는, 적층체.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 쇼트키 전극층의 외측 가장자리가, 상기 금속 산화물 반도체층의 외측 가장자리와 동일하거나 또는 상기 금속 산화물 반도체층의 외측 가장자리의 내측에 위치하는, 적층체.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 기재된 적층체를 사용한 반도체 소자.
  15. 제 14 항에 기재된 반도체 소자를 사용한 쇼트키 배리어 다이오드.
  16. 제 14 항에 기재된 반도체 소자를 사용한 정크션 트랜지스터.
  17. 제 14 항에 기재된 반도체 소자, 제 15 항에 기재된 쇼트키 배리어 다이오드, 또는 제 16 항에 기재된 정크션 트랜지스터를 사용한 전자 회로.
  18. 제 17 항에 기재된 전자 회로를 사용한 전기 기기, 전자 기기, 차량, 또는 동력 기관.
KR1020187016340A 2015-12-25 2016-12-26 적층체 KR102531224B1 (ko)

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