CN108475702B - 层叠体 - Google Patents

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Abstract

一种层叠体，其中，依次具有基板、选自接触电阻降低层和还原抑制层中的1层以上的层、肖特基电极层和金属氧化物半导体层。

Description

层叠体
技术领域
本发明涉及层叠体、使用该层叠体的半导体元件、使用该层叠体的电子电路和电气设备。
背景技术
肖特基势垒二极管是利用在载流子浓度充分高的肖特基金属与半导体的接合面上形成的电势势垒从而具有整流作用的二极管。例如，将金属的功函数设为
Figure GDA0002020302970000011
n型半导体的功函数设为
Figure GDA0002020302970000012
(此处，半导体的功函数定义为真空能级与费米能级之差)时，若使满足
Figure GDA0002020302970000013
的关系的金属与半导体接触，则半导体的接触界面附近的电子移动至金属侧而使金属与半导体的费米能级一致，从而在半导体的接触界面形成耗尽区域，并且在金属-半导体界面形成电势势垒。这种情况下，形成金属侧为正极、半导体侧为负极的二极管。正向偏压时，电势势垒降低，电子越过势垒而形成电流流通。反向偏压时，由于电势势垒而使电子被阻挡从而使电流被阻止。作为使用的半导体，Si是最为普遍的。
Si系的肖特基二极管用于高速开关元件、几GHz频率带中的发送/接收用混频器、频率转换元件等。虽然通常也用于功率用途，但是存在如下缺点：由于带隙低至1.1eV、绝缘破坏电场也低至0.3MV/cm，因此为了实现高耐电压性需要增大元件的厚度，正向的导通电阻升高。另外，高速响应性优异的Si系肖特基势垒二极管的耐电压性不充分。
还已知使用SiC的肖特基势垒二极管，SiC由于带隙高达3eV以上、绝缘破坏电场也高达3MV/cm，因此适合于功率用，正在积极地对应用进行研究。然而，难以制造品质良好的结晶基板，而且外延扩散生长中经历高热过程，因此在批量生产性、成本方面存在问题。
β-Ga2O3带隙更宽(4.8eV～4.9eV)，期待其高耐电压性，但是制造品质良好的基板方面仍然存在问题，在批量生产性和成本方面存在问题。
氧化物半导体由于具有比Si宽的带隙、绝缘破坏电场高，因此期待在功率半导体中的应用。尤其对于使用氧化物半导体的肖特基势垒二极管，期待高速响应性、良好的反向恢复特性。
非专利文献1公开了一种肖特基势垒二极管，使用非晶IGZO作为氧化物半导体，使用Ti/Pd层叠结构作为肖特基金属电极。另外，在本技术中，认为通过对Pd进行氧等离子体处理，由此形成了良好的肖特基势垒。然而，本技术中反向的泄漏电流大，也担忧在将其组装进使用了肖特基势垒二极管的电子电路中的情况下，输出时相对于输入电力的电力损失增大，或者电路自身发生故障。此外，本技术仅能够形成在横向上提取电流的二极管，由于提取电极的电阻而难以提取大电流。
专利文献1中公开了一种使用Ga2O3系作为氧化物半导体层并由欧姆电极层和肖特基电极层进行夹持的肖特基势垒二极管。然而，若将Ga2O3系的氧化物半导体层在例如硅基板上进行制膜，则正向导通电阻升高，在将其组装进使用了肖特基势垒二极管的电子电路时，输出时的相对于输入电力的电力损失增大。
专利文献2中公开了一种技术，通过将使用氧化物半导体的FET的栅电极和源或漏电极进行电连接，由此实现反向饱和电流少的二极管。然而，该方式的情况下，元件构成变得复杂而在制成器件时的成品率方面存在问题。
现有技术文献
专利文献
专利文献1：日本特开2013-102081号公报
专利文献2：日本特开2015-84439号公报
非专利文献
非专利文献1：IEEE TRANSACTION ON ELECTRON DEVICES，Vol.60，No.10，OCTOBER2013，p.3407
发明内容
本发明的目的为提供一种正向的导通(ON)电阻小、反向的漏电流小、能够降低电力损失地提取电流的半导体元件、和用于该半导体元件的层叠体。
根据本发明，提供以下层叠体等。
1.一种层叠体，其中，依次具有基板、选自接触电阻降低层和还原抑制层中的1层以上的层、肖特基电极层和金属氧化物半导体层。
2.如1所述的层叠体，其中，依次具有所述基板、所述接触电阻降低层和所述还原抑制层。
3.如1或2所述的层叠体，其中，所述还原抑制层包含选自Pd、Mo、Pt、Ir、Ru、Au、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh和Co中的1种以上的元素。
4.如1～3中任一项所述的层叠体，其中，所述接触电阻降低层包含选自Ti、Mo、Ag、In、Al、W、Co和Ni中的1种以上的金属或其硅化物。
5.如1～4中任一项所述的层叠体，其中，所述肖特基电极层包含功函数为4.4eV以上的1种以上的元素的氧化物。
6.如1～5中任一项所述的层叠体，其中，所述肖特基电极层包含选自Pd、Mo、Pt、Ir、Ru、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh和Co中的1种以上的金属的氧化物。
7.如1～6中任一项所述的层叠体，其中，所述基板为导电性基板。
8.如1～6中任一项所述的层叠体，其中，所述基板为导电性的硅基板。
9.如1～8中任一项所述的层叠体，其中，所述金属氧化物半导体层包含选自In、Sn、Ga和Zn中的1种以上的元素。
10.如1～9中任一项所述的层叠体，其中，所述金属氧化物半导体层的氢原子浓度为1017～1022个/cm3。
11.如1～10中任一项所述的层叠体，其中，在所述金属氧化物半导体层上具有欧姆电极层。
12.如1～11中任一项所述的层叠体，其中，
所述金属氧化物半导体层的外缘与所述肖特基电极层的外缘一致，或者位于所述肖特基电极层的外缘的内侧，所述肖特基电极层与所述金属氧化物半导体层的下表面的整个面接触。
13.如11或12所述的层叠体，其中，所述欧姆电极层的外缘与所述金属氧化物半导体层的外缘一致，或者位于所述金属氧化物半导体层的外缘的内侧。
14.一种半导体元件，其中，使用了1～13中任一项所述的层叠体。
15.一种肖特基势垒二极管，其中，使用了14所述的半导体元件。
16.一种结型晶体管，其中，使用了14所述的半导体元件。
17.一种电子电路，其中，使用了14所述的半导体元件、15所述的肖特基势垒二极管或者16所述的结型晶体管。
18.一种电气设备、电子设备、车辆或动力机构，其中，使用了17所述的电子电路。
发明的效果
根据本发明，可提供一种正向的导通电阻小、反向的漏电流小、能够降低电力损失地提取电流的半导体元件、以及用于该半导体元件的层叠体。
附图说明
图1为示意性地表示本发明的层叠体的一个实施方式的截面图。
图2为示意性地表示本发明的层叠体的另一实施方式的截面图。
图3为示意性地表示本发明的层叠体的另一实施方式的截面图。
图4为示意性地表示本发明的层叠体的另一实施方式的截面图。
图5为示意性地表示本发明的层叠体的另一实施方式的截面图。
图6为示意性地表示本发明的层叠体的另一实施方式的截面图。
图7为示意性地表示本发明的层叠体的另一实施方式的截面图。
图8为实施例2中制作的层叠电极的截面TEM像。
图9为示意性地表示实施例16～28中制作的元件的截面图。
具体实施方式
[层叠体]
本发明的层叠体的一个方案依次具有基板、选自接触电阻降低层和还原抑制层中的1层以上的层、肖特基电极层和金属氧化物半导体层。
在本发明的层叠体的一个方案中，可以无需选择基板、基材地形成肖特基势垒二极管。
可以存在夹在基板与选自接触电阻降低层和还原抑制层中的1层以上的层之间的层。
优选选自接触电阻降低层和还原抑制层中的1层以上的层与肖特基电极层接触，优选肖特基电极层与金属氧化物半导体层接触。
本发明的层叠体的另一方案在导电性基板上至少依次具有肖特基电极层和金属氧化物半导体层，在导电性基板与肖特基电极层之间具有选自接触电阻降低层和还原抑制层中的1层以上的层。
将本发明的层叠体的一个方案和本发明的层叠体的另一个方案统称为本发明的层叠体。
本发明的层叠体可以包含接触电阻降低层和还原抑制层这两者，也可以仅包含任一者。优选包含接触电阻降低层和还原抑制层这两者、或者仅包含接触电阻降低层。
另外，本发明的层叠体可以在金属氧化物半导体层上、即肖特基电极层侧的相反侧层叠欧姆电极层。
本发明的层叠体通过具有上述构成，能够在用于半导体元件时减小正向的导通电阻。另外，能够降低反向的漏电流，能够在减少电力损失的条件下提取电流。
作为本发明的层叠体的层构成，可列举以下构成。
(1)基板//接触电阻降低层/肖特基电极层/金属氧化物半导体层
(2)基板//还原抑制层/肖特基电极层/金属氧化物半导体层
(3)基板//接触电阻降低层/还原抑制层/肖特基电极层/金属氧化物半导体层
(“/”表示各层邻接地层叠。)
(“//”表示各层不邻接地层叠。)
另外，作为在本发明的层叠体上层叠欧姆电极层的层构成，可列举以下构成。
(4)基板//接触电阻降低层/肖特基电极层/金属氧化物半导体层/欧姆电极层
(5)基板//还原抑制层/肖特基电极层/金属氧化物半导体层/欧姆电极层(6)基板//接触电阻降低层/还原抑制层/肖特基电极层/金属氧化物半导体层/欧姆电极层
上述(6)的层叠结构示于图1。层叠体1中，在基板9上依次层叠了接触电阻降低层20、还原抑制层30、肖特基电极层40、金属氧化物半导体层50和欧姆电极层60。
金属氧化物半导体层50的外缘(端部)可以与肖特基电极层40的外缘(端部)一致，也可以位于肖特基电极层40的外缘的内侧。后者的情况在图2中表示为层叠体2。
需要说明的是，在本申请的各附图中，相同符号是指相同的构成。
另外，欧姆电极层60的外缘(端部)可以与金属氧化物半导体层50的外缘(端部)一致，也可以位于金属氧化物半导体层50的外缘的内侧。后者的情况在图3中表示为层叠体3。
对于各构成，在下文中进行描述。
作为本发明的层叠体的层构成，还可列举以下构成。
(11)导电性基板/接触电阻降低层/肖特基电极层/金属氧化物半导体层
(12)导电性基板/还原抑制层/肖特基电极层/金属氧化物半导体层
(13)导电性基板/接触电阻降低层/还原抑制层/肖特基电极层/金属氧化物半导体层
(“/”表示各层邻接地层叠。)
另外，作为在本发明的层叠体上层叠欧姆电极层的层构成，还可列举以下构成。
(14)导电性基板/接触电阻降低层/肖特基电极层/金属氧化物半导体层/欧姆电极层
(15)导电性基板/还原抑制层/肖特基电极层/金属氧化物半导体层/欧姆电极层
(16)导电性基板/接触电阻降低层/还原抑制层/肖特基电极层/金属氧化物半导体层/欧姆电极层
上述(16)的层叠结构示于图4。在层叠体11中，在导电性基板10上依次层叠了接触电阻降低层20、还原抑制层30、肖特基电极层40、金属氧化物半导体层50和欧姆电极层60。
金属氧化物半导体层50的外缘(端部)可以与肖特基电极层40的外缘(端部)一致，也可以位于肖特基电极层40的外缘的内侧。后者的情况在图5中表示为层叠体12。这种情况下，形成肖特基电极层40覆盖金属氧化物半导体层50的下表面的构成，即：金属氧化物半导体层50的下表面的整个面与肖特基电极层40接触的构成。
在Si等共价键性的结晶性半导体中，为了实现高耐电压，需要形成半导体的端部与肖特基电极不直接接触的结构。另一方面，金属氧化物半导体在膜端部的泄漏电流少，因此可以形成金属氧化物半导体层的端部与肖特基金属层的端部一致、或者位于内侧的构成。通过如此设定，在施加反向偏压时防止电场集中于半导体层的端部，能够实现高绝缘耐压。
另外，欧姆电极层60的外缘(端部)可以与金属氧化物半导体层50的外缘(端部)一致，也可以位于金属氧化物半导体层50的外缘的内侧。后者的情况在图6中表示为层叠体13。这种情况下，形成金属氧化物半导体层50覆盖欧姆电极层60的下表面的构成。
上述图2、图3的构成也可以应用于式(6)的层叠结构以外的层叠结构。另外，也可以同时设置图2和图3所示的构成。
另外，上述图5、图6的构成也可以应用于式(16)的层叠结构以外的层叠结构。另外，也可以同时设置图5和图6所示的构成。
另外，上述(16)的层叠结构的另一实施方式示于图7。图7的层叠体14是同时设置了图5和图6所示的构成的层叠结构，还具有如下构成，即：肖特基电极层40的外缘(端部)位于还原抑制层30的外缘(端部)的内侧，接触电阻降低层20的外缘(端部)位于导电性基板10的外缘(端部)的内侧。
以下，对于构成本发明的层叠体的各层进行说明。
(基板)
作为基板，没有特别限定，可以使用公知的基板，可以举出导电性基板、半导体基板、绝缘性基板等。
作为导电性基板，可以举出硅基板或金属基板。优选为杂质掺杂浓度高的低电阻的硅基板，更优选为n型的低电阻硅基板。作为掺杂剂，可以使用以往公知的B、P、Pb、As等。
硅基板优选为低电阻的硅基板。硅基板的体积电阻率ρ优选为100mΩcm以下，更优选为10mΩcm以下，进一步优选为5mΩcm以下。
作为金属基板的金属，可以举出Cu、Al、Au、Cr、Fe、Ni、W等，也可以使用它们的合金。优选为低电阻且廉价并且导热性优异的Cu、Al或它们的合金。
使用金属基板作为导电性基板的情况下，该金属基板兼作接触电阻降低层。
本发明的层叠体即便使用廉价的硅基板、金属基板作为导电性基板，也可以提供表现良好二极管特性的肖特基势垒二极管。
导电性基板的厚度通常为200μm～2mm。
半导体基板只要能保持表面的平滑性则对材料没有特别限定。
作为半导体基板，可以举出将载流子浓度调整至1×1018cm-3以下的Si基板、GaN基板、SiC基板、GaP基板、GaAs基板、ZnO基板、Ga2O3基板、GaSb基板、InP基板、InAs基板、InSb基板、ZnS基板、ZnTe基板、金刚石基板等。
半导体基板可以为单晶，也可以为多晶。另外，也可以为非晶基板或部分地包含非晶的基板。也可以使用在导电体基板、半导体基板、绝缘性基板上使用CVD(化学气相生长)等方法形成半导体膜而成的基板。
半导体基板的厚度通常为200μm～2mm。优选为200μm～1mm，更优选为200μm～700μm。通过设为200μm～1mm，由此元件制作后的切割时的加工性优异，元件的成品率升高而生产率容易提高。
绝缘性基板只要是具有绝缘性的基板就没有特别限制，在不损害本发明的效果的范围内可以任意选择通常使用的基板。
作为绝缘性基板，例如可以举出：石英玻璃、钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、铝硅酸盐玻璃等由熔融法或浮法制作的无碱玻璃基板、陶瓷基板、以及具有可耐受本制作工序的处理温度的耐热性的塑料基板等。
另外，作为绝缘性基板，可以使用介电性基板。
作为介电性基板，可以举出铌酸锂基板、钽酸锂基板、氧化锌基板、水晶基板、蓝宝石基板等。
此外，也可以使用在不锈钢合金等金属基板的表面设置有绝缘膜、介电膜的绝缘性基板、介电性基板。
另外，也可以在基板上形成作为基底膜的绝缘膜。作为基底膜，可以使用CVD法、溅射法等形成氧化硅膜、氮化硅膜、氧氮化硅膜或氮氧化硅膜等的单层或叠层。
绝缘性基板的厚度没有特别限定，例如为2μm～2mm，优选为2μm～1mm，更优选为2μm～700μm。通过设为2μm～1mm，由此元件制作后的切割时的加工性优异，元件的成品率升高而生产率容易提高。
也可以使用在上述导电性基板、半导体基板或绝缘性基板上具有包含多种材料的任意结构、层结构、电路、配线、电极等的基材。
作为任意结构的材料，例如可以举出：形成大规模集成电路(LSI)上的后段制程的金属、层间绝缘膜等的各种金属或绝缘物的复合材料。
基板的表面粗糙度(Surface Roughness)没有特别限定，优选为150nm以下，更优选为50nm以下，进一步优选为10nm以下。减小基板的表面粗糙度而使平滑性高时，在层叠了接触电阻降低层、还原抑制层和肖特基电极层时肖特基电极层的平滑性得到保持，可将制成元件并进行评价时的反向的漏电流抑制得较低。
基板的表面粗糙度例如可以通过实施例中记载的方法求出。
作为层结构的层，没有特别限定，可以使用电极层、绝缘层、半导体层、电介质层、保护膜层、应力缓冲层、遮光层、电子/空穴注入层、电子/空穴传输层、发光层、电子/空穴阻挡层、结晶生长层、密合性改善层、存储层液晶层、电容器层、蓄电层等公知的层。
作为电极层，通常可以举出：Al层、Si层、Sc层、Ti层、V层、Cr层、Ni层、Cu层、Zn层、Ga层、Ge层、Y层、Zr层、Nb层、Mo层、Tc层、Ru层、Rh层、Pd层、Ag层、Cd层、In层、Sn层、Sb层、Te层、Hf层、Ta层、W层、Re层、Os层、Ir层、Pt层、Au层、包含1种以上这些层的金属的合金层、以及氧化物电极层等。也可以增加氧化物半导体、Si等半导体的载流子浓度而用于电极层。
作为绝缘层，通常可以举出包含选自Al、Si、Sc、Ti、V、Cr、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、Sb、Te、Hf、Ta、W、Re、Os、Ir、Pt和Au中的1种以上金属的氧化物绝缘膜、氮化膜等。
作为半导体层，不拘泥于单晶、多晶、非晶的结晶状态，可以广泛地举出Si层、GaN层、SiC层、GaP层、GaAs层、GaSb层、InP层、InAs层、InSb层、ZnS层、ZnTe层、金刚石层、Ga2O3、ZnO、InGaZnO等氧化物半导体层、并五苯等有机半导体层等。
作为电介质层，可以举出铌酸锂层、钽酸锂层、氧化锌层、水晶基板层、蓝宝石层、BaTiO3层、Pb(Zr，Ti)O3(PZT)层、(Pb，La)(Zr，Ti)O3(PLZT)层、Pb(Zr，Ti，Nb)O3(PZTN)层、Pb(Ni，Nb)O3-PbTiO3(PNN-PT)层、Pb(Ni，Nb)O3-PbZnO3(PNN-PZ)层、Pb(Mg，Nb)O3-PbTiO3(PMN-PT)层、SrBi2Ta2O9(SBT)层、(K，Na)TaO3层、(K，Na)NbO3层、BiFeO3层、Bi(Nd，La)TiOx层(x＝2.5～3.0)、HfSiO(N)层、HfO2-Al2O3层、La2O3层、La2O3-Al2O3层等。
作为保护膜层的膜，不限于无机物、有机物，可以举出绝缘性优异、水等的透过性低的膜。作为保护膜层，例如可以举出SiO2层、SiNx层(x＝1.20～1.33)、SiON层、Al2O3层等。
作为应力缓冲层，可以举出AlGaN层等。
作为遮光层，例如可以举出包含金属、金属-有机物等的黑色矩阵层、滤色器层。
作为电子/空穴注入层，可以举出氧化物半导体层、有机半导体层等。
作为电子/空穴传输层，可以举出氧化物半导体层、有机半导体层等。
作为发光层，可以举出无机半导体层、有机半导体层等。
作为电子/空穴阻挡层，可以举出氧化物半导体层等。
作为基材，可以举出发电器件、发光器件、传感器、电力转换器件、演算器件、保护器件、光电子器件、显示器、存储器、具有后段制程的半导体器件、蓄电器件等。
层结构的层可以为单层，也可以为2层以上的层。
(接触电阻降低层)
接触电阻降低层承担防止作为基底的基板与肖特基电极金属的相互作用的作用。另外，承担改善肖特基电极与基底基板的密合性、提高肖特基电极的表面平滑性的作用。即，是用于降低基板与肖特基电极直接层叠时的接触电阻的层。
在将基板与肖特基电极直接层叠的情况下，例如，作为基板使用n型的低电阻硅基板，肖特基电极使用氧化钯，将它们直接层叠的情况下，氧化钯与Si形成反向的p-n结而在正向上形成大的电阻成分。另外，Si与氧化钯的界面不平滑，结果肖特基电极表面的平滑性丧失，有可能招致绝缘耐压的下降。
作为接触电阻降低层，可以使用选自Ti、Mo、Ag、In、Al、W、Co和Ni中的1种以上的金属、其合金或其硅化物。优选为形成低电阻的硅化物的Ti、Mo、Ag、In或Al，更优选为低电阻且在与肖特基金属组合时形成良好的肖特基接触的Ti或Mo。进一步优选为热导率高的Mo。Mo的散热性优异、热导率高，因此在二极管驱动时，不容易由于电流导致的焦耳热而引起元件劣化。
接触电阻降低层的厚度通常为1nm～1μm，优选为2nm～500nm，更优选为5nm～500nm。如果为该范围，则具有充分的密合性，电阻的增加少。进一步优选为10nm～500nm。通过将膜厚设为10nm以上，易于得到接触电阻降低层的面内的被覆性高、在二极管驱动时正向的电阻的面内偏差小的特性。此外，用作在横向上提取电流的元件时，配线电阻降低，易于得到高电流值。
接触电阻降低层可以通过截面TEM观察、二次离子质谱分析进行确认。欧姆电极、金属氧化物半导体层、还原抑制层、肖特基电极层、基板也是同样的。
(还原抑制层)
还原抑制层是防止肖特基电极层的还原的层。如果设置还原抑制层，则肖特基电极层的还原得到抑制，可无问题地形成肖特基界面。
作为用于还原抑制层的金属，可以举出选自Pd、Mo、Pt、Ir、Ru、Au、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh、Co中的1种以上的元素或它们的合金。
另外，作为还原抑制层，优选使用与构成后述的肖特基电极层的金属元素相同的元素，即优选使用构成肖特基电极层的金属氧化物的金属。作为还原抑制层与肖特基电极层的组合(还原抑制层/肖特基电极层)，例如可以举出Pd/氧化钯、Pt/氧化铂、Ir/氧化铱、Ru/氧化钌等。
还原抑制层的厚度通常为1nm～1μm，优选为2nm～500nm，更优选为5nm～100nm，特别优选为10nm～50nm。若为该范围，则还原抑制效果优异，因此能够减小正向偏压时的导通电阻。另外，能够提高肖特基界面的平坦性。
(肖特基电极层)
肖特基电极层的所含金属的功函数优选为3.7eV以上，更优选为4.4eV以上，进一步优选为4.7eV以上。对功函数的上限没有特别指定，通常为6.5eV。通过将使用该范围的所含金属的金属氧化物用于肖特基电极层，形成肖特基与金属氧化物半导体界面的能量势垒，作为元件的特性，能够保持低的漏电流。
功函数基于光电子分光法。
作为肖特基电极层的金属，可以举出选自Pd、Mo、Pt、Ir、Ru、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh和Co中的1种以上的金属的氧化物、或这些金属的合金的氧化物。优选为Pd氧化物、Pt氧化物、Ir氧化物或Ru氧化物。若为这些材料，则通过与金属氧化物半导体的组合能够形成高的肖特基势垒。
肖特基电极层的载流子浓度优选为1×1018cm-3以上。载流子浓度例如可以利用空穴测定求出。
肖特基电极层的厚度通常为1nm～1μm，优选为2nm～100nm，更优选为5nm～50nm。若为该范围，则正向偏压时的导通电阻优异。另外，能够提高肖特基界面的平坦性，耐电压性优异。
用于得到肖特基电极的金属氧化物的制造方法没有特别限定，可以举出在含氧气氛下进行金属靶的反应性溅射的方法等。
(金属氧化物半导体层)
金属氧化物半导体层的组成只要是金属氧化物半导体则没有特别限定。优选为包含选自In、Ga、Zn和Sn中的1种以上元素的氧化物，例如可以举出In、Ga和Zn的氧化物半导体(IGZO)。
另外，对于结晶性也没有限制，包含非晶氧化物半导体的层、包含多晶氧化物半导体的层、包含单晶氧化物半导体的层、它们共存的层均可以使用。
金属氧化物半导体层的氢原子浓度优选为1017～1022个/cm3，更优选为1019～1022个/cm3，进一步优选为1020～1021个/cm3。氧化物半导体容易形成氧缺陷，有时通过缺陷流通泄漏电流，通过将膜中的氢原子浓度设为1020个/cm3以上，能够利用羟基使氧缺陷终止而降低泄漏电流。氢原子浓度利用二次离子质谱分析法进行测定。氢原子浓度的调整方法没有特别限定，可以通过对成膜时的气氛、成膜后的退火和欧姆电极的成膜时的气氛进行优化来进行调整。
金属氧化物半导体层的自由载流子浓度通常为1×1013cm-3以上且小于1×1018cm-3。自由载流子浓度例如可以利用空穴测定来求出。
金属氧化物半导体层的带隙优选为2.0eV～6.0eV，更优选为2.5eV～5.5eV，进一步优选为3.0eV～5.0eV。带隙通过实施例中记载的方法进行测定。通过使用具有该范围的带隙的金属氧化物半导体层，可以得到导通电阻低的元件。
金属氧化物半导体层的厚度通常为10nm～10μm，优选为50nm～7μm，更优选为100nm～5μm。可以选择膜厚使得可得到所期望的耐电压性。若过厚则正向偏压时的电阻有可能增加。
对于本发明的层叠体而言，即便利用溅射等生产率优异的方式进行金属氧化物半导体层的制膜，也可以提供表现良好二极管特性的肖特基势垒二极管。
(欧姆电极层)
欧姆电极层的材料只要能够与金属氧化物半导体层进行良好的欧姆接触就没有特别限定，可以举出选自Mo、Ti、Au、Ag和Al中的1种以上的元素或它们的合金。
另外，欧姆电极层也可以由多个层构成。例如，可以在与金属氧化物半导体层接触的一侧使用Mo电极层，进而层叠Au、Al的金属层。若如此设定，则能够在降低电力损失的条件下提取电流。
欧姆电极层的厚度没有特别限定，通常为100nm～5μm。
各层的制膜方法没有特别限定，可以利用热CVD法、CAT-CVD法、光CVD法、雾化CVD法、MO-CVD法、等离子体CVD法等CVD法；MBE、ALD等控制原子水平的制膜方法；离子镀、离子束溅射、磁控溅射等PVD法；刮板法、注射法、挤出法、热加压法、溶胶凝胶法、气溶胶沉积法等使用以往公知的陶瓷工序的方法；涂布法、旋涂法、印刷法、喷涂法、电镀法、镀覆法、胶束电解法等湿式法等。
[半导体元件]
本发明的层叠体可以用于功率半导体元件、(整流)二极管元件、肖特基势垒二极管元件、静电放电(ESD)保护二极管、过渡电压抑制(TVS)保护二极管、发光二极管、金属半导体场效应晶体管(MESFET)、结型场效应晶体管(JFET)、金属氧化膜半导体场效应晶体管(MOSFET)、肖特基源/栅MOSFET、雪崩倍增型光电转换元件、固体摄像元件、太阳能电池元件、光传感器元件、显示元件、电阻变化存储器等。特别是，由于能够没有电力损失地提取大电流，因此也适合于功率用途。使用了该元件、肖特基势垒二极管、结型晶体管的电子电路可以用于电气设备、电子设备、车辆、动力机构等。
实施例
实施例1
[肖特基势垒二极管的制作]
如下所述，制作了肖特基势垒二极管元件。
将电阻率1mΩ·cm的n型Si基板(直径4英寸)安装于溅射装置(安内华制：E-200S)，成膜出15nm的Ti作为接触电阻降低层。成膜条件设为DC50W、Ar气氛。接着，成膜出10nm氧化钯作为肖特基电极层(载流子浓度：1×1020cm-3)。成膜条件设为DC50W、Ar与O2的混合气体气氛。接着，将该基板与区域掩模一同安装于溅射装置(ULVAC制：CS-200)，成膜出200nm的具有表1所示组成的IGZO作为金属氧化物半导体层(自由载流子浓度：5×1016cm-3)。成膜条件在DC300W、表1所示气体流量比的条件下进行。取出该基板，利用电炉在空气中、300℃的条件下进行1小时的退火。将该基板再次与区域掩模一起设置于溅射装置后，成膜出150nm的Mo作为欧姆电极层。成膜条件设为DC100W、Ar气氛。
[自由载流子浓度的测定]
金属氧化物半导体层的自由载流子浓度和肖特基电极层的载流子浓度如下测定。
对于玻璃基板，进行金属氧化物半导体层成膜工序(或肖特基电极层成膜工序)。然后，将基板各自切成1cm见方，在四角附加In电极而作为霍耳效应测定用的元件。对于自由载流子浓度(载流子浓度)的测定而言，在室温使用霍耳效应测定装置(ACCENT制：HL-5500PC)进行霍耳效应测定，以金属半导体层的体积(或肖特基电极的体积)对所得到的自由载流子量(载流子量)进行标准化而作为自由载流子浓度(载流子浓度)。
[带隙评价]
金属氧化物半导体层的带隙如下进行评价。
在基板上进行到上述肖特基势垒二极管制作工序之中的形成金属氧化物半导体层的工序为止，将所得到的层叠体切成1cm见方。在室温下使用椭圆偏振光谱测量装置(日本JA Woollam公司制：M-2000D)，将偏振光的入射角度改变为自与基板垂直的方向起50°、60°、70°，分别地，将测定波长设为192.3nm～1689nm、测定宽度设为3.4nm，进行了测定。对于所得到的谱图ψ和Δ，对于各层，设置Drude model、Tauc-Lorentz mode、Gaussianfunctione model作为吸收模型，进行优化直至方差MSE＝10以下，由此针对各光的能量算出吸收系数α。对于金属氧化物半导体层的吸收系数α的谱图，相对于光的能量范围2eV～5eV对α2进行绘制，将使直线延长而得到的与能量轴的交点作为带隙进行计算。结果示于表1。
[氢原子浓度]
金属氧化物半导体层的氢原子浓度如下进行评价。
利用四极杆型二次离子质谱分析装置(ULVAC PHI公司制：D-SIMS)，在Cs离子源1kV、一次离子电流100nA、腔真空度5×10-10torr的测定条件下进行测定。对于金属氧化物半导体层的氢原子浓度而言，对于将利用四极杆型二次离子质谱分析装置所得到的各深度的H的二次离子强度在金属半导体薄膜的膜厚中进行积分而得的强度，使用氢浓度和膜厚已知的In-Ga-Zn-O薄膜对强度进行标准化，进行氢浓度的定量化，将所得到的值作为氢原子浓度。结果示于表1。
[元件的评价]
对于所得到的元件(Si/Ti/氧化钯/IGZO/Mo)，使用Agilent公司制B1500对导通电阻(Ron)和漏电流(Ir)进行评价。在欧姆电极侧连接探头并接地，改变基板侧的电压进行测定。导通电阻为对元件施加1V时的±0.2V间的微分电阻(Ron＝ΔV/ΔI)，漏电流设为施加电压为-5V时的电流密度。结果示于表1。
需要说明的是，所得到的元件是在图6所示的结构中除去还原抑制层30后的结构。
实施例1中得到的元件的导通电阻Ron小于1mΩcm2，显示低的值，漏电流Ir为9×10-4A/cm2。
实施例2
继接触电阻降低层的成膜之后，成膜出20nm的Pd作为还原抑制层，除此以外与实施例1同样地制作元件。成膜条件设为DC50W、Ar气氛。层叠电极的利用电子显微镜(JEOL公司制：JEM-2800)所得到的截面TEM像示于图8。
对于所得到的元件(Si/Ti/Pd/氧化钯/IGZO/Mo)，与实施例1同样地进行评价。结果示于表1。
需要说明的是，所得到的元件为图6所示的结构。
实施例3
继接触电阻降低层的成膜之后，成膜20nm的Ru作为还原抑制层，接着成膜10nm的氧化钌作为肖特基电极，除此以外与实施例1同样地制作元件。Ru的成膜条件设为DC50W、Ar气氛，氧化钌的成膜条件设为DC50W、Ar与O2的混合气体气氛(载流子浓度：1×1020cm-3)。
对于所得到的元件(Si/Ti/Ru/氧化钌/IGZO/Mo)，与实施例1同样地进行评价。结果示于表1。
需要说明的是，所得到的元件为图6所示的结构。
实施例4
继接触电阻降低层的成膜之后，成膜出20nm的Pt作为还原抑制层，接着，成膜出10nm的氧化铂作为肖特基电极，除此以外与实施例1同样地制作了元件。Pt的成膜条件设为DC50W、Ar气氛，氧化铂的成膜条件设为DC50W、Ar和O2的混合气体气氛(载流子浓度：1×1020cm-3)。
对于所得到的元件(Si/Ti/Pt/氧化铂/IGZO/Mo)，与实施例1同样地进行评价。结果示于表1。
需要说明的是，所得到的元件为图6所示的结构。
实施例5
继接触电阻降低层的成膜之后，成膜出20nm的Ir作为还原抑制层，接着，成膜10nm的氧化铱作为肖特基电极，除此以外与实施例1同样地制作了元件。Ir的成膜条件设为DC50W、Ar气氛，氧化铱的成膜条件设为DC50W、Ar和O2的混合气体气氛(载流子浓度：1×1020cm-3)。
对于所得到的元件(Si/Ti/Ir/氧化铱/IGZO/Mo)，与实施例1同样地进行评价。结果示于表1。
需要说明的是，所得到的元件为图6所示的结构。
实施例2～5中得到的元件的导通电阻Ron小于1mΩcm2，并且漏电流Ir为3×10-8A/cm2以下，显示了良好的二极管特性。
比较例1
未进行接触电阻降低层的成膜，除此以外与实施例1同样地制作了元件。对于所得到的元件(Si/氧化钯/IGZO/Mo)，与实施例1同样地进行评价。结果示于表1。比较例1中得到的元件的导通电阻Ron显示高达200mΩ2cm2以上的值，且漏电流Ir为2×10-3A/cm2。
实施例6～9
对于实施例2，将还原抑制层和肖特基电极层变更为表2所示的组合，除此以外与实施例2同样地制作元件。对于所得到的元件，与实施例1同样地进行评价。结果示于表2。
实施例6～9中得到的元件的导通电阻Ron小于10mΩcm2，并且漏电流Ir为5×10- 8A/cm2以下，显示了良好的二极管特性。
实施例10～12
对于实施例2，将肖特基电极层的膜厚如表3所示进行变更，除此以外与实施例2同样地制作元件。对于所得到的元件，与实施例1同样地进行评价。结果示于表3。
实施例10、11中得到的元件的导通电阻Ron小于1mΩcm2，并且漏电流Ir为1×10- 7A/cm2以下，显示了良好的二极管特性。实施例12中得到的元件的导通电阻Ron小于10mΩcm2，并且漏电流Ir为3×10-5A/cm2以下。
实施例13～15
对于实施例2，将肖特基电极层和还原抑制层如表4所示进行变更，除此以外与实施例2同样地制作元件。对于所得到的元件，与实施例1同样地进行评价。结果示于表4。
实施例13中得到的元件的导通电阻Ron小于1mΩcm2，并且漏电流Ir为5×10-7A/cm2以下，显示了良好的二极管特性。实施例14、15中得到的元件的导通电阻Ron小于1mΩcm2，显示低的值，漏电流Ir分别为2×10-3A/cm2、7×10-1A/cm2。
实施例16～19
在表5所示的基板上使用光掩模制作了元件。实施例2与各层的成膜条件相同。图9中示出所得到的元件(层叠体)15的结构。
首先，在基板8的一个面上分别溅射15nm的作为接触电阻降低层20的Ti、20nm的作为还原抑制层30的Pd。接着，使用光掩模对Ti/Pd的层叠膜进行图案化。光致抗蚀剂使用AZ1500(AZ电子材料公司制)，隔着光掩模进行曝光后，利用四甲基氢氧化铵(TMAH)进行显影，利用AURUM-302(关东化学制)对Pd进行第一图案化，在Ti露出的位置，利用KSMF-200(关东化学制)对Ti进行第二图案化，形成了下层电极。
接着，使用图像反转抗蚀剂AZ5214(AZ电子材料公司制)和光掩模，利用剥离工艺对作为肖特基电极层40的PdO、作为金属氧化物半导体层50的InGaZnO(In：Ga：Zn＝33.3：33.3∶33.3at％)进行图案化。具体来说，隔着光掩模对AZ5214进行曝光，在反转烘烤工序后进行整面曝光，利用四甲基氢氧化铵(TMAH)进行显影。对于经图案化的带有抗蚀剂的基板，成膜出氧化钯20nm后，成膜出InGaZnO(In：Ga：Zn＝33.3：33.3：33.3at％)200nm。之后，通过在丙酮中进行剥离，由此对作为肖特基电极层40的氧化钯、作为金属氧化物半导体层50的InGaZnO(In：Ga：Zn＝33.3：33.3：33.3at％)进行了图案化。
接着，使用热固化非感光性聚酰亚胺和光掩模对层间绝缘膜70进行了图案化。
具体来说，首先，利用旋涂机将热固化非感光性聚酰亚胺溶液在基板一个面上涂布8μm左右，接着使用AZ5214和光掩模进行图案化。隔着光掩模对AZ5214进行曝光，在反转烘烤工序后进行整面曝光，利用四甲基氢氧化铵(TMAH)进行显影。接着，利用TMAH对热固化非感光性聚酰亚胺进行蚀刻而进行了图案化。图案化后，将热固化非感光性聚酰亚胺在200℃、大气中加热1小时进行固化。
接着，使用图像反转抗蚀剂AZ5214和光掩模，利用剥离工艺对欧姆电极层60进行了图案化。隔着光掩模对AZ5214进行曝光，在反转烘烤工序后进行整面曝光，利用四甲基氢氧化铵(TMAH)进行显影。对于经图案化的带有抗蚀剂的基板，成膜出150nm的Mo作为欧姆电极层，之后，成膜出500nm的Au层80。之后，通过在丙酮中进行剥离，由此对欧姆电极层60进行了图案化。
对于元件的评价而言，欧姆电极侧连接探头并接地，在还原抑制层上欧姆电极与Au直接层叠的区域连接探头，改变电压进行测定。其他评价与实施例1同样地进行。结果示于表5。需要说明的是，肖特基电极层的载流子浓度为1×1020cm-3。
实施例16～18中得到的元件的导通电阻Ron小于1mΩcm2，并且漏电流Ir为5×10- 8A/cm2以下，显示了良好的二极管特性。实施例19中得到的元件的漏电流Ir为1×10-1A/cm，显示了高于实施例16～18的值。
[基板的表面粗糙度的测定]
通过截面TEM(透射电子显微镜)像和EDX(能量色散型X射线分光法)对所制作的元件进行观察来测定基板的表面粗糙度。具体步骤如下所示。将利用EDX检测到表5所示的各基板的构成元素的区域定义为基板，进而在截面TEM图像中，根据基板与欧姆电极层的对比度的不同来对界面进行定义。对于与膜厚垂直的方向上的10μm的区域的截面TEM图像，针对基板界面的凹凸由式(1)算出算术平均粗糙度Ra作为表面粗糙度。结果示于表5。
【数学式1】
Figure GDA0002020302970000201
l：与膜厚垂直的方向上的观察区域的长度(在此为10μm)
f(x)：表示界面凹凸的函数
[基板的结晶性的测定]
基板的结晶性根据通过电子显微镜(JEOL公司制：JEM-2800)所得到的电子射线衍射像进行评价。对于电子射线的照射区域而言，针对基板截面从直径10nm以上的区域取得衍射像。在衍射像中观察到点状的判断为单晶，观察到环状的判断为多晶。结果示于表5。
实施例20～23
使用表6所示的绝缘性基板，除此以外与实施例16同样地制作了元件。对于所得到的元件，与实施例16同样地进行评价。结果示于表6。需要说明的是，肖特基电极层的载流子浓度为1×1020cm-3。
实施例20～23中得到的元件的导通电阻Ron小于1mΩcm2，并且漏电流Ir为3×10- 7A/cm2以下，显示了良好的二极管特性。
实施例24～28
在表7所示的金属组成和成膜时导入气体的比率的条件下进行金属氧化物半导体层的成膜，除此以外与实施例2同样地制作元件。对于所得到的元件，与实施例1同样地进行评价。结果示于表7。
需要说明的是，所得到的元件为图6所示的结构。
实施例24～28中得到的元件的导通电阻Ron小于1mΩcm2，并且漏电流Ir为2×10- 6A/cm2以下，显示了良好的二极管特性。
实施例29～33
在表8所示的金属组成和成膜时导入气体的比率的条件下进行金属氧化物半导体层的成膜，除此以外与实施例2同样地制作元件。对于所得到的元件，与实施例1同样地进行评价。结果示于表8。
对于实施例29～31中得到的元件，评价了氢原子浓度，结果分别为8×1020cm-3、5×1021cm-3和5×1020cm。实施例29～31中得到的元件的导通电阻Ron小于1mΩcm2，并且漏电流Ir为2×10-8A/cm2以下，显示了良好的二极管特性。
对于实施例32、33中得到的元件，评价了氢原子浓度，结果分别为4×1015cm-3、8×1016cm-3。实施例32、33中得到的元件的导通电阻Ron小于1mΩcm2，漏电流Ir分别为9×10- 1A/cm2、1×10-2A/cm2。
实施例34～35
将接触电阻降低层或欧姆电极层设为表9所示的材料，除此以外与实施例2同样地制作元件。对于所得到的元件，与实施例1同样地进行评价。结果示于表9。
实施例34、35中得到的元件的导通电阻Ron小于1mΩcm2，漏电流Ir分别为1×10- 1A/cm2、3×10-8A/cm2，显示了良好的二极管特性。
表1
Figure GDA0002020302970000211
表2
Figure GDA0002020302970000221
表3
Figure GDA0002020302970000231
表4
Figure GDA0002020302970000241
表5
Figure GDA0002020302970000251
表6
Figure GDA0002020302970000261
表7
Figure GDA0002020302970000271
表8
Figure GDA0002020302970000281
表9
Figure GDA0002020302970000291
由表1～9可知，使用本发明的层叠体的半导体元件的正向的导通电阻极小。另外可知，反向的漏电流也充分少。
产业上的可利用性
本发明的层叠体可以用于功率半导体元件、二极管元件、肖特基势垒二极管元件等半导体元件，使用该元件的电子电路可以用于电气设备、电子设备、电动车辆等。
以上，针对本发明的几个实施方式和/或实施例进行了详细说明，但本领域技术人员容易在实质上不脱离本发明的新教导和效果的范围内对这些例示出的实施方式和/或实施例施加多种变更。因此，这些多种变更包含在本发明的范围内。
将作为本申请的巴黎优先权基础的日本申请说明书的内容全部援引至此。

Claims (44)

1.一种层叠体，其中，依次具有基板、还原抑制层、肖特基电极层和金属氧化物半导体层，
所述肖特基电极层包含选自Pd、Mo、Pt、Ir、Ru、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh和Co中的1种以上的金属的氧化物，
所述还原抑制层包含选自Pd、Mo、Pt、Ir、Ru、Au、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh和Co中的1种以上的元素。
2.如权利要求1所述的层叠体，其中，还包含接触电阻降低层。
3.如权利要求2所述的层叠体，其中，依次具有所述基板、所述接触电阻降低层和所述还原抑制层。
4.如权利要求1～3中任一项所述的层叠体，其中，所述还原抑制层与所述肖特基电极层邻接。
5.如权利要求1～3中任一项所述的层叠体，其中，所述还原抑制层与所述肖特基电极层包含相同的金属元素。
6.如权利要求1～3中任一项所述的层叠体，其中，所述还原抑制层的厚度为1nm～1μm。
7.如权利要求1～3中任一项所述的层叠体，其中，所述还原抑制层的厚度为10nm～50nm。
8.如权利要求2或3所述的层叠体，其中，所述接触电阻降低层包含选自Ti、Mo、Ag、In、Al、W、Co和Ni中的1种以上的金属或其硅化物。
9.如权利要求2或3所述的层叠体，其中，所述接触电阻降低层包含选自Ti、Mo、Ag、In和Al中的1种以上的金属或其硅化物。
10.如权利要求2或3所述的层叠体，其中，所述接触电阻降低层包含Ti或Mo。
11.如权利要求2或3所述的层叠体，其中，所述接触电阻降低层为1nm～1μm。
12.如权利要求2或3所述的层叠体，其中，所述接触电阻降低层为10nm～500nm。
13.如权利要求1～3中任一项所述的层叠体，其中，所述肖特基电极层包含功函数为4.4eV以上的1种以上的元素的氧化物。
14.如权利要求1～3中任一项所述的层叠体，其中，所述肖特基电极层包含功函数为4.4eV以上且6.5eV以下的1种以上的元素的氧化物。
15.如权利要求1～3中任一项所述的层叠体，其中，所述肖特基电极层包含Pd氧化物、Pt氧化物、Ir氧化物或Ru氧化物。
16.如权利要求1～3中任一项所述的层叠体，其中，所述肖特基电极层的厚度为1nm～1μm。
17.如权利要求1～3中任一项所述的层叠体，其中，所述肖特基电极层的厚度为5nm～50nm。
18.如权利要求1～3中任一项所述的层叠体，其中，所述基板为导电性基板。
19.如权利要求1～3中任一项所述的层叠体，其中，所述基板为导电性的硅基板。
20.如权利要求1～3中任一项所述的层叠体，其中，所述基板为包含选自由Cu、Al、Au、Cr、Fe、Ni和W组成的组中的1种以上的金属或合金的金属基板。
21.如权利要求1～3中任一项所述的层叠体，其中，所述基板为选自由将载流子浓度调整至1×1018cm-3以下的Si基板、GaN基板、SiC基板、GaP基板、GaAs基板、ZnO基板、Ga2O3基板、GaSb基板、InP基板、InAs基板、InSb基板、ZnS基板、ZnTe基板和金刚石基板组成的组中的半导体基板。
22.如权利要求1～3中任一项所述的层叠体，其中，所述基板为绝缘性基板。
23.如权利要求1～3中任一项所述的层叠体，其中，所述基板为选自由无碱玻璃基板、陶瓷基板和塑料基板组成的组中的绝缘性基板。
24.如权利要求22所述的层叠体，其中，所述绝缘性基板为介电性基板。
25.如权利要求24所述的层叠体，其中，所述介电性基板为铌酸锂基板、钽酸锂基板、氧化锌基板、水晶基板或蓝宝石基板。
26.如权利要求1～3中任一项所述的层叠体，其中，所述基板为在金属基板的表面设置有绝缘膜或介电膜的绝缘性基板或介电性基板。
27.如权利要求18所述的层叠体，其中，所述基板的体积电阻率为100mΩcm以下。
28.如权利要求1～3中任一项所述的层叠体，其中，所述基板的表面粗糙度为150nm以下。
29.如权利要求1～3中任一项所述的层叠体，其中，在所述基板与所述还原抑制层之间具有包含多种材料的任意结构。
30.如权利要求1～3中任一项所述的层叠体，其中，在所述基板与所述还原抑制层之间具有层结构、电路、配线或电极。
31.如权利要求1～3中任一项所述的层叠体，其中，所述金属氧化物半导体层包含选自In、Sn、Ga和Zn中的1种以上的元素。
32.如权利要求1～3中任一项所述的层叠体，其中，所述金属氧化物半导体层为In、Ga和Zn的氧化物半导体、In、Sn和Zn的氧化物半导体、In和Ga的氧化物半导体或In的氧化物半导体。
33.如权利要求1～3中任一项所述的层叠体，其中，所述金属氧化物半导体层的氢原子浓度为1017～1022个/cm3。
34.如权利要求1～3中任一项所述的层叠体，其中，所述金属氧化物半导体层的带隙为2.0eV～6.0eV。
35.如权利要求1～3中任一项所述的层叠体，其中，所述金属氧化物半导体层的带隙为3.0eV～5.0eV。
36.如权利要求1～3中任一项所述的层叠体，其中，在所述金属氧化物半导体层上具有欧姆电极层。
37.如权利要求36所述的层叠体，其中，所述欧姆电极层包含选自Mo、Ti、Au、Ag和Al中的1种以上的元素。
38.如权利要求36所述的层叠体，其中，所述欧姆电极层的外缘与所述金属氧化物半导体层的外缘一致，或者位于所述金属氧化物半导体层的外缘的内侧。
39.如权利要求1～3中任一项所述的层叠体，其中，
所述金属氧化物半导体层的外缘与所述肖特基电极层的外缘一致，或者位于所述肖特基电极层的外缘的内侧，所述肖特基电极层与所述金属氧化物半导体层的下表面的整个面接触。
40.一种半导体元件，其中，使用了权利要求1～39中任一项所述的层叠体。
41.一种肖特基势垒二极管，其中，使用了权利要求40所述的半导体元件。
42.一种结型晶体管，其中，使用了权利要求40所述的半导体元件。
43.一种电子电路，其中，使用了权利要求40所述的半导体元件、权利要求41所述的肖特基势垒二极管或者权利要求42所述的结型晶体管。
44.一种电气设备、电子设备、车辆或动力机构，其中，使用了权利要求43所述的电子电路。
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