KR20100113039A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents
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- H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
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Abstract
산화물 반도체를 사용한 바람직한 구조의 n채널형 트랜지스터 및 p채널형 트랜지스터가 제공되는 것이 목적의 하나다.
제 1 산화물 반도체층과 전기적으로 접속되며 제 1 재료를 함유한 제 1 도전층과 제 2 재료를 함유한 제 2 도전층의 적층 구조로 이루어진 제 1 소스 전극 또는 드레인 전극과, 제 2 산화물 반도체층과 전기적으로 접속되며 제 1 재료를 함유한 제 3 도전층과 제 2 재료를 함유한 제 4 도전층의 적층 구조로 이루어진 제 2 소스 전극 또는 드레인 전극을 갖고, 제 1 산화물 반도체층에는 제 1 소스 전극 또는 드레인 전극의 제 1 도전층이 접촉되고, 제 2 산화물 반도체층에는 제 2 소스 전극 또는 드레인 전극의 제 3 도전층 및 제 4 도전층이 접촉된다.
제 1 산화물 반도체층과 전기적으로 접속되며 제 1 재료를 함유한 제 1 도전층과 제 2 재료를 함유한 제 2 도전층의 적층 구조로 이루어진 제 1 소스 전극 또는 드레인 전극과, 제 2 산화물 반도체층과 전기적으로 접속되며 제 1 재료를 함유한 제 3 도전층과 제 2 재료를 함유한 제 4 도전층의 적층 구조로 이루어진 제 2 소스 전극 또는 드레인 전극을 갖고, 제 1 산화물 반도체층에는 제 1 소스 전극 또는 드레인 전극의 제 1 도전층이 접촉되고, 제 2 산화물 반도체층에는 제 2 소스 전극 또는 드레인 전극의 제 3 도전층 및 제 4 도전층이 접촉된다.
Description
개시하는 발명의 기술 분야는 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
금속 산화물은 다양하게 존재하고, 다양한 용도에 사용된다. 산화인듐은 흔히 알려져 있는 재료이며, 액정 디스플레이 등에 필요한 투명 전극 재료로서 사용된다.
금속 산화물 중에는 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들어, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등이 있고, 이러한 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역으로 하는 박막 트랜지스터가 이미 알려져 있다(예를 들어, 특허 문헌 1 내지 특허 문헌 4, 비특허 문헌 1 등 참조).
그런데, 금속 산화물은 1원계의 것(1원계 산화물)뿐만 아니라 다원계의 것(다원계 산화물)도 알려져 있다. 예를 들어, 동족계열(homologous series)을 갖는 InGaO3(ZnO)m(m: 자연수)는 In, Ga, 및 Zn을 갖는 다원계 산화물 반도체로서 알려져 있다(예를 들어, 비특허 문헌 2 내지 비특허 문헌 4 등 참조).
그리고, 상술한 바와 같은 In-Ga-Zn계 산화물로 구성된 산화물 반도체를 박막 트랜지스터의 채널층으로서 적용할 수 있는 것이 확인되어 있다(예를 들어, 특허 문헌 5, 비특허 문헌 5, 및 비특허 문헌 6 등 참조).
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상술한 바와 같은 In-Ga-Zn계 산화물로 구성되는 박막 트랜지스터는 보통 전자를 캐리어로 하는 n채널형 트랜지스터가 된다. 한편, 직접 회로의 고속 동작, 소비 전력 저감 등의 관점에서는 논리 회로의 기본 구성으로서 CMOS 회로가 필요하다. 즉, 정공을 캐리어로 하는 p채널형 트랜지스터를 n채널형 트랜지스터와 동일 기판 위에 형성할 필요가 있다.
소위 산화물 반도체는 그 동안 사용해 왔던 실리콘과 전도 기구가 상이하기 때문에, 동일 재료를 사용하여 n채널형 트랜지스터와 p채널형 트랜지스터를 나누어 형성하기 어렵다. 따라서, n채널형 트랜지스터와 p채널형 트랜지스터를 동일 기판 위에 나누어 형성할 경우에는 그 동안 상정하지 못했던 다양한 문제가 생길 수 있다.
상술한 문제점을 감안하여 본 명세서 등(적어도 명세서, 특허 청구 범위, 도면을 포함함)에서 개시하는 발명의 일 형태는 산화물 반도체를 사용한 바람직한 구조의 n채널형 트랜지스터 및 p채널형 트랜지스터를 제공하는 것을 목적의 하나로 한다. 또는, 산화물 반도체를 사용한 n채널형 트랜지스터 및 p채널형 트랜지스터의 바람직한 제작 방법을 제공하는 것을 목적의 하나로 한다.
본 명세서 등에서 개시하는 발명의 일 형태는 n채널형 트랜지스터와 p채널형 트랜지스터의 구조를 상이하게 하는 것을 특징으로 한다. 이로써, n채널형 트랜지스터와 p채널형 트랜지스터를 동일 기판 위에 바람직하게 제작할 수 있기 때문에, 반도체 장치의 생산성이 향상된다. 또는, n채널형 트랜지스터의 소스 전극 또는 드레인 전극과 p채널형 트랜지스터의 소스 전극 또는 드레인 전극의 재질을 상이하게 한다. 이로써, 양호한 특성을 갖는 n채널형 트랜지스터 및 p채널형 트랜지스터를 얻을 수 있다.
예를 들어, 본 명세서 등에서 개시하는 발명의 일 형태인 반도체 장치의 구성은 기판 위의 제 1 게이트 전극 및 제 2 게이트 전극과, 제 1 게이트 전극 및 제 2 게이트 전극을 덮는 게이트 절연층과, 게이트 절연층 위에 형성되며 제 1 게이트 전극과 중첩되는 제 1 산화물 반도체층과, 게이트 절연층 위에 형성되며 제 2 게이트 전극과 중첩되는 제 2 산화물 반도체층과, 제 1 산화물 반도체층과 전기적으로 접속되며 제 1 재료를 함유한 제 1 도전층과 제 2 재료를 함유한 제 2 도전층의 적층 구조로 이루어진 제 1 소스 전극 또는 드레인 전극과, 제 2 산화물 반도체층과 전기적으로 접속되며 제 1 재료를 함유한 제 3 도전층과 제 2 재료를 함유한 제 4 도전층의 적층 구조로 이루어진 제 2 소스 전극 또는 드레인 전극을 갖고, 제 1 산화물 반도체층에는 제 1 소스 전극 또는 드레인 전극의 제 1 도전층이 접촉되며 또 제 1 소스 전극 또는 드레인 전극의 일부분은 제 1 산화물 반도체층의 상방에 존재하고, 제 2 산화물 반도체층에는 제 2 소스 전극 또는 드레인 전극의 제 3 도전층 및 제 4 도전층이 접촉되며 또 제 2 산화물 반도체층의 일부분은 제 2 소스 전극 또는 드레인 전극의 상방에 존재하는 것을 특징으로 한다.
또한, 본 명세서 등에서 개시하는 발명의 다른 일 형태인 반도체 장치의 구성은 기판 위의 제 1 게이트 전극 및 제 2 게이트 전극과, 제 1 게이트 전극 및 제 2 게이트 전극을 덮는 게이트 절연층과, 게이트 절연층 위에 형성되며 제 1 게이트 전극과 중첩되는 제 1 산화물 반도체층과, 게이트 절연층 위에 형성되며 제 2 게이트 전극과 중첩되는 제 2 산화물 반도체층과, 제 1 산화물 반도체층과 전기적으로 접속되며 제 1 재료를 함유한 제 1 도전층과 제 2 재료를 함유한 제 2 도전층의 적층 구조로 이루어진 제 1 소스 전극 또는 드레인 전극과, 제 2 산화물 반도체층과 전기적으로 접속되며 제 2 재료를 함유한 제 3 도전층으로 이루어진 제 2 소스 전극 또는 드레인 전극을 갖고, 제 1 산화물 반도체층에는 제 1 소스 전극 또는 드레인 전극의 제 1 도전층이 접촉되며 또 제 1 소스 전극 또는 드레인 전극의 일부분은 제 1 산화물 반도체층의 상방에 존재하고, 제 2 산화물 반도체층에는 제 2 소스 전극 또는 드레인 전극의 제 3 도전층이 접촉되며 또 제 2 산화물 반도체층의 일부분은 제 2 소스 전극 또는 드레인 전극 상방에 존재하는 것을 특징으로 한다.
또한, 상술한 내용에 있어서, 제 1 산화물 반도체층의 일부분은 p채널형 트랜지스터의 채널 형성 영역으로서 기능하고, 제 2 산화물 반도체층의 일부분은 n채널형 트랜지스터의 채널 형성 영역으로서 기능하는 것이 바람직하다. 여기서, 제 1 산화물 반도체층은, 예를 들어, 산화주석, 산화아연, 산화니켈, 구리알루미늄산화물, 산화스트론튬구리 등을 함유한 재료를 사용하여 형성하면 바람직하다.
또한, 상술한 내용에 있어서, 제 1 재료는 제 1 산화물 반도체층과의 사이의 쇼트 키 장벽이 0.5eV 이하인 재료이고, 제 2 재료는 제 2 산화물 반도체층과의 사이의 쇼트 키 장벽이 0.5eV 이하인 재료인 것이 바람직하다. 또한, 제 1 재료는 일 함수가 5.0eV보다 큰 재료이고, 제 2 재료는 일 함수가 4.8eV보다 작은 재료인 것이 바람직하다.
또한, 상기 반도체 장치는 CMOS 회로를 구성하여도 좋다. 즉, 제 1 게이트 전극과 제 2 게이트 전극이 전기적으로 접속되고, 제 1 소스 전극 또는 드레인 전극과, 제 2 소스 전극 또는 드레인 전극이 전기적으로 접속된 구성으로 하여도 좋다.
또한, 본 명세서 등에서 개시하는 발명의 다른 일 형태인 반도체 장치의 제작 방법은 기판 위에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고, 제 1 게이트 전극 및 제 2 게이트 전극을 덮도록 게이트 절연층을 형성하고, 게이트 절연층 위의 제 1 게이트 전극과 중첩되는 영역에 제 1 산화물 반도체층을 형성하고, 제 1 산화물 반도체층을 덮도록 기판의 전체 면에 제 1 도전층을 형성하고, 제 1 도전층을 덮도록 기판의 전체 면에 제 2 도전층을 형성하고, 제 1 도전층과 제 2 도전층을 선택적으로 에칭하여 제 1 산화물 반도체층과 전기적으로 접속되는 제 1 소스 전극 또는 드레인 전극을 형성함과 함께 그 일부분이 제 2 게이트 전극과 중첩되는 제 2 소스 전극 또는 드레인 전극을 형성하고, 게이트 절연층 위의 제 2 게이트 전극과 중첩되는 영역에 제 2 소스 전극 또는 드레인 전극과 전기적으로 접속되는 제 2 산화물 반도체층을 형성하는 것을 특징으로 한다.
또한, 본 명세서 등에서 개시하는 발명의 다른 일 형태인 반도체 장치의 제작 방법은 기판 위에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고, 제 1 게이트 전극 및 제 2 게이트 전극을 덮도록 게이트 절연층을 형성하고, 게이트 절연층 위의 제 1 게이트 전극과 중첩되는 영역에 제 1 산화물 반도체층을 형성하고, 제 1 산화물 반도체층을 덮도록 기판의 전체 면에 제 1 도전층을 형성하고, 제 2 게이트 전극과 중첩되는 영역 및 그 주변에 존재하는 제 1 도전층을 선택적으로 제거하고, 제 1 도전층을 덮도록 기판 위의 전체 면에 제 2 도전층을 형성하고, 제 1 도전층과 제 2 도전층을 선택적으로 에칭하여 제 1 도전층 및 제 2 도전층의 적층 구조로 제 1 산화물 반도체층과 전기적으로 접속되는 제 1 소스 전극 또는 드레인 전극을 형성함과 함께, 제 2 도전층으로 그 일부분이 제 2 게이트 전극과 중첩되는 제 2 소스 전극 또는 드레인 전극을 형성하고, 게이트 절연층 위의 제 2 게이트 전극과 중첩되는 영역에 제 2 소스 전극 또는 드레인 전극과 전기적으로 접속되는 제 2 산화물 반도체층을 형성하는 것을 특징으로 한다.
또한, 상술한 내용에 있어서, 제 1 산화물 반도체층으로서 p채널형 트랜지스터의 채널 형성 영역으로서 기능하는 산화물 반도체층을 형성하고, 제 2 산화물 반도체층으로서 n채널형 트랜지스터의 채널 형성 영역으로서 기능하는 산화물 반도체층을 형성하는 것이 바람직하다. 여기서, 제 1 산화물 반도체층은, 예를 들어, 산화주석, 산화아연, 산화니켈, 구리알루미늄산화물, 산화스트론튬구리 등을 함유한 재료를 사용하여 형성하면 바람직하다.
또한, 상술한 내용에 있어서, 제 1 도전층은 제 1 산화물 반도체층과의 사이의 쇼트 키 장벽이 0.5eV 이하인 재료를 함유하고, 제 2 도전층은 제 2 산화물 반도체층과의 사이의 쇼트 키 장벽이 0.5eV 이하인 재료를 함유하는 것이 바람직하다. 또한, 제 1 도전층은 일 함수가 5.0eV보다 큰 재료를 함유하고, 제 2 도전층은 일 함수가 4.8eV보다 작은 재료를 함유하는 것이 바람직하다.
또한, 상기 반도체 장치는 CMOS 회로를 구성하도록 형성하여도 좋다. 즉, 제 1 게이트 전극과 제 2 게이트 전극이 전기적으로 접속되도록 제 1 게이트 전극과 제 2 게이트 전극을 형성하고, 제 1 소스 전극 또는 드레인 전극과 제 2 소스 전극 또는 드레인 전극이 전기적으로 접속되도록 제 1 소스 전극 또는 드레인 전극과 제 2 소스 전극 또는 드레인 전극을 형성하여도 좋다.
또한, 본 명세서 등에 있어서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 표시 장치, 반도체 회로 및 전자기기는 모두 반도체 장치에 포함된다.
개시되는 발명의 일 형태에서는 전극의 재료 및 구조를 고안함으로써, n채널형 트랜지스터 및 p채널형 트랜지스터의 특성을 충분히 끌어내는 반도체 장치를 제공할 수 있다. 즉, 반도체 장치의 특성을 향상시킬 수 있다. 또는, 이러한 구성을 채용함으로써 마스크의 사용 매수의 증가를 억제하고, 반도체 장치의 제조 비용을 저감할 수 있다. 또는, 공정수를 삭감하여 반도체 장치의 생산성을 향상시킬 수 있다.
상술한 바와 같이, 개시하는 발명의 일 형태에서는 산화물 반도체를 사용한 바람직한 구조의 n채널형 트랜지스터 및 p채널형 트랜지스터를 제공하고, 또는, 산화물 반도체를 사용한 n채널형 트랜지스터 및 p채널형 트랜지스터의 바람직한 제작 방법을 제공할 수 있다.
도 1a 및 도 1b는 반도체 장치를 설명하는 단면도 및 평면도.
도 2a 내지 도 2d는 반도체 장치의 제작 방법을 설명하는 단면도.
도 3a 내지 도 3d는 반도체 장치의 제작 방법을 설명하는 단면도.
도 4a 내지 도 4d는 반도체 장치의 제작 방법을 설명하는 단면도.
도 5a 및 도 5b는 반도체 장치를 설명하는 단면도 및 평면도.
도 6a 내지 도 6e는 반도체 장치의 제작 방법을 설명하는 단면도.
도 7a 및 도 7b는 반도체 장치를 설명하는 단면도 및 평면도.
도 8a 내지 도 8d는 반도체 장치의 제작 방법을 설명하는 단면도.
도 9a 내지 도 9c는 반도체 장치의 제작 방법을 설명하는 단면도.
도 10은 n채널형 트랜지스터의 게이트 전압(Vg)-드레인 전류(Id) 곡선을 도시하는 도면.
도 11은 p채널형 트랜지스터의 게이트 전압(Vg)-드레인 전류(Id) 곡선을 도시하는 도면.
도 12는 링 오실레이터의 발진 상태를 도시하는 도면.
도 2a 내지 도 2d는 반도체 장치의 제작 방법을 설명하는 단면도.
도 3a 내지 도 3d는 반도체 장치의 제작 방법을 설명하는 단면도.
도 4a 내지 도 4d는 반도체 장치의 제작 방법을 설명하는 단면도.
도 5a 및 도 5b는 반도체 장치를 설명하는 단면도 및 평면도.
도 6a 내지 도 6e는 반도체 장치의 제작 방법을 설명하는 단면도.
도 7a 및 도 7b는 반도체 장치를 설명하는 단면도 및 평면도.
도 8a 내지 도 8d는 반도체 장치의 제작 방법을 설명하는 단면도.
도 9a 내지 도 9c는 반도체 장치의 제작 방법을 설명하는 단면도.
도 10은 n채널형 트랜지스터의 게이트 전압(Vg)-드레인 전류(Id) 곡선을 도시하는 도면.
도 11은 p채널형 트랜지스터의 게이트 전압(Vg)-드레인 전류(Id) 곡선을 도시하는 도면.
도 12는 링 오실레이터의 발진 상태를 도시하는 도면.
이하, 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 발명은 이하에 제시하는 실시형태의 기재 내용에 한정되지 않고, 그 형태 및 상세한 사항은 본 명세서 등에서 개시하는 발명의 취지에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자에게는 자명하다. 또한, 상이한 실시형태에 따른 구성은 적절히 조합하여 실시할 수 있다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 사용하고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는 반도체 장치의 구성예에 대하여 도 1a 및 도 1b를 사용하여 설명하고, 반도체 장치의 제작 방법의 예에 대하여 도 2a 내지 도 4d를 사용하여 설명한다.
<반도체 장치의 구성예>
도 1a 및 도 1b에는 본 실시형태에 따른 반도체 장치의 구성의 일례를 도시한다. 도 1a는 단면도이고, 도 1b는 평면도이다. 도 1a는 도 1b의 A-B의 단면을 도시한 것이다. 또한, 평면도에 있어서는 간략화를 위하여 일부의 구성을 생략한다.
도 1a 및 도 1b에 도시하는 반도체 장치는 산화물 반도체를 사용한 제 1 트랜지스터(154) 및 제 2 트랜지스터(156)에 따른 것이고, 기판(100; 예를 들어, 절연 표면을 갖는 기판)과, 기판(100) 위의 제 1 게이트 전극(108) 및 제 2 게이트 전극(110)과, 제 1 게이트 전극(108) 및 제 2 게이트 전극(110)을 덮는 게이트 절연층(112)과, 게이트 절연층(112) 위에 형성되며 제 1 게이트 전극(108)과 중첩되는 제 1 산화물 반도체층(118)과, 게이트 절연층(112) 위에 형성되며 제 2 게이트 전극(110)과 중첩되는 제 2 산화물 반도체층(150)과, 제 1 산화물 반도체층(118)과 전기적으로 접속되며 제 1 도전층(126)과 제 2 도전층(128)의 적층 구조로 이루어진 제 1 소스 전극 또는 드레인 전극(138; 및 제 1 소스 전극 또는 드레인 전극(140))과, 제 2 산화물 반도체층(150)과 전기적으로 접속되며 제 1 도전층(126)과 제 2 도전층(128)의 적층 구조로 이루어진 제 2 소스 전극 또는 드레인 전극(142; 및 제 2 소스 전극 또는 드레인 전극(144))을 갖는다(도 1a 및 도 1b 참조).
또한, 제 1 산화물 반도체층(118)에는 제 1 도전층(126)과 제 2 도전층(128) 중 제 1 도전층(126)만이 접촉되고, 또, 제 1 소스 전극 또는 드레인 전극(138; 제 1 소스 전극 또는 드레인 전극(140))의 일부분은 제 1 산화물 반도체층(118) 상방에 존재한다. 또한, 제 2 산화물 반도체층(150)에는 제 1 도전층(126)과 제 2 도전층(128)이 접촉되고, 또, 제 2 산화물 반도체층(150)의 일부분은 제 2 소스 전극 또는 드레인 전극(142(제 2 소스 전극 또는 드레인 전극(144)) 상방에 존재한다.
제 1 산화물 반도체층(118) 위에는 제 1 도전층(126)과 제 2 도전층(128)을 에칭할 때 에칭 스토퍼로서 기능하는 보호층(124)이 형성된다. 또한, 제 1 트랜지스터(154) 및 제 2 트랜지스터(156)를 덮도록 절연층(152)이 형성된다.
상술한 내용에 있어서, 각 트랜지스터의 소스 전극이나 드레인 전극은 캐리어가 흐르는 방향에 따라 그 기능이 바뀌기 때문에, 소스 전극 및 드레인 전극의 호칭은 편의적인 것에 불과하다. 즉, 각 전극의 기능은 그 호칭에 한정되어 해석되는 것이 아니다. 또한, 각 전극은 배선으로서의 기능을 가져도 좋다.
여기서, 제 1 트랜지스터는 p채널형 트랜지스터이고, 제 2 트랜지스터는 n채널형 트랜지스터인 것이 바람직하다. 이 경우, 제 1 산화물 반도체층의 일부분은 p채널형 트랜지스터의 채널 형성 영역으로서 기능하고, 제 2 산화물 반도체층의 일부분은 n채널형 트랜지스터의 채널 형성 영역으로서 기능한다. 또한, 제 1 산화물 반도체층은, 예를 들어, 산화주석, 산화아연, 산화니켈, 구리알루미늄산화물, 산화스트론튬구리 등을 함유한 재료를 사용하여 형성하면 바람직하다.
또한, 트랜지스터(154) 및 트랜지스터(156)에 있어서는, 제 1 소스 전극 또는 드레인 전극(138; 제 1 소스 전극 또는 드레인 전극(140))과 제 2 소스 전극 또는 드레인 전극(142; 제 2 소스 전극 또는 드레인 전극(144))을 상이한 재료로 이루어진 적층 구조로 한다. 그리고, 제 1 산화물 반도체층(118)과 제 1 소스 전극 또는 드레인 전극(138; 제 1 소스 전극 또는 드레인 전극(140))의 접촉 관계를 제 2 산화물 반도체층(150)과 제 2 소스 전극 또는 드레인 전극(142; 및 제 2 소스 전극 또는 드레인 전극(144))의 접속 관계와는 상이한 것으로 한다. 더 구체적으로는, 제 2 산화물 반도체층(150)에는 제 1 도전층(126)과 제 2 도전층(128)이 접촉되지만, 제 1 산화물 반도체층(118)에는 제 1 도전층(126)과 제 2 도전층(128) 중 제 1 도전층(126)만이 접촉되는 구성이다.
이로써, n채널형 트랜지스터와 비교하여 전극에 기인하는 특성 열화의 문제가 심각한 p채널형 트랜지스터의 특성을 충분히 발휘시킬 수 있다. 또한, 상기 효과를 충분히 발휘시키기 위해서는, 제 1 도전층(126)에 사용되는 제 1 재료 및 제 2 도전층(128)에 사용되는 제 2 재료로서 일 함수가 소정의 조건을 충족시키는 것을 사용하는 것이 바람직하다. 예를 들어, p채널형 트랜지스터인 제 1 트랜지스터(154)에 있어서, 제 1 산화물 반도체층(118)과 접촉되는 제 1 도전층(126)에 사용되는 재료(제 1 재료)는 제 1 산화물 반도체층(118)의 가전자대와의 관계로 결정할 수 있다. 구체적으로는, 제 1 산화물 반도체층(118)의 가전자대와의 사이에 형성되는 쇼트 키 장벽이 0.5eV 이하인 재료를 사용하는 것이 바람직하다. 또한, 예를 들어, n채널형 트랜지스터인 제 2 트랜지스터(156)에 있어서, 제 2 산화물 반도체층(150)과 주로 접촉되는 제 2 도전층(128)에 사용하는 재료(제 2 재료)는 제 2 산화물 반도체층(150)의 전도대와의 관계로 결정할 수 있다. 구체적으로는, 제 2 산화물 반도체층(150)의 전도대와의 사이에 형성되는 쇼트 키 장벽이 0.5eV 이하인 재료를 사용하는 것이 바람직하다. 더 구체적으로는, 예를 들어, 제 1 도전층(126)에 사용되는 제 1 재료를 일 함수가 5.0eV(바람직하게는 5.2eV)보다 큰 재료로 하고, 제 2 도전층(128)에 사용되는 제 2 재료를 일 함수가 4.8eV(바람직하게는 4.5eV)보다 작은 재료로 하면 좋다.
이러한 재료를 사용하여 제 1 도전층(126) 및 제 2 도전층(128)을 형성함으로써, p채널형 트랜지스터에 있어서의 정공의 주입성을 충분히 확보할 수 있다. 이로써, n채널형 트랜지스터와 p채널형 트랜지스터를 동일 기판 위에 형성하는 경우(동일 공정에서 형성하는 경우를 포함함)라도 p채널형 트랜지스터의 특성 열화를 방지할 수 있다. 즉, 반도체 장치의 특성을 향상시킬 수 있다.
또한, 상술한 바와 같은 구성을 채용하는 경우에는 트랜지스터마다 상이한 전극을 형성할 필요가 없기 때문에, 마스크의 사용 매수의 증가를 억제하여 반도체 장치의 제조 비용을 저감할 수 있다. 또는, 공정수를 삭감함으로써 반도체 장치의 생산성을 향상시킬 수 있다.
또한, 상기 트랜지스터를 사용하여 CMOS 회로를 구성할 수도 있다. 이 경우, 제 1 게이트 전극(108)과 게 2 게이트 전극(110)이 전기적으로 접속되고, 제 1 소스 전극 또는 드레인 전극(138; 또는 제 1 소스 전극 또는 드레인 전극(140))과, 제 2 소스 전극 또는 드레인 전극(142; 또는 제 2 소스 전극 또는 드레인 전극(144))이 전기적으로 접속된 구성을 일부분에 사용하면 좋다.
<반도체 장치의 제작 방법의 예>
다음에, 상술한 반도체 장치의 제작 방법의 일례에 대하여 도 2a 내지 도 4d를 사용하여 설명한다.
우선, 기판(100; 예를 들어, 절연 표면을 갖는 기판) 위에 도전층(102)을 형성한다(도 2a 참조).
기판(100)은 절연 표면을 갖는 기판이라면 좋고, 예를 들어, 유리 기판을 사용할 수 있다. 유리 기판은 무알칼리 유리 기판인 것이 바람직하다. 무알칼리 유리 기판에는, 예를 들어, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리 등의 유리 재료가 사용된다. 그 외에도, 기판(100)으로서, 세라믹 기판, 석영 기판이나 사파이어 기판 등의 절연체로 이루어진 절연체 기판, 실리콘 등의 반도체 재료로 이루어진 반도체 기판의 표면을 절연 재료로 피복한 것, 금속이나 스테인리스 등의 도전체로 이루어진 도전체 기판의 표면을 절연 재료로 피복한 것 등을 사용할 수 있다. 또한, 제작 공정의 열 처리에 견딜 수 있는 것이면, 플라스틱 기판 등을 사용할 수도 있다.
도전층(102)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 등의 도전성 재료로 형성하는 것이 바람직하다. 형성 방법으로서는, 스퍼터링법이나 진공 증착법 등이 있다. 또한, 도전층(102)에 알루미늄(또는 구리)을 사용하는 경우, 알루미늄 단체(또는 구리 단체)는 내열성이 낮고, 부식하기 쉬운 등의 문제점이 있기 때문에, 내열성 도전성 재료로 조합하여 형성하는 것이 바람직하다.
내열성 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 원소를 포함하는 금속, 또는 상술한 원소를 성분으로 하는 합금, 또는 상술한 원소를 조합한 합금, 또는 상술한 원소를 성분으로 하는 질화물 등을 사용할 수 있다. 이들 내열성 도전성 재료와 알루미늄(또는 구리)을 적층시켜 도전층(102)을 형성하면 좋다.
도시하지 않지만, 기판(100) 위에는 하지층을 형성하여도 좋다. 하지층은 기판(100)으로부터 불순물이 확산되는 것을 방지하는 기능을 갖는다. 즉, 하지층을 형성함으로써, 반도체 장치의 신뢰성을 향상시키는 과제를 해결할 수 있다. 하지층은 질화실리콘, 산화실리콘 등의 각종 절연 재료를 사용하여 단층 구조 또는 적층 구조로 형성하면 좋다. 구체적으로는, 예를 들어, 기판(100) 측에서 질화실리콘과 산화실리콘을 순차로 적층한 구성으로 하는 것이 바람직하다. 또한, 질화실리콘은 불순물에 대한 블로킹 효과가 극히 높은 특징을 갖는다.
다음에, 도전층(102) 위에 선택적으로 레지스트 마스크(104) 및 레지스트 마스크(106)를 형성하고, 이들을 사용하여 도전층(102)을 선택적으로 에칭함으로써, 게이트 전극(108) 및 게이트 전극(110)을 형성한다(도 2b 참조).
레지스트 마스크(104) 및 레지스트 마스크(106)는 레지스트 재료의 도포, 포토 마스크를 사용한 노광, 현상 등의 공정을 거침으로써 형성된다. 레지스트의 재료의 도포에는 스핀 코팅법 등의 방법을 적용할 수 있다. 또한, 레지스트 마스크(104) 및 레지스트 마스크(106)는 액적 토출법이나 스크린 인쇄법 등을 사용하여 선택적으로 형성하여도 좋다. 이 경우, 포토 마스크를 사용하는 공정이 불필요하기 때문에, 생산성을 향상시키는 과제를 해결할 수 있다. 또한, 레지스트 마스크(104) 및 레지스트 마스크(106)는 도전층(102)을 에칭함으로써 게이트 전극(108) 및 게이트 전극(110)이 형성된 후에는 제거된다.
상술한 에칭에는 드라이 에칭을 사용하여도 좋고, 웨트 에칭을 사용하여도 좋다. 또한, 이후 형성되는 게이트 절연층 등의 피복성을 향상하고, 단절을 방지하기 위하여 게이트 전극(108) 및 게이트 전극(110)이 테이퍼 형상이 되도록 에칭하여도 좋다. 이 경우, 예를 들어, 테이퍼 각이 20° 이상 90° 미만인 형상으로 하는 것이 바람직하다. 여기서, "테이퍼각"이란 테이퍼 형상을 갖는 층의 측면과 바닥면에 의하여 형성되는 각을 가리킨다.
다음에, 게이트 전극(108) 및 게이트 전극(110)을 덮도록 게이트 절연층(112)을 형성한다(도 2c 참조). 게이트 절연층(112)은 산화실리콘, 산화질화실리콘, 질화실리콘, 질화산화실리콘, 산화알루미늄, 산화탄탈 등의 재료를 사용하여 형성할 수 있다. 또한, 이들 재료로 이루어진 막을 적층시켜 형성하여도 좋다. 이들 막은 스퍼터링법을 비롯한 각종 성막법을 사용하여 두께가 5㎚ 이상 250㎚ 이하가 되도록 형성하면 바람직하다. 예를 들어, 게이트 절연층(112)으로서, 스퍼터링법을 사용하여 산화실리콘막을 100㎚의 두께로 형성할 수 있다. 물론, CVD법 등의 다른 방법을 사용하여 게이트 절연층(112)을 형성하여도 좋다.
또한, 스퍼터링법과 CVD법(플라즈마 CVD법 등)을 조합하여 적층 구조의 게이트 절연층(112)을 형성하여도 좋다. 예를 들어, 게이트 절연층(112)의 아래 층(게이트 전극(108) 및 게이트 전극(110)과 접촉되는 부위)을 플라즈마 CVD법을 사용하여 형성하고, 게이트 절연층(112)의 위 층을 스퍼터링법을 사용하여 형성할 수 있다. 플라즈마 CVD법은 단차 피복성이 좋은 막을 형성하기 쉽기 때문에 게이트 전극(108) 및 게이트 전극(110)의 바로 위의 막을 형성하는 방법으로서 적합하다. 또한, 스퍼터링법은 플라즈마 CVD법과 비교하여 막 중의 수소 농도를 저감하기 쉽기 때문에 스퍼터링법을 사용하여 형성한 막을 반도체층과 접촉되는 영역에 형성함으로써, 게이트 절연층(112) 중의 수소가 반도체층 중에 확산되는 것을 방지할 수 있다. 특히, 산화물 반도체 재료를 사용하여 반도체층을 형성하는 경우에는 수소가 특성에 대하여 주는 영향은 극히 크므로 이러한 구성을 채용하는 것은 효과적이다.
또한, 본 명세서 등에 있어서, 산화질화물이란, 그 조성에서 질소보다 산소의 함유량(원자수)이 많은 것을 가리키고, 예를 들어, 산화질화실리콘이란, 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 0.1at.% 이상 10at.% 이하의 범위에서 포함되는 것을 말한다. 또한, 질화산화물이란, 그 조성에서 산소보다 질소의 함유량(원자수)이 많은 것을 가리키고, 예를 들어, 질화산화실리콘이란, 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 10at.% 이상 25at.% 이하의 범위에서 포함되는 것을 말한다. 다만, 상기한 범위는 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우의 범위이다. 또한, 구성 원소의 함유 비율의 합계는 100at.%를 넘지 않는다.
다음에, 게이트 절연층(112)을 덮도록 산화물 반도체층(114)을 형성한다(도 2d 참조). 본 실시형태에 있어서는, 산화물 반도체층(114)으로서, p채널형 트랜지스터의 채널 형성 영역으로서 사용할 수 있는 산화물 반도체층을 형성한다. 구체적으로는, 예를 들어, 산화주석, 산화아연, 산화니켈, 구리알루미늄산화물, 산화스트론튬구리 중 어느 것을 포함하도록 산화물 반도체층(114)을 형성한다. 제작 방법의 일례로서는, 상기 재료를 함유한 타깃을 사용한 스퍼터링법 등이 있다. 상기 스퍼터링법으로서는, 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법이나, 직류 전원을 사용하는 DC 스퍼터링법, 펄스적으로 직류 바이어스를 인가하는 펄스 DC 스퍼터링법 등을 사용할 수 있다. 또한, p채널형 트랜지스터를 실현할 수 있으면, 상기 재료, 상기 방법을 사용하여 산화물 반도체층(114)을 형성하는 것에 한정할 필요는 없다. 또한, 산화물 반도체층(114)의 막 두께는 5㎚ 내지 200㎚ 정도로 하면 좋다.
본 실시형태에 있어서는, 산화물 반도체층(114)을 단층으로 형성하는 경우에 대하여 제시하지만, 산화물 반도체층(114)은 적층 구조로 하여도 좋다. 예를 들어, 이후 제 1 소스 전극 또는 드레인 전극(138; 제 1 소스 전극 또는 드레인 전극(140))과 제 1 산화물 반도체층(118)이 접촉되는 영역에만 도전성을 높인 산화물 반도체층을 형성하여도 좋다. 도전성을 높인 산화물 반도체층은 구성 원소의 비율을 상이하게 함으로써 실현할 수 있다. 이러한 구성을 채용함으로써, 소스 전극 또는 드레인 전극과 산화물 반도체층의 전기적인 접속을 양호한 것으로 하여 소자 특성을 향상시킬 수 있다.
다음에, 산화물 반도체층(114) 위에 선택적으로 레지스트 마스크(116)를 형성하고, 상기 레지스트 마스크(116)를 사용하여 산화물 반도체층(114)을 선택적으로 에칭함으로써 섬 형상의 제 1 산화물 반도체층(118)을 형성한다(도 3a 참조). 여기서, 레지스트 마스크(116)는 레지스트 마스크(104) 및 레지스트 마스크(106)와 같은 방법으로 형성할 수 있다. 또한, 레지스트 마스크(116)는 산화물 반도체층(114)을 에칭함으로써 제 1 산화물 반도체층(118)이 형성된 후에는 제거된다.
산화물 반도체층(114)의 에칭 방법으로서는 웨트 에칭 또는 드라이 에칭을 사용할 수 있다. 웨트 에칭에 사용하는 에찬트(에칭액)나 드라이 에칭에 사용하는 에칭 가스는 산화물 반도체층(114)을 에칭할 수 있는 것이면 특히 한정되지 않는다. 예를 들어, 웨트 에칭을 사용하는 경우에는, 초산과 질산과 인산의 혼합액을 사용할 수 있다. 또한, 드라이 에칭을 행하는 경우에는, 예를 들어, 염소를 함유한 가스나, 염소를 함유한 가스에 산소가 첨가된 가스를 사용하면 좋다.
또한, 드라이 에칭에는, 반응성 이온 에칭법(RIE법)을 사용한 에칭 장치나, ECR(Electron Cyclotron Resonance)나 ICP(Inductively Coupled Plasma) 등의 고밀도 플라즈마 소스를 사용하는 드라이 에칭 장치를 사용할 수 있다. 또한, ICP 에칭 장치와 비교하여 넓은 면적에 걸쳐 일정한 방전을 얻을 수 있는 ECCP(Enhanced Capacitively Coupled Plasma) 모드의 에칭 장치를 사용하여도 좋다. ECCP 모드의 에칭 장치라면 기판으로서 제 10 세대 이후의 기판을 사용하는 경우에도 대응하기 쉽다.
다음에, 제 1 산화물 반도체층(118)을 덮도록 절연층(120)을 형성한다(도 3b 참조). 절연층(120)은 이후 형성되는 에칭 스톱층의 기초가 되는 절연층이므로 이후 형성되는 도전층과 선택비를 얻을 수 있는 재료를 사용하여 형성하는 것이 바람직하다. 절연층(120)은, 예를 들어, 산화실리콘, 산화질화실리콘, 질화실리콘, 질화산화실리콘, 산화알루미늄, 산화탄탈 등의 재료를 사용하여 형성할 수 있다. 또한, 절연층(120)은 스퍼터링법이나 CVD법을 비롯한 각종 성막법을 사용하여 형성할 수 있다. 또한, 에칭 스톱층을 형성하지 않는 구성으로 하는 경우에는 상기 절연층(120)은 형성하지 않아도 좋다.
다음에, 절연층(120) 위에 선택적으로 레지스트 마스크(122)를 형성하고, 상기 레지스트 마스크(122)를 사용하여 절연층(120)을 선택적으로 에칭함으로써 보호층(124)을 형성한다(도 3c 참조). 여기서, 레지스트 마스크(122)는 레지스트 마스크(104) 등과 같은 방법으로 형성할 수 있다. 또한, 레지스트 마스크(122)는 절연층(120)을 에칭함으로써 보호층(124)이 형성된 후에는 제거된다.
다음에, 제 1 산화물 반도체층(118), 보호층(124) 및 게이트 절연층(112)을 덮도록 제 1 도전층(126) 및 제 2 도전층(128)을 형성한다(도 3d 참조). 여기서, 제 1 도전층 및 제 2 도전층은 상이한 재료를 사용하여 형성하는 것이 바람직하다. 구체적으로는, p채널형 트랜지스터의 소스 전극 또는 드레인 전극으로서 적당한 재료를 사용하여 제 1 도전층(126)을 형성하고, n채널형 트랜지스터의 소스 전극 또는 드레인 전극으로서 적당한 재료를 사용하여 제 2 도전층(128)을 형성한다. 이로써, 형성되는 트랜지스터의 특성을 충분히 확보할 수 있다.
예를 들어, 제 1 도전층(126)에 사용되는 제 1 재료를 일 함수가 5.0eV(바람직하게는, 5.2eV)보다 큰 재료로 하고, 제 2 도전층(128)에 사용되는 제 2 재료를 일 함수가 4.8eV(바람직하게는 4.5eV)보다 작은 재료로 하는 것이 좋다. 이것은 제 1 재료로서 제 1 산화물 반도체층의 가전자대와의 사이에 형성되는 쇼트 키 장벽이 0.5eV 이하인 재료를 사용하고, 제 2 재료로서 제 2 산화물 반도체층의 전도대와의 사이에 형성되는 쇼트 키 장벽이 0.5eV 이하인 재료를 사용한다고 바꿔 말할 수 있다. 이러한 재료를 선택함으로써, 제 1 산화물 반도체층으로의 홀의 주입성이 저하되는 것을 억제할 수 있다. 또한, 마찬가지로, 이후 형성되는 n채널형 트랜지스터를 구성하는 제 2 산화물 반도체층(150)으로의 전자의 주입성이 저하되는 것을 억제할 수 있다.
제 1 도전층(126)에 사용되는 제 1 재료로서는, 예를 들어, 금, 백금, 니켈, 구리, 코발트, 인듐 주석 산화물 등이 있다. 또한, 제 2 도전층(128)에 사용되는 제 2 재료로서는, 티타늄, 알루미늄, 몰리브덴, 텅스텐 등이 있다. 이들 재료로 이루어진 제 1 도전층(126) 및 제 2 도전층(128)을 스퍼터링법이나 진공 증착법 등의 성막 방법을 사용하여 형성하면 좋다.
또한, p형 산화물 반도체 재료의 가전자대의 상세한 에너지에 대해서는 불분명하지만, 산화주석에 있어서는 일 함수가 5.0eV(바람직하게는 5.2eV)보다 큰 전극 재료를 사용함으로써 양호한 트랜지스터 특성을 얻을 수 있는 것을 확인하였고, 이것은 다른 p형 산화물 반도체 재료에 관하여도 마찬가지라고 할 수 있다. 한편, n형 산화물 반도체 재료의 전도대의 에너지는, 예를 들어, In-Ga-Zn계 산화물에 있어서 약 4.3eV이고, 일 함수가 4.8eV(바람직하게는 4.5eV)보다 작은 전극 재료를 사용하는 경우에는 양호한 트랜지스터 특성을 얻을 수 있는 것을 확인하였다. 또한, n형 산화물 반도체 재료에 있어서, 전도대의 에너지는 3eV 내지 5eV 정도인 것이 알려져 있다.
다음에, 제 2 도전층(128) 위에 선택적으로 레지스트 마스크(130), 레지스트 마스크(132), 레지스트 마스크(134) 및 레지스트 마스크(136)를 형성하고, 상기 레지스트 마스크를 사용하여 제 1 도전층(126) 및 제 2 도전층(128)을 선택적으로 에칭함으로써, 제 1 산화물 반도체층에 접속되는 제 1 소스 전극 또는 드레인 전극(138), 제 1 소스 전극 또는 드레인 전극(140), 및 이후 n채널형 트랜지스터의 산화물 반도체층과 접속되는 제 2 소스 전극 또는 드레인 전극(142), 제 2 소스 전극 또는 드레인 전극(144)을 형성한다(도 4a 참조). 상기 레지스트 마스크는 레지스트 마스크(104) 등과 같은 방법으로 형성할 수 있다. 또한, 상기 레지스트 마스크는 제 1 도전층(126) 및 제 2 도전층(128)이 에칭된 후에는 제거된다.
다음에, 제 1 도전층(126)과 제 2 도전층(128)의 적층 구조로 이루어진 제 2 소스 전극 또는 드레인 전극(142), 및 제 2 소스 전극 또는 드레인 전극(144)을 덮도록 산화물 반도체층(146)을 형성한다(도 4b 참조). 본 실시형태에 있어서는, 산화물 반도체층(146)으로서 n채널형 트랜지스터의 채널 형성 영역으로서 사용할 수 있는 산화물 반도체층을 형성한다. 구체적으로는, 예를 들어, InMO3(ZnO)m(m＞0)로 표기되는 것을 사용하여 산화물 반도체층(146)을 형성하면 좋다. 여기서, M은 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga가 선택되는 경우에는 Ga만인 경우 외, Ga와 Ni나, Ga와 Fe 등, Ga 외의 상기 금속 원소가 선택되는 경우를 포함한다. 또한, 상기 산화물 반도체에 있어서, M으로서 함유되는 금속 원소 외, 불순물 원소로서 Fe, Ni 그 외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 함유된 것이 있다. 물론, 산화물 반도체 재료는 상기 재료에 한정되지 않고, 산화아연이나 산화인듐을 비롯한 각종 산화물 반도체 재료를 사용할 수 있다. 제작 방법은 산화물 반도체층(114)의 경우와 마찬가지이므로 상세한 내용에 대해서는 산화물 반도체층(114)의 제작 방법을 참작하면 좋다.
또한, 본 실시형태에 있어서는, 산화물 반도체층(146)을 단층으로 형성하는 경우에 대하여 제시하지만, 산화물 반도체층(146)은 적층 구조로 하여도 좋다. 예를 들어, 제 2 소스 전극 또는 드레인 전극(142; 제 2 소스 전극 또는 드레인 전극(144))과 제 2 산화물 반도체층(150)이 접촉되는 영역에만 도전성을 높인 산화물 반도체층을 형성하여도 좋다. 도전성을 높인 산화물 반도체층은 구성 원소의 비율을 상이하게 함으로써 실현할 수 있다. 이러한 구성을 채용함으로써, 소스 전극 또는 드레인 전극과 산화물 반도체층과의 전기적인 접속을 양호한 것으로 하여 소자 특성을 향상시킬 수 있다.
다음에, 산화물 반도체층(146) 위에 선택적으로 레지스트 마스크(148)를 형성하고, 상기 레지스트 마스크(148)를 사용하여 산화물 반도체층(146)을 선택적으로 에칭함으로써, 섬 형상의 제 2 산화물 반도체층(150)을 형성한다(도 4c 참조). 여기서, 레지스트 마스크(148)는 레지스트 마스크(104) 등과 같은 방법으로 형성할 수 있다. 또한, 레지스트 마스크(148)는 산화물 반도체층(146)을 에칭함으로써 제 2 산화물 반도체층(150)이 형성된 후에는 제거된다. 또한, 상기 에칭의 상세한 내용은 산화물 반도체층(114)의 에칭의 상세한 내용을 참작하면 좋다.
다음에, 제 1 소스 전극 또는 드레인 전극(138), 제 1 소스 전극 또는 드레인 전극(140), 제 2 소스 전극 또는 드레인 전극(142), 제 2 소스 전극 또는 드레인 전극(144), 제 1 산화물 반도체층(118), 제 2 산화물 반도체층(150) 등을 덮도록 절연층(152)을 형성한다(도 4d 참조). 이로써, 제 1 트랜지스터(154) 및 제 2 트랜지스터(156)를 갖는 반도체 장치가 완성된다. 여기서, 절연층(152)은 소위 층간 절연층에 상당한다. 절연층(152)은 산화실리콘, 산화알루미늄, 산화탄탈 등의 재료를 사용하여 형성할 수 있다. 또한, 이들 재료로 이루어진 막을 적층시켜 형성하여도 좋다.
본 실시형태에 있어서 개시하는 구성에 있어서, 소스 전극 또는 드레인 전극은 양쪽 모두 제 1 도전층(126)과 제 2 도전층(128)의 적층 구조로 형성된다. 따라서, p채널형 트랜지스터와 n채널형 트랜지스터는 상이한 구조를 갖는다. 즉, p채널형 트랜지스터에 있어서는, 제 1 산화물 반도체층(118)의 상방(또는 측면)에 접촉되도록 제 1 소스 전극 또는 드레인 전극(138), 및 제 1 소스 전극 또는 드레인 전극(140)이 형성되는 한편, n채널형 트랜지스터에 있어서는, 제 2 산화물 반도체층(150)의 하방(또는 측면)에 접촉되도록 제 2 소스 전극 또는 드레인 전극(142), 및 제 2 소스 전극 또는 드레인 전극(144)이 형성된다.
여기서, 제 1 도전층(126)에 제 2 재료를 사용하고, 제 2 도전층(128)에 제 1 재료를 사용하는 경우에는 p채널형 트랜지스터와 n채널형 트랜지스터의 구조를 바꿀 수 있다(이 경우, 제 1 산화물 반도체층(118)에 제 2 재료를 사용하여 n채널형 트랜지스터를 형성하고, 제 2 산화물 반도체층(150)에 제 1 재료를 사용하여 p채널형 트랜지스터를 형성함). 그러나, 이 경우에는, 제 1 도전층(126)과 제 2 도전층(128)의 양쪽 모두가 산화물 반도체층에 접촉되어 반도체 장치의 특성에 주는 영향이 큰 p채널형 트랜지스터의 특성이 악화될 우려도 있으므로, 가능한 한 상술한 구성을 채용하는 것이 바람직하다.
또한, 제 1 산화물 반도체층(118)이나 제 2 산화물 반도체층(150)을 형성한 후에는 100℃ 내지 500℃, 대표적으로는 200℃ 내지 400℃의 열 처리를 행하는 것이 바람직하다. 상기 열 처리에 의하여 반도체 소자의 특성을 향상시킴과 함께, 특성 편차를 저감시킬 수 있다. 열 처리의 분위기는, 예를 들어, 대기 분위기나 질소 분위기, 산소 분위기, 수증기 분위기 등으로 할 수 있다. 또한, 열 처리 시간은 0.1시간 내지 5시간 정도로 하면 좋다. 열 처리의 타이밍은 제 1 산화물 반도체층(118)의 기초가 되는 산화물 반도체층(114)의 형성 후나, 제 2 산화물 반도체층(150)의 기초가 되는 산화물 반도체층(146)의 형성 후라면 특히 한정되지 않는다.
또한, 본 실시형태에 있어서 사용한 레지스트 마스크는 모두 다계조 마스크를 사용하여 형성할 수 있다. 여기서, 다계조 마스크란, 다단계의 광량을 사용하여 노광을 행할 수 있는 마스크를 가리킨다. 이것을 사용함으로써 한번의 노광 및 형상 공정에서 복수(대표적으로는 2종류)의 두께를 갖는 레지스트 마스크를 형성할 수 있다. 즉, 다계조 마스크를 사용함으로써, 공정수의 증가를 억제할 수 있다.
상술한 바와 같이, 본 실시형태에 있어서 제시한 전극의 재료 및 구조를 채용함으로써 n채널형 트랜지스터와 p채널형 트랜지스터의 특성을 충분히 발휘시킬 수 있다. 이로써, 반도체 장치의 특성을 향상시킬 수 있다. 또는, 이러한 구성을 채용함으로써, 마스크의 사용 매수의 증가를 억제하여 반도체 장치의 제조 비용을 저감시킬 수 있다. 또는, 공정수를 삭감하여 반도체 장치의 생산성을 향상시킬 수 있다.
상술한 바와 같이, 개시하는 발명의 일 형태는 산화물 반도체를 사용한 바람직한 구조의 n채널형 트랜지스터 및 p채널형 트랜지스터를 제공하고, 또는, 산화물 반도체를 사용한 n채널형 트랜지스터 및 p채널형 트랜지스터의 바람직한 제작 방법을 제공할 수 있다는 점에서 극히 유용하다.
(실시형태 2)
본 실시형태에서는 반도체 장치의 다른 구성예에 대하여 도 5a 및 도 5b를 사용하여 설명하고, 반도체 장치의 제작 방법의 다른 예에 대하여 도 6a 내지 도 6e를 사용하여 설명한다. 또한, 본 실시형태에서 설명하는 반도체 장치의 구성은 많은 점에서 상술한 실시형태에서 설명한 반도체 장치의 구성과 공통된다. 따라서, 이하에 주로 상이한 부분에 대하여 설명하기로 한다.
<반도체 장치의 구성예>
도 5a 및 도 5b에는 본 실시형태에 따른 반도체 장치의 구성의 일례를 도시한다. 도 5a는 단면도이고, 도 5b는 평면도이다. 도 5a는 도 5b의 A-B의 단면을 도시한 것이다. 또한, 평면도에 있어서는 간략화를 위하여 일부의 구성을 생략한다.
도 5a 및 도 5b에 도시하는 반도체 장치는 산화물 반도체를 사용한 제 1 트랜지스터(228) 및 제 2 트랜지스터(230)에 따른 것이고, 기판(100; 예를 들어, 절연 표면을 갖는 기판)과, 기판(100) 위의 제 1 게이트 전극(108) 및 제 2 게이트 전극(110)과, 제 1 게이트 전극(108) 및 제 2 게이트 전극(110)을 덮는 게이트 절연층(112)과, 게이트 절연층(112) 위에 형성되며 제 1 게이트 전극(108)과 중첩되는 제 1 산화물 반도체층(212)과, 게이트 절연층(112) 위에 형성되며 제 2 게이트 전극(110)과 중첩되는 제 2 산화물 반도체층(222)과, 제 1 산화물 반도체층(212)과 전기적으로 접속되며 또한 제 1 도전층(126)과 제 2 도전층(128)의 적층 구조로 이루어진 제 1 소스 전극 또는 드레인 전극(214; 및 제 1 소스 전극 또는 드레인 전극(216))과, 제 2 산화물 반도체층(222)과 전기적으로 접속되며 제 1 도전층(126)과 제 2 도전층(128)의 적층 구조로 이루어진 제 2 소스 전극 또는 드레인 전극(218; 및 제 2 소스 전극 또는 드레인 전극(220))을 갖는다(도 5a 및 도 5b 참조).
여기서, 상기 반도체 장치와, 상술한 실시형태에서 설명한 반도체 장치의 차이의 하나는 에칭 스토퍼로서 기능하는 보호층(124)의 유무에 있다. 즉, 본 실시형태에서 설명하는 반도체 장치에 있어서는 보호층(124)이 존재하지 않는다. 또한, 이에 따라, 제 1 산화물 반도체층(118)의 일부분이 에칭 제거됨으로써, 제 1 산화물 반도체층(212)이 형성된다. 그리고, 제 2 산화물 반도체층(222), 제 1 소스 전극 또는 드레인 전극(214; 및 제 1 소스 전극 또는 드레인 전극(216)), 및 제 2 소스 전극 또는 드레인 전극(218; 및 제 2 소스 전극 또는 드레인 전극(220))의 형성 공정의 관계상 제 1 소스 전극 또는 드레인 전극(214; 및 제 1 소스 전극 또는 드레인 전극(216)) 위에는 산화물 반도체층(224) 및 산화물 반도체층(226)이 존재하고, 제 2 산화물 반도체층의 형상도 상술한 실시형태와 크게 상이하다.
본 실시형태에 제시하는 바와 같이, 에칭 스토퍼로서 기능하는 보호층(124)을 형성하지 않는 경우에는 반도체 장치의 제조 비용을 한층 더 저감할 수 있다. 또는, 공정수를 삭감하여 반도체 장치의 생산성을 향상시킬 수 있다.
<반도체 장치의 제작 방법의 예>
다음에, 상술한 반도체 장치의 제작 방법의 일례에 대하여 도 6a 내지 도 6e를 사용하여 설명한다. 또한, 제 1 산화물 반도체층(118)을 형성하는 공정까지는 상술한 실시형태와 마찬가지이므로 상세한 내용에 대해서는 상술한 실시형태를 참작하면 좋다(도 2a 내지 도 3a 참조).
제 1 산화물 반도체층(118)을 형성한 후에는 제 1 산화물 반도체층(118) 및 게이트 절연층(112)을 덮도록 제 1 도전층(126) 및 제 2 도전층(128)을 형성한다(도 6a 참조). 제 1 도전층(126) 및 제 2 도전층(128)의 상세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
다음에, 제 2 도전층(128) 위에 선택적으로 레지스트 마스크(200), 레지스트 마스크(202) 및 레지스트 마스크(204)를 형성하고, 상기 레지스트 마스크를 사용하여 제 1 도전층(126) 및 제 2 도전층(128)을 선택적으로 에칭한다(도 6b 참조). 이로써, 게이트 전극(110)과 중첩되는 영역의 게이트 절연층(112)의 일부분이 노출된다. 레지스트 마스크 및 에칭의 상세한 내용에 대해서는 상술한 실시형태를 참작하면 좋다.
다음에, 제 1 도전층(126)과 제 2 도전층(128)의 적층 구조 및 게이트 절연층(112)을 덮도록 산화물 반도체층(146)을 형성한다(도 6c 참조). 산화물 반도체층(146)의 상세한 내용에 대해서도 상술한 실시형태를 참작할 수 있다.
다음에, 산화물 반도체층(146) 위에 선택적으로 레지스트 마스크(206), 레지스트 마스크(208) 및 레지스트 마스크(210)를 형성하고, 상기 레지스트 마스크를 사용하여 제 1 도전층(126), 제 2 도전층(128) 및 산화물 반도체층(146)을 선택적으로 에칭함으로써, 제 1 산화물 반도체층(118)의 일부분이 에칭된 제 1 산화물 반도체층(212), 이것에 접속되는 제 1 소스 전극 또는 드레인 전극(214) 및 제 1 소스 전극 또는 드레인 전극(216), 제 2 소스 전극 또는 드레인 전극(218) 및 제 2 소스 전극 또는 드레인 전극(220), 이것에 접속되는 제 2 산화물 반도체층(222)을 형성한다(도 6d 참조). 레지스트 마스크 및 에칭의 상세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
또한, 산화물 반도체층(146)을 에칭함으로써, 제 1 소스 전극 또는 드레인 전극(214) 및 제 1 소스 전극 또는 드레인 전극(216) 상방에는 산화물 반도체층(224) 및 산화물 반도체층(226)이 잔존하게 되지만, 이것이 원인이 돼서 트랜지스터 특성에 큰 변동이 생길 일은 없다.
그 후, 제 1 소스 전극 또는 드레인 전극(214) 및 제 1 소스 전극 또는 드레인 전극(216), 제 2 소스 전극 또는 드레인 전극(218) 및 제 2 소스 전극 또는 드레인 전극(220), 제 1 산화물 반도체층(212), 제 2 산화물 반도체층(222) 등을 덮도록 절연층(152)을 형성한다(도 6e 참조). 이로써, 제 1 트랜지스터(228) 및 제 2 트랜지스터(230)를 갖는 반도체 장치가 완성된다. 여기서, 절연층(152)은 소위 층간 절연층에 상당한다. 상세한 내용에 대해서는 상술한 실시형태를 참작하면 좋다.
상술한 바와 같이, 본 실시형태에서 제시한 전극의 재료 및 구조를 채용함으로써, n채널형 트랜지스터 및 p채널형 트랜지스터의 특성을 충분히 발휘시킬 수 있다. 이로써, 반도체 장치의 특성을 향상시킬 수 있다. 또는, 이러한 구성을 채용함으로써 마스크의 사용 매수를 억제하여 반도체 장치의 제조 비용을 저감할 수 있다. 또는, 공정수를 삭감하여 반도체 장치의 생산성을 향상시킬 수 있다.
또한, 본 실시형태에 있어서는 에칭 스토퍼로서 기능하는 보호층을 형성하지 않기 때문에, 반도체 장치의 제조 비용을 한층 더 저감할 수 있다. 또는, 공정수를 삭감하여 반도체 장치의 생산성을 향상시킬 수 있다.
또한, 본 실시형태는 상술한 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 반도체 장치의 다른 구성예에 대하여 도 7a 및 도 7b를 사용하여 설명하고, 반도체 장치의 제작 방법의 다른 예에 대하여 도 8a 내지 도 9c를 사용하여 설명한다. 또한, 본 실시형태에서 설명하는 반도체 장치의 구성은 많은 점에서 상술한 실시형태에서 설명한 반도체 장치의 구성과 공통된다. 따라서, 이하에 주로 상이한 부분에 대하여 설명하기로 한다.
<반도체 장치의 구성예>
도 7a 및 도 7b에는 본 실시형태에 따른 반도체 장치의 구성의 일례를 도시한다. 도 7a는 단면도이고, 도 7b는 평면도이다. 도 7a는 도 7b의 A-B의 단면을 도시한 것이다. 또한, 평면도에 있어서는 간략화를 위하여 일부분의 구성을 생략한다.
도 7a 및 도 7b에 도시하는 반도체 장치는 산화물 반도체를 사용한 제 1 트랜지스터(322) 및 제 2 트랜지스터(324)에 따른 것이고, 기판(100; 예를 들어, 절연 표면을 갖는 기판)과, 기판(100) 위의 제 1 게이트 전극(108) 및 제 2 게이트 전극(110)과, 제 1 게이트 전극(108) 및 제 2 게이트 전극(110)을 덮는 게이트 절연층(112)과, 게이트 절연층(112) 위에 형성되며 제 1 게이트 전극(108)과 중첩되는 제 1 산화물 반도체층(118)과, 게이트 절연층(112) 위에 형성되며 제 2 게이트 전극(110)과 중첩되는 제 2 산화물 반도체층(150)과, 제 1 산화물 반도체층(118)과 전기적으로 접속되며 또한 제 1 도전층(126)과 제 2 도전층(128)의 적층 구조로 이루어진 제 1 소스 전극 또는 드레인 전극(312; 제 1 소스 전극 또는 드레인 전극(314))과, 제 2 산화물 반도체층(150)과 전기적으로 접속되며 제 2 도전층(128)으로 이루어진 제 2 소스 전극 또는 드레인 전극(316; 제 2 소스 전극 또는 드레인 전극(318))을 갖는다(도 7a 및 도 7b 참조).
여기서, 상기 반도체 장치와, 상술한 실시형태에서 설명한 반도체 장치의 차이의 하나는 제 2 소스 전극 또는 드레인 전극의 구조다. 즉, 본 실시형태에서 설명하는 반도체 장치에 있어서는, 제 2 소스 전극 또는 드레인 전극이 제 2 도전층(128)만으로 형성된다. 따라서, 제 2 산화물 반도체층(150)에 제 1 도전층(126)은 접촉되지 않는다.
본 실시형태에 제시하는 바와 같이, 제 2 소스 전극 또는 드레인 전극을 제 2 도전층(128)만으로 형성함으로써, n채널형 트랜지스터의 전극에 적합한 재료(제 2 재료)를 사용한 도전층만을 제 2 산화물 반도체층(150)에 접촉시킬 수 있다. 이로써, 제 1 도전층(126)이 제 2 산화물 반도체층(150)에 접촉되는 경우와 비교하여 트랜지스터의 특성을 향상시킬 수 있다.
<반도체 장치의 제작 방법의 예>
다음에, 상술한 반도체 장치의 제작 방법의 일례에 대하여 도 8a 내지 도 9c를 사용하여 설명한다. 또한, 보호층(124)을 형성하는 공정까지는 상술한 실시형태와 마찬가지이므로 상세한 내용에 대해서는 상술한 실시형태를 참작하면 좋다(도 2a 내지 도 3c 참조).
보호층(124)을 형성한 후에는 보호층(124), 제 1 산화물 반도체층(118) 및 게이트 절연층(112)을 덮도록 제 1 도전층(126)을 형성한다(도 8a 참조). 제 1 도전층(126)의 상세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
다음에, 제 1 도전층(126) 위에 선택적으로 레지스트 마스크(300)를 형성하고, 상기 레지스트 마스크(300)를 사용하여 제 1 도전층(126)을 선택적으로 에칭하여 제 1 도전층(302)을 형성한다(도 8b 참조). 이로써, 게이트 전극(110)과 중첩되는 영역, 및 그 주변의 영역에 위치하는 제 1 도전층(126)이 제거된다. 레지스트 마스크 및 에칭의 상세한 내용에 대해서는 상술한 실시형태를 참작하면 좋다.
다음에, 제 1 도전층(302) 및 게이트 절연층(112)을 덮도록 제 2 도전층(128)을 형성한다(도 8c 참조). 이로써, 게이트 전극(110)과 중첩되는 영역, 및 그 주변의 영역에 있어서, 게이트 절연층(112) 위에는 제 2 도전층(128)이 형성된다. 제 2 도전층(128)의 상세한 내용에 대해서도 상술한 실시형태를 참작할 수 있다.
다음에, 제 2 도전층(128) 위에 선택적으로 레지스트 마스크(304), 레지스트 마스크(306), 레지스트 마스크(308), 레지스트 마스크(310)를 형성하고, 상기 레지스트 마스크를 사용하여 제 1 도전층(302) 및 제 2 도전층(128)을 선택적으로 에칭하여 제 1 소스 전극 또는 드레인 전극(312) 및 제 1 소스 전극 또는 드레인 전극(314), 제 2 소스 전극 또는 드레인 전극(316) 및 제 2 소스 전극 또는 드레인 전극(318)을 형성한다(도 8d 참조). 레지스트 마스크 및 에칭의 상세한 내용에 대해서는 상술한 실시형태를 참작하면 좋다.
다음에, 제 2 도전층(128)으로 이루어진 제 2 소스 전극 또는 드레인 전극(316), 및 제 2 소스 전극 또는 드레인 전극(318)을 덮도록 산화물 반도체층(146)을 형성한다(도 9a 참조). 산화물 반도체층(146)의 상세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
다음에, 산화물 반도체층(146) 위에 선택적으로 레지스트 마스크(320)를 형성하고, 상기 레지스트 마스크를 사용하여 산화물 반도체층(146)을 선택적으로 에칭함으로써 제 2 산화물 반도체층(150)을 형성한다(도 9b 참조). 레지스트 마스크 및 에칭의 상세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
그 후, 제 1 소스 전극 또는 드레인 전극(312), 제 1 소스 전극 또는 드레인 전극(314), 제 2 소스 전극 또는 드레인 전극(316), 제 2 소스 전극 또는 드레인 전극(318), 제 1 산화물 반도체층(118), 제 2 산화물 반도체층(150) 등을 덮도록 절연층(152)을 형성한다(도 9c 참조). 이로써, 제 1 트랜지스터(322) 및 제 2 트랜지스터(324)를 갖는 반도체 장치가 완성된다. 여기서, 절연층(152)은 소위 층간 절연층에 상당한다. 상세한 내용에 대해서는 상술한 실시형태를 참작하면 좋다.
상술한 바와 같이, 본 실시형태에서 제시한 전극의 재료 및 구조를 채용함으로써 n채널형 트랜지스터 및 p채널형 트랜지스터의 특성을 충분히 발휘시킬 수 있다. 이로써, 반도체 장치의 특성을 향상시킬 수 있다. 또는, 이러한 구성을 채용함으로써 마스크의 사용 매수의 증가를 억제하여 반도체 장치의 제조 비용을 저감할 수 있다. 또는, 공정수를 삭감하여 반도체 장치의 생산성을 향상시킬 수 있다.
또한, 제 2 소스 전극 또는 드레인 전극을 제 2 도전층만으로 형성함으로써, n채널형 트랜지스터의 전극에 적합한 재료(제 2 재료)를 사용한 도전층만을 제 2 산화물 반도체층에 접촉시킬 수 있다. 이로써, 제 1 도전층이 제 2 산화물 반도체층에 접촉되는 경우와 비교하여 트랜지스터 특성을 향상시킬 수 있다.
또한, 본 실시형태는 상술한 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 4)
상술한 실시형태에서 설명한 트랜지스터를 사용하여 CMOS 회로를 구성한 경우의 회로 특성에 대하여 계산기 시뮬레이션을 사용하여 확인하였다. 본 실시형태에서는 그 결과에 대하여 설명한다.
계산기 시뮬레이션은 SILVACO Japan Co., Ltd.제 디바이스 시뮬레이터 ATLAS를 사용하여 행하였다. 또한, 본 실시형태에 있어서는 CMOS 회로의 특성을 조사하기 위하여 CMOS 회로를 사용한 링 오실레이터에 관하여 계산기 시뮬레이션을 행하였다. 또한, 링 오실레이터는 CMOS 인버터 회로를 홀수단 직렬로 접속시킴으로써 구성된다. 즉, 링 오실레이터를 구성하는 n채널형 트랜지스터의 개수와 p채널형 트랜지스터의 개수가 같다. 또한, 링 오실레이터의 발진 주파수는 디바이스 성능의 기준으로 할 수 있다.
도 10에 산화물 반도체를 사용한 n채널형 트랜지스터의 게이트 전압(Vg)-드레인 전류(Id) 곡선을 도시한다. 또한, 도 11에 산화물 반도체를 사용한 p채널형 트랜지스터의 게이트 전압(Vg)-드레인 전류(Id) 곡선을 도시한다. 양쪽 모두는 가로 축은 게이트 전압(Vg)을 나타내고, 세로 축은 드레인 전류(Id)를 나타낸다. 또한, 실선은 드레인 전압이 0.25(V)인 경우를 도시한 곡선이고, 파선은 드레인 전압이 10(V)인 경우를 도시한 곡선이다. 여기서, n채널형 트랜지스터의 채널 길이(L)를 10㎛, 채널 폭(W)을 10㎛로 하고, p채널형 트랜지스터의 채널 길이(L)를 10㎛, 채널 폭(W)을 20㎛로 하였다. 또한, 게이트 절연층의 막 두께를 100㎚, 유전율을 4.1, 반도체층의 막 두께를 50㎚로 하였다.
n채널형 트랜지스터의 반도체층에 대해서는 밴드 갭을 3.05eV, 전자 친화력을 4.3eV, 일 함수를 4.3eV, 전자 이동도를 15㎠/V·s, 홀 이동도를 0.1㎠/V·s로 하고, p채널형 트랜지스터의 반도체층에 대해서는 밴드 갭을 3.0eV, 전자 친화력을 2.8eV, 일 함수를 5.5eV, 전자 이동도를 0.1㎠/V·s, 홀 이동도를 1.0㎠/V·s로 하여 계산하였다. 또한, 오프 전류를 계산할 때는 밴드간 터널로 인한 누설 전류를 가정하였다. 또한, 상기 p채널형 트랜지스터에 있어서 온·오프비는 약 2자릿수이었다.
상술한 n채널형 트랜지스터 및 p채널형 트랜지스터를 사용한 CMOS 인버터 회로를 3단 직렬로 접속한 구성의 링 오실레이터의 발진 상태를 확인하였다. 도 12에 그 결과를 도시한다. 가로 축은 시간(s)을 나타내고, 세로 축은 전압(V)을 나타낸다. 여기서, 전원 전압은 15(V)로 한다. 도 12를 보면 1주기(周期)가 약 5㎱이고, 발진 주파수는 약 200㎒인 것을 알 수 있다.
상술한 바와 같이, 개시되는 발명의 일 형태인 산화물 반도체 트랜지스터를 사용하여 구성된 CMOS 회로의 동작이 확인되었다. 본 실시형태에서 사용한 p채널형 트랜지스터의 온·오프비는 약 2자릿수이므로 충분한 특성을 갖는다고 말하기 어렵지만, CMOS 회로로서의 동작에 큰 문제는 없다. p채널형 산화물 반도체 재료의 개량 및 발전에 따라 CMOS 회로의 특성이 더 향상될 수 있다.
또한, 이러한 CMOS 회로의 실현에는 개시하는 발명의 일 형태인 트랜지스터의 구성은 극히 유효하다.
100: 기판 108: 게이트 전극
110: 게이트 전극 112: 게이트 절연층
118: 산화물 반도체층 124: 보호층
126: 도전층 128: 도전층
138: 제 1 소스 전극 또는 드레인 전극
140: 제 1 소스 전극 또는 드레인 전극
142: 제 2 소스 전극 또는 드레인 전극
144: 제 2 소스 전극 또는 드레인 전극
150: 산화물 반도체층 152: 절연층
154: 트랜지스터 156: 트랜지스터
110: 게이트 전극 112: 게이트 절연층
118: 산화물 반도체층 124: 보호층
126: 도전층 128: 도전층
138: 제 1 소스 전극 또는 드레인 전극
140: 제 1 소스 전극 또는 드레인 전극
142: 제 2 소스 전극 또는 드레인 전극
144: 제 2 소스 전극 또는 드레인 전극
150: 산화물 반도체층 152: 절연층
154: 트랜지스터 156: 트랜지스터
Claims (30)
- 기판 위의 제 1 게이트 전극 및 제 2 게이트 전극과;
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 덮는 게이트 절연층과;
상기 게이트 절연층 위에 형성되고, 상기 제 1 게이트 전극과 중첩되는 제 1 산화물 반도체층과;
상기 제 1 산화물 반도체층 위에서 상기 제 1 산화물 반도체층과 전기적으로 접속되고, 제 1 재료를 함유한 제 1 도전층과, 상기 제 1 도전층 위에 제 2 재료를 함유한 제 2 도전층을 포함하는 제 1 소스 전극 또는 드레인 전극과;
상기 게이트 절연층 위에 형성되고, 상기 제 1 재료를 함유한 제 3 도전층과, 상기 제 3 도전층 위에 상기 제 2 재료를 함유한 제 4 도전층을 포함하는 제 2 소스 전극 또는 드레인 전극과;
상기 제 2 소스 전극 또는 드레인 전극 위에서 상기 제 2 소스 전극 또는 드레인 전극과 전기적으로 접속되고, 상기 제 2 게이트 전극과 중첩되는 제 2 산화물 반도체층을 포함하는, 반도체 장치.
- 기판 위의 제 1 게이트 전극 및 제 2 게이트 전극과;
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 덮는 게이트 절연층과;
상기 게이트 절연층 위에 형성되고, 상기 제 1 게이트 전극과 중첩되는 제 1 산화물 반도체층과;
상기 제 1 산화물 반도체층 위에서 상기 제 1 산화물 반도체층과 전기적으로 접속되고, 제 1 재료를 함유한 제 1 도전층과, 상기 제 1 도전층 위에 제 2 재료를 함유한 제 2 도전층을 포함하는 제 1 소스 전극 또는 드레인 전극과;
상기 게이트 절연층 위에 형성되고, 상기 제 2 재료를 함유한 제 3 도전층을 포함하는 제 2 소스 전극 또는 드레인 전극과;
상기 제 2 소스 전극 또는 드레인 전극 위에서 상기 제 2 소스 전극 또는 드레인 전극과 전기적으로 접속되고, 상기 제 2 게이트 전극과 중첩되는 제 2 산화물 반도체층을 포함하는, 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 산화물 반도체층의 일부분은 p채널형 트랜지스터의 채널 형성 영역으로서 기능하고, 상기 제 2 산화물 반도체층의 일부분은 n채널형 트랜지스터의 채널 형성 영역으로서 기능하는, 반도체 장치.
- 제 2 항에 있어서,
상기 제 1 산화물 반도체층의 일부분은 p채널형 트랜지스터의 채널 형성 영역으로서 기능하고, 상기 제 2 산화물 반도체층의 일부분은 n채널형 트랜지스터의 채널 형성 영역으로서 기능하는, 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 재료는 상기 제 1 산화물 반도체층과의 사이의 쇼트 키 장벽이 0.5eV 이하인 재료이고, 상기 제 2 재료는 상기 제 2 산화물 반도체층과의 사이의 쇼트 키 장벽이 0.5eV 이하인 재료인, 반도체 장치.
- 제 2 항에 있어서,
상기 제 1 재료는 상기 제 1 산화물 반도체층과의 사이의 쇼트 키 장벽이 0.5eV 이하인 재료이고, 상기 제 2 재료는 상기 제 2 산화물 반도체층과의 사이의 쇼트 키 장벽이 0.5eV 이하인 재료인, 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 재료는 일 함수가 5.0eV보다 큰 재료이고, 상기 제 2 재료는 일 함수가 4.8eV보다 작은 재료인, 반도체 장치.
- 제 2 항에 있어서,
상기 제 1 재료는 일 함수가 5.0eV보다 큰 재료이고, 상기 제 2 재료는 일 함수가 4.8eV보다 작은 재료인, 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 게이트 전극은 상기 제 2 게이트 전극에 전기적으로 접속되고, 상기 제 1 소스 전극 또는 드레인 전극은 상기 제 2 소스 전극 또는 드레인 전극에 전기적으로 접속되는, 반도체 장치.
- 제 2 항에 있어서,
상기 제 1 게이트 전극은 상기 제 2 게이트 전극에 전기적으로 접속되고, 상기 제 1 소스 전극 또는 드레인 전극은 상기 제 2 소스 전극 또는 드레인 전극에 전기적으로 접속되는, 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 산화물 반도체층은 상기 제 1 도전층과 접촉되고, 상기 제 2 산화물 반도체층은 상기 제 3 도전층 및 상기 제 4 도전층과 접촉되는, 반도체 장치.
- 제 2 항에 있어서,
상기 제 1 산화물 반도체층은 상기 제 1 도전층과 접촉되고, 상기 제 2 산화물 반도체층은 상기 제 3 도전층과 접촉되는, 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 산화물 반도체층은 산화주석, 산화아연, 산화니켈, 구리알루미늄산화물, 산화스트론튬구리로 이루어진 그룹 중에서 선택된 재료를 포함하는, 반도체 장치.
- 제 2 항에 있어서,
상기 제 1 산화물 반도체층은 산화주석, 산화아연, 산화니켈, 구리알루미늄산화물, 산화스트론튬구리로 이루어진 그룹 중에서 선택된 재료를 포함하는, 반도체 장치.
- 제 1 항에 있어서,
상기 제 2 산화물 반도체층은 InMO3(ZnO)m(m은 0보다 크고, M은 갈륨, 철, 니켈, 망간, 코발트 중에서 선택된 금속 원소의 하나 이상을 나타냄)로 표기되는 물질을 포함하는, 반도체 장치.
- 제 2 항에 있어서,
상기 제 2 산화물 반도체층은 InMO3(ZnO)m(m은 0보다 크고, M은 갈륨, 철, 니켈, 망간, 코발트 중에서 선택된 금속 원소의 하나 이상을 나타냄)로 표기되는 물질을 포함하는, 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 재료는 금, 백금, 니켈, 구리, 코발트, 인듐 주석 산화물로 이루어진 그룹 중에서 선택된 재료인, 반도체 장치.
- 제 2 항에 있어서,
상기 제 1 재료는 금, 백금, 니켈, 구리, 코발트, 인듐 주석 산화물로 이루어진 그룹 중에서 선택된 재료인, 반도체 장치.
- 제 1 항에 있어서,
상기 제 2 재료는 티타늄, 알루미늄, 몰리브덴, 텅스텐 중에서 선택된 재료인, 반도체 장치.
- 제 2 항에 있어서,
상기 제 2 재료는 티타늄, 알루미늄, 몰리브덴, 텅스텐 중에서 선택된 재료인, 반도체 장치.
- 기판 위에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계와;
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 덮도록 게이트 절연층을 형성하는 단계와;
상기 게이트 절연층 위의 상기 제 1 게이트 전극과 중첩되는 영역에 제 1 산화물 반도체층을 형성하는 단계와;
상기 제 1 산화물 반도체층을 덮도록 상기 기판의 전체 면 위에 제 1 도전층을 형성하는 단계와;
상기 제 1 도전층을 덮도록 상기 기판의 전체 면 위에 제 2 도전층을 형성하는 단계와;
상기 제 1 도전층과 상기 제 2 도전층을 선택적으로 에칭함으로써, 상기 제 1 산화물 반도체층과 전기적으로 접속되는 제 1 소스 전극 또는 드레인 전극과, 일부분이 상기 제 2 게이트 전극과 중첩되는 제 2 소스 전극 또는 드레인 전극을 형성하는 단계와;
상기 게이트 절연층과 상기 제 2 소스 전극 또는 드레인 전극 위의 상기 제 2 게이트 전극과 중첩되는 영역에 상기 제 2 소스 전극 또는 드레인 전극과 전기적으로 접속되는 제 2 산화물 반도체층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
- 기판 위에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계와;
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 덮도록 게이트 절연층을 형성하는 단계와;
상기 게이트 절연층 위의 상기 제 1 게이트 전극과 중첩되는 영역에 제 1 산화물 반도체층을 형성하는 단계와;
상기 제 1 산화물 반도체층을 덮도록 상기 기판의 전체 면 위에 제 1 도전층을 형성하는 단계와;
상기 제 2 게이트 전극과 중첩되는 영역 및 그 주변부의 상기 제 1 도전층을 선택적으로 제거하는 단계와;
상기 제 1 도전층을 선택적으로 제거한 후, 상기 제 1 도전층을 덮도록 상기 기판의 전체 면 위에 제 2 도전층을 형성하는 단계와;
상기 제 1 도전층과 상기 제 2 도전층을 선택적으로 에칭함으로써, 상기 제 1 도전층과 상기 제 2 도전층을 포함하고, 상기 제 1 산화물 반도체층에 전기적으로 접속되는 제 1 소스 전극 또는 드레인 전극과, 상기 제 2 도전층을 포함하고, 일부분이 상기 제 2 게이트 전극과 중첩되는 제 2 소스 전극 또는 드레인 전극을 형성하는 단계와;
상기 게이트 절연층과 상기 제 2 소스 전극 또는 드레인 전극 위의 상기 제 2 게이트 전극과 중첩되는 영역에 상기 제 2 소스 전극 또는 드레인 전극과 전기적으로 접속되는 제 2 산화물 반도체층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
- 제 21 항에 있어서,
상기 제 1 산화물 반도체층으로서, p채널형 트랜지스터의 채널 형성 영역으로서 기능하는 산화물 반도체층을 형성하는 단계와, 상기 제 2 산화물 반도체층으로서, n채널형 트랜지스터의 채널 형성 영역으로서 기능하는 산화물 반도체층을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
- 제 22 항에 있어서,
상기 제 1 산화물 반도체층으로서, p채널형 트랜지스터의 채널 형성 영역으로서 기능하는 산화물 반도체층을 형성하는 단계와, 상기 제 2 산화물 반도체층으로서, n채널형 트랜지스터의 채널 형성 영역으로서 기능하는 산화물 반도체층을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
- 제 21 항에 있어서,
상기 제 1 산화물 반도체층과의 사이에 쇼트 키 장벽이 0.5eV 이하인 재료는 상기 제 1 도전층에 포함되고, 상기 제 2 산화물 반도체층과의 사이에 쇼트 키 장벽이 0.5eV 이하인 재료는 상기 제 2 도전층에 포함되는, 반도체 장치의 제작 방법.
- 제 22 항에 있어서,
상기 제 1 산화물 반도체층과의 사이에 쇼트 키 장벽이 0.5eV 이하인 재료는 상기 제 1 도전층에 포함되고, 상기 제 2 산화물 반도체층과의 사이에 쇼트 키 장벽이 0.5eV 이하인 재료는 상기 제 2 도전층에 포함되는, 반도체 장치의 제작 방법.
- 제 21 항에 있어서,
일 함수가 5.0eV보다 큰 재료는 상기 제 1 도전층에 포함되고, 일 함수가 4.8eV보다 작은 재료는 상기 제 2 도전층에 포함되는, 반도체 장치의 제작 방법.
- 제 22 항에 있어서,
일 함수가 5.0eV보다 큰 재료는 상기 제 1 도전층에 포함되고, 일 함수가 4.8eV보다 작은 재료는 상기 제 2 도전층에 포함되는, 반도체 장치의 제작 방법.
- 제 21 항에 있어서,
상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 서로 전기적으로 접속되도록 형성되고, 상기 제 1 소스 전극 또는 드레인 전극과 상기 제 2 소스 전극 또는 드레인 전극은 서로 전기적으로 접속되도록 형성되는, 반도체 장치의 제작 방법.
- 제 22 항에 있어서,
상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 서로 전기적으로 접속되도록 형성되고, 상기 제 1 소스 전극 또는 드레인 전극과 상기 제 2 소스 전극 또는 드레인 전극은 서로 전기적으로 접속되도록 형성되는, 반도체 장치의 제작 방법.
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