JP2010263195A - 半導体装置および半導体装置の作製方法 - Google Patents

半導体装置および半導体装置の作製方法 Download PDF

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Abstract

【課題】酸化物半導体を用いた好適な構造のｎチャネル型トランジスタおよびｐチャネル型トランジスタを提供することを目的の一とする。
【解決手段】第１の酸化物半導体層と電気的に接続し、第１の材料を含む第１の導電層と第２の材料を含む第２の導電層の積層構造でなる第１のソース電極またはドレイン電極と、第２の酸化物半導体層と電気的に接続し、第１の材料を含む第３の導電層と第２の材料を含む第４の導電層の積層構造でなる第２のソース電極またはドレイン電極と、を有し、第１の酸化物半導体層には、第１のソース電極またはドレイン電極の第１の導電層が接触し、第２の酸化物半導体層には、第２のソース電極またはドレイン電極の第３の導電層および第４の導電層が接触する。
【選択図】図１

Description

開示する発明の技術分野は、半導体装置および半導体装置の作製方法に関するものである。
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている（例えば、特許文献１乃至特許文献４、非特許文献１等参照）。
ところで、金属酸化物は一元系のもの（一元系酸化物）のみならず、多元系のもの（多元系酸化物）も知られている。例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａ及びＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特許文献４等参照）。
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体を薄膜トランジスタのチャネル層として適用可能であることが確認されている（例えば、特許文献５、非特許文献５および非特許文献６等参照）。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される薄膜トランジスタは、通常、電子をキャリアとするｎチャネル型トランジスタとなる。一方で、集積回路の高速動作、消費電力低減などの観点からは、論理回路の基本構成として、ＣＭＯＳ回路が必要とされる。つまり、正孔をキャリアとするｐチャネル型トランジスタを、ｎチャネル型トランジスタと同一基板上に形成することが必要になる。
いわゆる酸化物半導体は、これまでに用いられてきたシリコンとは伝導機構が異なることから、同一材料を用いてｎチャネル型トランジスタとｐチャネル型トランジスタを作り分けることは困難である。このため、ｎチャネル型トランジスタとｐチャネル型トランジスタを同一基板上に作り分ける場合には、これまでに想定し得なかった様々な問題が生じ得る。
上述の問題点に鑑み、本明細書等（少なくとも明細書、特許請求の範囲、図面を含む）において開示する発明の一態様は、酸化物半導体を用いた好適な構造のｎチャネル型トランジスタおよびｐチャネル型トランジスタを提供することを目的の一とする。または、酸化物半導体を用いたｎチャネル型トランジスタおよびｐチャネル型トランジスタの好適な作製方法を提供することを目的の一とする。
本明細書等において開示する発明の一態様は、ｎチャネル型トランジスタとｐチャネル型トランジスタの構造を異ならせることを特徴とする。これにより、ｎチャネル型トランジスタとｐチャネル型トランジスタとを同一基板上に好適に作製することができるため、半導体装置の生産性が向上する。または、ｎチャネル型トランジスタとｐチャネル型トランジスタとでソース電極またはドレイン電極の材質を異ならせる。これにより、良好な特性のｎチャネル型トランジスタおよびｐチャネル型トランジスタを得ることができる。
例えば、本明細書等において開示する発明の一態様である半導体装置の構成は、基板上の第１のゲート電極および第２のゲート電極と、第１のゲート電極および第２のゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に設けられ、第１のゲート電極と重畳する第１の酸化物半導体層と、ゲート絶縁層上に設けられ、第２のゲート電極と重畳する第２の酸化物半導体層と、第１の酸化物半導体層と電気的に接続し、第１の材料を含む第１の導電層と第２の材料を含む第２の導電層の積層構造でなる第１のソース電極またはドレイン電極と、第２の酸化物半導体層と電気的に接続し、第１の材料を含む第３の導電層と第２の材料を含む第４の導電層の積層構造でなる第２のソース電極またはドレイン電極と、を有し、第１の酸化物半導体層には、第１のソース電極またはドレイン電極の第１の導電層が接触し、かつ、第１のソース電極またはドレイン電極の一部は、第１の酸化物半導体層の上方に存在し、第２の酸化物半導体層には、第２のソース電極またはドレイン電極の第３の導電層および第４の導電層が接触し、かつ、第２の酸化物半導体層の一部は、第２のソース電極またはドレイン電極の上方に存在することを特徴とする。
また、本明細書等において開示する発明の別の一態様である半導体装置の構成は、基板上の第１のゲート電極および第２のゲート電極と、第１のゲート電極および第２のゲート電極を覆うゲート絶縁層と、ゲート絶縁層上に設けられ、第１のゲート電極と重畳する第１の酸化物半導体層と、ゲート絶縁層上に設けられ、第２のゲート電極と重畳する第２の酸化物半導体層と、第１の酸化物半導体層と電気的に接続し、第１の材料を含む第１の導電層と第２の材料を含む第２の導電層の積層構造でなる第１のソース電極またはドレイン電極と、第２の酸化物半導体層と電気的に接続し、第２の材料を含む第３の導電層でなる第２のソース電極またはドレイン電極と、を有し、第１の酸化物半導体層には、第１のソース電極またはドレイン電極の第１の導電層が接触し、かつ、第１のソース電極またはドレイン電極の一部は、第１の酸化物半導体層の上方に存在し、第２の酸化物半導体層には、第２のソース電極またはドレイン電極の第３の導電層が接触し、かつ、第２の酸化物半導体層の一部は、第２のソース電極またはドレイン電極の上方に存在することを特徴とする。
なお、上記において、第１の酸化物半導体層の一部は、ｐチャネル型トランジスタのチャネル形成領域として機能し、第２の酸化物半導体層の一部は、ｎチャネル型トランジスタのチャネル形成領域として機能することが望ましい。ここで、第１の酸化物半導体層は、例えば、酸化錫、酸化亜鉛、酸化ニッケル、銅アルミ酸化物、酸化ストロンチウム銅などを含む材料を用いて形成すると好適である。
また、上記において、第１の材料は第１の酸化物半導体層との間のショットキー障壁が０．５ｅＶ以下となる材料であり、第２の材料は第２の酸化物半導体層との間のショットキー障壁が０．５ｅＶ以下となる材料であることが望ましい。また、第１の材料は仕事関数が５．０ｅＶより大きい材料であり、第２の材料は仕事関数が４．８ｅＶより小さい材料であることが望ましい。
また、上記の半導体装置はＣＭＯＳ回路を構成していても良い。すなわち、第１のゲート電極と第２のゲート電極とが電気的に接続され、第１のソース電極またはドレイン電極と、第２のソース電極またはドレイン電極とが電気的に接続された構成としても良い。
また、本明細書等において開示する発明の別の一態様である半導体装置の作製方法は、基板上に第１のゲート電極および第２のゲート電極を形成し、第１のゲート電極および第２のゲート電極を覆うようにゲート絶縁層を形成し、ゲート絶縁層上の第１のゲート電極と重畳する領域に第１の酸化物半導体層を形成し、第１の酸化物半導体層を覆うように、基板の全面に第１の導電層を形成し、第１の導電層を覆うように、基板の全面に第２の導電層を形成し、第１の導電層と第２の導電層とを選択的にエッチングして、第１の酸化物半導体層と電気的に接続する第１のソース電極またはドレイン電極を形成すると共に、その一部が第２のゲート電極と重畳する第２のソース電極またはドレイン電極を形成し、ゲート絶縁層上の第２のゲート電極と重畳する領域に、第２のソース電極またはドレイン電極と電気的に接続する第２の酸化物半導体層を形成することを特徴とする。
また、本明細書等において開示する発明の別の一態様である半導体装置の作製方法は、基板上に第１のゲート電極および第２のゲート電極を形成し、第１のゲート電極および第２のゲート電極を覆うようにゲート絶縁層を形成し、ゲート絶縁層上の第１のゲート電極と重畳する領域に第１の酸化物半導体層を形成し、第１の酸化物半導体層を覆うように、基板の全面に第１の導電層を形成し、第２のゲート電極と重畳する領域およびその周辺に存在する第１の導電層を選択的に除去し、第１の導電層を覆うように、基板上の全面に第２の導電層を形成し、第１の導電層と第２の導電層とを選択的にエッチングして、第１の導電層および第２の導電層の積層構造から第１の酸化物半導体層と電気的に接続する第１のソース電極またはドレイン電極を形成すると共に、第２の導電層からその一部が第２のゲート電極と重畳する第２のソース電極またはドレイン電極を形成し、ゲート絶縁層上の第２のゲート電極と重畳する領域に、第２のソース電極またはドレイン電極と電気的に接続する第２の酸化物半導体層を形成することを特徴とする。
なお、上記において、第１の酸化物半導体層として、ｐチャネル型トランジスタのチャネル形成領域として機能する酸化物半導体層を形成し、第２の酸化物半導体層として、ｎチャネル型トランジスタのチャネル形成領域として機能する酸化物半導体層を形成することが望ましい。ここで、第１の酸化物半導体層は、例えば、酸化錫、酸化亜鉛、酸化ニッケル、銅アルミ酸化物、酸化ストロンチウム銅などを含む材料を用いて形成すると好適である。
また、上記において、第１の導電層は第１の酸化物半導体層との間のショットキー障壁が０．５ｅＶ以下となる材料を含み、第２の導電層は第２の酸化物半導体層との間のショットキー障壁が０．５ｅＶ以下となる材料を含むことが望ましい。また、第１の導電層は仕事関数が５．０ｅＶより大きい材料を含み、第２の導電層は仕事関数が４．８ｅＶより小さい材料を含むことが望ましい。
また、上記の半導体装置はＣＭＯＳ回路を構成するように形成しても良い。すなわち、第１のゲート電極と第２のゲート電極とが電気的に接続されるように、第１のゲート電極と第２のゲート電極とを形成し、第１のソース電極またはドレイン電極と、第２のソース電極またはドレイン電極とが電気的に接続されるように、第１のソース電極またはドレイン電極と第２のソース電極またはドレイン電極とを形成しても良い。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、表示装置、半導体回路および電子機器は全て半導体装置に含まれる。
開示する発明の一態様では、電極の材料および構造を工夫することにより、ｎチャネル型トランジスタおよびｐチャネル型トランジスタの特性を十分に引き出した半導体装置を提供することができる。つまり、半導体装置の特性を向上させることが可能である。または、このような構成を採用することにより、マスクの使用枚数増加を抑制し、半導体装置の製造コストを低減することができる。または、工程数を削減し、半導体装置の生産性を向上させることができる。
このように、開示する発明の一態様では、酸化物半導体を用いた好適な構造のｎチャネル型トランジスタおよびｐチャネル型トランジスタを提供し、または、酸化物半導体を用いたｎチャネル型トランジスタおよびｐチャネル型トランジスタの好適な作製方法を提供することができる。
半導体装置を説明する断面図および平面図である。 半導体装置の作製方法を説明する断面図である。 半導体装置の作製方法を説明する断面図である。 半導体装置の作製方法を説明する断面図である。 半導体装置を説明する断面図および平面図である。 半導体装置の作製方法を説明する断面図である。 半導体装置を説明する断面図および平面図である。 半導体装置の作製方法を説明する断面図である。 半導体装置の作製方法を説明する断面図である。 ｎチャネル型トランジスタのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線を示す図である。 ｐチャネル型トランジスタのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線を示す図である。 リングオシレータの発振の様子を示す図である。
以下、実施の形態について、図面を用いて詳細に説明する。但し、発明は以下に示す実施の形態の記載内容に限定されず、本明細書等において開示する発明の趣旨から逸脱することなく形態および詳細を様々に変更し得ることは当業者にとって自明である。また、異なる実施の形態に係る構成は、適宜組み合わせて実施することが可能である。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、半導体装置の構成例について、図１を用いて説明し、半導体装置の作製方法の例について、図２乃至図４を用いて説明する。
＜半導体装置の構成例＞
図１には、本実施の形態に係る半導体装置の構成の一例を示す。図１（Ａ）は断面図であり、図１（Ｂ）は平面図である。図１（Ａ）は、図１（Ｂ）のＡ−Ｂにおける断面を表すものである。なお、平面図においては、簡単のため、一部の構成を省略している。
図１に示す半導体装置は、酸化物半導体を用いた第１のトランジスタ１５４および第２のトランジスタ１５６に係るものであり、基板１００（例えば、絶縁表面を有する基板）と、基板１００上の第１のゲート電極１０８および第２のゲート電極１１０と、第１のゲート電極１０８および第２のゲート電極１１０を覆うゲート絶縁層１１２と、ゲート絶縁層１１２上に設けられ、第１のゲート電極１０８と重畳する第１の酸化物半導体層１１８と、ゲート絶縁層１１２上に設けられ、第２のゲート電極１１０と重畳する第２の酸化物半導体層１５０と、第１の酸化物半導体層１１８と電気的に接続し、また、第１の導電層１２６と第２の導電層１２８の積層構造でなる第１のソース電極またはドレイン電極１３８（および第１のソース電極またはドレイン電極１４０）と、第２の酸化物半導体層１５０と電気的に接続し、第１の導電層１２６と第２の導電層１２８の積層構造でなる第２のソース電極またはドレイン電極１４２（および第２のソース電極またはドレイン電極１４４）と、を有する（図１（Ａ）、図１（Ｂ）参照）。
なお、第１の酸化物半導体層１１８には、第１の導電層１２６と第２の導電層１２８のうち、第１の導電層１２６のみが接触しており、かつ、第１のソース電極またはドレイン電極１３８（第１のソース電極またはドレイン電極１４０）の一部は、第１の酸化物半導体層１１８の上方に存在している。また、第２の酸化物半導体層１５０には、第１の導電層１２６と第２の導電層１２８が接触し、かつ、第２の酸化物半導体層１５０の一部は、第２のソース電極またはドレイン電極１４２（第２のソース電極またはドレイン電極１４４）の上方に存在する。
第１の酸化物半導体層１１８上には、第１の導電層１２６と第２の導電層１２８のエッチングの際のエッチングストッパーとして機能する保護層１２４が形成されている。また、第１のトランジスタ１５４および第２のトランジスタ１５６を覆うように、絶縁層１５２が形成されている。
上記において、各トランジスタにおけるソース電極やドレイン電極は、キャリアの流れる方向によってその機能が入れ替わるため、ソース電極およびドレイン電極の称呼は便宜的なものに過ぎない。つまり、各電極の機能は、その称呼に限定して解釈されるものではない。また、各電極は、配線としての機能を有していても良い。
ここで、第１のトランジスタはｐチャネル型トランジスタであり、第２のトランジスタはｎチャネル型トランジスタであることが望ましい。この場合、第１の酸化物半導体層の一部は、ｐチャネル型トランジスタのチャネル形成領域として機能し、第２の酸化物半導体層の一部は、ｎチャネル型トランジスタのチャネル形成領域として機能することになる。なお、第１の酸化物半導体層は、例えば、酸化錫、酸化亜鉛、酸化ニッケル、銅アルミ酸化物、酸化ストロンチウム銅などを含む材料を用いて形成すると好適である。
なお、トランジスタ１５４およびトランジスタ１５６においては、第１のソース電極またはドレイン電極１３８（第１のソース電極またはドレイン電極１４０）と第２のソース電極またはドレイン電極１４２（第２のソース電極またはドレイン電極１４４）を異なる材料による積層構造としている。そして、第１の酸化物半導体層１１８と第１のソース電極またはドレイン電極１３８（第１のソース電極またはドレイン電極１４０）との接続関係を、第２の酸化物半導体層１５０と第２のソース電極またはドレイン電極１４２（第２のソース電極またはドレイン電極１４４）との接続関係とは異なるものにしている。より具体的には、第２の酸化物半導体層１５０には、第１の導電層１２６と第２の導電層１２８が接触するが、第１の酸化物半導体層１１８には、第１の導電層１２６と第２の導電層１２８のうち、第１の導電層１２６のみが接触する構成となっている。
これにより、電極に起因する特性劣化の問題がｎチャネル型トランジスタと比較して深刻なｐチャネル型トランジスタの特性を十分に発揮させることが可能になる。なお、当該効果を十分に発揮させるためには、第１の導電層１２６に用いられる第１の材料および第２の導電層１２８に用いられる第２の材料として、仕事関数が所定の条件を満たすものを用いることが望ましい。例えば、ｐチャネル型トランジスタである第１のトランジスタ１５４において、第１の酸化物半導体層１１８と接触する第１の導電層１２６に用いる材料（第１の材料）は、第１の酸化物半導体層１１８の価電子帯との関係で決定することができる。具体的には、第１の酸化物半導体層１１８の価電子帯との間に形成されるショットキー障壁が０．５ｅＶ以下となる材料を用いることが望ましい。また、例えば、ｎチャネル型トランジスタである第２のトランジスタ１５６において、第２の酸化物半導体層１５０と主として接触する第２の導電層１２８に用いる材料（第２の材料）は、第２の酸化物半導体層１５０の伝導帯との関係で決定することができる。具体的には、第２の酸化物半導体層１５０の伝導帯との間に形成されるショットキー障壁が０．５ｅＶ以下となる材料を用いることが望ましい。より具体的には、例えば、第１の導電層１２６に用いられる第１の材料を仕事関数が５．０ｅＶ（好ましくは５．２ｅＶ）より大きい材料とし、第２の導電層１２８に用いられる第２の材料を仕事関数が４．８ｅＶ（好ましくは４．５ｅＶ）より小さい材料とすると良い。
このような材料を用いて第１の導電層１２６および第２の導電層１２８を形成することにより、ｐチャネル型トランジスタにおける正孔の注入性を十分に確保することができる。これにより、ｎチャネル型トランジスタとｐチャネル型トランジスタとを同一基板上に形成する場合（同一工程で形成する場合を含む）であっても、ｐチャネル型トランジスタの特性劣化を防止することができる。つまり、半導体装置の特性を向上させることが可能である。
また、上述の如き構成を採用する場合には、トランジスタ毎に異なる電極を形成する必要がないため、マスクの使用枚数増加を抑制し、半導体装置の製造コストを低減することができる。または、工程数を削減し、半導体装置の生産性を向上させることができる。
なお、上記のトランジスタを用いてＣＭＯＳ回路を構成することもできる。この場合、第１のゲート電極１０８と第２のゲート電極１１０とが電気的に接続され、第１のソース電極またはドレイン電極１３８（または、第１のソース電極またはドレイン電極１４０）と、第２のソース電極またはドレイン電極１４２（または、第２のソース電極またはドレイン電極１４４）とが電気的に接続された構成を一部に用いれば良い。
＜半導体装置の作製方法例＞
次に、上述の半導体装置の作製方法の一例について、図２乃至図４を用いて説明する。
はじめに、基板１００（例えば、絶縁表面を有する基板）上に導電層１０２を形成する（図２（Ａ）参照）。
基板１００は、絶縁表面を有する基板であればよく、例えば、ガラス基板とすることができる。ガラス基板は無アルカリガラス基板であることが好ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラス等のガラス材料が用いられる。他にも、基板１００として、セラミック基板、石英基板やサファイア基板等の絶縁体でなる絶縁体基板、シリコン等の半導体材料でなる半導体基板の表面を絶縁材料で被覆したもの、金属やステンレス等の導電体でなる導電体基板の表面を絶縁材料で被覆したものを用いることができる。また、作製工程の熱処理に耐えられるのであれば、プラスチック基板などを用いることもできる。
導電層１０２は、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）等の導電性材料で形成することが望ましい。形成方法としては、スパッタリング法や真空蒸着法などがある。なお、導電層１０２にアルミニウム（または銅）を用いる場合、アルミニウム単体（または銅単体）では耐熱性が低く、腐蝕しやすい等の問題点があるため、耐熱性導電性材料と組み合わせて形成することが好ましい。
耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、スカンジウム（Ｓｃ）から選ばれた元素を含む金属、上述した元素を成分とする合金、上述した元素を組み合わせた合金、または上述した元素を成分とする窒化物などを用いることができる。これらの耐熱性導電性材料とアルミニウム（または銅）を積層させて、導電層１０２を形成すればよい。
図示しないが、基板１００上には下地層を設けても良い。下地層は、基板１００からの不純物の拡散を防止する機能を有する。つまり、下地層を設けることより、半導体装置の信頼性向上という課題を解決することができる。下地層は、窒化シリコン、酸化シリコンなどの各種絶縁材料を用いて、単層構造または積層構造で形成すればよい。具体的には、例えば、基板１００側から窒化シリコンと酸化シリコンを順に積層した構成とするのが好適である。なお、窒化シリコンは、不純物に対するブロッキング効果が極めて高いという特徴を有している。
次に、導電層１０２上に選択的にレジストマスク１０４およびレジストマスク１０６を形成し、これらを用いて導電層１０２を選択的にエッチングすることで、ゲート電極１０８およびゲート電極１１０を形成する（図２（Ｂ）参照）。
レジストマスク１０４およびレジストマスク１０６は、レジスト材料の塗布、フォトマスクを用いた露光、現像等の工程を経ることにより形成される。レジスト材料の塗布には、スピンコート法などの方法を適用することができる。なお、レジストマスク１０４およびレジストマスク１０６は、液滴吐出法やスクリーン印刷法などを用いて選択的に形成しても良い。この場合、フォトマスクを用いる工程が不要になるため、生産性向上という課題を解決することが可能である。なお、レジストマスク１０４およびレジストマスク１０６は、導電層１０２のエッチングによりゲート電極１０８およびゲート電極１１０が形成された後には除去される。
上述のエッチングには、ドライエッチングを用いても良いし、ウエットエッチングを用いても良い。また、後に形成されるゲート絶縁層等の被覆性を向上し、段切れを防止するために、ゲート電極１０８およびゲート電極１１０がテーパー形状となるようエッチングしても良い。この場合、例えば、テーパー角が２０°以上９０°未満となるような形状とすることが好ましい。ここで、「テーパー角」とは、テーパー形状を有する層の側面と底面とがなす角をいう。
次に、ゲート電極１０８およびゲート電極１１０を覆うように、ゲート絶縁層１１２を形成する（図２（Ｃ）参照）。ゲート絶縁層１１２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタル等の材料を用いて形成することができる。また、これらの材料からなる膜を積層させて形成しても良い。これらの膜は、スパッタ法をはじめとする各種の成膜法を用いて厚さが５ｎｍ以上２５０ｎｍ以下となるように形成すると好ましい。例えば、ゲート絶縁層１１２として、スパッタ法を用いて、酸化シリコン膜を１００ｎｍの厚さで形成することができる。もちろん、ＣＶＤ法などの他の方法を用いてゲート絶縁層１１２を形成しても良い。
また、スパッタ法とＣＶＤ法（プラズマＣＶＤ法など）とを組み合わせて、積層構造のゲート絶縁層１１２を形成しても良い。例えば、ゲート絶縁層１１２の下層（ゲート電極１０８およびゲート電極１１０と接する部位）をプラズマＣＶＤ法により形成し、ゲート絶縁層１１２の上層をスパッタ法により形成することができる。プラズマＣＶＤ法は、段差被覆性の良い膜を形成することが容易であるため、ゲート電極１０８およびゲート電極１１０の直上の膜を形成する方法として適している。また、スパッタ法では、プラズマＣＶＤ法と比較して、膜中の水素濃度を低減することが容易であるため、スパッタ法による膜を半導体層と接する領域に設けることで、ゲート絶縁層１１２中の水素が半導体層中へ拡散することを防止できる。特に、酸化物半導体材料を用いて半導体層を形成する場合には、水素が特性に与える影響は極めて大きいため、このような構成を採用することは効果的である。
なお、本明細書等において、酸化窒化物とは、その組成において、窒素よりも酸素の含有量（原子数）が多いものを示し、例えば、酸化窒化シリコンとは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化物とは、その組成において、酸素よりも窒素の含有量（原子数）が多いものを示し、例えば、窒化酸化シリコンとは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率の合計は１００原子％を超えない。
次に、ゲート絶縁層１１２を覆うように酸化物半導体層１１４を形成する（図２（Ｄ）参照）。本実施の形態においては、酸化物半導体層１１４として、ｐチャネル型トランジスタのチャネル形成領域として用いることができる酸化物半導体層を形成する。具体的には、例えば、酸化錫、酸化亜鉛、酸化ニッケル、銅アルミ酸化物、酸化ストロンチウム銅のいずれかを含むように酸化物半導体層１１４を形成する。作製方法の一例としては、上記材料を含有するターゲットを用いたスパッタ法などがある。上記のスパッタ法としては、スパッタ用電源に高周波電源を用いるＲＦスパッタ法や、直流電源を用いるＤＣスパッタ法、パルス的に直流バイアスを加えるパルスＤＣスパッタ法などを用いることができる。なお、ｐチャネル型トランジスタを実現できるのであれば、上記材料、方法を用いて酸化物半導体層１１４を形成することに限定する必要はない。また、酸化物半導体層１１４の膜厚は、５ｎｍ〜２００ｎｍ程度とすればよい。
本実施の形態においては、酸化物半導体層１１４を単層で形成する場合について示しているが、酸化物半導体層１１４は積層構造としても良い。例えば、後の第１のソース電極またはドレイン電極１３８（第１のソース電極またはドレイン電極１４０）と第１の酸化物半導体層１１８とが接触する領域のみに導電性を高めた酸化物半導体層を形成しても良い。導電性を高めた酸化物半導体層は、構成元素の比率を異ならせることで実現することができる。このような構成を採用することにより、ソース電極またはドレイン電極と酸化物半導体層との電気的な接続を良好なものにして、素子特性を向上させることができる。
次に、酸化物半導体層１１４上に選択的にレジストマスク１１６を形成し、該レジストマスク１１６を用いて酸化物半導体層１１４を選択的にエッチングすることで、島状の第１の酸化物半導体層１１８を形成する（図３（Ａ）参照）。ここで、レジストマスク１１６は、レジストマスク１０４およびレジストマスク１０６と同様の方法で形成することができる。また、レジストマスク１１６は、酸化物半導体層１１４のエッチングにより第１の酸化物半導体層１１８が形成された後には除去される。
酸化物半導体層１１４のエッチングの方法としては、ウエットエッチングまたはドライエッチングを用いることができる。ウエットエッチングに用いるエッチャント（エッチング液）やドライエッチングに用いるエッチングガスは、酸化物半導体層１１４をエッチングできるものであれば特に限定されない。例えば、ウエットエッチングを用いる場合には、酢酸と硝酸と燐酸との混合液を用いることができる。また、ドライエッチングを行う場合には、例えば、塩素を含有するガスや、塩素を含有するガスに酸素が添加されたガスを用いると良い。
なお、ドライエッチングには、反応性イオンエッチング法（ＲＩＥ法）を用いたエッチング装置や、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いることができる。また、ＩＣＰエッチング装置と比べて広い面積に渡って一様な放電が得られるＥＣＣＰ（Ｅｎｈａｎｃｅｄ Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）モードのエッチング装置を用いても良い。ＥＣＣＰモードのエッチング装置であれば、基板として第１０世代以降の基板を用いるような場合においても対応が容易である。
次に、第１の酸化物半導体層１１８を覆うように、絶縁層１２０を形成する（図３（Ｂ）参照）。絶縁層１２０は、後のエッチングストップ層の元になる絶縁層であるから、後に形成される導電層と選択比が取れる材料を用いて形成することが望ましい。絶縁層１２０は、例えば、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタル等の材料を用いて形成することができる。また、絶縁層１２０は、スパッタ法やＣＶＤ法をはじめとする各種の成膜法を用いて形成することができる。なお、エッチングストップ層を設けない構成とする場合には、当該絶縁層１２０は形成しなくとも良い。
次に、絶縁層１２０上に選択的にレジストマスク１２２を形成し、該レジストマスク１２２を用いて絶縁層１２０を選択的にエッチングすることで、保護層１２４を形成する（図３（Ｃ）参照）。ここで、レジストマスク１２２は、レジストマスク１０４等と同様の方法で形成することができる。また、レジストマスク１２２は、絶縁層１２０のエッチングにより保護層１２４が形成された後には除去される。
次に、第１の酸化物半導体層１１８、保護層１２４およびゲート絶縁層１１２を覆うように、第１の導電層１２６および第２の導電層１２８を形成する（図３（Ｄ）参照）。ここで、第１の導電層および第２の導電層は、異なる材料を用いて形成することが望ましい。具体的には、ｐチャネル型トランジスタのソース電極またはドレイン電極として適当な材料を用いて第１の導電層１２６を形成し、ｎチャネル型トランジスタのソース電極またはドレイン電極として適当な材料を用いて第２の導電層１２８を形成する。これにより、形成されるトランジスタの特性を十分に確保することが可能になる。
例えば、第１の導電層１２６に用いられる第１の材料を仕事関数が５．０ｅＶ（好ましくは５．２ｅＶ）より大きい材料とし、第２の導電層１２８に用いられる第２の材料を仕事関数が４．８ｅＶ（好ましくは４．５ｅＶ）より小さい材料とすると良い。これは、第１の材料として第１の酸化物半導体層の価電子帯との間に形成されるショットキー障壁が０．５ｅＶ以下となる材料を用い、第２の材料として第２の酸化物半導体層の伝導帯との間に形成されるショットキー障壁が０．５ｅＶ以下となる材料を用いる、と言い換えても良い。このような材料を選択することにより、第１の酸化物半導体層１１８と第１の導電層１２６との間のショットキー障壁によって第１の酸化物半導体層へのホールの注入性が低下することを抑制できる。また、同様に、後のｎチャネル型トランジスタを構成する第２の酸化物半導体層１５０への電子の注入性が低下することを抑制できる。
第１の導電層１２６に用いられる第１の材料としては、例えば、金、白金、ニッケル、銅、コバルト、インジウム錫酸化物などがある。また、第２の導電層１２８に用いられる第２の材料としては、チタン、アルミニウム、モリブデン、タングステンなどがある。これらの材料からなる第１の導電層１２６および第２の導電層１２８をスパッタリング法や真空蒸着法などの成膜方法を用いて形成すればよい。
なお、ｐ型酸化物半導体材料の価電子帯のエネルギーの詳細は不明であるが、酸化錫においては仕事関数が５．０ｅＶ（好ましくは５．２ｅＶ）より大きい電極材料を用いることで良好なトランジスタ特性が得られることを確認しており、これは他のｐ型酸化物半導体材料に関しても同様であるといえる。一方で、ｎ型酸化物半導体材料の伝導帯のエネルギーは、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物において約４．３ｅＶであり、仕事関数が４．８ｅＶ（好ましくは４．５ｅＶ）より小さい電極材料を用いる場合には、良好なトランジスタ特性が得られることを確認している。なお、ｎ型酸化物半導体材料において、伝導帯のエネルギーは３〜５ｅＶ程度であることが知られている。
次に、第２の導電層１２８上に選択的にレジストマスク１３０、レジストマスク１３２、レジストマスク１３４およびレジストマスク１３６を形成し、該レジストマスクを用いて第１の導電層１２６および第２の導電層１２８を選択的にエッチングすることで、第１の酸化物半導体層に接続する第１のソース電極またはドレイン電極１３８、第１のソース電極またはドレイン電極１４０、および、後にｎチャネル型トランジスタの酸化物半導体層と接続する第２のソース電極またはドレイン電極１４２、第２のソース電極またはドレイン電極１４４を形成する（図４（Ａ）参照）。上記レジストマスクは、レジストマスク１０４等と同様の方法で形成することができる。また、上記レジストマスクは、第１の導電層１２６および第２の導電層１２８がエッチングされた後には除去される。
次に、第１の導電層１２６と第２の導電層１２８の積層構造でなる第２のソース電極またはドレイン電極１４２、および第２のソース電極またはドレイン電極１４４を覆うように、酸化物半導体層１４６を形成する（図４（Ｂ）参照）。本実施の形態においては、酸化物半導体層１４６として、ｎチャネル型トランジスタのチャネル形成領域として用いることができる酸化物半導体層を形成する。具体的には、例えば、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものを用いて酸化物半導体層１４６を形成すると良い。ここで、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えばＭとしてＧａが選択される場合には、Ｇａのみの場合の他に、ＧａとＮｉや、ＧａとＦｅなど、Ｇａ以外の上記金属元素が選択される場合を含む。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、または該遷移金属の酸化物が含まれているものがある。もちろん、酸化物半導体材料は上記の材料に限定されず、酸化亜鉛や酸化インジウムをはじめとする各種酸化物半導体材料を用いることができる。作製方法は酸化物半導体層１１４の場合と同様であるから、詳細については酸化物半導体層１１４の作製方法を参酌すればよい。
なお、本実施の形態においては、酸化物半導体層１４６を単層で形成する場合について示しているが、酸化物半導体層１４６は積層構造としても良い。例えば、第２のソース電極またはドレイン電極１４２（第２のソース電極またはドレイン電極１４４）と第２の酸化物半導体層１５０とが接触する領域のみに導電性を高めた酸化物半導体層を形成しても良い。導電性を高めた酸化物半導体層は、構成元素の比率を異ならせることで実現することができる。このような構成を採用することにより、ソース電極またはドレイン電極と酸化物半導体層との電気的な接続を良好なものにして、素子特性を向上させることができる。
次に、酸化物半導体層１４６上に選択的にレジストマスク１４８を形成し、該レジストマスク１４８を用いて酸化物半導体層１４６を選択的にエッチングすることで、島状の第２の酸化物半導体層１５０を形成する（図４（Ｃ）参照）。ここで、レジストマスク１４８は、レジストマスク１０４等と同様の方法で形成することができる。また、レジストマスク１４８は、酸化物半導体層１４６のエッチングにより第２の酸化物半導体層１５０が形成された後には除去される。なお、当該エッチングの詳細は、酸化物半導体層１１４のエッチングの詳細を参酌すればよい。
次に、第１のソース電極またはドレイン電極１３８、第１のソース電極またはドレイン電極１４０、第２のソース電極またはドレイン電極１４２、第２のソース電極またはドレイン電極１４４、第１の酸化物半導体層１１８、第２の酸化物半導体層１５０などを覆うように絶縁層１５２を形成する（図４（Ｄ）参照）。これにより、第１のトランジスタ１５４および第２のトランジスタ１５６を有する半導体装置が完成する。ここで、絶縁層１５２は、いわゆる層間絶縁層にあたる。絶縁層１５２は、酸化シリコン、酸化アルミニウム、酸化タンタル等の材料を用いて形成することができる。また、これらの材料からなる膜を積層させて形成しても良い。
本実施の形態において開示する構成において、ソース電極またはドレイン電極は、いずれも第１の導電層１２６と第２の導電層１２８との積層構造で形成されている。このため、ｐチャネル型トランジスタとｎチャネル型トランジスタでは異なる構造を有することになる。つまり、ｐチャネル型トランジスタにおいては、第１の酸化物半導体層１１８の上方（または側面）に接するように、第１のソース電極またはドレイン電極１３８、および第１のソース電極またはドレイン電極１４０が形成されるのに対して、ｎチャネル型トランジスタにおいては、第２の酸化物半導体層１５０の下方（または側面）に接するように、第２のソース電極またはドレイン電極１４２、および第２のソース電極またはドレイン電極１４４が形成される。
ここで、第１の導電層１２６に第２の材料を用い、第２の導電層１２８に第１の材料を用いる場合には、ｐチャネル型トランジスタとｎチャネル型トランジスタの構造を入れ替えることが可能である（この場合、第１の酸化物半導体層１１８に第２の材料を用いてｎチャネル型トランジスタを形成し、第２の酸化物半導体層１５０に第１の材料を用いてｐチャネル型トランジスタを形成することになる）。しかし、この場合には、第１の導電層１２６と第２の導電層１２８が共に接することになり、半導体装置の特性に与える影響の大きいｐチャネル型トランジスタの特性が悪化するおそれもあるため、可能な限り上述の構成を採用することが望ましい。
なお、第１の酸化物半導体層１１８や第２の酸化物半導体層１５０を形成した後には、１００℃〜５００℃、代表的には２００℃〜４００℃の熱処理を行うことが望ましい。当該熱処理によって、半導体素子の特性を向上させるとともに、特性ばらつきを低減させることができる。熱処理の雰囲気は、例えば、大気雰囲気や窒素雰囲気、酸素雰囲気、水蒸気雰囲気等とすることができる。また、熱処理時間は、０．１時間〜５時間程度とすればよい。熱処理のタイミングは、第１の酸化物半導体層１１８の元になる酸化物半導体層１１４の形成後や、第２の酸化物半導体層１５０の元になる酸化物半導体層１４６の形成後であれば特に限定されない。
また、本実施の形態において用いたレジストマスクは、いずれも、多階調マスクを用いて形成することができる。ここで、多階調マスクとは、多段階の光量で露光を行うことが可能なマスクをいう。これを用いることで、一度の露光および現像工程によって、複数（代表的には２種類）の厚さを有するレジストマスクを形成することができる。つまり、多階調マスクを用いることで、工程数の増加を抑制することができる。
以上、本実施の形態において示した電極の材料および構造を採用することにより、ｎチャネル型トランジスタおよびｐチャネル型トランジスタの特性を十分に発揮させることができる。これにより、半導体装置の特性を向上させることが可能である。または、このような構成を採用することにより、マスクの使用枚数増加を抑制し、半導体装置の製造コストを低減することができる。または、工程数を削減し、半導体装置の生産性を向上させることができる。
このように、開示する発明の一態様は、酸化物半導体を用いた好適な構造のｎチャネル型トランジスタおよびｐチャネル型トランジスタを提供し、または、酸化物半導体を用いたｎチャネル型トランジスタおよびｐチャネル型トランジスタの好適な作製方法を提供することができるという点で極めて有用である。
（実施の形態２）
本実施の形態では、半導体装置の別の構成例について、図５を用いて説明し、半導体装置の作製方法の別の例について、図６を用いて説明する。なお、本実施の形態において説明する半導体装置の構成は、多くの点で、先の実施の形態において説明した半導体装置の構成と共通している。このため、以下では、主として異なる部分について説明することとする。
＜半導体装置の構成例＞
図５には、本実施の形態に係る半導体装置の構成の一例を示す。図５（Ａ）は断面図であり、図５（Ｂ）は平面図である。図５（Ａ）は、図５（Ｂ）のＡ−Ｂにおける断面を表すものである。なお、平面図においては、簡単のため、一部の構成を省略している。
図５に示す半導体装置は、酸化物半導体を用いた第１のトランジスタ２２８および第２のトランジスタ２３０に係るものであり、基板１００（例えば、絶縁表面を有する基板）と、基板１００上の第１のゲート電極１０８および第２のゲート電極１１０と、第１のゲート電極１０８および第２のゲート電極１１０を覆うゲート絶縁層１１２と、ゲート絶縁層１１２上に設けられ、第１のゲート電極１０８と重畳する第１の酸化物半導体層２１２と、ゲート絶縁層１１２上に設けられ、第２のゲート電極１１０と重畳する第２の酸化物半導体層２２２と、第１の酸化物半導体層２１２と電気的に接続し、また、第１の導電層１２６と第２の導電層１２８の積層構造でなる第１のソース電極またはドレイン電極２１４（および第１のソース電極またはドレイン電極２１６）と、第２の酸化物半導体層２２２と電気的に接続し、第１の導電層１２６と第２の導電層１２８の積層構造でなる第２のソース電極またはドレイン電極２１８（および第２のソース電極またはドレイン電極２２０）と、を有する（図５（Ａ）、図５（Ｂ）参照）。
ここで、上記半導体装置と、先の実施の形態において説明した半導体装置との相違の一は、エッチングストッパーとして機能する保護層１２４の有無にある。すなわち、本実施の形態において説明する半導体装置においては、保護層１２４が存在しない。また、これに伴い、第１の酸化物半導体層１１８の一部がエッチング除去されることにより、第１の酸化物半導体層２１２が形成されている。そして、第２の酸化物半導体層２２２、第１のソース電極またはドレイン電極２１４（第１のソース電極またはドレイン電極２１６）、および第２のソース電極またはドレイン電極２１８（第２のソース電極またはドレイン電極２２０）の形成工程の関係から、第１のソース電極またはドレイン電極２１４（第１のソース電極またはドレイン電極２１６）上には酸化物半導体層２２４および酸化物半導体層２２６が存在し、第２の酸化物半導体層の形状も、先の実施の形態とは大きく異なるものになっている。
本実施の形態に示すように、エッチングストッパーとして機能する保護層１２４を形成しない場合には、半導体装置の製造コストを一層低減することができる。または、工程数を削減し、半導体装置の生産性を向上させることができる。
＜半導体装置の作製方法例＞
次に、上述の半導体装置の作製方法の一例について、図６を用いて説明する。なお、第１の酸化物半導体層１１８の形成までは、先の実施の形態と同様であるため、詳細については先の実施の形態を参酌すればよい（図２（Ａ）〜図２（Ｄ）、および図３（Ａ）参照）。
第１の酸化物半導体層１１８を形成した後には、第１の酸化物半導体層１１８およびゲート絶縁層１１２を覆うように、第１の導電層１２６および第２の導電層１２８を形成する（図６（Ａ）参照）。第１の導電層１２６および第２の導電層１２８の詳細については先の実施の形態を参酌することができる。
次に、第２の導電層１２８上に選択的にレジストマスク２００、レジストマスク２０２およびレジストマスク２０４を形成し、該レジストマスクを用いて第１の導電層１２６および第２の導電層１２８を選択的にエッチングする（図６（Ｂ）参照）。これにより、ゲート電極１１０と重畳する領域のゲート絶縁層１１２の一部が露出する。レジストマスクおよびエッチングの詳細については先の実施の形態を参酌すればよい。
次に、第１の導電層１２６と第２の導電層１２８の積層構造およびゲート絶縁層１１２を覆うように、酸化物半導体層１４６を形成する（図６（Ｃ）参照）。酸化物半導体層１４６の詳細についても、先の実施の形態を参酌できる。
次に、酸化物半導体層１４６上に選択的にレジストマスク２０６、レジストマスク２０８およびレジストマスク２１０を形成し、該レジストマスクを用いて、第１の導電層１２６、第２の導電層１２８および酸化物半導体層１４６を選択的にエッチングすることで、第１の酸化物半導体層１１８の一部がエッチングされた第１の酸化物半導体層２１２、これに接続する第１のソース電極またはドレイン電極２１４および第１のソース電極またはドレイン電極２１６、第２のソース電極またはドレイン電極２１８および第２のソース電極またはドレイン電極２２０、これに接続する第２の酸化物半導体層２２２を形成する（図６（Ｄ）参照）。レジストマスクおよびエッチングの詳細については先の実施の形態を参酌できる。
なお、第１のソース電極またはドレイン電極２１４および第１のソース電極またはドレイン電極２１６の上方には、酸化物半導体層１４６のエッチングによって酸化物半導体層２２４および酸化物半導体層２２６が残存することになるが、これによってトランジスタ特性に大きな変動が生じることはない。
その後、第１のソース電極またはドレイン電極２１４、第１のソース電極またはドレイン電極２１６、第２のソース電極またはドレイン電極２１８、第２のソース電極またはドレイン電極２２０、第１の酸化物半導体層２１２、第２の酸化物半導体層２２２などを覆うように絶縁層１５２を形成する（図６（Ｅ）参照）。これにより、第１のトランジスタ２２８および第２のトランジスタ２３０を有する半導体装置が完成する。ここで、絶縁層１５２は、いわゆる層間絶縁層にあたる。詳細については先の実施の形態を参酌すればよい。
以上、本実施の形態において示した電極の材料および構造を採用することにより、ｎチャネル型トランジスタおよびｐチャネル型トランジスタの特性を十分に発揮させることができる。これにより、半導体装置の特性を向上させることが可能である。または、このような構成を採用することにより、マスクの使用枚数増加を抑制し、半導体装置の製造コストを低減することができる。または、工程数を削減し、半導体装置の生産性を向上させることができる。
さらに、本実施の形態においてはエッチングストッパーとして機能する保護層を形成しないため、半導体装置の製造コストを一層低減することができる。または、工程数を削減し、半導体装置の生産性を向上させることができる。
なお、本実施の形態は、先の実施の形態と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、半導体装置の別の構成例について、図７を用いて説明し、半導体装置の作製方法の別の例について、図８および図９を用いて説明する。なお、本実施の形態において説明する半導体装置の構成は、多くの点で、先の実施の形態において説明した半導体装置の構成と共通している。このため、以下では、主として異なる部分について説明することとする。
＜半導体装置の構成例＞
図７には、本実施の形態に係る半導体装置の構成の一例を示す。図７（Ａ）は断面図であり、図７（Ｂ）は平面図である。図７（Ａ）は、図７（Ｂ）のＡ−Ｂにおける断面を表すものである。なお、平面図においては、簡単のため、一部の構成を省略している。
図７に示す半導体装置は、酸化物半導体を用いた第１のトランジスタ３２２および第２のトランジスタ３２４に係るものであり、基板１００（例えば、絶縁表面を有する基板）と、基板１００上の第１のゲート電極１０８および第２のゲート電極１１０と、第１のゲート電極１０８および第２のゲート電極１１０を覆うゲート絶縁層１１２と、ゲート絶縁層１１２上に設けられ、第１のゲート電極１０８と重畳する第１の酸化物半導体層１１８と、ゲート絶縁層１１２上に設けられ、第２のゲート電極１１０と重畳する第２の酸化物半導体層１５０と、第１の酸化物半導体層１１８と電気的に接続し、また、第１の導電層１２６と第２の導電層１２８の積層構造でなる第１のソース電極またはドレイン電極３１２（第１のソース電極またはドレイン電極３１４）と、第２の酸化物半導体層１５０と電気的に接続し、第２の導電層１２８でなる第２のソース電極またはドレイン電極３１６（第２のソース電極またはドレイン電極３１８）と、を有する（図７（Ａ）、図７（Ｂ）参照）。
ここで、上記半導体装置と、先の実施の形態において説明した半導体装置との相違の一は、第２のソース電極またはドレイン電極の構造にある。すなわち、本実施の形態において説明する半導体装置においては、第２のソース電極またはドレイン電極が第２の導電層１２８のみで形成されている。このため、第２の酸化物半導体層１５０に第１の導電層１２６が接することはない。
本実施の形態に示すように、第２のソース電極またはドレイン電極を第２の導電層１２８のみで形成することにより、ｎチャネル型トランジスタの電極に適した材料（第２の材料）を用いた導電層のみを第２の酸化物半導体層１５０に接触させることができるようになる。これにより、第１の導電層１２６が第２の酸化物半導体層１５０に接触する場合と比較して、トランジスタ特性の向上が可能である。
＜半導体装置の作製方法例＞
次に、上述の半導体装置の作製方法の一例について、図８および図９を用いて説明する。なお、保護層１２４の形成までは、先の実施の形態と同様であるため、詳細については先の実施の形態を参酌すればよい（図２（Ａ）〜図２（Ｄ）、および図３（Ａ）〜図３（Ｃ）参照）。
保護層１２４を形成した後には、保護層１２４、第１の酸化物半導体層１１８およびゲート絶縁層１１２を覆うように、第１の導電層１２６を形成する（図８（Ａ）参照）。第１の導電層１２６の詳細については、先の実施の形態を参酌することができる。
次に、第１の導電層１２６上に選択的にレジストマスク３００を形成し、該レジストマスク３００を用いて第１の導電層１２６を選択的にエッチングして、第１の導電層３０２を形成する（図８（Ｂ）参照）。これにより、ゲート電極１１０と重畳する領域、およびその周辺の領域における第１の導電層１２６が除去される。レジストマスクおよびエッチングの詳細については先の実施の形態を参酌すればよい。
次に、第１の導電層３０２およびゲート絶縁層１１２を覆うように、第２の導電層１２８を形成する（図８（Ｃ）参照）。これにより、ゲート電極１１０と重畳する領域、およびその周辺の領域において、ゲート絶縁層１１２上には第２の導電層１２８が形成されることになる。第２の導電層１２８の詳細についても、先の実施の形態を参酌することができる。
次に、第２の導電層１２８上に選択的にレジストマスク３０４、レジストマスク３０６、レジストマスク３０８およびレジストマスク３１０を形成し、該レジストマスクを用いて第１の導電層３０２および第２の導電層１２８を選択的にエッチングして、第１のソース電極またはドレイン電極３１２および第１のソース電極またはドレイン電極３１４、第２のソース電極またはドレイン電極３１６および第２のソース電極またはドレイン電極３１８を形成する（図８（Ｄ）参照）。レジストマスクおよびエッチングの詳細については、先の実施の形態を参酌すればよい。
次に、第２の導電層１２８でなる第２のソース電極またはドレイン電極３１６、および第２のソース電極またはドレイン電極３１８を覆うように、酸化物半導体層１４６を形成する（図９（Ａ）参照）。酸化物半導体層１４６の詳細については、先の実施の形態を参酌できる。
次に、酸化物半導体層１４６上に選択的にレジストマスク３２０を形成し、該レジストマスクを用いて、酸化物半導体層１４６を選択的にエッチングすることで、第２の酸化物半導体層１５０を形成する（図９（Ｂ）参照）。レジストマスクおよびエッチングの詳細については先の実施の形態を参酌できる。
その後、第１のソース電極またはドレイン電極３１２、第１のソース電極またはドレイン電極３１４、第２のソース電極またはドレイン電極３１６、第２のソース電極またはドレイン電極３１８、第１の酸化物半導体層１１８、第２の酸化物半導体層１５０などを覆うように絶縁層１５２を形成する（図９（Ｃ）参照）。これにより、第１のトランジスタ３２２および第２のトランジスタ３２４を有する半導体装置が完成する。ここで、絶縁層１５２は、いわゆる層間絶縁層にあたる。詳細については先の実施の形態を参酌すればよい。
以上、本実施の形態において示した電極の材料および構造を採用することにより、ｎチャネル型トランジスタおよびｐチャネル型トランジスタの特性を十分に発揮させることができる。これにより、半導体装置の特性を向上させることが可能である。または、このような構成を採用することにより、マスクの使用枚数増加を抑制し、半導体装置の製造コストを低減することができる。または、工程数を削減し、半導体装置の生産性を向上させることができる。
さらに、第２のソース電極またはドレイン電極を第２の導電層のみで形成することにより、ｎチャネル型トランジスタの電極に適した材料（第２の材料）を用いた導電層のみを第２の酸化物半導体層に接触させることができる。これにより、第１の導電層が第２の酸化物半導体層に接触する場合と比較して、トランジスタ特性を向上させることができる。
なお、本実施の形態は、先の実施の形態と適宜組み合わせて用いることができる。
（実施の形態４）
先の実施の形態において説明したトランジスタを用いてＣＭＯＳ回路を構成した場合の回路特性について、計算機シミュレーションを用いて確認を行った。本実施の形態では、その結果について説明する。
計算機シミュレーションは、シルバコ社製デバイスシミュレータＡＴＬＡＳを用いて行った。なお、本実施の形態においては、ＣＭＯＳ回路の特性を調査するために、ＣＭＯＳ回路を用いたリングオシレータに関して計算機シミュレーションを行った。なお、リングオシレータはＣＭＯＳインバータ回路を奇数段直列に接続させることにより構成される。つまり、リングオシレータを構成するｎチャネル型トランジスタの数とｐチャネル型トランジスタの数は等しい。また、リングオシレータの発振周波数は、デバイス性能の目安とすることができる。
図１０に酸化物半導体を用いたｎチャネル型トランジスタのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線を示す。また、図１１に酸化物半導体を用いたｐチャネル型トランジスタのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線を示す。共に、横軸はゲート電圧（Ｖｇ）を表し、縦軸はドレイン電流（Ｉｄ）を表す。また、実線はドレイン電圧が０．２５（Ｖ）の場合、破線はドレイン電圧が１０（Ｖ）の場合の曲線である。ここで、ｎチャネル型トランジスタのチャネル長（Ｌ）を１０μｍ、チャネル幅（Ｗ）を１０μｍとし、ｐチャネル型トランジスタのチャネル長（Ｌ）を１０μｍ、チャネル幅（Ｗ）を２０μｍとした。また、ゲート絶縁層の膜厚を１００ｎｍ、誘電率を４．１、半導体層の膜厚を５０ｎｍとした。
ｎチャネル型トランジスタの半導体層については、バンドギャップを３．０５ｅＶ、電子親和力を４．３ｅＶ、仕事関数を４．３ｅＶ、電子移動度を１５ｃｍ２／Ｖ・ｓ、ホール移動度を０．１ ｃｍ２／Ｖ・ｓとし、ｐチャネル型トランジスタの半導体層については、バンドギャップを３．０ｅＶ、電子親和力を２．８ｅＶ、仕事関数を５．５ｅＶ、電子移動度を０．１ｃｍ２／Ｖ・ｓ、ホール移動度を１．０ｃｍ２／Ｖ・ｓとして計算を行った。また、オフ電流を計算する際は、バンド間トンネルによるリーク電流を仮定した。なお、上記ｐチャネル型トランジスタにおいて、オンオフ比は約２桁であった。
上述のｎチャネル型トランジスタおよびｐチャネル型トランジスタを用いたＣＭＯＳインバータ回路を３段直列に接続した構成のリングオシレータにつき、発振の様子を確認した。図１２にその結果を示す。横軸は時間（ｓ）を表し、縦軸は電圧（Ｖ）を表す。ここで、電源電圧は１５（Ｖ）としている。図１２から、一周期が約５ｎｓであり、発振周波数は約２００ＭＨｚであることが分かる。
以上の通り、開示する発明の一態様である酸化物半導体トランジスタを用いて構成されたＣＭＯＳ回路の動作が確認された。本実施の形態において用いたｐチャネル型トランジスタのオンオフ比は約２桁であり、十分な特性とはいいがたいものであるが、ＣＭＯＳ回路としての動作に大きな問題はない。ｐチャネル型酸化物半導体材料の改良・発展によって、ＣＭＯＳ回路のさらなる特性向上が可能である。
なお、このようなＣＭＯＳ回路の実現には、開示する発明の一態様であるトランジスタの構成は極めて有効である。
１００ 基板
１０２ 導電層
１０４ レジストマスク
１０６ レジストマスク
１０８ ゲート電極
１１０ ゲート電極
１１２ ゲート絶縁層
１１４ 酸化物半導体層
１１６ レジストマスク
１１８ 酸化物半導体層
１２０ 絶縁層
１２２ レジストマスク
１２４ 保護層
１２６ 導電層
１２８ 導電層
１３０ レジストマスク
１３２ レジストマスク
１３４ レジストマスク
１３６ レジストマスク
１３８ 第１のソース電極またはドレイン電極
１４０ 第１のソース電極またはドレイン電極
１４２ 第２のソース電極またはドレイン電極
１４４ 第２のソース電極またはドレイン電極
１４６ 酸化物半導体層
１４８ レジストマスク
１５０ 酸化物半導体層
１５２ 絶縁層
１５４ トランジスタ
１５６ トランジスタ
２００ レジストマスク
２０２ レジストマスク
２０４ レジストマスク
２０６ レジストマスク
２０８ レジストマスク
２１０ レジストマスク
２１２ 酸化物半導体層
２１４ 第１のソース電極またはドレイン電極
２１６ 第１のソース電極またはドレイン電極
２１８ 第２のソース電極またはドレイン電極
２２０ 第２のソース電極またはドレイン電極
２２２ 酸化物半導体層
２２４ 酸化物半導体層
２２６ 酸化物半導体層
２２８ トランジスタ
２３０ トランジスタ
３００ レジストマスク
３０２ 導電層
３０４ レジストマスク
３０６ レジストマスク
３０８ レジストマスク
３１０ レジストマスク
３１２ 第１のソース電極またはドレイン電極
３１４ 第１のソース電極またはドレイン電極
３１６ 第２のソース電極またはドレイン電極
３１８ 第２のソース電極またはドレイン電極
３２０ レジストマスク
３２２ トランジスタ
３２４ トランジスタ

Claims (12)

  1. 基板上の第１のゲート電極および第２のゲート電極と、
    前記第１のゲート電極および前記第２のゲート電極を覆うゲート絶縁層と、
    前記ゲート絶縁層上に設けられ、前記第１のゲート電極と重畳する第１の酸化物半導体層と、
    前記ゲート絶縁層上に設けられ、前記第２のゲート電極と重畳する第２の酸化物半導体層と、
    前記第１の酸化物半導体層と電気的に接続し、第１の材料を含む第１の導電層と第２の材料を含む第２の導電層の積層構造でなる第１のソース電極またはドレイン電極と、
    前記第２の酸化物半導体層と電気的に接続し、前記第１の材料を含む第３の導電層と前記第２の材料を含む第４の導電層の積層構造でなる第２のソース電極またはドレイン電極と、を有し、
    前記第１の酸化物半導体層には、前記第１のソース電極またはドレイン電極の前記第１の導電層が接触し、かつ、前記第１のソース電極またはドレイン電極の一部は、前記第１の酸化物半導体層の上方に存在し、
    前記第２の酸化物半導体層には、前記第２のソース電極またはドレイン電極の前記第３の導電層および前記第４の導電層が接触し、かつ、前記第２の酸化物半導体層の一部は、前記第２のソース電極またはドレイン電極の上方に存在することを特徴とする半導体装置。
  2. 基板上の第１のゲート電極および第２のゲート電極と、
    前記第１のゲート電極および前記第２のゲート電極を覆うゲート絶縁層と、
    前記ゲート絶縁層上に設けられ、前記第１のゲート電極と重畳する第１の酸化物半導体層と、
    前記ゲート絶縁層上に設けられ、前記第２のゲート電極と重畳する第２の酸化物半導体層と、
    前記第１の酸化物半導体層と電気的に接続し、第１の材料を含む第１の導電層と第２の材料を含む第２の導電層の積層構造でなる第１のソース電極またはドレイン電極と、
    前記第２の酸化物半導体層と電気的に接続し、前記第２の材料を含む第３の導電層でなる第２のソース電極またはドレイン電極と、を有し、
    前記第１の酸化物半導体層には、前記第１のソース電極またはドレイン電極の前記第１の導電層が接触し、かつ、前記第１のソース電極またはドレイン電極の一部は、前記第１の酸化物半導体層の上方に存在し、
    前記第２の酸化物半導体層には、前記第２のソース電極またはドレイン電極の前記第３の導電層が接触し、かつ、前記第２の酸化物半導体層の一部は、前記第２のソース電極またはドレイン電極の上方に存在することを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第１の酸化物半導体層の一部は、ｐチャネル型トランジスタのチャネル形成領域として機能し、
    前記第２の酸化物半導体層の一部は、ｎチャネル型トランジスタのチャネル形成領域として機能することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１の材料は前記第１の酸化物半導体層との間のショットキー障壁が０．５ｅＶ以下となる材料であり、
    前記第２の材料は前記第２の酸化物半導体層との間のショットキー障壁が０．５ｅＶ以下となる材料であることを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１の材料は仕事関数が５．０ｅＶより大きい材料であり、
    前記第２の材料は仕事関数が４．８ｅＶより小さい材料であることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記第１のゲート電極と前記第２のゲート電極とが電気的に接続され、
    前記第１のソース電極またはドレイン電極と、前記第２のソース電極またはドレイン電極とが電気的に接続されたことを特徴とする半導体装置。
  7. 基板上に第１のゲート電極および第２のゲート電極を形成し、
    前記第１のゲート電極および前記第２のゲート電極を覆うようにゲート絶縁層を形成し、
    前記ゲート絶縁層上の前記第１のゲート電極と重畳する領域に第１の酸化物半導体層を形成し、
    前記第１の酸化物半導体層を覆うように、前記基板の全面に第１の導電層を形成し、
    前記第１の導電層を覆うように、前記基板の全面に第２の導電層を形成し、
    前記第１の導電層と前記第２の導電層とを選択的にエッチングして、前記第１の酸化物半導体層と電気的に接続する第１のソース電極またはドレイン電極を形成すると共に、その一部が前記第２のゲート電極と重畳する第２のソース電極またはドレイン電極を形成し、
    前記ゲート絶縁層上の前記第２のゲート電極と重畳する領域に、前記第２のソース電極またはドレイン電極と電気的に接続する第２の酸化物半導体層を形成することを特徴とする半導体装置の作製方法。
  8. 基板上に第１のゲート電極および第２のゲート電極を形成し、
    前記第１のゲート電極および前記第２のゲート電極を覆うようにゲート絶縁層を形成し、
    前記ゲート絶縁層上の前記第１のゲート電極と重畳する領域に第１の酸化物半導体層を形成し、
    前記第１の酸化物半導体層を覆うように、前記基板の全面に第１の導電層を形成し、
    前記第２のゲート電極と重畳する領域およびその周辺に存在する前記第１の導電層を選択的に除去し、
    前記第１の導電層を覆うように、前記基板上の全面に第２の導電層を形成し、
    前記第１の導電層と前記第２の導電層とを選択的にエッチングして、前記第１の導電層および前記第２の導電層の積層構造から前記第１の酸化物半導体層と電気的に接続する第１のソース電極またはドレイン電極を形成すると共に、前記第２の導電層からその一部が前記第２のゲート電極と重畳する第２のソース電極またはドレイン電極を形成し、
    前記ゲート絶縁層上の前記第２のゲート電極と重畳する領域に、前記第２のソース電極またはドレイン電極と電気的に接続する第２の酸化物半導体層を形成することを特徴とする半導体装置の作製方法。
  9. 請求項７または請求項８において、
    前記第１の酸化物半導体層として、ｐチャネル型トランジスタのチャネル形成領域として機能する酸化物半導体層を形成し、
    前記第２の酸化物半導体層として、ｎチャネル型トランジスタのチャネル形成領域として機能する酸化物半導体層を形成することを特徴とする半導体装置の作製方法。
  10. 請求項７乃至請求項９のいずれか一において、
    前記第１の導電層は前記第１の酸化物半導体層との間のショットキー障壁が０．５ｅＶ以下となる材料を含み、
    前記第２の導電層は前記第２の酸化物半導体層との間のショットキー障壁が０．５ｅＶ以下となる材料を含むことを特徴とする半導体装置の作製方法。
  11. 請求項７乃至請求項１０のいずれか一において、
    前記第１の導電層は仕事関数が５．０ｅＶより大きい材料を含み、
    前記第２の導電層は仕事関数が４．８ｅＶより小さい材料を含むことを特徴とする半導体装置の作製方法。
  12. 請求項７乃至請求項１１のいずれか一において、
    前記第１のゲート電極と前記第２のゲート電極とが電気的に接続されるように、前記第１のゲート電極と前記第２のゲート電極とを形成し、
    前記第１のソース電極またはドレイン電極と、前記第２のソース電極またはドレイン電極とが電気的に接続されるように、前記第１のソース電極またはドレイン電極と前記第２のソース電極またはドレイン電極とを形成することを特徴とする半導体装置の作製方法。
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