KR20080111206A - 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법 - Google Patents

상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

상변화 메모리 유닛은 기판 상에 형성된 절연 구조물, 도전성 구조물과 제1 전극을 갖는 전극 구조체, 상변화 물질층 패턴 및 제2 전극을 포함한다. 절연 구조물은 기판 상에 형성되며, 기판을 부분적으로 노출시키는 개구를 구비한다. 도전성 구조물은 개구 내에 형성되며, 제1 전극은 도전성 구조물에 접촉되는 측벽과 저면을 가진다. 상변화 물질층 패턴은 제1 전극 및 절연 구조물 상에 형성되며, 제2 전극은 상변화 물질층 패턴 상에 형성된다. 도전성 구조물이 제1 전극을 감싸는 구조를 가지며, 절연 부재가 도전성 구조물과 상변화 물질층 패턴을 전기적으로 절연시키기 때문에, 오믹층 패턴의 손상을 방지하면서 상변화 메모리 유닛의 전기적인 특성을 향상시킬 수 있다.

Description

상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법{PHASE-CHANGE MEMORY UNIT, METHOD OF FORMING THE PHASE-CHANGE MEMORY UNIT, PHASE-CHANGE MEMORY DEVICE HAVING THE PHASE-CHANGE MEMORY UNIT AND METHOD OF MANUFACTURING THE PHASE-CHANGE MEMORY DEVICE}
도 1a 내지 도 1g는 종래의 다이오드형 상변화 메모리(PRAM) 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 종래의 상변화 메모리 장치에서 오믹층의 식각 손상을 설명하기 위한 전자 현미경 사진이다.
도 3은 본 발명의 실시예들에 따른 상변화 메모리 유닛을 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 실시예들에 따른 상변화 메모리 유닛들을 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 실시예들에 따른 상변화 메모리 유닛들을 설명하기 위한 단면도이다.
도 6은 본 발명의 또 다른 실시예들에 따른 상변화 메모리 유닛들을 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 실시예들에 따른 상변화 메모리 유닛들을 설명하 기 위한 단면도이다.
도 8은 본 발명의 또 다른 실시예들에 따른 상변화 메모리 유닛들을 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 실시예들에 따른 상변화 메모리 유닛들을 설명하기 위한 단면도이다.
도 10은 본 발명의 또 다른 실시예들에 따른 상변화 메모리 유닛들을 설명하기 위한 단면도이다.
도 11a 내지 도 11i는 본 발명의 실시예들에 따른 상변화 메모리 유닛의 제조 방법을 설명하기 위한 단면도들이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 14는 본 발명의 다른 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 15a 내지 도 15j는 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16a 내지 도 16i는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200, 300, 500: 기판 205, 305, 505: 불순물 영역
210: 절연 구조물 215, 315, 555: 개구
218, 560: 하부 도전막 220: 전극 구조체
221, 322: 하부 도전막 패턴 225, 325, 565: 도전성 구조물
230: 제1 도전막 235: 제2 도전막
239, 330: 상부 도전막 240: 제3 도전막 패턴
243, 331, 561: 오믹층 245, 333, 563: 오믹층 패턴
250: 제1 전극 253, 342, 572: 금속막
255, 346, 576: 금속막 패턴 258, 344, 574: 금속 질화막
260, 348, 578: 금속 질화막 패턴 265, 360, 590: 제1 절연막 패턴
266, 361, 591: 제2 절연막 패턴 267, 362, 592: 절연 부재
268: 충진막 270, 355, 585: 충진 부재
275, 370, 600: 상변화 물질층 패턴 280: 제2 전극
312, 522: 제1 층간 절연막 345, 575: 하부 전극
380, 600: 상부 전극 392, 552: 제2 층간 절연막
422, 622: 제3 층간 절연막 502: 소자 분리막
505: 제1 불순물 영역 507: 제2 불순물 영역
510: 게이트 구조물 512: 게이트 절연막 패턴
514: 게이트 전극 516: 게이트 마스크
518: 게이트 스페이서 532: 제1 콘택
534: 제2 콘택 540: 제1 배선
542: 패드 630: 상부 콘택
640: 제2 배선
본 발명은 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 개선된 구조를 갖는 전극 구조체를 구비하는 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 대체로 전원 공급이 중단 되었을 경우에 저장된 데이터의 유지 여부에 따라 일반적으로 DRAM 장치 또는 SRAM 장치와 같은 휘발성 반도체 메모리 장치와 플래시 메모리 장치 또는 EEPROM 장치와 같은 비휘발성 반도체 메모리 장치로 구분될 수 있다. 디지털 카메라, 휴대폰 또는 MP3 플레이어와 같은 전자 기기에 사용되는 반도체 메모리 장치로서는 비휘발성 메모리 장치인 플래시 메모리 장치가 주로 사용되고 있다. 그러나 플래시 메모리 장치는 데이터를 기록하거나 기록된 데이터를 읽는 과정에서 비교적 많은 시간이 요구되기 때문에, 플래시 메모리 장치를 대체하기 위하여 MRAM 장치, FRAM 장치 또는 PRAM 장치와 같은 새로운 반도체 장치가 개발되었다.
일반적으로 상변화 메모리(PRAM) 장치는 상변화 물질층을 구성하는 칼코겐(chalcogenide) 화합물의 상전이에 따른 비정질 상태와 결정 상태 사이의 저항의 차이를 이용하여 데이터를 저장한다. 즉, 상변화 메모리 장치는 인가된 펄스의 진 폭과 길이에 따라 칼코겐 화합물로 이루어진 상변화 물질층의 가역적 상변화를 이용하여 데이터를 "0" 과 "1"의 상태로 저장한다. 예를 들면, 저항이 큰 비정질 상태로의 전환에 요구되는 리셋 전류(reset current)와 저항이 작은 결정 상태로 바꾸는 셋 전류(set current)는 기판 상에 형성된 트랜지스터 혹은 다이오드로부터 하부 전극을 거쳐 상변화 물질층으로 전달되어 상변화 물질층의 상변화를 유발한다. 이러한 상변화 메모리 장치들에 있어서, 트랜지스터 또는 다이오드를 스위칭 소자로 구비하는 구조에 따라 트랜지스터형 상변화 메모리 장치 및 다이오드형 상변화 메모리 장치로 구분할 수 있다. 상술한 종래의 트랜지스터형 혹은 다이오드형 상변화 메모리 장치들은 한국등록특허 제642645호, 한국등록특허 제655796호, 미국공개특허 제2006/0284237호 및 일본공개특허 제2007-019559호 등에 개시되어 있다.
도 1a 내지 도 1g는 종래의 다이오드형 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 소자 분리 공정을 이용해 반도체 기판(100) 상에 실리콘 산화물을 사용하여 소자 분리막(도시되지 않음)을 형성한다. 이러한 소자 분리막의 형성에 따라 반도체 기판(100)에는 액티브 영역이 정의된다.
반도체 기판(100)의 상기 액티브 영역에 이온 주입 공정을 이용하여 불순물들을 주입함으로써, 불순물 영역(도시되지 않음)을 형성한다.
반도체 기판(100) 상에 실리콘 산화물을 사용하여 층간 절연막(112)을 형성한 후, 층간 절연막(112)을 부분적으로 식각하여, 층간 절연막(112)에 상기 불순물 영역을 노출시키는 개구(115)를 형성한다.
반도체 기판(100)의 상기 불순물 영역을 시드(seed)로 이용하는 선택적 에피택시얼 성장(SEG) 공정을 통해 개구(115)를 매립하는 실리콘층(도시되지 않음)을 형성한다. 상기 실리콘층의 상부를 부분적으로 제거하여 개구(115)를 부분적으로 매립하는 실리콘층 패턴을 형성한다.
상기 실리콘층 패턴의 상부에는 제1 불순물들을 고농도로 주입하고, 상기 실리콘층 패턴의 하부에는 제2 불순물들을 저농도로 주입하여 다이오드(125)를 형성한다. 다이오드(125)는 상기 제1 불순물들을 포함하는 상부(126) 및 상기 제2 불순물들을 포함하는 하부(128)로 이루어진다.
도 1b를 참조하면, 다이오드(125) 상에 오믹층(ohmic layer)(129)을 형성한다. 오믹층(129)은 코발트(Co)로 이루어진 금속막을 다이오드(125) 상에 증착한 다음, 상기 금속막에 대해 실리사이데이션(silicidation) 공정을 수행하여 형성한다.
도 1c를 참조하면, 오믹층(129), 개구(115)의 측벽 및 층간 절연막(112) 상에 스페이서(135)(도 1d 참조)를 위한 질화막(130)을 형성한다. 질화막(130)은 실리콘 질화물을 사용하여 형성한다.
도 1d를 참조하면, 질화막(130)을 부분적으로 식각하여 개구(115)의 측벽 상에 스페이서(135)를 형성한다. 스페이서(135)가 형성됨에 따라 오믹층(129)이 부분적으로 노출된다.
도 1e를 참조하면, 노출된 오믹층(129), 스페이서(135) 및 층간 절연막(112) 상에 금속막(142) 및 금속 질화막(144)을 순차적으로 형성하여 하부 전극층(140)을 완성한다. 금속막(142) 및 금속 질화막(144)은 각기 티타늄 및 티타늄 질화물을 사 용하여 형성된다.
도 1f를 참조하면, 개구(115)를 완전히 채우면서 하부 전극층(140) 상에 실리콘 질화물을 사용하여 충진막(도시되지 않음)을 형성한다.
층간 절연막(112)이 노출될 때까지 상기 충진막 및 하부 전극층(140)을 제거하여 스페이서(135) 및 오믹층(129) 상에 하부 전극(145)을 형성하는 동시에 하부 전극(145) 상에 개구(115)를 채우는 충진막 패턴(155)을 형성한다. 하부 전극(145) 및 충진막 패턴(155)은 화학 기계적 연마(CMP) 공정을 이용하여 형성된다. 하부 전극(145)은 오믹층(129) 및 스페이서(135) 상에 차례로 형성된 금속막 패턴(146) 및 금속 질화막 패턴(148)을 포함하며, 충진막 패턴(155)은 하부 전극(145) 상에 위치한다.
도 1g를 참조하면, 충진막 패턴(155), 하부 전극(145) 및 층간 절연막(112) 상에 상변화 물질층(도시되지 않음)과 상부 전극층(도시되지 않음)을 순차적으로 형성한 다음, 상기 상부 전극층 및 상변화 물질층을 패터닝한다. 이에 따라, 충진막 패턴(155), 하부 전극(145) 및 층간 절연막(112) 상에 상변화 물질층 패턴(170) 및 상부 전극(180)이 형성된다. 상변화 물질층 패턴(170)은 칼코겐 화합물을 사용하여 형성되며, 상부 전극(180)은 금속 또는 금속 질화물을 사용하여 형성된다.
전술한 종래의 다이오드 타입 상변화 메모리 장치에 있어서, 불순물들이 도핑된 실리콘층으로 구성된 다이오드(125)로부터 금속을 포함하는 하부 전극(145)으로 전류가 용이하게 흐를 수 있도록 금속 실리사이드를 사용하여 오믹층(129)을 형성한다. 또한, 칼코겐 화합물로 이루어진 상변화 물질층 패턴(170)의 상전이를 효 과적으로 일으키기 위해 스페이서(135)를 통해 상기 하부 전극(145)과 상변화 물질층 패턴(170)이 접촉하는 면적을 감소시키는 한편, 하부 전극(145)을 실린더형 구조로 형성한다. 그러나, 스페이서(135)를 형성하기 위한 식각 공정 동안 오믹층(129)에 손상이 발생하여 상변화 메모리 장치의 전기적 특성이 크게 저하되는 문제가 야기된다. 이러한 문제점을 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
도 2는 종래의 다이오드형 상변화 메모리 장치에서 오믹층의 식각 손상을 설명하기 위한 전자 현미경 사진이다.
도 2의 A 영역으로 도시한 바와 같이, 스페이서(135)를 형성하기 위한 식각 공정 동안 오믹층(129)에 식각 손상이 발생하며, 이에 따라 상기 상변화 메모리 장치에 이른 바 싱글 비트 페일(single bit fail)이 발생한다. 즉, 오믹층(129)의 식각 손상으로 인하여 전류가 다이오드(125)로부터 하부 전극(145)으로 전달되지 못하는 현상이 발생한다. 또한, 상기 상변화 메모리 장치의 고집적화를 위해서는 하부 전극(145)의 크기를 감소시켜야 하기 때문에, 스페이서(135)를 통해 노출되는 오믹층(129)의 면적이 작아야 한다. 그러나, 층간 절연막(112)의 개구(115)의 폭이 매우 좁기 때문에, 질화막을 식각하여 스페이서(135)를 형성하는 공정이 상대적으로 어려우며, 경우에 따라서는 오믹층(129)이 노출되지 못하는 낫 오픈(not open) 현상도 발생한다. 이러한 싱글 비트 페일 또는 낫 오픈 현상이 발생할 경우, 상기 상변화 메모리 장치의 전기적인 특성이 크게 저하되거나, 상기 상변화 메모리 장치가 구동하지 않은 문제가 야기된다.
따라서, 본 발명의 일 목적은 개선된 구조를 통해 향상된 전기적 특성을 확보할 수 있는 전극 구조체를 포함하는 상변화 메모리 유닛 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 개선된 구조를 통해 향상된 전기적 특성을 확보할 수 있는 전극 구조체를 구비하는 상변화 메모리 장치 및 그 제조 방법을 제공하는 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 유닛은, 기판 상에 형성되어 상기 기판을 노출시키는 개구를 갖는 절연 구조물, 상기 개구 내에 형성되는 도전성 구조물, 상기 도전성 구조물에 접촉되는 측벽과 저면을 갖는 제1 전극, 상기 제1 전극 및 상기 절연 구조물 상에 형성된 상변화 물질층 패턴, 그리고 상기 상변화 물질층 패턴 상에 형성된 제2 전극을 포함한다. 상기 상변화 메모리 유닛은 상기 도전성 구조물 아래의 상기 기판에 형성된 불순물 영역을 더 포함할 수 있다.
본 발명의 실시예들에 있어서, 상기 상변화 메모리 유닛은 상기 도전성 구조물과 상기 제1 전극 사이에 형성된 오믹층 패턴을 더 포함할 수 있다. 예를 들면, 상기 오믹층 패턴은 금속 실리사이드를 포함할 수 있으며, 중공형 기둥 구조 또는 링 구조를 가질 수 있다.
본 발명의 실시예들에 있어서, 상기 상변화 메모리 유닛은 상기 도전성 구조 물과 상기 상변화 물질층 패턴 사이에 형성된 절연 부재를 더 포함할 수 있다. 이 경우, 상기 제1 전극의 하부 측벽은 상기 도전성 구조물에 접촉될 수 있으며, 상기 제1 전극의 상부 측벽은 상기 절연 부재에 접촉될 수 있다. 예를 들면, 상기 절연 부재는 질화물, 산화물 또는 산질화물을 포함할 수 있다.
본 발명의 실시예들에 있어서, 상기 도전성 구조물은 다이오드를 포함할 수 있다. 예를 들면, 상기 도전성 구조물은 불순물이 도핑된 폴리실리콘으로 구성될 수 있다. 이 경우, 상기 도전성 구조물은, 상기 불순물 영역 상에 형성된 제1 도전막, 상기 제1 도전막 상에 형성된 제2 도전막, 그리고 상기 제2 도전막 상에 형성되며, 상기 제1 전극의 저면 및 측벽에 접촉되는 제3 도전막 패턴을 포함할 수 있다. 여기서, 상기 제3 도전막 패턴은 중공형 기둥 구조 또는 링 구조를 가질 수 있다. 또한, 상기 제1 도전막은 상기 제2 도전막과 상이한 도전형을 가질 수 있고, 상기 제3 도전막 패턴은 상기 제2 도전막과 동일한 도전형을 가질 수 있다.
본 발명의 다른 실시예들에 있어서, 상기 도전성 구조물은 상기 불순물 영역에 접촉되는 하부 및 상기 제1 전극에 접촉되는 상부를 포함할 수 있다. 상기 도전막 구조물의 상부는 중공형 기둥 구조 또는 링 구조를 가질 수 있다. 예를 들면, 상기 도전성 구조물은 패드, 콘택 또는 플러그를 포함할 수 있으며, 상기 도전성 구조물은 금속 및 금속 질화물 중 적어도 하나로 구성될 수 있다.
본 발명의 실시예들에 있어서, 상기 제1 전극은 금속막 패턴 및 금속 질화막 패턴을 포함할 수 있다. 예를 들면, 상기 제1 전극은 중공형 기둥 구조 또는 링 구조를 가질 수 있으며, 상기 제1 전극의 중앙부를 채우는 충진 부재를 더 구비될 수 있다. 상기 충진 부재는 질화물, 산화물 또는 산질화물로 이루어질 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 전극 구조체는, 전극, 상기 전극의 저면과 하부 측벽을 감싸는 도전성 구조물, 그리고 상기 도전성 구조물 상에 형성되며, 상기 전극의 상부 측벽을 감싸는 절연 부재를 포함한다.
본 발명의 실시예들에 있어서, 상기 도전성 구조물과 상기 전극 사이에는 오믹층 패턴이 형성될 수 있다. 또한, 상기 전극은 중공형 기둥 구조 또는 링 구조를 가질 수 있고, 상기 전극의 중앙부를 채우는 충진 부재가 더 구비될 수 있다.
본 발명의 실시예들에 있어서, 상기 도전성 구조물은 제1 도전막, 상기 제1 도전막 상에 형성된 제2 도전막, 그리고 상기 제2 도전막 상에 형성되며, 상기 전극의 저면 및 하부 측벽을 감싸는 제3 도전막 패턴을 포함할 수 있다.
본 발명의 다른 실시예들에 있어서, 상기 도전성 구조물은 평탄한 하부 및 상기 전극의 저면과 하부 측벽을 감싸는 상부를 포함할 수 있다.
또한, 전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 장치는, 기판에 형성된 불순물 영역을 갖는 하부 구조물, 상기 불순물 영역을 노출시키는 개구를 갖는 층간 절연막, 상기 개구 내에 형성되는 도전성 구조물, 상기 도전성 구조물에 접촉되는 저면 및 하부 측벽을 갖는 하부 전극, 상기 하부 전극의 상부 측벽에 접촉되는 절연 부재, 상기 하부 전극, 상기 절연 부재 및 상기 층간 절연막 상에 형성되는 상변화 물질층 패턴, 그리고 상기 상변화 물질층 패턴 상에 형성되는 상부 전극을 포함한다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 유닛의 제조 방법에 있어서, 기판 상에 개구를 갖는 절연 구조물을 형성한 다음, 상기 개구 내에 도전성 구조물을 형성한다. 상기 도전성 구조물 상에 상기 도전성 구조물에 접촉되는 측벽과 저면을 갖는 제1 전극을 형성한다. 상기 제1 전극 및 상기 절연막 구조물상에 상변화 물질층 패턴을 형성한 후, 상기 상변화 물질층 패턴 상에 제2 전극을 형성한다.
본 발명의 실시예들에 있어서, 상기 절연 구조물을 형성하기 전에, 상기 판에 불순물 영역이 형성될 수 있으며, 상기 개구는 상기 불순물 영역을 노출시킬 수 있다.
본 발명의 실시예들에 따른 상기 도전성 구조물을 형성하는 단계에 있어서, 상기 불순물 영역 상에 상기 개구를 부분적으로 채우는 하부 도전막 패턴을 형성하고, 상기 하부 도전막 패턴에 불순물들을 주입하여 상기 불순물 영역 상에 제1 도전막 및 제2 도전막을 형성한 다음, 상기 제2 도전막 상에 제3 도전막 패턴을 형성할 수 있다. 상기 제1 도전막 및 상기 제2 도전막은 각기 상기 하부 도전막 패턴의 하부 및 상부에 서로 다른 불순물들을 주입하여 형성될 수 있다. 상기 제3 도전막 패턴은, 상기 제2 도전막 상에 상부 도전막을 형성한 후, 상기 상부 도전막을 부분적으로 제거하여 상기 제2 도전막 및 상기 개구의 측벽 상에 형성될 수 있다. 상기 제3 도전막 패턴 상에는 상기 제1 전극의 측벽에 접촉되는 절연 부재가 형성될 수 있다. 이 경우, 상기 절연 부재는 상기 제3 도전막 패턴의 상부가 변화되어 형성될 수 있다. 예를 들면, 상기 절연 부재는 플라즈마 질화 공정과 같은 질화 공정 또는 열 산화 공정 산화 공정을 이용하여 형성될 수 있다.
본 발명의 실시예들에 있어서, 상기 불순물 영역 상에 상기 개구를 채우는 도전막을 형성한 다음, 상기 도전막을 부분적으로 제거하여 상기 개구를 부분적으로 채우는 하부 및 상기 제1 전극의 저면과 측벽에 접촉되는 상부를 갖는 상기 도전성 구조물을 형성할 수 있다. 상기 도전성 구조물의 상부 상에는 상기 제1 전극의 측벽에 접촉되는 절연 부재를 형성될 수 있다.
본 발명의 실시예들에 있어서, 상기 도전성 구조물에 저면 및 측벽이 접촉되는 금속막 패턴을 형성한 후, 상기 금속막 패턴 상에 금속 질화막 패턴을 형성하여 상기 제1 전극을 형성할 수 있다. 상기 도전성 구조물과 상기 금속막 패턴 사이에 오믹층 패턴이 형성될 수 있다. 상기 오믹층 패턴은 실리사이데이션 공정을 이용하여 형성되거나, 상기 금속막 패턴과 동시에 형성될 수 있다.
본 발명의 실시예들에 있어서, 상기 제1 전극은 중공형 기둥 구조 또는 링 구조를 가질 수 있으며, 상기 제1 전극의 중앙부를 채우는 충진 부재가 형성될 수 있다.
또한, 전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에 있어서, 기판에 불순물 영역을 갖는 하부 구조물을 형성한 후, 상기 하부 구조물을 덮으면서 상기 기판 상에 상기 불순물 영역을 노출시키는 개구를 갖는 층간 절연막을 형성한다. 상기 개구 내에 도전성 구조물을 형성한 다음, 상기 도전성 구조물에 접촉되는 저면 및 하부 측벽을 갖는 하부 전극을 형성한다. 상기 도전성 구조물 상에 상기 하부 전극의 상부 측벽에 접 촉되는 절연 부재를 형성한다. 상기 하부 전극, 상기 절연 부재 및 상기 층간 절연막 상에 상변화 물질층 패턴을 형성한 후, 상기 상변화 물질층 패턴 상에 상부 전극을 형성한다.
본 발명에 따르면, 오믹층 패턴 또는 도전성 구조물이 제1 전극이나 하부 전극의 저면과 측면에 접촉되므로, 상기 도전성 구조물로부터 상기 제1 전극 또는 상기 하부 전극에 보다 효과적으로 전류를 인가할 수 있다. 이에 따라, 상변화 메모리 장치의 리셋 전류를 크게 감소시킬 수 있다. 또한, 상기 오믹층 패턴이 상기 제1 전극 또는 상기 하부 전극을 형성하는 동안 형성되거나, 상기 제1 전극 또는 하부 전극을 형성하는 동안 상기 오믹층 패턴이 노출되지 않기 때문에 상기 오믹층 패턴의 손상을 원천적으로 방지할 수 있다. 더욱이, 상기 도전성 구조물 및/또는 절연 부재에 의해 상기 제1 전극 또는 상기 하부 전극의 폭을 용이하게 조절할 수 있기 때문에, 상기 제1 전극 또는 상기 하부 전극과 상변화 물질층 패턴 사이의 접촉 면적을 원하는 수준으로 조절할 수 있다. 이에 따라, 상기 상변화 메모리 장치의 전기적인 특성을 크게 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 전극, 영역, 패드, 패턴 또는 구조물의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 플러그, 패드, 패턴 또는 구조물이 기판, 각 층(막), 영역, 전극, 플러그, 패드 또는 패턴의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 플러그, 패드, 패턴 또는 구조물이 직접 기판, 각 층(막), 영역, 패드 또는 패턴 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 전극, 다른 패턴 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 패드, 전극, 패턴 또는 구조물이 "예비", "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 플러그, 패드, 패턴 또는 구조물을 구분하기 위한 것이다. 따라서 "예비", "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 플러그, 패드, 패턴 또는 구조물에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다. 한편, 첨부된 도면 전체에 있어서, 실질적으로 동일하거나 유사한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 3는 본 발명의 실시예들에 따른 상변화 메모리 유닛을 설명하기 위한 단면도이다.
도 3을 참조하면, 상기 상변화 메모리 유닛은, 하부 구조물이 형성된 기판(200), 절연 구조물(210), 도전성 구조물(225)과 제1 전극(250)을 포함하는 전극 구조체(220), 상변화 물질층 패턴(275), 그리고 제2 전극(280)을 구비한다.
기판(200)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(200)은 실리 콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(Si-Ge) 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 포함할 수 있다. 상기 하부 구조물은 기판(200) 상에 제공되며, 불순물 영역(205), 패드, 플러그, 콘택, 도전막 패턴, 절연막 패턴, 게이트 구조물 및/또는 트랜지스터를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 하부 구조물은 기판(200)의 소정 부분에 형성된 불순물 영역(205)을 포함한다.
절연 구조물(210)은 상기 하부 구조물을 덮으면서 기판(200) 상에 형성된다. 절연 구조물(210)은 상기 하부 구조물로부터 전극 구조체(220) 및/또는 상변화 물질층 패턴(275)을 전기적으로 절연시킨다. 또한, 절연 구조물(210)은 기판(200) 상에 복수 개의 상변화 메모리 유닛들이 형성될 경우, 각 상변화 메모리 유닛들을 서로 전기적으로 절연시키는 역할을 수행할 수 있다. 본 발명의 일 실시예에 있어서, 절연 구조물(210)은 산화막, 질화막 또는 산질화막을 포함하는 단일막 구조를 가질 수 있다. 본 발명의 다른 실시예들에 따르면, 절연 구조물(210)은 적어도 하나의 산화막, 적어도 하나의 질화막 및/또는 적어도 하나의 산질화막이 순차적으로 또는 교대로 기판(200) 상에 적층된 다층막 구조를 가질 수 있다. 여기서, 상기 산화막은 실리콘 산화물로 이루어질 수 있으며, 상기 질화막은 실리콘 질화물로 구성될 수 있다. 또한, 상기 산질화막은 실리콘 산질화물로 이루어질 수 있다. 예를 들면, 상기 산화막은 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), BSG(boron silicate glass), SOG(spin on glass), TEOS(tetraethylorthosilicate), PE-TEOS(plasma enhanced- tetraethylorthosilicate), USG(undoped silicate glass), HDP-CVD(high density plasma-chemical vapor deposition) 산화물 등을 포함할 수 있다.
절연 구조물(210)은 불순물 영역(205)을 노출시키는 개구(215)를 포함한다. 불순물 영역(205)은 기판(200)의 소정 부분에 제1 불순물들을 주입하여 형성될 수 있다. 본 발명의 실시예들에 따르면, 불순물 영역(205)은 기판(200)과 상이한 도전형을 가질 수 있다. 예를 들면, 기판(200)이 P형의 도전형을 가질 경우, 불순물 영역(205)은 인(P), 비소(As), 안티몬(Sb) 등과 같은 N형의 도전형을 갖는 제1 불순물들을 포함할 수 있다. 한편, 기판(200)이 N형의 도전형을 가질 경우, 불순물 영역(205)은 붕소(B), 갈륨(Ga), 인듐(In) 등의 P형의 도전형을 갖는 제1 불순물들을 포함할 수 있다.
전극 구조체(220)는 도전성 구조물(225), 오믹층 패턴(245), 제1 전극(250), 절연 부재(267) 및 충진 부재(270)를 구비한다. 도전성 구조물(225)은 개구(215)의 하부와 상부 일부를 채울 수 있으며, 제1 전극(250), 절연 부재(267) 및 충진 부재(270)는 개구(215)의 상부를 완전히 채울 수 있다.
도전성 구조물(225)은 개구(215)를 통해 노출되는 불순물 영역(205) 상에 형성된다. 도전성 구조물(225)은 개구(215)를 부분적으로 채우는 제1 도전막(230), 제2 도전막(235) 및 제3 도전막 패턴(240)을 포함한다. 제1 및 제2 도전막(230, 235)은 개구(215)의 하부를 채울 수 있으며, 제3 도전막 패턴(240)은 개구(215)의 상부를 채울 수 있다. 본 발명의 실시예들에 있어서, 도전성 구조물(225)은 다이오드 구조를 가질 수 있다.
제1 도전막(230)은 불순물 영역(205) 상에 형성되며, 제2 도전막(235)은 제1 도전막(230) 상에 위치한다. 제3 도전막 패턴(240)은 제2 도전막(235) 상에 형성된다. 제3 도전막 패턴(240)에는 리세스(recess) 또는 그루브(groove)가 형성되어, 제1 전극(250)의 하부를 감싸는 구조를 가진다. 즉, 제1 전극(250)의 저면과 하부 측벽이 제3 도전막 패턴(240)에 접촉된다. 예를 들면, 제3 도전막 패턴(240)은 "U자"의 단면 구조를 가질 수 있다. 또한, 제3 도전막 패턴(240)은 중공형 다각 기둥 구조, 중공형 원기둥 구조, 링 구조, 컵 구조 등과 같은 입체 구조를 가질 수 있다.
본 발명의 실시예들에 있어서, 제1 도전막(230)과 제2 도전막(235)은 일체로 형성될 수 있으나, 제3 도전막 패턴(240)은 제2 도전막(235)과 별도로 형성될 수 있다. 예를 들면, 제1 및 제2 도전막(230, 235)은 각기 불순물 영역(205)을 시드로 이용하는 선택적 에피택시얼 성장(SEG) 공정을 통해 형성될 수 있으며, 제3 도전막 패턴(240)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 원자층 적층(ALD) 공정 등을 이용하여 형성될 수 있다.
본 발명의 실시예들에 따르면, 제1 도전막(230), 제2 도전막(235) 및 제3 도전막 패턴(240)은 각기 불순물이 도핑된 실리콘을 포함할 수 있다. 예를 들면, 제1 도전막(230), 제2 도전막(235) 및 제3 도전막 패턴(240)은 불순물이 도핑된 폴리실리콘, 불순물이 도핑된 아몰퍼스 실리콘, 불순물이 도핑된 단결정 실리콘 등을 포함할 수 있다. 한편, 제1 도전막(230)은 불순물 영역(205)의 제1 불순물들과 실질 적으로 동일한 제2 불순물들을 포함할 수 있으며, 제2 도전막(235)은 상기 제2 불순물들과 상이한 제3 불순물들을 포함할 수 있다. 또한, 제3 도전막 패턴(240)은 상기 제3 불순물들과 실질적으로 동일한 제4 불순물들을 포함할 수 있다. 여기서, 제1 도전막(230), 제2 도전막(235) 및 제3 도전막 패턴(240)의 불순물 농도들은 실질적으로 서로 상이할 수 있다. 예를 들면, 제1 도전막(230)은 상대적으로 높은 불순물 농도를 가질 수 있고, 제2 도전막(235)은 상대적으로 낮은 불순물 농도를 가질 수 있다. 또한, 제3 도전막 패턴(240)은 제2 도전막(235)과 실질적으로 동일하거나 상대적으로 낮은 불순물 농도를 가질 수 있다.
한편, 제1 도전막(230)은 불순물 영역(205)과 상이한 도전형을 가질 수 있고, 제2 도전막(235)과 제3 도전막 패턴(240)은 제1 도전막(235)과 상이한 도전형을 가질 수 있다. 예를 들면, 불순물 영역(205)이 N형의 도전형을 가질 경우, 제1 도전막(230)은 N형의 도전형을 가질 수 있으며, 제2 도전막(235) 및 제3 도전막 패턴(240)은 각기 P형의 도전형을 가질 수 있다. 한편, 불순물 영역(205)이 P형의 도전형을 가질 경우, 제1 도전막(230)은 P형의 도전형을 가질 수 있으며, 제2 도전막(235) 및 제3 도전막 패턴(240)은 각기 N형의 도전형을 가질 수 있다.
오믹층 패턴(245)은 도전성 구조물(225)과 제1 전극(250) 사이에 형성된다. 즉, 오믹층 패턴(245)은 제3 도전막 패턴(240)과 제1 전극(250)의 하부 사이에 위치한다. 따라서, 제1 전극(250)의 저면과 하부 측벽은 오믹층 패턴(245)에 접촉된다. 즉, 오믹층 패턴(245)은 제1 전극(250)의 하부를 감싸는 구조를 가질 수 있다. 오믹층 패턴(245)은 금속 실리사이드를 포함할 수 있다. 예를 들면, 오믹층 패 턴(245)은 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드 등을 포함할 수 있다. 제3 도전막 패턴(240)의 단면 구조에 따라 오믹층 패턴(245)은 "U자" 형상의 단면 구조를 가질 수 있다. 또한, 오믹층 패턴(245)은 중공형 다각 기둥 구조, 중공형 원기둥 구조, 링 구조, 컵 구조 등과 같은 입체 구조를 가질 수 있다.
본 발명의 실시예들에 있어서, 오믹층 패턴(245)은 제3 도전막 패턴(245) 상에 금속막(도시되지 않음)을 형성한 후, 상기 금속막에 대해 실리사이데이션(silicidation) 공정을 수행하여 형성될 수 있다. 본 발명의 다른 실시예들에 따르면, 오믹층 패턴(245)은 제1 전극(250)을 형성하는 동안 제1 전극(250)과 동시에 형성될 수 있다.
절연 부재(267)는 도전성 구조물(225)의 제3 도전막 패턴(240) 상에 형성되며, 제1 전극(250)의 상부를 감싸는 구조를 가진다. 즉, 제1 전극(250)의 상부 측벽은 절연 부재(267)에 접촉된다. 따라서, 도전성 구조물(225)이 제1 전극(250)의 하부를 감싸며, 절연 부재(267)가 제1 전극(250)의 상부를 감싸는 구조를 가진다. 절연 부재(267)는 제1 절연막 패턴(265) 및 제2 절연막 패턴(266)을 포함한다. 제1 절연막 패턴(265)은 제3 도전막 패턴(240) 상에 형성되며, 제2 절연막 패턴(266)은 오믹층 패턴(245) 상에 위치한다. 본 발명의 실시예들에 있어서, 절연 부재(267)는 제1 전극(250)의 상부를 감싸는 다각형 링 또는 원형 링의 구조를 가질 수 있다. 여기서, 제2 절연막 패턴(266)은 제1 전극(250)의 상부 측벽에 접촉되며, 제1 절연막 패턴(265)은 개구(215)의 상부 측벽에 접촉된다.
절연 부재(267)는 질화물, 산화물 또는 산질화물을 포함할 수 있다. 본 발명의 실시예들에 있어서, 절연 부재(267)는 제3 도전막 패턴(240) 및 오믹층 패턴(245)의 상부들을 질화시켜 형성될 수 있다. 즉, 제1 및 제2 절연막 패턴(265, 266)은 각기 제3 도전막 패턴(240) 및 오믹층 패턴(245)의 상부를 질화시켜 형성될 수 있다. 예를 들면, 제1 및 제2 절연막 패턴(265, 266)을 포함하는 절연 부재(267)는 질소를 포함하는 플라즈마를 사용하는 플라즈마 질화 공정을 통해 형성될 수 있다. 제3 도전막 패턴(240)이 실리콘을 포함하고, 오믹층 패턴(245)이 금속 실리사이드를 포함할 경우, 제1 및 제2 절연막 패턴(265, 266)은 각기 실리콘 질화물 및 금속 실리콘 질화물을 포함할 수 있다. 본 발명의 다른 실시예들에 따르면, 절연 부재(267)는 제3 도전막 패턴(240)과 오믹층 패턴(245)의 상부를 산화시켜 형성될 수 있다. 예를 들면, 제1 및 제2 절연막 패턴(265, 266)은 각기 산소를 포함하는 분위기 하에서 제3 도전막 패턴(240) 및 오믹층 패턴(240)의 상부를 열 산화시켜 형성될 수 있다.
다시 도 3을 참조하면, 제1 전극(250)은 금속막 패턴(255) 및 금속 질화막 패턴(260)을 포함한다. 예를 들면, 금속막 패턴(255)은 티타늄, 탄탈륨, 알루미늄, 텅스텐, 몰리브덴, 니오븀, 지르코늄 등을 포함할 수 있다. 이들 금속들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 또한, 금속 질화막 패턴(260)은 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물, 텅스텐 질화물, 몰리브덴 질화물, 니오븀 질화물, 지르코늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 알루미늄 질화물, 지르코늄 알루미늄 질화물 등을 포함할 수 있다. 이들 금속 질화물들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
제1 금속막 패턴(255)은 오믹층 패턴(245)과 제2 절연막 패턴(266)에 접촉되며, 금속 질화막 패턴(260)은 금속막 패턴(255) 상에 위치한다. 본 발명의 실시예들에 있어서, 제1 전극(250)은 중공형 다각 기둥 구조, 중공형 원 기둥 구조, 링 구조, 컵 구조 등의 입체 구조를 가질 수 있다. 또한, 제1 전극(250)은 대체적으로 "U자" 형상의 단면 구조를 가질 수 있다.
본 발명의 실시예들에 있어서, 제1 전극(250)의 상부 폭은 제2 절연막 패턴(266)의 폭만큼 감소될 수 있다. 즉, 제1 전극(250)을 형성하는 동안 제1 전극(250)과 제3 도전막 패턴(240) 사이에 오믹층 패턴(245)이 형성될 경우, 제1 전극(250)의 금속막 패턴(255)의 상부 폭이 제2 절연막 패턴(266)의 폭의 약 1/4 내지 약 3/4만큼 줄어들 수 있다. 구체적으로는, 제3 도전막 패턴(240)과 금속막 패턴(255)의 일부들이 오믹층 패턴(245)으로 변화되며, 제2 절연막 패턴(266)은 오믹층 패턴(245)의 상부가 변화되어 형성되기 때문에, 제1 전극(250)의 상부 폭이 제2 절연막 패턴(266)의 폭의 약 1/4 내지 약 3/4만큼 감소될 수 있다. 이와 같이, 제1 전극(250)의 상부 폭을 감소시킴으로써, 제1 전극(250)과 상변화 물질층(275) 사이의 접촉 면적을 더욱 감소시킬 수 있으므로, 상기 상변화 메모리 유닛의 전기적 특성을 개선시킬 수 있다.
충진 부재(270)는 제1 전극(250)의 중앙부를 채우면서 형성된다. 따라서, 절연 구조물(210)의 상면, 절연 부재(267)의 상면, 제1 전극(250)의 상면 및 충진 부재(270)의 상면은 기판(200)으로부터 실질적으로 동일한 높이에 위치한다. 충진 부 재(270)는 질화물, 산화물 또는 산질화물을 포함할 수 있다. 예를 들면, 충진 부재(270)는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함할 수 있다.
상변화 물질층 패턴(275)은 제1 전극(250), 충진 부재(270), 절연 부재(267) 및 절연 구조물(210) 상에 형성된다. 상변화 물질층 패턴(275)이 제1 전극(250) 보다 실질적으로 넓은 폭을 가지기 때문에, 상변화 물질층 패턴(275)은 제1 전극(250)과 그 주변의 구조물들 상에 형성된다. 상변화 물질층 패턴(275)은 게르마늄-안티몬-텔루르(GST)를 포함하는 칼코겐 화합물이나 탄소, 질소 및/또는 금속이 도핑된 칼코겐 화합물로 이루어질 수 있다.
제2 전극(280)은 상변화 물질층 패턴(275) 상에 위치한다. 제2 전극(280)과 상변화 물질층 패턴(275)은 실질적으로 동일한 면적을 가질 수 있다. 본 발명의 실시예들에 있어서, 제2 전극(280)은 추가 금속막 패턴을 포함하는 단층 구조를 가지거나, 추가 금속막 패턴과 추가 금속 질화막 패턴을 포함하는 다층 구조를 가질 수 있다. 이 경우, 상기 추가 금속막 패턴은 티타늄, 텅스텐, 알루미늄, 니켈, 지르코늄, 몰리브덴, 루테늄, 팔라듐, 하프늄, 탄탈륨, 이리듐, 백금 등의 금속을 포함할 수 있다. 이들 금속들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 또한, 상기 추가 금속 질화막 패턴은 티타늄 질화물, 니켈 질화물, 지르코늄 질화물, 몰리브덴 질화물, 루테늄 질화물, 팔라듐 질화물, 하프늄 질화물, 탄탈륨 질화물, 이리듐 질화물, 백금 질화물, 텅스텐 질화물, 알루미늄 질화물, 니오븀 질화물, 티타늄 알루미늄 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 알루미늄 질화물 등의 금속 질화물을 포함할 수 있다. 이들 금속 질화물들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
도 3을 예시적으로 참조하여 설명한 상변화 메모리 유닛에 있어서, 도전성 구조물(225)이 제1 전극(250)의 저면 뿐만 아니라 하부 측면까지도 감싸는 구조를 가지기 때문에, 이에 따라 오믹층 패턴(245)도 제1 전극(250)의 저면과 하부 측면을 감싸게 된다. 이 경우, 절연 부재(267)가 도전성 구조물(225)과 상변화 물질층 패턴(275)을 전기적으로 절연시킨다. 따라서, 제1 전극(250)을 통해 도전성 구조물(225)로부터 제1 전극(250)에 보다 효율적으로 전류를 공급할 수 있기 때문에, 상기 상변화 메모리 유닛의 리셋 전류를 크게 감소시킬 수 있다. 또한, 오믹층 패턴(245)이 제1 전극(250)과 동시에 형성되거나 오믹층 패턴(245)이 제1 전극(250)을 형성하기 위한 식각 공정 동안 노출되지 않기 때문에 오믹층 패턴(245)의 손상을 원천적으로 방지할 수 있다. 더욱이, 도전성 구조물(225)의 제3 도전막 패턴(240)이 불순물이 도핑된 실리콘을 포함하는 경우, 제3 도전막 패턴(240)의 두께를 용이하게 조절하면서 제1 전극(250)의 폭을 감소시킬 수 있기 때문에, 제1 전극(250)과 상변화 물질층 패턴(275) 사이의 접촉 면적을 효율적으로 조절할 수 있다. 이에 따라, 이러한 도전성 구조물(225), 오믹층 패턴(245), 제1 전극(250) 및 절연 부재(267)를 포함하는 상변화 메모리 유닛의 전기적인 특성을 크게 향상시킬 수 있다.
도 4는 본 발명의 다른 실시예들에 따른 상변화 메모리 유닛의 단면도를 도시한 것이다. 도 4에 예시적으로 도시한 상변화 메모리 유닛에 있어서, 제1 전극(250)의 구조를 제외하면 도 3을 참조하여 설명한 상변화 메모리 유닛과 실질적 으로 유사한 구조를 가진다. 도 4에 예시적으로 도시한 상변화 메모리 유닛에 있어서, 제1 전극(250)은 다각 기둥의 구조, 원 기둥의 구조, 컵 구조 등의 입체 구조를 가진다.
도 4를 참조하면, 상기 상변화 메모리 유닛은, 하부 구조물이 형성된 기판(200), 상기 하부 구조물을 노출시키는 개구(215)를 갖는 절연 구조물(210), 개구(215) 내에 형성되며 도전성 구조물(225)과 제1 전극(250)을 구비하는 전극 구조체(220), 전극 구조체(220) 및 절연 구조물(210) 상에 형성된 상변화 물질층 패턴(275), 그리고 상변화 물질층(275) 상에 형성된 제2 전극(280)을 포함한다.
본 발명의 실시예들에 있어서, 상기 하부 구조물은 불순물 영역(205)을 포함하며, 전극 구조체(220)는 도전성 구조물(225), 오믹층 패턴(245), 제1 전극(250) 및 절연 부재(267)를 구비한다. 개구(215)의 하부는 도전성 구조물(225)에 의해 채워지며, 개구(215)의 상부는 도전성 구조물(225)의 일부, 절연 부재(267) 및 제1 전극(250)에 의해 채워진다.
전술한 바와 같이, 도전성 구조물(225)은 불순물 영역(205) 상에 형성된 제1 도전막(230), 제2 도전막(235) 및 제3 도전막 패턴(240)을 포함한다. 제1 및 제2 도전막(230, 235)은 불순물 영역(205)으로부터 형성될 수 있으며, 제3 도전막 패턴(240)은 제1 및 제2 도전막(230, 235)과는 별도로 형성될 수 있다. 제3 도전막 패턴(240)은 "U자" 형상의 단면 구조를 가질 수 있다. 또한, 제3 도전막 패턴(240)은 중공형 다각 기둥 구조, 중공형 원기둥 구조, 링 구조, 컵 구조 등과 같은 입체 구조를 가질 수 있다.
제3 도전막 패턴(240)과 제1 전극(250) 사이에는 오믹층 패턴(245)이 형성된다. 오믹층 패턴(245)은 제1 전극(250)의 저면과 하부 측벽에 접촉되어, 제1 전극(260)의 하부를 감싸는 구조를 가질 수 있다. 예를 들면, 오믹층 패턴(245)은 "U자" 형상의 단면 구조를 가질 수 있으며, 중공형 다각 기둥 구조, 중공형 원기둥 구조, 링 구조, 컵 구조 등의 입체 구조를 가질 수 있다. 본 발명의 실시예들에 있어서, 오믹층 패턴(245)은 실리사이데이션 공정을 통하여 형성되거나, 제1 전극(250)과 동시에 형성될 수 있다.
절연 부재(267)는 제1 전극(250)의 상부 측벽을 감싸도록 제3 도전막 패턴(240)과 상변화 물질층 패턴(275) 사이에 형성된다. 절연 부재(267)는 제1 절연막 패턴(265)과 제2 절연막 패턴(266)을 포함한다. 여기서, 제1 전극(250)의 하부는 오믹층 패턴(245)에 의해 둘러싸이며, 제2 절연막 패턴(266)은 제1 전극(250)의 상부를 감싼다. 제1 및 제2 절연막 패턴(265, 266)을 구비하는 절연 부재(267)는 산화물, 질화물 또는 산질화물로 이루어진 링 형상의 입체 구조를 가질 수 있다. 본 발명의 실시예들에 있어서, 제1 절연막 패턴(265)은 제3 도전막 패턴(240)의 상부가 변화되어 형성되며, 제2 절연막 패턴(266)은 오믹층 패턴(245)의 상부가 변화되어 형성된다.
제1 전극(250)은 금속막 패턴(255) 및 금속 질화막 패턴(260)을 구비한다. 금속막 패턴(255)은 개구(215)의 상부를 부분적으로 채우며, 금속 질화막 패턴(260)은 개구(215)의 상부를 완전히 채운다. 예를 들면, 제1 전극(250)은 개구(215)를 매립하는 다각 기둥 구조, 원 기둥 구조 등과 같은 입체 구조를 가질 수 있다. 도 4에 예시적으로 도시한 상변화 메모리 유닛은 별도의 충진 부재가 요구되지 않기 때문에, 이러한 상변화 메모리 장치는 도 3에 도시한 상변화 메모리 유닛보다 간단한 구조를 가질 수 있다.
상변화 물질층 패턴(275)은 제1 전극(250), 절연 부재(267) 및 절연 구조물(210) 상에 위치하며, 상변화 물질층 패턴(275) 상에는 제2 전극(280)이 형성된다.
도 4를 참조하여 설명한 상변화 메모리 유닛에 있어서, 전술한 바와 유사하게 도전성 구조물(225)이 제1 전극(250)의 저면 뿐만 아니라 하부 측면까지도 감싸는 구조를 가지기 때문에, 도전성 구조물(225)로부터 제1 전극(250)에 보다 효율적으로 전류를 공급할 수 있다. 이에 따라, 상기 상변화 메모리 유닛의 리셋 전류를 크게 감소시킬 수 있다. 한편, 오믹층 패턴(245)이 제1 전극(250)과 동시에 형성되거나 오믹층 패턴(245)이 제1 전극(250)을 형성하기 위한 식각 공정 동안 노출되지 않기 때문에 오믹층 패턴(245)의 손상을 효과적으로 방지할 수 있다. 더욱이, 제3 도전막 패턴(240)의 두께와 제1 전극(250)의 상부 폭을 용이하게 조절할 수 있기 때문에, 제1 전극(250)과 상변화 물질층 패턴(275) 사이의 접촉 면적을 효율적으로 조절할 수 있다. 결국, 이러한 전극 구조체(220)를 구비하는 상변화 메모리 유닛의 전기적인 특성을 개선할 수 있다.
도 5는 본 발명의 또 다른 실시예들에 따른 상변화 메모리 유닛의 단면도를 도시한 것이다. 도 5에 예시적으로 도시한 상변화 메모리 유닛에 있어서, 도전성 구조물(225)의 구조를 제외하면 도 3을 참조하여 설명한 상변화 메모리 유닛과 실 질적으로 유사한 구조를 가진다. 도 5에 예시적으로 도시한 상변화 메모리 유닛에 있어서, 제1 전극(250)과 도전성 구조물(225) 사이에는 오믹층 패턴이 개재되지 않는다.
도 5를 참조하면, 상기 상변화 메모리 유닛은, 불순물 영역(205)을 갖는 기판(200), 불순물 영역(205)을 노출시키는 개구(215)를 갖는 절연 구조물(210), 개구(215) 내에 형성된 전극 구조체(220), 전극 구조체(220) 및 절연 구조물(210) 상에 형성된 상변화 물질층 패턴(275), 그리고 상변화 물질층(275) 상에 형성된 제2 전극(280)을 포함한다. 전극 구조체(220)는 도전성 구조물(225), 제1 전극(250), 절연 부재(267) 및 충진 부재(270)를 포함한다.
도전성 구조물(225)은 불순물 영역(205)에 접촉되는 하부(233)와 제1 전극(250)의 하부 측벽과 저면에 접촉되는 상부(238)를 구비한다. 도전성 구조물(225)의 상부(238)와 하부(233)는 일체로 형성될 수 있다. 또한, 도전성 구조물(225)의 하부(233)와 상부(238)는 서로 별도로 형성될 수도 있다. 도전성 구조물(225)의 상부(238)는 "U자" 형상의 단면 구조를 가질 수 있으며, 중공형 다각 기둥 구조, 중공형 원기둥 구조, 링 구조, 컵 구조 등과 같은 입체 구조를 가질 수 있다. 도전성 구조물(225)의 하부(233)는 개구(215)의 형상에 따라 다각 기둥이나 원 기둥 등의 입체 구조를 가질 수 있다.
본 발명의 실시예들에 있어서, 도전성 구조물(225)은 패드, 콘택, 플러그 등을 포함할 수 있다. 도전성 구조물(225)은 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들면, 도전성 구조물(225)은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 구리, 텅스텐 질화물, 티타늄 질화물, 알루미늄 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물 등을 포함할 수 있다. 이들 금속들 및 금속 질화물들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 도전성 구조물(225)은 금속이나 금속 질화물로 이루어진 단일막 구조 또는 금속 및 금속 질화물로 구성된 다층 구조를 가질 수 있다.
제1 전극(250)의 하부는 도전성 구조물(225)에 매립된다. 즉, 도전성 구조물(225)의제1 상부(238)가 제1 전극(250)의 하부를 감싸게 된다. 제1 전극(250)은 도전성 구조물(225)에 접촉되는 금속막 패턴(255)과 금속막 패턴(255) 상에 형성된 금속 질화막 패턴(260)을 구비한다. 제1 전극(250)은 "U자" 형상의 단면 구조를 가질 수 있는 한편, 중공형 다각 기둥 구조, 중공형 원기둥 구조, 링 구조, 컵 구조 등과 같은 입체 구조를 가질 수 있다.
도전성 구조물(225)의 상부(238)에는 제1 전극(250)의 상부에 접촉되는 절연 부재(267)가 위치한다. 따라서, 제1 전극(250)의 하부는 도전성 구조물(225)이 감싸며, 제1 전극(250)의 상부는 절연 부재(267)가 둘러싸게 된다. 도 5에 예시적으로 도시한 상변화 메모리 유닛에 있어서, 도전성 구조(225)이 금속 및/또는 금속 질화물로 이루어지기 때문에, 도전성 구조물(225)과 제1 전극(250) 사이에 추가적으로 오믹층 패턴이 요구되지 않게 된다.
제1 전극(250)의 중앙부는 충진 부재(270)로 채워진다. 충진 부재(270)는 다각 기둥이나 원 기둥 등과 같은 입체 구조를 가질 수 있다. 절연 구조물(210), 절연 부재(267), 제1 전극(250) 및 충진 부재(270) 상에는 상변화 물질층 패턴(275)이 형성되며, 상변화 물질층 패턴(275) 상에는 제2 전극(280)이 위치한다.
도 6은 본 발명의 또 다른 실시예에 따른 상변화 메모리 유닛의 단면도를 도시한 것이다.
도 6을 참조하면, 상기 상변화 메모리 유닛은, 불순물 영역(205)이 형성된 기판(200), 불순물 영역(205)을 노출시키는 개구(215)을 갖는 절연 구조물(210), 개구(215)를 채우는 전극 구조체(220), 전극 구조체(220)와 절연 구조물(210) 상에 형성된 상변화 물질층(275), 그리고 상변화 물질층(275) 상에 형성된 제2 전극(280)을 포함한다. 전극 구조체(220)는 도전성 구조물(225), 제1 전극(250) 및 절연 부재(267)를 구비한다.
도 6에 도시한 상변화 메모리 유닛에 있어서, 제1 전극(250)의 구조를 제외하면 도 3을 참조하여 설명한 상변화 메모리 유닛과 실질적으로 동일한 구조를 가진다. 도 6에 예시적으로 도시한 상변화 메모리 유닛에 있어서, 제1 전극(250)은 다각 기둥 또는 원 기둥과 같은 입체 구조를 가지며, 이에 따라 추가적인 충진 부재가 요구되지 않는다. 또한, 도전성 구조물(225)이 금속 및/또는 금속 질화물을 포함하기 때문에, 도전성 구조물(225)과 제1 전극(250) 사이에 부가적인 오믹층 패턴이 개재되지 않는다. 따라서, 도 6에 예시적으로 도시한 상변화 메모리 유닛은 도 3을 참조하여 설명한 상변화 메모리 유닛에 비하여 훨씬 단순한 구조를 가질 수 있다.
전술한 바와 유사하게, 도전성 구조물(225)은 불순물 영역(205) 상에 형성된 하부(233)와 제1 전극(250)의 하부를 감싸는 상부(238)를 포함한다. 절연 부재(267)는 도전성 구조물(225)의 상부(238) 상에 형성되어 제1 전극(250)의 상부를 감싼다. 즉, 제1 전극(250)의 하부는 도전성 구조물(225)에 매립되며, 제1 전극(250)의 상부는 절연 부재(267)에 매립된다.
도 7은 본 발명의 또 다른 실시예에 따른 상변화 메모리 유닛의 단면도를 도시한 것이다.
도 7을 참조하면, 상기 상변화 메모리 유닛은, 불순물 영역(205)이 형성된 기판(200), 불순물 영역(205)을 노출시키는 개구(215)를 갖는 절연 구조물(210), 개구(215) 내에 형성된 전극 구조체(220), 전극 구조체(220)와 절연 구조물(210) 상에 형성된 상변화 물질층 패턴(275), 그리고 상변화 물질층 패턴(275) 상에 위치하는 제2 전극(280)을 구비한다. 전극 구조체(220)는 도전성 구조물(225), 오믹층 패턴(245), 제1 전극(250), 절연 부재(267) 및 충진 부재(270)를 포함한다.
도전성 구조물(225)은 불순물 영역(205) 상에 형성된 제1 도전막(230), 제2 도전막(235) 및 제3 도전막 패턴(240)을 포함한다. 도전성 구조물(225)은 다이오드를 포함할 수 있다. 이 경우, 제1 도전막(230), 제2 도전막(235) 및 제3 도전막 패턴(240)은 각기 불순물이 도핑된 실리콘을 포함할 수 있다. 예를 들면, 제1 도전막(230), 제2 도전막(235) 및 제3 도전막 패턴(240)은 불순물이 도핑된 아몰퍼스 실리콘, 불순물이 도핑된 단결정 실리콘, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
도 7에 예시적으로 도시한 상변화 메모리 유닛에 있어서, 도전성 구조물(225)과 절연 부재(267)의 구조를 제외하면 도 3을 참조하여 설명한 상변화 메모리 유닛과 실질적으로 동일한 구조를 가진다. 도 7에 도시한 상변화 메모리 유닛에 있어서, 제1 전극(250)의 저면과 일 측벽의 하부가 도전성 구조물(225)에 접촉된다. 즉, 도전성 구조물(225)의 제3 도전막 패턴(240)이 제1 전극(250)의 저면 및 일 측벽에 접촉된다. 예를 들면, 제3 도전막 패턴(240)은 "L자" 또는 "거울 상의 L자" 등과 같은 단면 구조를 가질 수 있다. 이러한 제3 도전막 패턴(240)과 제1 전극(250) 사이에는 오믹층 패턴(245)이 개재된다. 따라서, 오믹층 패턴(245)도 "L자" 또는 "거울 상의 L자" 등과 같은 단면 구조를 가질 수 있다.
절연 부재(267)는 전술한 구조를 갖는 제3 도전막 패턴(240) 및 오믹층 패턴(245) 상에 형성되어, 제1 전극(250)의 일 측벽의 상부에 접촉된다. 절연 부재(267)는 제1 및 제2 절연막 패턴(265, 266)을 구비한다. 제1 및 제2 절연막 패턴(265, 266)은 각기 제3 도전막 패턴(240) 및 오믹층 패턴(245)의 상부가 변화되어 형성된다.
금속막 패턴(255)과 금속 질화막 패턴(260)을 구비하는 제1 전극(250)의 타 측벽은 절연 구조물(210)에 접촉된다. 절연 부재(267)가 제3 도전막 패턴(240)과 오믹층 패턴(245) 상에 형성되기 때문에, 절연 부재(267)는 도트(dot) 형상, 바(bar) 형상, 라인(line) 형상 또는 아크(arc) 형상 등과 같은 구조를 가질 수 있다.
충진 부재(270)는 제1 전극(250)의 중앙부를 채우도록 금속 질화막 패턴(260) 상에 형성된다. 상변화 물질층 패턴(275)과 제2 전극(280)은 절연 구조물(210), 절연 부재(267), 제1 전극(250) 및 충진 부재(270) 상에 위치한다.
본 발명의 실시예들에 따르면, 제1 전극(250)의 일 측벽에 접촉되는 제3 도 전막 패턴(240) 및 절연 부재(267)의 두께 조절에 의해 제1 전극(250)의 폭을 원하는 수준으로 용이하게 조절할 수 있다. 또한, 제1 전극(250)의 저면 및 일 측벽의 하부와 제3 도전막 패턴(240) 사이에 위치하는 오믹층 패턴(245)을 통해 제1 전극(250)에 인가되는 리셋 전류를 감소시킬 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 상변화 메모리 유닛의 단면도를 도시한 것이다. 도 8에 도시한 상변화 메모리 유닛은, 제1 전극(250)의 구조를 제외하면 도 7을 참조하여 설명한 상변화 메모리 유닛과 실질적으로 동일한 구조를 가진다. 도 8에 예시적으로 도시한 상변화 메모리 유닛에 있어서, 제1 전극(250)이 다각 기둥 형상 또는 원 기둥 형상과 같은 입체 구조를 가지기 때문에 추가적인 충진 부재가 요구되지 않는다.
도 8을 참조하면, 상기 상변화 메모리 유닛은, 불순물 영역(205)을 갖는 기판(200), 개구(215)를 갖는 절연 구조물(210), 개구(215) 내에 형성된 전극 구조체(220), 전극 구조체(220)와 절연 구조물(210) 상에 형성된 상변화 물질층 패턴(275), 그리고 상변화 물질층 패턴(275) 상에 위치하는 제2 전극(280)을 구비한다. 전극 구조체(220)는 도전성 구조물(225), 오믹층 패턴(245), 제1 전극(250) 및 절연 부재(267)를 포함한다. 절연 부재(267)는 제1 및 제2 절연막 패턴(265, 266)을 포함하며, 제1 전극(250)은 도전성 구조물(225)과 절연 부재(267)에 접촉되는 금속막 패턴(255)과 금속막 패턴(255) 상에 형성된 금속 질화막 패턴(260)을 구비한다.
도전성 구조물(225)은 개구(215)에 의해 노출된 불순물 영역(205) 상에 형성 된 제1 도전막(230), 제2 도전막(235) 및 제3 도전막 패턴(240)을 포함한다. 제1 전극(250)의 저면과 일 측벽의 하부는 도전성 구조물(225)에 접촉되며, 제1 전극(250)의 일 측벽의 상부는 절연 부재(267)의 제2 절연막 패턴(266)에 접촉된다. 도전성 구조물(225)의 제3 도전막 패턴(240)과 오믹층 패턴(245)은 "L자" 또는 "거울 상의 L자" 등과 같은 단면 구조를 가질 수 있다. 제3 도전막 패턴(240)과 오믹층 패턴(245) 상에 형성되는 절연 부재(267)는 도트 형상, 바 형상, 라인 형상 또는 아크 형상 등과 같은 구조를 가질 수 있다. 상변화 물질층 패턴(275)과 제2 전극(280)은 절연 구조물(210), 절연 부재(267) 및 제1 전극(250) 상에 순차적으로 형성된다.
도 9는 본 발명의 또 다른 실시예에 따른 상변화 메모리 유닛의 단면도를 도시한 것이다. 도 9에 예시적으로 도시한 상변화 메모리 유닛에 있어서, 도전성 구조물(225)의 구조를 제외하면 도 7을 참조하여 설명한 상변화 메모리 유닛과 실질적으로 동일한 구조를 가진다. 도 9에 예시적으로 도시한 상변화 메모리 유닛에 있어서, 하부(233) 및 상부(238)를 갖는 도전성 구조물(225)이 금속 및/또는 금속 질화물을 포함하기 때문에, 도전성 구조물(225)과 제1 전극(250) 사이에 오믹층 패턴이 추가적으로 요구되지 않는다.
도 9에 도시한 바와 같이, 상기 상변화 메모리 유닛은, 불순물 영역(205)을 갖는 기판(200), 개구(215)를 갖는 절연 구조물(210), 개구(215) 내에 형성된 전극 구조체(220), 전극 구조체(220)와 절연 구조물(210) 상에 형성된 상변화 물질층 패턴(275), 그리고 상변화 물질층 패턴(275) 상에 형성된 제2 전극(280)을 구비한다. 전극 구조체(220)는 도전성 구조물(225), 오믹층 패턴(245), 제1 전극(250), 절연 부재(267) 및 충진 부재(270)를 포함한다. 도전성 구조물(225)의 상부(238)는 제1 전극(250)의 저면과 일 측벽의 하부에 접촉되며, 도전성 구조물(225)의 하부(233)는 불순물 영역(205)에 접촉된다. 도전성 구조물(225)의 상부(238)는 "L자" 또는 "거울 상의 L자" 등과 같은 단면 구조를 가질 수 있다. 절연 부재(267)는 금속막 패턴(255)과 금속 질화막 패턴(260)을 갖는 제1 전극(250)의 일 측벽의 상부에 접촉된다.
도 10은 본 발명의 또 다른 실시예에 따른 상변화 메모리 유닛의 단면도를 도시한 것이다.
도 10을 참조하면, 상기 상변화 메모리 유닛은, 불순물 영역(205)을 갖는 기판(200), 개구(215)를 갖는 절연 구조물(210), 개구(215) 내에 형성된 전극 구조체(220), 전극 구조체(220)와 절연 구조물(210) 상에 형성된 상변화 물질층 패턴(275), 그리고 상변화 물질층 패턴(275) 상에 위치하는 제2 전극(280)을 구비한다. 전극 구조체(220)는 도전성 구조물(225), 제1 전극(250) 및 절연 부재(267)를 포함한다.
도전성 구조물(225)의 하부(233)는 개구(215)에 의해 노출된 불순물 영역(205) 상에 형성되며, 도전성 구조물(225)의 상부(238)는 제1 전극(250)의 저면과 일 측벽의 하부에 접촉된다. 절연 부재(267)는 도전성 구조물(225)의 상부(238) 상에 위치하여, 제1 전극(250)의 일 측벽의 상부에 접촉된다. 금속막 패턴(255)과 금속 질화막 패턴(260)을 구비하는 제1 전극(250)의 타 측벽은 절연 구조물(210)에 접촉된다.
도 10에 예시적으로 도시한 상변화 메모리 유닛에 있어서, 제1 전극(250)의 구조를 제외하면 도 7을 참조하여 설명한 상변화 메모리 유닛과 실질적으로 동일한 구조를 가진다. 즉, 도 10에 예시적으로 도시한 상변화 메모리 유닛에 있어서, 제1 전극(250)이 다각 기둥 형상 또는 원 기둥 형상과 같은 입체 구조를 가지기 때문에 추가적인 충진 부재가 요구되지 않는다. 또한, 도전성 구조물(225)이 금속 및/또는 금속 질화물을 포함하기 때문에, 도전성 구조물(225)과 제1 전극(250) 사이에 오믹층 패턴이 추가적으로 요구되지 않는다. 이에 따라, 상변화 메모리 유닛이 보다 간단한 구조를 가질 수 있다.
도 11a 내지 도 11i는 본 발명의 실시예들에 따른 상변화 메모리 유닛의 제조 방법을 설명하기 위한 단면도들이다. 도 11a 내지 도 11i에 있어서, 도 3에 도시한 바와 실질적으로 동일한 구조를 갖는 상변화 메모리 유닛의 제조 방법을 예시적으로 설명하지만, 도 11a 내지 도 11i에 도시된 방법이 이러한 상변화 메모리 유닛에만 한정되는 것은 아니다. 예를 들면, 도전성 구조물(225)로 다이오드를 포함하는 상변화 메모리 유닛의 제조 방법을 도시하였으나, 도 4 내지 도 10을 참조하여 설명한 바와 같이, 도전성 구조물(225)이 콘택, 패드, 플러그 등을 포함할 수 있다.
도 11a를 참조하면, 기판(200) 상에 하부 구조물을 형성한다, 기판(200)은 반도체 기판을 포함할 수 있으며, 상기 하부 구조물은 불순물 영역, 패드, 플러그, 콘택, 도전막 패턴, 절연막 패턴, 게이트 구조물 및/또는 트랜지스터 등을 포함할 수 있다.
기판(200)의 소정 영역에 제1 불순물들을 주입하여 불순물 영역(205)을 형성한다. 불순물 영역(205)은 이온 주입 공정을 이용하여 형성될 수 있다. 불순물 영역(205)은 기판(200)과 상이한 도전형을 가질 수 있다. 예를 들면, 기판(200)이 P형 반도체 기판을 포함할 경우, 불순물 영역(205)은 N형 제1 불순물들을 도핑하여 형성할 수 있다. 반면, 기판(200)이 N형 반도체 기판일 경우에는 P형 제1 불순물들을 기판(200)의 소정 영역에 주입하여 불순물 영역(205)을 형성할 수 있다.
도 11b를 참조하면, 불순물 영역(205)을 포함하는 하부 구조물을 덮으면서 기판(200) 상에 절연 구조물(210)을 형성한다. 절연 구조물(210)은 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정 등을 이용하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 절연 구조물(210)은 산화막, 질화막 또는 산질화막으로 이루어진 단일막 구조를 가질 수 있다. 여기서, 상기 산화막, 상기 질화막 및 상기 산질화막은 각기 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물을 사용하여 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 절연 구조물(210)은 적어도 하나의 산화막, 적어도 하나의 질화막 및/또는 적어도 하나의 산질화막이 순차적으로 또는 교대로 적층된 다층막 구조를 가질 수 있다.
절연 구조물(210) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 절연 구조물(210)을 부분적으로 식각함으로써, 절연 구조물(210)에 불순물 영역(205)을 노출시키는 개구(215)를 형 성한다. 개구(215)의 형성 후에, 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정을 이용하여 절연 구조물(210)로부터 상기 포토레지스트 패턴을 제거할 수 있다.
도 11c를 참조하면, 개구(215)에 의해 노출된 불순물 영역(205)을 시드로 이용하여 개구(215)을 채우면서 절연 구조물(210) 상에 하부 도전막(218)을 형성한다. 하부 도전막(218)은 선택적 에피택시얼 성장(SEG) 공정을 이용하여 형성될 수 있다. 기판(200)이 실리콘을 포함할 경우, 하부 도전막(218)도 실리콘을 포함할 수 있다. 예를 들면, 하부 도전막(218)은 단결정 실리콘, 아몰퍼스 실리콘 또는 폴리실리콘을 포함할 수 있다.
도 11d를 참조하면, 하부 도전막(218)의 상부를 제거하여 개구(215)를 부분적으로 채우는 하부 도전막 패턴(221)을 형성한다. 즉, 개구(215)의 하부는 하부 도전막 패턴(233)에 의해 매립된다. 예를 들면, 하부 도전막 패턴(221)은 에치 백 공정을 이용하여 형성될 수 있다. 이 경우, 하부 도전막 패턴(221)의 높이는 후속하여 형성되는 제1 전극(250)(도 11h 참조)의 높이를 고려하여 적절하게 조절될 수 있다.
도 11e를 참조하면, 하부 도전막 패턴(221)에 불순물들을 주입하여 개구(215)의 하부에 제1 도전막(230) 및 제2 도전막(235)을 형성한다. 즉, 하부 도전막 패턴(221)의 하부 및 상부를 각기 제1 도전막(230) 및 제2 도전막(235)으로 변화시킨다. 제1 도전막(230) 및 제2 도전막(235)은 각기 이온 주입 공정을 통해 형성될 수 있다. 하부 도전막 패턴(221)이 실리콘을 포함할 경우, 제1 및 제2 도전 막(230, 235)은 각기 불순물들이 도핑된 실리콘을 포함할 수 있다. 예를 들면, 제1 및 제2 도전막(230, 235)은 각기 불순물이 도핑된 단결정 실리콘, 불순물이 도핑된 아몰퍼스 실리콘 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 본 발명의 실시예들에 있어서, 제1 도전막(230)은 제2 불순물들을 상대적으로 저농도로 주입하여 형성될 수 있고, 제2 도전막(230)은 제3 불순물들을 상대적으로 고농도로 도핑하여 형성될 수 있다. 예를 들면, 상기 제3 불순물들을 하부 도전막 패턴(221)의 상부에 주입하여 제2 도전막(235)을 형성한 다음, 상기 제2 불순물들을 하부 도전막 패턴(221)의 하부에 도핑하여 제1 도전막(230)을 형성할 수 있다. 이 경우, 상기 제2 불순물들은 상기 제3 불순물들에 비하여 높은 이온 주입 에너지로 주입될 수 있다. 제1 도전막(230)은 불순물 영역(205)과 동일한 도전형을 가질 수 있으며, 제2 도전막(235)은 제1 도전막(230)과 다른 도전형을 가질 수 있다. 예를 들면, 불순물 영역(205)이 N형의 도전형을 가질 경우, P형의 제2 불순물들을 주입하여 제1 도전막(230)을 형성하며, N형의 제3 불순물들을 주입하여 제2 도전막(235)을 형성할 수 있다.
다시 도 11e를 참조하면, 제2 도전막(235), 개구(215)의 측벽 및 절연 구조물(210) 상에 상부 도전막(239)을 형성한다. 상부 도전막(239)은 개구(215)의 상부를 부분적으로 채우게 된다. 본 발명의 실시예들에 있어서, 상부 도전막(239)은 불순물이 도핑된 실리콘을 사용하여 형성될 수 있다. 예를 들면, 상부 도전막(239)은 불순물이 도핑된 폴리실리콘, 불순물이 도핑된 단결정 실리콘 또는 불순물이 도핑된 아몰퍼스 실리콘을 사용하여 형성될 수 있다. 또한, 상부 도전막(239)은 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정, 고밀도 플라즈마 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 이 경우, 상기 불순물들은 인 시튜(in-situ) 도핑 공정, 확산 공정 등을 이용하여 상부 도전막(239) 내에 포함될 수 있다.
도 11f를 참조하면, 상부 도전막(239) 상에 금속막(253)을 형성한다. 예를 들면, 금속막(253)은 티타늄, 탄탈륨, 알루미늄, 코발트, 텅스텐, 몰리브덴, 니오븀, 지르코늄 등을 사용하여 형성될 수 있다. 이들 금속들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 또한, 금속막(253)은 원자층 적층(ALD) 공정, 화학 기상 증착 공정, 스퍼터링 공정 또는 싸이클릭 화학 기상 증착(cyclic CVD) 공정, 전자 빔 증착 공정 등을 이용하여 형성될 수 있다.
본 발명의 실시예들에 있어서, 상부 도전막(239) 상에 금속막(253)을 형성하는 동안, 상부 도전막(239)과 금속막(253) 사이에 오믹층(243)이 형성될 수 있다. 즉, 금속막(253)과 오믹층(243)이 동시에 형성될 수 있다. 예를 들면, 화학 기상 증착 공정을 이용하여 금속막(253)을 형성하는 동안, 금속이 상부 도전막(239)과 반응하여 금속막(253)과 상부 도전막(239) 사이에 오믹층(243)이 형성될 수 있다. 따라서, 오믹층(243)은 금속 실리사이드로 이루어질 수 있다. 예를 들면, 오믹층(243)은 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드 등을 포함할 수 있다.
본 발명의 다른 실시예들에 따르면, 상부 도전막(239) 상에 코발트막, 티타늄막, 텅스텐막 또는 탄탈륨막과 같은 추가 금속막을 형성한 후, 실리사이데이션 공정을 수행하여 상부 도전막(239) 상에 오믹층(243)을 형성할 수 있다. 여기서, 금속막(253)은 오믹층(243)을 형성한 후, 오믹층(243) 상에 형성될 수 있다.
도 11g를 참조하면, 금속막(253) 상에 금속 질화막(258)을 형성한다. 금속 질화막(258)은 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물, 텅스텐 질화물, 몰리브덴 질화물, 니오븀 질화물, 지르코늄 질화물 등을 사용하여 형성될 수 있다. 이들 금속 질화물들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 또한, 금속 질화막(258)은 화학 기상 증착 공정, 원자층 적층 공정, 스퍼터링 공정, 전자 빔 증착 공정 등을 이용하여 형성될 수 있다.
본 발명의 실시예들에 있어서, 금속 질화막(258)은 개구(215)의 상부를 부분적으로 채우면서 형성될 수 있다. 이 경우, 후술하는 바와 같이, 금속 질화막(258) 상에 개구(215)의 상부를 완전히 채우는 충진막(268)이 형성된다.
본 발명의 다른 실시예들에 따르면, 금속 질화막(258)이 개구(215)의 상부를 완전히 채우도록 충분한 두께로 형성될 수 있다. 금속 질화막(258)이 개구(215)를 매립하는 경우에는 충진막(268)을 형성하기 위한 추가적인 공정이 요구되지 않으므로, 상기 상변화 메모리 유닛의 제조 공정을 간략화시킬 수 있다.
다시 도 11g를 참조하면, 금속 질화막(258) 상에 개구(215)의 상부를 채우면서 충진막(268)을 형성한다. 충진막(268)은 질화물, 산화물 또는 산질화물을 사용하여 형성될 수 있다. 예를 들면, 충진막(268)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산질화물 등을 사용하여 형성될 수 있다. 또한, 충진막(268)은 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 형성될 수 있다.
도 11h를 참조하면, 충진막(268), 금속 질화막(258), 금속막(253), 오믹층(243) 및 상부 도전막(239)을 부분적으로 제거하여 절연 구조물(210)의 개구(215) 내에 예비 전극 구조체를 형성한다. 상기 예비 전극 구조체는 절연 구조물(210)의 상면이 노출될 때까지 충진막(268), 금속 질화막(258), 금속막(253), 오믹층(243) 및 상부 도전막(239)을 부분적으로 제거하여 형성될 수 있다. 상기 예비 전극 구조체는 화학 기계적 연마 공정 및/또는 에치 백 공정을 이용하여 형성될 수 있다. 상기 예비 전극 구조체는, 제3 도전막 패턴(240), 오믹층 패턴(245), 금속막 패턴(255), 금속 질화막 패턴(260) 그리고 충진 부재(270)를 포함한다.
본 발명의 실시예들에 있어서, 제3 도전막 패턴(240)의 상부 및 오믹층 패턴(245)의를 상부를 절연 부재(267)로 변화시켜 개구(215) 내에 전극 구조체(220)를 완성한다. 즉, 제3 도전막 패턴(240)의 상부와 오믹층 패턴(245)의 상부가 각기 제1 절연막 패턴(265) 및 제2 절연막 패턴(266)으로 변화된다. 제1 및 제2 절연막 패턴(265, 266)을 포함하는 절연 부재(267)는 제3 도전막 패턴(240)과 오믹층 패턴(245)에 대해 질화 공정 또는 산화 공정을 수행하여 형성될 수 있다. 예를 들면, 제3 도전막 패턴(240) 및 오믹층 패턴(245)의 상부들에 대해 플라즈마 질화 공정을 수행하거나 열 산화 공정을 수행하여 절연 부재(267)를 형성할 수 있다. 따라서, 도전성 구조물(225), 제1 전극(250) 및 절연 부재(267)를 구비하는 전극 구조체(220)가 개구(215) 내에 형성된다. 또한, 전극 구조체(220)는 오믹층 패턴(245)과 충진 부재(270)를 추가적으로 포함할 수 있다.
본 발명의 다른 실시예들에 따르면, 개구(215) 내에 도전막을 형성한 다음, 상기 도전막의 상부를 부분적으로 식각하여 불순물 영역(205)에 접촉되는 하부와 리세스 또는 그루부가 형성된 상부를 갖는 도전성 구조물을 형성할 수 있다. 이 경우, 상기 도전성 구조물의 상부는 "U자", "L자" 또는 "거울 상의 L자" 등과 같은 단면 구조를 가질 수 있다. 상기 도전막은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 개구(215) 내에 이러한 구를 갖는 도전성 구조물이 형성될 경우에는, 상기 도전성 구조물 상에 산화물, 질화물 또는 산질화물을 사용하여 절연막을 형성한 다음, 상기 절연막을 부분적으로 식각하여 절연 부재(267)를 형성할 수 있다.
도 11i를 참조하면, 전극 구조체(220)와 절연 구조물(210) 상에 상변화 물질층(도시되지 않음)을 형성한 후, 상기 상변화 물질층 상에 추가 금속막(도시되지 않음)을 형성한다. 상기 상변화 물질층은 GST와 같은 칼코겐 화합물이나 탄소, 질소 및/또는 금속이 도핑된 GST와 같은 칼코겐 화합물을 사용하여 형성될 수 있다. 또한, 상기 상변화 물질층은 스퍼터링 공정, 화학 기상 증착 공정, 졸-겔 공정, 원자층 적층 공정, 싸이클릭 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 상기 추가 금속막은 불순물이 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성될 수 있다. 또한, 상기 추가 금속막은 상기 스퍼터링 공정, 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성될 수 있다.
본 발명의 다른 실시예들에 따르면, 상기 추가 금속막 상에 추가 금속 질화 막을 형성할 수 있다. 이 경우, 상기 추가 금속 질화막은 스퍼터링 공정, 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성될 수 있다.
사진 식각 공정을 통해 상기 추가 금속막과 상기 상변화 물질층을 패터닝하여, 전극 구조체(220)와 절연 구조물(210) 상에 상변화 물질층 패턴(275)과 제2 전극(280)을 형성한다. 이에 따라, 기판(200) 상에 상변화 메모리 유닛이 완성된다. 전술한 바에 따라, 제2 전극(280)은 추가 금속막 패턴을 포함하는 단일막 구조를 가지거나, 추가 금속막 패턴과 추가 금속 질화막 패턴을 포함하는 다층막 구조를 가질 수 있다.
도 12 및 도 13은 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도들이다. 도 12는 상기 상변화 메모리 장치를 제1 방향을 따라 자른 단면도이고, 도 13는 상기 상변화 메모리 장치를 상기 제1 방향과 실질적으로 직교하는 제2 방향을 따라 자른 단면도이다. 예를 들면, 도 12는 상기 상변화 메모리 장치의 워드 라인에 대해 실질적으로 평행한 방향을 따라 자른 단면도이며, 도 13은 상기 상변화 메모리 장치의 비트 라인에 대해 실질적으로 평행한 방향을 따라 자른 단면도이다. 도 12 및 도 13에 있어서, 상기 상변화 메모리 장치에 포함되는 상변화 메모리 유닛은 도 3을 참조하여 설명한 상변화 메모리 유닛과 실질적으로 동일하거나 유사한 구조를 가진다. 도 12 및 도 13에서는, 도 3을 참조하여 설명한 상변화 메모리 유닛을 구비하는 상변화 메모리 장치를 예시적으로 도시하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 도 4 내지 도 10을 참조하여 설명 한 상변화 메모리 유닛들도 본 발명의 실시예들에 따른 상변화 메모리 장치에 적용될 수 있음을 이해할 수 있을 것이다.
도 12 및 도 13을 참조하면, 상기 상변화 메모리 장치는, 기판(300), 하부 구조물, 제1 층간 절연막(312), 하부 전극(345)을 포함하는 전극 구조체, 상변화 물질층 패턴(370), 상부 전극(380), 제2 층간 절연막(392), 제1 배선(410), 제3 층간 절연막(422), 그리고 제2 배선(440)을 포함한다.
기판(300)은 반도체 기판을 포함할 수 있으며, 기판(300) 상에는 소자 분리막(302)이 형성되어 기판(300)을 액티브 영역과 필드 영역으로 구분한다. 예를 들면, 기판(300)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판, SOI 기판, GOI 기판 등을 포함할 수 있다. 상기 하부 구조물은 기판(300)에 형성된 불순물 영역(305)을 구비할 수 있다.
제1 층간 절연막(312)은 기판(300) 상에 위치하는 상기 하부 구조물을 덮으면서 형성된다. 제1 층간 절연막(312)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 제1 층간 절연막(312)에는 불순물 영역(305)을 노출시키는 개구(315)가 형성된다.
상기 전극 구조체는 개구(315) 내에 형성되며, 도전성 구조물(325), 오믹층 패턴(333), 하부 전극(345), 절연 부재(362) 및 충진 부재(355)를 구비한다.
도전성 구조물(325)은 제1 도전막(328), 제2 도전막(326) 및 제3 도전막 패턴(335)을 포함한다. 제1 도전막(328)은 불순물 영역(305)과 실질적으로 동일한 불순물들을 포함할 수 있으며, 제2 도전막(326)과 제3 도전막 패턴(335)은 제1 도전 막(328)과 상이한 불순물들을 포함할 수 있다. 제3 도전막 패턴(335) 상에는 오믹층 패턴(333)이 위치한다.
오믹층 패턴(333)에 저면 및 하부 측벽이 접촉되는 하부 전극(345)은 금속막 패턴(346)과 금속 질화막 패턴(348)을 포함한다. 도전성 구조물(325)의 제3 도전막 패턴(335) 상에는 하부 전극(345)의 상부 측벽에 접촉되는 절연 부재(362)가 형성된다. 절연 부재9362)은 제1 및 제2 절연막 패턴(360, 361)을 포함한다. 따라서, 금속막 패턴(346)은 오믹층 패턴(333)과 절연 부재(362)의 제2 절연막 패턴(361)에 의해 둘러싸인다. 중공형 또는 링형 하부 전극(345)의 중앙부는 충진 부재(355)로 채워진다.
상변화 물질층 패턴(370)은 상기 전극 구조체와 제1 층간 절연막(312) 상에 형성되며, 상부 전극(380)은 상변화 물질층(370) 상에 위치한다. 상부 전극(380)은 추가 금속막 패턴을 포함할 수 있다. 또한, 상부 전극(380)은 상기 추가 금속막 패턴 상에 형성된 추가 금속 질화막 패턴 및/또는 추가 금속 산화막 패턴을 더 포함할 수 있다.
제2 층간 절연막(392)은 상부 전극(380)과 상변화 물질층 패턴(370)을 덮으면서 제1 층간 절연막(312) 상에 형성된다. 제2 층간 절연막(392)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 제1 층간 절연막(312)과 제2 층간 절연막(392)은 실질적으로 동일한 물질을 포함할 수 있으나, 서로 다른 물질로 이루어질 수도 있다.
상부 전극(380)은 제2 층간 절연막(392)에 형성된 제1 콘택(400)을 통해 제1 배선(410)에 전기적으로 연결된다. 제1 콘택(400) 및 제1 배선(410)은 금속 및/또는 금속 질화물을 포함할 수 있다. 본 발명의 실시예들에 있어서, 제1 콘택(400)과 제1 배선(410)은 동시에 형성될 수 있다. 본 발명의 다른 실시예들에 따르면, 제2 층간 절연막(392)에 제1 콘택(400)을 먼저 형성한 후, 제1 콘택(400) 및 제2 층간 절연막(392) 상에 제1 배선(410)을 형성할 수 있다. 제1 배선(410)은 비트 라인을 포함할 수 있다.
제3 층간 절연막(422)은 제1 배선(410)을 덮으면서 제2 층간 절연막(392) 상에 형성된다. 제3 층간 절연막(422)은 산화물, 질화물 및/또는 산질화물을 포함한다. 제1 내지 제3 층간 절연막(312, 392, 422)은 서로 동일한 물질로 구성될 수 있으나, 상이한 물질들을 포함할 수도 있다.
제2 배선(440)은 제3 층간 절연막(422) 상에 형성되며, 제2 플러그(430)를 통해 기판(300)에 전기적으로 연결된다. 제2 배선(440)은 금속 및/또는 금속 질화물을 포함할 수 있다. 제2 배선(440)은 워드 라인을 포함할 수 있다.
본 발명의 실시예들에 따르면, 도전성 구조물(325)과 하부 전극(345) 사이에 오믹층 패턴(333)이 개재되기 때문에, 상기 상변화 메모리 장치의 리셋 전류를 감소시킬 수 있다. 또한, 하부 전극(345)을 형성하는 동안 오믹층 패턴(333)이 노출되기 않기 때문에 오믹층 패턴(333)의 손상을 효과적으로 방지할 수 있다.
도 14는 본 발명의 다른 실시예들에 따른 상변화 메모리 장치의 단면도이다. 도 14에 예시적으로 상변화 메모리 장치는, 도 3을 참조하여 설명한 상변화 메모리 유닛과 실질적으로 동일하거나 유사한 구조를 가지는 상변화 메모리 유닛을 구비한 다. 도 14에서는, 도 3을 참조하여 설명한 상변화 메모리 유닛을 구비하는 상변화 메모리 장치를 예시적으로 도시하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 도 4 내지 도 10을 참조하여 설명한 상변화 메모리 유닛들도 본 발명의 실시예들에 따른 상변화 메모리 장치에 용이하게 적용될 수 있음을 이해할 수 있을 것이다.
도 14를 참조하면, 상기 상변화 메모리 장치는, 게이트 구조물(510) 및 제1 및 제2 불순물 영역들(505, 507)을 갖는 트랜지스터, 상변화 메모리 유닛, 상변화 물질층 패턴(600), 상부 전극(610), 그리고 제1 및 제2 배선들(544, 640)을 포함한다.
게이트 구조물(510)은 반도체 기판(500) 상에 형성된다. 반도체 기판(500)은 소자 분리막(502)에 의해 액티브 영역 및 필드 영역으로 구분되며, 게이트 구조물(510)은 상기 액티브 영역 상에 위치한다. 소자 분리막(502)은 실리콘 산화물을 포함할 수 있다.
게이트 구조물(510)은 상기 액티브 영역 상에 순차적으로 형성된 게이트 절연막 패턴(512), 게이트 전극(514) 및 게이트 마스크(516)를 포함한다. 또한, 게이트 구조물(510)은 게이트 스페이서(518)를 더 포함할 수 있다.
게이트 절연막 패턴(512)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있으며, 게이트 전극(514)은 도핑된 폴리실리콘, 금속 및/또는 금속 실리사이드를 포함할 수 있다. 또한, 게이트 마스크(516) 및 게이트 스페이서(518)는 각기 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
게이트 구조물들(510) 사이의 상기 액티브 영역에는 제1 및 제2 불순물 영역들(505, 507)이 형성된다. 예를 들면, 제1 및 제2 불순물 영역들(505, 507)은 각기 소스/드레인 영역들에 해당될 수 있다.
제1 층간 절연막(522)은 게이트 구조물(510)을 덮으면서 반도체 기판(500) 상에 형성된다. 제1 층간 절연막(522)은 USG, SOG, FOX, BPSG, PSG, TEOS, PE-TEOS 또는 HDP-CVD 산화물과 같은 실리콘 산화물을 포함할 수 있다.
제1 층간 절연막(522)에는 제1 및 제2 불순물 영역(505, 507)을 각기 노출시키는 제1 및 제2 개구들(525, 527)이 형성된다. 제1 및 제2 콘택(532, 534)은 각기 제1 및 제2 개구(525, 527)를 채우면서 제1 및 제2 불순물 영역들(505, 507) 상에 형성된다. 제1 및 제2 콘택(532, 534)은 각기 금속, 금속 질화물 또는 도핑된 폴리실리콘을 포함할 수 있다. 예를 들면, 제1 및 제2 콘택(532, 534)은 각기 텅스텐, 알루미늄, 티타늄, 구리, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 알루미늄 질화물, 티타늄 알루미늄 질화물 및 탄탈륨 질화물 등을 포함할 수 있다.
제1 콘택(532) 및 제1 층간 절연막(522) 상에는 패드(542)가 위치하며, 제1 배선(544)은 제2 콘택(534) 및 제1 층간 절연막(522) 상에 형성된다. 제1 배선(544)은 비트 라인 등을 포함할 수 있다. 패드(542)와 제1 배선(544)은 실질적으로 동일한 물질을 포함할 수 있다. 패드(542) 및 제1 배선(544)은 각기 금속, 금속 질화물 또는 도핑된 폴리실리콘을 포함할 수 있다. 예를 들면, 패드(542)와 제1 배선(544)은 각기 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질 화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 및 탄탈륨 알루미늄 질화물 등을 포함할 수 있다.
패드(542) 및 제1 배선(544)을 커버하는 제2 층간 절연막(552)이 제1 층간 절연막(522) 상에 형성된다. 제2 층간 절연막(552)은 USG, SOG, FOX, BPSG, PSG, TEOS, PE-TEOS 또는 HDP-CVD 산화물과 같은 실리콘 산화물을 포함할 수 있다. 제2 층간 절연막(552)은 제1 전극(542)을 노출시키는 제3 개구(555)를 가진다.
상기 상변화 메모리 유닛은 제3 개구(555)를 채우면서 패드(542)형성된다. 상기 상변화 메모리 유닛은, 도전성 구조물(565), 절연 부재(592), 하부 전극(575), 충진 부재(585), 상변화 물질층 패턴(600) 및 상부 전극(610)을 포함한다. 도전성 구조물(565)은 오믹층 패턴(563)을 더 포함할 수 있으며, 하부 전극(575)은 금속막 패턴(576) 및 금속 질화막 패턴(578)을 포함한다. 또한, 절연 부재(592)는 제1 절연막 패턴(590) 및 제2 절연막 패턴(591)을 포함한다. 상변화 물질층 패턴(600)은 칼코겐 화합물을 포함할 수 있으며, 상부 전극(610)은 금속 및/또는 도전성 금속 질화물을 포함할 수 있다.
제3 층간 절연막(622)은 상변화 물질층 패턴(600) 및 상부 전극(610)을 덮으면서 제2 층간 절연막(552) 상에 형성된다. 제3 층간 절연막(622)은 USG, SOG, FOX, BPSG, PSG, TEOS, PE-TEOS 및 HDP-CVD 산화물 등의 실리콘 산화물을 포함할 수 있다.
제3 층간 절연막(622)을 부분적으로 관통하여 상부 전극(610)을 노출시키는 상부 콘택홀(625)이 형성되며, 상부 콘택(630)은 상부 콘택홀(625)을 채우면서 상부 전극(610) 상에 형성된다.
제2 배선(640)은 상부 콘택(630) 및 제3 층간 절연막(622) 상에 위치한다. 제2 배선(640)은 금속 또는 금속 질화물을 포함할 수 있다. 예를 들면, 제2 배선(640)은 알루미늄, 텅스텐, 구리, 티타늄, 탄탈륨, 알루미늄 질화물, 텅스텐 질화물, 티타늄 질화물 및 탄탈륨 질화물 등을 포함할 수 있다. 제2 배선(640)은 상부 콘택(630)을 통해 상부 전극(610)에 전기적으로 연결된다.
도 15a 내지 도 15j는 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 15a 내지 도 15j에 있어서, 도 12 및 도 13에 도시한 바와 실질적으로 동일한 구조를 갖는 상변화 메모리 장치의 제조 방법을 예시적으로 설명하지만, 도 15a 내지 도 15j를 참조하여 설명하는 상변화 메모리 장치의 제조 방법이 이에 한정되는 것은 아니다. 도 15a 내지 도 15j에 있어서, 상기 상변화 메모리 장치는 도 3을 참조하여 설명한 바와 실질적으로 동일하거나 유사한 구조를 갖는 상변화 메모리 유닛을 구비하지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 도 4 내지 도 10에 도시한 상변화 메모리 유닛도 본 발명의 다른 실시예들에 따른 상변화 메모리 장치에 용이하게 적용할 수 있음을 이해할 수 있을 것이다.
도 15a를 참조하면, 기판(300)의 소정 영역에 불순물 영역(305)을 포함하는 하부 구조물을 형성한 후, 상기 하부 구조물을 덮으면서 기판(300) 상에 제1 층간 절연막(312)을 형성한다. 제1 층간 절연막(312)은 산화물, 질화물 및/또는 산질화물을 사용하여 형성될 수 있다. 또한, 제1 층간 절연막(312)은 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
제1 층간 절연막(312)을 부분적으로 식각하여 상기 하부 구조물의 불순물 영역(305)을 노출시키는 개구(315)를 형성한다. 예를 들면, 개구(315)는 사진 식각 공정을 이용하여 형성될 수 있다.
도 15b를 참조하면, 개구(315)에 의해 노출된 불순물 영역(305)을 시드로 이용하여 개구(315)를 매립하는 하부 도전막을 형성한 다음, 상기 하부 도전막의 상부를 식각하여 개구(315)를 부분적으로 매립하는 하부 도전막 패턴(322)을 형성한다. 상기 하부 도전막은 선택적 에피택시얼 성장(SEG) 공정을 이용하여 형성될 수 있다. 상기 하부 도전막이 불순물 영역(305)으로부터 형성되기 때문에 하부 도전막 패턴(322)은 실리콘을 포함할 수 있다.
도 15c를 참조하면, 하부 도전막 패턴(322)에 불순물들을 주입하여 제1 도전막(328) 및 제2 도전막(326)을 형성한다. 제1 및 제2 도전막(328, 326)은 각기 하부 도전막 패턴(322)의 하부 및 상부가 변화되어 형성될 수 있다. 또한, 제1 및 제2 도전막(328, 326)은 서로 상이한 불순물들을 도핑하여 형성될 수 있다.
제2 도전막(326), 개구(315)의 측벽 및 제1 층간 절연막(312) 상에 상부 도전막(330)을 형성한다. 본 발명의 실시예들에 있어서, 상부 도전막(330)은 불순물이 도핑된 실리콘을 사용하여 개구(315)를 부분적으로 채우도록 형성될 수 있다. 예를 들면, 상부 도전막(330)은 불순물이 도핑된 폴리실리콘, 불순물이 도핑된 아몰퍼스 실리콘, 불순물이 도핑된 단결정 실리콘 등을 사용하여 형성될 수 있다. 본 발명의 다른 실시예들에 따르면, 상부 도전막(330)은 금속 및/또는 금속 질화물을 사용하여 개구(315)를 부분적으로 또는 완전히 채우도록 형성될 수 있다.
도 15d를 참조하면, 상부 도전막(330) 상에 금속막(342) 및 금속 질화막(344)을 포함하는 하부 전극층(340)을 형성한다. 본 발명의 실시예들에 있어서, 상부 도전막(330)이 실리콘을 포함할 경우, 하부 전극층(340)의 금속막(342)을 형성하는 동안 금속막(342)과 상부 도전막(330) 사이에는 오믹층(331)이 형성된다. 본 발명의 다른 실시예들에 따르면, 금속막(342)을 형성하기 전에, 상부 전극막(330)에 대해 실리사이데이션 공정을 수행하여 상부 전극막(330) 상에 오믹층(331)을 형성할 수 있다.
도 15e를 참조하면, 개구(315)의 나머지 부분을 채우도록 하부 전극층(340) 상에 충진막을 형성한다. 상기 충진막, 하부 전극층(340) 및 상부 도전막(330)을 제1 층간 절연막(312)이 노출될 때까지 부분적으로 제거하여, 충진 부재(355), 하부 전극(345) 및 도전성 구조물(325)을 형성한다. 하부 전극(345)은 금속막 패턴(346) 및 금속 질화막 패턴(348)을 포함하며, 오믹층(331)은 오믹층 패턴(333)으로 변화된다. 또한, 도전성 구조물(325)은 제1 도전막(328), 제2 도전막(326) 및 제3 도전막 패턴(335)을 포함한다.
도 15f를 참조하면, 제3 도전막 패턴(335)의 상부 및 오믹층 패턴(333)의 상부로부터 제1 및 제2 절연막 패턴(360, 361)을 포함하는 절연 부재(362)를 형성한 다. 즉, 제3 도전막 패턴(335)의 상부 및 오믹층 패턴(333)의 상부가 각기 제1 절연막 패턴(360) 및 제2 절연막 패턴(361)로 변화됨으로써, 도전성 구조물(325)과 오믹층 패턴(333) 상에 하부 전극(345)의 상부를 감싸는 절연 부재(362)가 형성된다.
도 15g를 참조하면, 하부 전극(345), 충진 부재(355), 절연 부재(362) 및 제1 층간 절연막(312) 상에 상변화 물질층 패턴(370)과 상부 전극(380)을 형성한다. 즉, 하부 전극(345), 충진 부재(355) 및 절연 부재(362)를 포함하는 전극 구조체와 제1 층간 절연막(312) 상에 상변화 물질층 패턴(370)과 상부 전극(380)을 순차적으로 형성한다.
상변화 물질층 패턴(370)과 상부 전극(380)을 덮으면서 제1 층간 절연막(312) 상에 제2 층간 절연막(392)을 형성한 다음, 제2 층간 절연막(392)을 부분적으로 식각하여 상부 전극(380)을 노출시키는 제1 콘택홀(395)을 형성한다. 제2 층간 절연막(392)은 실리콘 산화물을 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 제1 층간 절연막(312) 상에 형성될 수 있다.
도 15h를 참조하면, 상부 전극(380) 상에 제1 콘택홀(395)를 채우면서 제1 콘택(400)을 형성한다. 제1 콘택(400)은 금속, 도전성 금속 질화물 또는 도핑된 폴리실리콘을 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성할 수 있다.
제1 콘택(400) 및 제2 층간 절연막(392) 상에 제1 배선(410)을 형성한다. 제 1 배선(410)은 금속, 도전성 금속 질화물 또는 도핑된 폴리실리콘을 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성할 수 있다.
도 15i를 참조하면, 제2 층간 절연막(392) 상에 제1 콘택(400)을 덮으면서 제3 층간 절연막(422)을 형성한 후, 제3 층간 절연막(422)을 부분적으로 식각하여 기판(300)의 일부를 노출시키는 제2 콘택 홀(425)을 형성한다. 제3 층간 절연막(422)은 실리콘 산화물을 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 제2 층간 절연막 (392) 상에 형성될 수 있다.
도 15j를 참조하면, 노출된 기판(300) 상에 제2 콘택홀(425)을 채우면서 제2 콘택(430)을 형성한다. 제2 콘택(430)은 금속, 도전성 금속 질화물 또는 도핑된 폴리실리콘을 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성할 수 있다.
제2 콘택(430) 및 제3 층간 절연막(422) 상에 제2 배선(440)을 형성한다. 제2 배선(440)은 금속, 도전성 금속 질화물 또는 도핑된 폴리실리콘을 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성할 수 있다. 이에 따라, 기판(300) 상에 상변화 메모리 장치가 완성된다.
본 발명의 실시예들에 따르면, 상부 도전막(330)을 증착하는 두께에 따라 도전성 구조물(325)에 둘러싸이는 하부 전극(345)의 면적을 조절할 수 있다. 특히, 불순물이 도핑된 아몰퍼스 실리콘, 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 단결정 실리콘을 사용하여 도전성 구조물(325)을 형성할 경우, 질화물로 구성된 스페이서가 제공되는 경우에 비해 하부 전극(345)의 면적을 보다 용이하게 조절할 수 있다. 또한, 오믹층 패턴(333)이 하부 전극(345)을 형성하는 동안 형성될 수 있기 때문에, 후속하는 식각 공정에 의해 오믹층 패턴(333)이 손상을 받지 않는다.
도 16a 내지 도 16i는 본 발명의 다른 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 16a 내지 도 16i에 있어서, 도 14에 도시한 바와 실질적으로 동일한 구조를 갖는 상변화 메모리 장치의 제조 방법을 예시적으로 설명하지만, 도 16a 내지 도 16i를 참조하여 설명하는 상변화 메모리 장치의 제조 방법이 이에 한정되는 것은 아니다. 도 16a 내지 도 16i에 있어서, 상기 상변화 메모리 장치는 도 3을 참조하여 설명한 바와 실질적으로 동일하거나 유사한 구조를 갖는 상변화 메모리 유닛을 구비하지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 도 4 내지 도 10에 도시한 상변화 메모리 유닛도 본 발명의 다른 실시예들에 따른 상변화 메모리 장치에 용이하게 적용할 수 있음을 이해할 수 있을 것이다.
도 16a를 참조하면, 소자 분리 공정을 통해 기판(500)에 소자 분리막(502)을 형성함으로써, 기판(500)에 액티브 영역 및 필드 영역을 정의한다. 기판(500)은 반도체 기판을 포함할 수 있으며, 소자 분리막(502)은 STI 공정 또는 열 산화 공정을 이용하여 형성될 수 있다.
도 16b를 참조하면, 기판(500) 상에 게이트 절연막, 게이트 도전막 및 게이 트 마스크층을 순차적으로 형성한 다음, 상기 게이트 마스크층, 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하여 상기 액티브 영역 상에 게이트 구조물(510)을 형성한다. 게이트 구조물(510)은 게이트 절연막 패턴(512), 게이트 전극(514) 및 게이트 마스크(516)를 포함한다.
게이트 구조물(510)를 덮으면서 기판(500) 상에 질화막을 형성한 다음, 상기 질화막을 이방성 식각 공정으로 식각하여 게이트 구조물(510)의 측벽 상에 게이트 스페이서(518)를 형성한다.
게이트 구조물(510)을 이온 주입 마스크로 이용하는 이온 주입 공정을 수행하여 게이트 구조물(510)에 인접한 상기 액티브 영역에 제1 및 제2 불순물 영역(505, 507)을 형성한다. 이에 따라, 게이트 구조물(510)과 제1 및 제2 불순물 영역들(505, 507)을 포함하는 트랜지스터가 기판(500)의 상기 액티브 영역 상에 형성된다. 본 발명의 실시예들에 있어서, 상기 트랜지스터는 상기 상변화 메모리 유닛을 구동하기 위한 스위칭 소자의 기능을 수행할 수 있다.
도 16c를 참조하면, 상기 트랜지스터들을 덮으면서 기판(500) 상에 제1 층간 절연막(522)을 형성한다. 제1 층간 절연막(522)은 산화물, 질화물 및/또는 산질화물을 사용하여 형성될 수 있다. 제1 층간 절연막(522)은 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 형성될 수 있다.
제1 층간 절연막(522)을 부분적으로 식각하여 제1 층간 절연막(522)에 제1 및 제2 콘택 홀(525, 527)을 형성한다. 제1 및 제2 콘택홀(525, 527)은 각기 제1 및 제2 불순물 영역(505, 507)을 노출시킨다. 제1 및 제2 콘택홀(525, 527)은 사진 식각 공정을 통해 형성될 수 있다.
도 16d를 참조하면, 제1 및 제2 콘택 홀(525, 527)을 채우면서 제1 층간 절연막(522) 상에 제1 도전막을 형성한다. 상기 제1 도전막은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 또한, 상기 제1 도전막은 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성될 수 있다.
제1 층간 절연막(522)이 노출될 때까지 상기 제1 도전막을 부분적으로 제거하여 제1 및 제2 콘택 홀(525, 527)을 채우는 제1 및 제2 콘택(532, 534)을 형성한다. 제1 및 제2 콘택(532, 534)은 각기 제1 및 제2 불순물 영역(505, 507) 상에 형성된다. 제1 및 제2 콘택(532, 534)은 화학 기계적 연마 공정 및/또는 에치 백 공정을 이용하여 형성될 수 있다.
제1 및 제2 콘택(532, 534)과 제1 층간 절연막(522) 상에 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 제2 도전막을 형성한다. 상기 제2 도전막은 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성될 수 있다. 상기 제2 도전막을 패터닝하여, 제1 콘택(532) 및 제2 콘택(534) 상에 각기 패드(542) 및 제1 배선(544)을 형성한다. 제1 배선(544)은 비트 라인을 포함할 수 있다.
패드(542)와 제1 배선(544)을 덮으면서 제1 층간 절연막(522) 상에 제2 층간 절연막(552)을 형성한다. 제2 층간 절연막(552)은 산화물, 질화물 및/또는 산질화 물을 사용하여 형성할 수 있다. 이 경우, 제2 층간 절연막(552)은 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 통해 제1 층간 절연막(522) 상에 형성될 수 있다.
도 16e를 참조하면, 제2 층간 절연막(552)을 부분적으로 식각하여 패드(542)를 노출시키는 개구(555)를 형성한다. 예를 들면, 개구(555)는 사진 식각 공정을 이용하여 형성될 수 있다.
노출된 패드(542), 제3 개구(555)의 측벽 및 제2 층간 절연막(552) 상에 하부 도전막(560)을 형성한다. 하부 도전막(560)은 화학 기상 증착 공정, 스퍼터링 공정, 선택적 에피택시얼 성장 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 등을 이용하여 형성될 수 있다. 또한, 하부 도전막(560)은 도핑된 실리콘, 금속 또는 금속 질화물을 사용하여 형성될 수 있다.
도 16f를 참조하면, 하부 도전막(560) 상에 금속막(572) 및 금속 질화막(574)을 포함하는 하부 전극층(570)을 형성한다. 금속막(572) 및 금속 질화막(574)는 각기 스퍼터링 공정, 화학 기상 증착 공정, 전자 빔 증착 공정, 원자층 적층 공정 등을 이용하여 형성될 수 있다. 본 발명의 실시예들에 있어서, 하부 도전막(560)이 도핑된 실리콘을 포함하는 경우, 금속막(572)을 형성하는 동안 금속막(572)과 하부 도전막(560) 사이에는 오믹층(561)이 형성된다. 본 발명의 다른 실시예들에 따르면, 하부 도전막(560) 상에 실리사이데이션 공정을 이용하여 오믹층(561)을 형성한 다음, 오믹층(561) 상에 금속막(572)을 형성할 수 있다. 본 발명 의 또 다른 실시예들에 있어서, 하부 도전막(560)이 금속 및/또는 금속 질화물로 이루어질 경우, 금속막(572)과 하부 전극막(572) 사이에는 별도의 오믹층(561)을 형성할 필요가 없어진다.
도 16g를 참조하면, 개구(555)를 채우면서 하부 전극층(570) 상에 충진막을 형성한다. 상기 충진막은 산화물, 질화물 또는 산질화물을 사용하여 형성될 수 있다. 또한, 상기 충진막은 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정, 고밀도 플라즈마 화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
본 발명의 다른 실시예들에 있어서, 하부 전극층(570)이 개구(555)를 완전히 채우면서 형성될 경우, 하부 전극층(570) 상에 추가적으로 충진막을 형성하지 않을 수 있다.
제2 층간 절연막(552)이 노출될 때까지 상기 충진막, 하부 전극층(570), 오믹층(561) 및 하부 도전막(560)을 제거하여, 개구(555) 내에 예비 전극 구조체를 형성한다. 상기 예비 전극 구조체는 도전성 구조물(565), 오믹층 패턴(563), 하부 전극(575) 및 충진 부재(585)를 구비한다. 이 때, 하부 전극(575)은 금속막 패턴(576) 및 금속 질화막 패턴(578)을 포함한다.
도전성 구조물(565) 및 오믹층 패턴(563)에 대해 질화 공정 또는 산화 공정을 수행하여 도전성 구조물(565) 및 오믹층 패턴(563) 상에 절연 부재(592)를 형성한다. 예를 들면, 플라즈마 질화 공정 또는 열 산화 공정을 이용하여 도전성 구조물(565)과 오믹층 패턴(563)의 상부를 각기 제1 절연막 패턴(590) 및 제2 절연막 패턴(591)으로 변화시킨다. 이에 따라, 제1 및 제2 절연막 패턴(590, 591)을 포함하는 절연 부재(592)는 질화물, 산화물 또는 산질화물로 이루어질 수 있다. 절연 부재(592)가 형성됨에 따라 개구(555) 내에는 도전성 구조물(565), 오믹층 패턴(563), 하부 전극(575), 충진 부재(585) 및 절연 부재(592)를 구비하는 전극 구조체가 완성된다. 본 발명의 실시예들에 있어서, 개구(555)를 채우는 상기 전극 구조체의 상면은 기판(500)으로부터 상기 제2 층간 절연막(552)의 상면과 실질적으로 동일한 높이에 위치할 수 있다.
본 발명의 다른 실시예들에 따르면, 도전성 구조물(565)이 금속 및/또는 금속 질화물로 이루어질 경우, 도전성 구조물(565) 상에 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 등을 이용하여 절연 부재(592)를 형성할 수 있다.
도 16h를 참조하면, 상기 전극 구조체 및 제2 층간 절연막(552) 상에 상변화 물질층 과 상부 전극층을 순차적으로 형성한 후, 상기 상변화 물질층과 상기 상부 전극을 패터닝하여 상변화 물질층 패턴(600)과 상부 전극(610)을 형성한다. 상부 전극(610)은 추가 금속막을 포함할 수 있으며, 상기 추가 금속막 상에 형성된 추가 금속 질화막 및/또는 추가 금속 산화막을 더 포함할 수 있다.
상변화 물질층 패턴(600)과 상부 전극(610)을 덮으면서 제2 층간 절연막(552) 상에 커버하는 제3 층간 절연막(622)을 형성한다. 제3 층간 절연막(622)은 산화물, 질화물 및/또는 산질화물을 사용하여 형성할 수 있다. 여기서, 제3 층간 절연막(622)은 화학 기상 증착 공정, 저압 화학 기상 증착 공정, 플라즈마 증대 화 학 기상 증착 공정, 원자층 적층 공정, 고밀도 플라즈마 화학 기상 증착 공정 등을 통해 제2 층간 절연막(552) 상에 형성될 수 있다.
도 16i를 참조하면, 제3 층간 절연막(622)을 부분적으로 식각하여 상부 전극(610)을 노출시키는 상부 콘택 홀을 형성한다. 상기 상부 콘택 홀을 채우는 상부 콘택(630)을 형성한 후, 상부 콘택(630) 및 제3 층간 절연막(622) 상에 제2 배선(640)을 형성한다. 상부 콘택(630)과 제2 배선(640)은 금속, 도전성 금속 질화물 또는 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 또한, 상부 콘택(630)과 제2 배선(640)은 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정, 펄스 레이저 증착 공정 등을 이용하여 형성될 수 있다. 제2 배선(640)의 형성에 따라 기판(500) 상에 상기 상변화 메모리 장치가 완성된다.
본 발명에 따르면, 오믹층 패턴 및/또는 도전성 구조물이 제1 전극이나 하부 전극의 저면과 측면에 접촉되기 때문에, 상기 도전성 구조물로부터 상기 제1 전극 또는 상기 하부 전극에 보다 효과적으로 전류를 인가할 수 있다. 이에 따라, 상변화 메모리 장치의 리셋 전류를 크게 감소시킬 수 있다. 또한, 상기 오믹층 패턴이 상기 제1 전극 또는 상기 하부 전극을 형성하는 동안 형성되거나, 상기 제1 전극 또는 상기 하부 전극을 형성하는 동안 상기 오믹층 패턴이 노출되지 않기 때문에 상기 오믹층 패턴의 손상을 원천적으로 방지할 수 있다. 더욱이, 상기 도전성 구조물 및/또는 절연 부재에 의해 상기 제1 전극 또는 상기 하부 전극의 폭을 용이하게 조절할 수 있기 때문에, 상기 제1 전극 또는 상기 하부 전극과 상변화 물질층 패턴 사이의 접촉 면적을 원하는 수준으로 조절할 수 있다. 이에 따라, 상기 상변화 메모리 장치의 전기적인 특성을 크게 향상시킬 수 있다.
상기에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (36)

  1. 기판 상에 형성되며, 상기 기판을 노출시키는 개구를 갖는 절연 구조물;
    상기 개구 내에 형성되는 도전성 구조물;
    상기 도전성 구조물에 접촉되는 측벽과 저면을 갖는 제1 전극;
    상기 제1 전극 및 상기 절연 구조물 상에 형성되는 상변화 물질층 패턴; 및
    상기 상변화 물질층 패턴 상에 형성된 제2 전극을 구비하는 상변화 메모리 유닛.
  2. 제1항에 있어서, 상기 도전성 구조물과 상기 제1 전극 사이에 형성된 오믹층 패턴을 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  3. 제2항에 있어서, 상기 오믹층 패턴은 중공형 기둥 구조, 링 구조 또는 컵 구조를 가지는 것을 특징으로 하는 상변화 메모리 유닛.
  4. 제1항에 있어서, 상기 도전성 구조물과 상기 상변화 물질층 패턴 사이에 형성된 절연 부재를 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  5. 제4항에 있어서, 상기 절연 부재는 제1 절연막 패턴 및 제2 절연막 패턴을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  6. 제5항에 있어서, 상기 제1 전극의 하부 측벽은 상기 도전성 구조물에 접촉되며, 상기 제1 전극의 상부 측벽은 상기 제1 절연막 패턴에 접촉되는 것을 특징으로 하는 상변화 메모리 유닛.
  7. 제6항에 있어서, 상기 제1 전극의 상부 폭은 상기 제1 절연막 패턴의 폭에 따라 감소되는 것을 특징으로 하는 상변화 메모리 유닛.
  8. 제1항에 있어서, 상기 도전성 구조물은 다이오드를 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  9. 제8항에 있어서, 상기 도전성 구조물은,
    상기 불순물 영역 상에 형성되는 제1 도전막;
    상기 제1 도전막 상에 형성되는 제2 도전막; 및
    상기 제2 도전막 상에 형성되며, 상기 제1 전극의 저면 및 측벽에 접촉되는 제3 도전막 패턴을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  10. 제9항에 있어서, 상기 제3 도전막 패턴은 불순물이 도핑된 실리콘을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  11. 제10항에 있어서, 상기 제3 도전막 패턴은 불순물이 도핑된 폴리실리콘, 불순물이 도핑된 아몰퍼스 실리콘 또는 불순물이 도핑된 단결정 실리콘을 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  12. 제9항에 있어서, 상기 제3 도전막 패턴은 중공형 기둥 구조, 링 구조 또는 컵 구조를 가지는 것을 특징으로 하는 상변화 메모리 유닛.
  13. 제1항에 있어서, 상기 기판 상에는 불순물 영역이 형성되며, 상기 도전성 구조물은 하부 및 상기 제1 전극에 접촉되는 상부를 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  14. 제13항에 있어서, 상기 도전막 구조물의 상부는 중공형 기둥 구조, 링 구조 또는 컵 구조를 가지는 것을 특징으로 하는 상변화 메모리 유닛.
  15. 제1항에 있어서, 상기 제1 전극은 중공형 기둥 구조, 링 구조 또는 컵 구조를 가지는 것을 특징으로 하는 상변화 메모리 유닛.
  16. 제15항에 있어서, 상기 제1 전극의 중앙부를 채우는 충진 부재를 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛.
  17. 기판에 형성된 불순물 영역을 갖는 하부 구조물;
    상기 기판 상에 형성되며, 상기 불순물 영역을 노출시키는 개구를 갖는 층간 절연막;
    상기 개구 내에 형성되는 도전성 구조물;
    상기 도전성 구조물에 접촉되는 저면 및 하부 측벽을 갖는 하부 전극;
    상기 도전성 구조물 상에 형성되며, 상기 하부 전극의 상부 측벽에 접촉되는 절연 부재;
    상기 하부 전극, 상기 절연 부재 및 상기 층간 절연막 상에 형성되는 상변화 물질층 패턴; 및
    상기 상변화 물질층 패턴 상에 형성되는 상부 전극을 포함하는 상변화 메모리 장치.
  18. 제17항에 있어서, 상기 도전성 구조물과 상기 하부 전극 사이에 형성된 오믹층 패턴을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  19. 제17항에 있어서, 상기 하부 전극은 중공형 기둥 구조, 링 구조 또는 컵 구조를 가지며, 상기 하부 전극의 중앙부를 채우는 충진 부재를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  20. 제17항에 있어서, 상기 도전성 구조물은,
    상기 불순물 영역 상에 형성되는 제1 도전막;
    상기 제1 도전막 상에 형성되는 제2 도전막; 및
    상기 제2 도전막 상에 형성되며, 상기 하부 전극의 저면 및 하부 측벽에 접촉되는 제3 도전막 패턴을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  21. 제17항에 있어서, 상기 도전성 구조물은,
    상기 불순물 영역 상에 형성되는 하부; 및
    상기 하부 전극의 저면 및 하부 측벽에 접촉되는 상부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  22. 기판 상에 개구를 갖는 절연 구조물을 형성하는 단계;
    상기 개구 내에 도전성 구조물을 형성하는 단계;
    상기 도전성 구조물 상에 상기 도전성 구조물에 접촉되는 측벽과 저면을 갖는 제1 전극을 형성하는 단계;
    상기 제1 전극 및 상기 절연 구조물 상에 상변화 물질층 패턴을 형성하는 단계; 및
    상기 상변화 물질층 패턴 상에 제2 전극을 형성하는 단계를 포함하는 상변화 메모리 유닛의 제조 방법.
  23. 제22항에 있어서, 상기 도전성 구조물을 형성하는 단계는,
    상기 기판 상에 상기 개구를 부분적으로 채우는 하부 도전막 패턴을 형성하는 단계;
    상기 하부 도전막 패턴에 불순물들을 주입하여 상기 불순물 영역 상에 제1 도전막 및 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막 상에 제3 도전막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  24. 제23항에 있어서, 상기 제3 도전막 패턴을 형성하는 단계는,
    상기 제2 도전막 상에 상부 도전막을 형성하는 단계; 및
    상기 상부 도전막을 부분적으로 제거하여 상기 제2 도전막 및 상기 개구의 측벽 상에 상기 제3 도전막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  25. 제24항에 있어서, 상기 제3 도전막 패턴 상에 상기 제1 전극의 측벽에 접촉되는 절연 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  26. 제25항에 있어서, 상기 절연 부재는 상기 제3 도전막 패턴의 상부가 변화되어 형성되는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  27. 제22항에 있어서, 상기 도전성 구조물을 형성하는 단계는,
    상기 기판 상에 상기 개구를 채우는 도전막을 형성하는 단계;
    상기 도전막을 부분적으로 제거하여 상기 개구를 부분적으로 채우는 하부 및 상기 제1 전극의 저면과 측벽에 접촉되는 상부를 갖는 상기 도전성 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  28. 제27항에 있어서, 상기 도전성 구조물의 상부 상에 상기 제1 전극의 측벽에 접촉되는 절연 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  29. 제22항에 있어서, 상기 도전성 구조물과 상기 제1 전극 사이에 오믹층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  30. 제29항에 있어서, 상기 오믹층 패턴은 실리사이데이션 공정을 이용하여 형성되거나, 상기 제1 전극과 동시에 형성되는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  31. 제22항에 있어서, 상기 제1 전극은 중공형 기둥 구조 또는 링 구조를 가지며, 상기 제1 전극의 중앙부를 채우는 충진 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 유닛의 제조 방법.
  32. 기판에 불순물 영역을 갖는 하부 구조물을 형성하는 단계;
    상기 하부 구조물을 덮으면서 상기 기판 상에 상기 불순물 영역을 노출시키는 개구를 갖는 층간 절연막을 형성하는 단계;
    상기 개구 내에 도전성 구조물을 형성하는 단계;
    상기 도전성 구조물에 접촉되는 저면 및 하부 측벽을 갖는 하부 전극을 형성하는 단계;
    상기 도전성 구조물 상에 상기 하부 전극의 상부 측벽에 접촉되는 절연 부재를 형성하는 단계;
    상기 하부 전극, 상기 절연 부재 및 상기 층간 절연막 상에 상변화 물질층 패턴을 형성하는 단계; 및
    상기 상변화 물질층 패턴 상에 상부 전극을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
  33. 제32항에 있어서, 상기 도전성 구조물을 형성하는 단계는,
    상기 불순물 영역 상에 상기 개구를 부분적으로 채우는 하부 도전막 패턴을 형성하는 단계;
    상기 하부 도전막 패턴에 불순물들을 주입하여 상기 불순물 영역 상에 제1 도전막 및 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막 상에 제3 도전막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  34. 제32항에 있어서, 상기 도전성 구조물을 형성하는 단계는,
    상기 불순물 영역 상에 상기 개구를 채우는 도전막을 형성하는 단계;
    상기 도전막을 부분적으로 제거하여 상기 개구를 부분적으로 채우는 하부 및 상기 제1 전극의 저면과 측벽에 접촉되는 상부를 갖는 상기 도전성 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  35. 제32항에 있어서, 상기 도전성 구조물과 상기 제1 전극 사이에 오믹층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  36. 제32항에 있어서, 상기 제1 전극은 중공형 기둥 구조 또는 링 구조를 가지며, 상기 제1 전극의 중앙부를 채우는 충진 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
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