KR101124298B1 - 상변화 메모리 소자 제조 방법 - Google Patents

상변화 메모리 소자 제조 방법 Download PDF

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Abstract

하부전극이 형성된 반도체 기판이 제공되는 단계, 전체 구조 상에 제 1 희생층 및 제 2 희생층을 형성하는 단계, 제 2 희생층을 트렌치 식각하는 단계, 제 2 희생층을 식각 마스크로 하여 제 1 희생층을 식각하는 단계, 전체 구조 상에 상변화 물질층을 형성하는 단계 및 상변화 물질층을 식각하여 상변화 물질 패턴을 형성하는 단계를 포함하는 상변화 메모리 소자 제조 방법을 제공한다.
PCRAM, 상변화 물질 패턴

Description

상변화 메모리 소자 제조 방법{Fabrication Method of Phase Change Random Access Memory Device}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자 제조 방법에 관한 것이다.
상변화 메모리(Phase Change Random Access Memory; PCRAM)는 비휘발성 메모리 장치로서 재생 속도, 재기록 횟수 등에서 DRAM급 성능을 제공하는 차세대 메모리이다.
상변화 메모리 소자는 상변화 물질을 결정질 또는 비정질로 제어하여, 셋 또는 리셋 상태를 갖도록 함으로써 데이터를 기록하는데, 특히, 상변화 물질을 리셋 상태로 변화시키고자 할 경우 짧은 시간에 많은 양의 전류가 인가되어야 한다. 이러한 리셋 전류는 상변화 메모리 장치의 구동 성능에 직접적인 영향을 주는 요소로, 리셋 전류량이 적을수록 구동 전력을 낮출 수 있다.
리셋 전류량을 결정하는 요인으로는 상변화 물질층과 하부전극 간의 접촉 면적, 상변화 물질층의 저항, 크기, 두께, 단열 특성 등을 들 수 있다. 그리고, 리셋 전류량을 감소시키기 위한 대표적인 방안으로 하부전극과 상변화 물질층 간의 접촉 면적을 감소시키는 방안을 들 수 있다. 특히, 하부전극 콘택의 구경을 최소화하여 상변화 물질층과의 접촉 면적을 감소시키고 있는데, 소자가 고집적화되고 축소율이 증가함에 따라 하부전극 콘택의 구경을 최소화하는 데에는 한계가 있다.
이러한 한계를 해소하기 위해, 최근에는 컨파인드 셀(confined cell) 구조가 제안되었다.
도 1a 내지 1d는 일반적인 컨파인드 셀 구조의 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 1a에 도시된 것과 같이, 하부구조가 형성된 반도체 기판(10) 상에 제 1 층간 절연막(12)을 형성하고, 하부전극 콘택 형성 예정 영역을 패터닝한다. 그리고, 패터닝된 영역을 도전물질을 포함하는 물질로 매립하여 하부전극(14)을 형성한다.
다음 도 1b를 참조하면, 하부전극(14)이 형성된 전체 구조 상에 상변화 물질층(16)을 형성하고, 상변화 물질 패턴 형성 예정 영역이 차폐되도록 포토레지스트 패턴(18)을 형성한다.
그리고, 포토레지스트 패턴(18)을 마스크로 하여 식각 공정을 수행함으로써, 도 1c와 같이 상변화 물질 패턴(16A)이 형성된다.
상변화 물질 패턴(16A)이 형성되면 전체 구조 상에 제 2 층간 절연막(18)을 형성하고 평탄화한다.
이와 같이, 컨파인드 셀 구조에서는 상변화 물질 패턴(16A)을 미세하게 형성할 수 있어 하부전극(14)과의 접촉 면적을 줄임은 물론, 소자를 고집적화할 수 있 다.
그러나, 도 1b 및 도 1c에 도시한 상변화 물질층(16)의 식각 공정시 상변화 물질층(16)에 가해지는 영향을 배제할 수 없고, 이에 따라 상변화 물질 패턴(16A)의 전기적 성질이 변화될 수 있다. 아울러, 상변화 물질 패턴(16A)의 구경을 최소화하기 위해서는 포토레지스트 패턴(18) 또한 최소화하여야 하나, 노광 및 식각 공정의 한계로 인해 상변화 물질 패턴(16)의 크기를 최소화하는 데에도 한계가 있다.
본 발명은 상변화 물질층의 전기적 특성을 유지하면서도 상변화 물질층의 구경을 최소화할 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 상변화 물질 패턴의 구경을 최소화함으로써 리셋 전류를 감소시킬 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 하부전극이 형성된 반도체 기판이 제공되는 단계; 전체 구조 상에 제 1 희생층 및 제 2 희생층을 형성하는 단계; 상기 제 2 희생층을 트렌치 식각하는 단계; 상기 제 2 희생층을 식각 마스크로 하여 상기 제 1 희생층을 식각하는 단계; 전체 구조 상에 상변화 물질층을 형성하는 단계; 및 상기 상변화 물질층을 식각하여 상변화 물질 패턴을 형성하는 단계;를 포함한다.
본 발명에서는 상변화 물질층 형성 전 트렌치 구조의 패턴을 형성한다. 따라서, 트렌치 저부의 개구영역에서 상변화 물질 패턴과 하부전극과의 접촉 특성을 개선하면서도 상변화 물질 패턴을 미세한 구경으로 형성할 수 있다.
상변화 메모리 소자에서 컨파인드 셀 구조는 소자의 집적화, 축소화에 유리할 뿐 아니라 상변화 물질 패턴의 열적 특성을 만족시키는 이점이 있다. 본 발명 에서는 컨파인드 셀 구조의 상변화 메모리 소자를 제조함에 있어서, 트렌치 구조의 하부 구조를 형성해 두고, 상변화 물질층 증착 및 에치 백 공정을 수행한다. 따라서 상변화 물질층 형성을 위한 과도한 식각 공정을 진행할 필요가 없어 상변화 물질 패턴의 전기적 특성을 보호할 수 있다.
결과적으로, 상변화 메모리 소자를 나노(Nano) 셀 구조로 형성하면서도 신뢰성 있는 동작 특성을 보장할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 구체적으로 설명한다.
도 2 내지 도 7은 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 2에 도시한 것과 같이, 스위칭 소자를 포함하는 하부 구조가 형성된 반도체 기판(101) 상에 제 1 층간 절연막(103)을 형성한다. 그리고, 하부전극 콘택홀 내에 지정된 높이의 하부전극(105)을 형성한 후, 전체 구조 상에 제 1 희생층(107), 제 2 희생층(109) 및 반사 방지막(111)을 순차적으로 형성한다.
아울러, 포토레지스트 패턴(113)을 형성하는데, 포토레지스트 패턴(113)은 인접하는 한 쌍의 하부전극(105)에 대하여 한 쌍의 하부전극(105) 외측 일부 및 제 1 층간 절연막(103)이 차폐되도록 형성하는 것이 바람직하다. 그러나, 포토 레지스트 패턴(113)의 크기는 이에 한정되지 않으며 제조하고자 하는 상변화 물질 패턴의 사이즈를 고려하여 가변될 수 있음은 물론이다.
그리고, 포토레지스트 패턴(113)을 마스크로 하여 1차 식각 공정을 수행한 다. 1차 식각 공정은 트렌치 식각 공정으로 수행할 수 있으며, 이에 따라 도 3과 같이 제 1 희생층(107) 상에 제 2 희생층 패턴(109A)이 일부 남아 있게 된다. 즉, 트렌치 식각 공정은 식각 대상 영역의 중앙부보다 가장자리 영역에서 식각 속도가 빠른 특성을 이용하는 것으로, 포토레지스트 패턴(113)이 형성되지 않은 부분의 반사 방지막(111) 및 제 2 희생층(109)을 트렌치 식각하는 경우, 제 2 희생층(109)의 가장자리 부분에서는 식각 속도가 빨라 제 1 희생층(107)이 노출되고, 제 2 희생층(109)의 중앙 부분에서 식각 속도가 느려, 제 2 희생층 패턴(109A)이 잔존하게 된다.
본 발명의 바람직한 실시예에서, 제 2 희생층(109)은 비정질 탄소를 이용하여 형성할 수 있다. 이 경우, 트렌치 식각 공정은 수소 및 질소를 식각 가스로 사용하고, 500~1000W의 높은 파워 영역에서 진행할 수 있다. 아울러, 트렌치 식각 효율을 증대시키기 위해 압력은 10~50mT의 저압에서 진행한다. 또한, 트렌치 식각 공정 후 잔존하는 제 2 희생층 패턴(109A)의 중앙부 높이는 40~60Å이 되도록 제어하는 것이 바람직하다.
다음, 도 4에 도시한 것과 같이 2차 식각 공정을 수행하여 제 1 희생층(107)의 선택된 영역을 제거한다. 2차 식각 공정시에는 제 2 희생층(109, 109A)과 제 1 희생층(107)과의 식각 선택비를 이용, 제 1 희생층(107)의 식각 속도가 높도록 식각 공정을 수행한다.
본 발명의 바람직한 실시예에서, 제 1 희생층(107)은 질화물을 이용하여 형성할 수 있고, 2차 식각 공정은 CFx 계열, 또는 CHxFy 계열의 가스를 이용하는 것 이 바람직하다.
제 1 희생층(107)과 제 2 희생층(109, 109A)과의 식각 선택비 차이로 인해, 2차 식각 공정 후 제 1 희생층(107) 또한 트렌치 구조를 갖게 된다. 즉, 제 1 희생층(107)의 가장자리 부분에서 식각 속도가 빨라 하부전극(105)이 드러나게 되고, 식각 속도가 느린 제 1 희생층(107)의 중앙 부분에는 제 1 희생층 패턴(107A)이 잔존하게 된다.
트렌치 구조가 형성되면, 도 5와 같이 전체 구조 상에 상변화 물질층(115)을 형성한다.
그리고, 3차 식각 공정을 수행하여 도 6과 같이 상변화 물질 패턴(115A) 간을 절연시킨다. 3차 식각 공정은 에치백(Etch back)으로 수행하며, 결국 한 쌍의 하부전극(105) 사이에 제 1 희생층 패턴(107A)이 잔존하게 된다(도 6참조). 여기에서, 에치백 공정은 불포화 가스, 예를 들어 아르곤 및 CFx 계열의 가스를 이용하여 수행하며, 바람직하게는 CFx 가스와 아르곤 가스를 1:5 내지 1:15의 비율로 혼합하여 공급한다. 아울러, 1~5mT 이하의 저압에서 450~600W의 소스 파워 및 100~150W의 바이어스 파워를 인가하여 수행한다. 또한, 상변화 물질의 고유 성질을 보존하기 위해 에치백 온도는 20~60℃ 이하로 제어하는 것이 바람직하다.
도 6에서 알 수 있듯이, 상변화 물질 패턴(115A)은 하부 구경이 상부 구경보다 넓은 구조를 갖는다. 이에 따라 하부전극(105)과의 접촉 특성을 향상되어 후속 공정 진행 중에 상변화 물질 패턴(115A)이 떨어져 나가거나 들뜨는 현상 등을 개선할 수 있다. 더욱이, 상변화 물질 패턴(115A)이 미세한 크기를 갖기 때문에 하부 전극(105)과 접촉되는 하부구경의 크기가 상부구경보다 다소 크더라도, 리셋 전류 증가 문제는 무시할 수 있는 정도이므로, 전기적 특성에 영향을 미치지 않고도 접촉 특성을 개선할 수 있다는 이점이 있다.
다음, 도 7과 같이 전체 구조 상에 제 2 층간 절연막(117)을 형성하고 평탄화하여 컨파인드 구조의 상변화 물질 패턴(115A)을 완성한다.
이와 같이, 본 발명에서는 상변화 물질층 형성 전 하부 구조를 트렌치 구조로 형성한다. 따라서, 상변화 물질층을 증착한 후 에치백 공정을 수행하여 상변화 물질의 전기적 특성을 보존하면서도 상변화 물질층을 미세하게 형성할 수 있다.
더욱이, 하부의 트렌치 구조는 중앙 부분의 높이가 높게 형성되므로, 후속되어 형성되는 상변화 물질 패턴과 하부전극과의 계면 특성을 개선할 수 있어, 소자의 동작 신뢰성을 확보할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1a 내지 1d는 일반적인 컨파인드 셀 구조의 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도,
도 2 내지 도 7은 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
101 : 반도체 기판 103 : 제 1 층간 절연막
105 : 하부전극 107, 107A : 제 1 희생층
109, 109A : 제 2 희생층 111 : 반사 방지막
113 : 포토레지스트 패턴 115 : 상변화 물질층
115A : 상변화 물질 패턴 117 : 제 2 층간 절연막

Claims (13)

  1. 하부전극이 형성된 반도체 기판이 제공되는 단계;
    전체 구조 상에 제 1 희생층 및 제 2 희생층을 형성하는 단계;
    상기 제 2 희생층을 트렌치 식각하는 단계;
    상기 제 2 희생층을 식각 마스크로 하여 상기 제 1 희생층을 식각하는 단계;
    전체 구조 상에 상변화 물질층을 형성하는 단계; 및
    상기 상변화 물질층을 식각하여 상변화 물질 패턴을 형성하는 단계;
    를 포함하는 상변화 메모리 소자 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 2 희생층을 트렌치 식각하는 단계는, 상기 제 2 희생층 상에 반사 방지막을 형성하는 단계;
    인접하는 한 쌍의 하부전극이 노출되도록 포토레지스트 패턴을 형성하는 단계; 및
    식각 대상층의 가장자리 부분과 중앙 부분의 식각 속도 차이를 이용한 트렌치 식각 공정을 수행하는 단계;
    를 포함하는 상변화 메모리 소자 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 트렌치 식각 공정은 식각 가스로 수소 및 질소를 사용하고, 500~1000W의 파워에서 수행하는 상변화 메모리 소자 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 트렌치 식각 공정은 10~50mT의 압력에서 수행하는 상변화 메모리 소자제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 희생층을 식각하는 단계는 상기 제 2 희생층보다 상기 제 1 희생층의 식각 속도가 높도록 수행하는 상변화 메모리 소자 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 제 1 희생층은 절연막인 상변화 메모리 소자 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 제 1 희생층은, CFx 계열, 또는 CHxFy 계열의 가스를 이용하여 식각하 는 상변화 메모리 소자 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 상변화 물질층은 에치백 공정으로 식각하는 상변화 메모리 소자 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 에치백 공정은 불포화 가스를 이용하여 수행하는 상변화 메모리 소자 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 에치백 공정은 CFx 가스와 아르곤 가스를 1:5 내지 1:15의 비율로 공급하여 수행하는 상변화 메모리 소자 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 에치백 공정은 1~5mT의 압력에서 450~600W의 소스 파워 및 100~150W의 바이어스 파워를 인가하여 수행하는 상변화 메모리 소자 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 에치백 공정은 20~60℃의 온도에서 수행하는 상변화 메모리 소자 제조 방법.
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