JP4817410B2 - 相変化メモリ素子およびその製造方法 - Google Patents
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Description
デジタル情報の記憶が可能となる。そして、カルコゲナイド半導体を介して流れる電流量(あるいは電圧降下)の差を検出することによって、記憶情報が"1"であるか、"0"であるかを判定することが可能となる。
また、本発明の相変化メモリ素子の製造方法の他の態様では、前記第2の工程において、メモリセル領域に形成され、前記ヒータ電極の上面の少なくとも一部ならびに前記層間絶縁膜の一部を露出させる開口パターンは、隣接する2つの前記ヒータ電極にまたがっている。
隣接する2つのヒータ電極にまたがって開口パターンを形成することによって、必然的に細長の開口パターンが形成されることになり、単円パターン(1つのヒータの上面を露出させるだけの小面積のパターン)を形成する場合に比べて、その開口パターンの形成(引き出し電極層および絶縁膜を連続的に加工する工程)が容易化される。つまり、単円パターンの場合、仮に、開口パターンとヒータ電極との間に大きな位置ずれが生じたとき、ヒータ電極の上面がまったく露出しない状況(コンタクト不良)が生じる確率が高くなる。これに対して、細長い開口パターンの場合、仮に、開口パターンとヒータ電極との間において、(開口パターンの長手方向に)大きな位置ずれが発生したとしても、開口部が横方向に延在することから、ヒータ電極の上面がまったく露出しないという状況(コンタクト不良)が生じるおそれが低くなる。このように、開口パターン形成時における(マスクの)位置合わせのマージン(位置合わせ余裕)が大きくなることから、結果的に、開口パターンの形成が容易化される。
また、本発明の相変化メモリ素子の製造方法では、共通のマスクを用いて、引き出し電極層と絶縁膜とを連続的にパターニングし、絶縁膜の加工断面を斜面状とすることによって、ヒータ電極と引き出し電極の端部との適正な位置決めをセルフアライン(自己整合)で行うことができる。したがって、メモリセルの構成要素の正確な位置決めが可能となり、微小な相変化メモリ素子の製造が容易化される。
(第1の実施形態)
(第2の実施形態)
Xデコーダ120,121は、ワード線W1〜W4を駆動する。Yデコーダ122,123は、ビット線B1〜B3を駆動する。
ここで、注目すべき点は、上記の開口領域(開口パターン)は、隣接する2つのヒータ電極(H1,H2)にまたがって形成されている点である。隣接する2つのヒータ電極にまたがって開口パターンを形成することによって、必然的に細長の開口パターンが形成されることになり、単円パターン(1つのヒータの上面を露出させるだけの小面積のパターン)を形成する場合に比べて、その開口パターンの形成(引き出し電極層および絶縁膜を連続的に加工する工程)が容易化される。
つまり、単円パターンの場合、仮に、開口パターンとヒータ電極との間に大きな位置ずれが生じたとき、ヒータ電極の上面がまったく露出しない状況(コンタクト不良)が生じる確率が高くなる。これに対して、細長い開口パターンの場合、仮に、開口パターンとヒータ電極との間において、(開口パターンの長手方向に)大きな位置ずれが発生したとしても、開口部が横方向に延在することから、ヒータ電極の上面がまったく露出しないという状況(コンタクト不良)が生じるおそれが低くなる。このように、開口パターン形成時における(マスクの)位置合わせのマージン(位置合わせ余裕)を大きくとることができ、結果的に、開口パターンの形成が容易化される。
先に説明したように、開口領域(開口パターン)Qが、隣接する2つのヒータ電極(240,242:図3のH1,H2に相当する)にまたがって形成されることによって、必然的に細長の開口パターンとなり、単円パターン(1つのヒータの上面を露出させるだけの小面積のパターン)を形成する場合に比べて、その開口パターンの形成(引き出し電極層および絶縁膜を連続的に加工する工程)が容易化される。
つまり、単円パターンの場合、仮に、開口パターンとヒータ電極との間に大きな位置ずれが生じたとき、ヒータ電極の上面がまったく露出しない状況(コンタクト不良)が生じる確率が高くなる。これに対して、細長い開口パターンの場合、仮に、開口パターンとヒータ電極との間において、(開口パターンの長手方向に)大きな位置ずれが発生したとしても、開口部が横方向に延在することから、ヒータ電極の上面がまったく露出しないという状況(コンタクト不良)が生じるおそれが低くなる。このように、開口パターン形成時における(マスクの)位置合わせのマージン(位置合わせ余裕)を大きくとることができ、結果的に、開口パターンの形成が容易化される。
また、本発明の相変化メモリ素子の製造方法では、隣接する2つのヒータ電極にまたがって開口パターンを形成することによって、開口パターン形成時における(マスクの)位置合わせのマージン(位置合わせ余裕)を大きくとることができ、結果的に、開口パターンの形成を容易化することができる。
100 メモリセル領域
101 周辺回路領域
102 p型半導体基板(pウエル領域を含む)
103,104 n型拡散層
105 ドープトポリシリコン等からなるゲート電極(ワード線Wを兼ねる)
106 層間絶縁膜
107,108 埋め込み電極
109 1層目メタル層(グランド線を兼ねる)
111 ヒータ電極
112 酸化膜(絶縁膜)
113a,113b 2層目メタル層としての引き出し電極層を構成する、タングステン(W)からなる電極層(2層目メタル配線層)
114a,114b 2層目メタル層としての引き出し電極層を構成する、チタン(Ti)からなる密着層
115 相変化層(GST等のカルコゲナイド半導体層)
117 層間絶縁膜
116 埋め込み電極
118 3層目メタル層
120,121 Xデコーダ
122,123 Yデコーダ
124 制御回路
125 パルス生成回路
A10a,A10b センス回路を構成するオペアンプ
R10a,R10b 電流/電圧変換抵抗
P パルス印加用の端子
X 相変化領域
Y 相変化層とヒータ電極との接触面
W(W1〜W4) ワード線
B(B1〜B3) ビット線
G(G1〜G3) グランド線
M 相変化メモリ素子選択用のMOSトランジスタ
R 相変化メモリ素子を示す等価抵抗
Vref 基準電圧源
DP ワード線Wを構成する導体層
H1,H2 ヒータ電極の上面の位置
Q 絶縁膜に設けられた、ヒータ電極の上面の一部を露出させるための開口部
GST GeSbTe(カルコゲナイド半導体)
F フィールド(素子形成領域)
AL1 1層目メタル層
AL2 2層目メタル層
AL3 3層目メタル層
CN1 半導体基板と1層目メタル層とを接続するためのコンタクトホール
CN2 1層目メタル層と2層目メタル層を接続するためのコンタクトホール
CN3 2層目メタル層と3層目メタル層とを接続するためのコンタクトホール
Claims (11)
- ヒータ電極と、
前記ヒータ電極を覆う層間絶縁膜と、
前記層間絶縁膜に選択的に設けられ、前記ヒータ電極の上面の一部を露出させ、残部は前記層間絶縁膜で覆われた体とする孔部と、
前記層間絶縁膜上に前記孔部から離れて形成された引き出し電極層と、
前記ヒータ電極の前記上面の一部と前記孔部を介して接する相変化層であって、前記ヒータ電極の前記上面の残部とは前記層間絶縁膜により隔離された状態で、前記引き出し電極層の上面の一部上に延在形成されて当該一部と接する相変化層と、
を備えることを特徴とする相変化メモリ素子。 - 前記層間絶縁膜は、第1の絶縁膜とその上に形成された第2の絶縁膜とを有し、
前記第1の絶縁膜の上面と前記ヒータ電極の上面とは実質的同一の面を成し、前記孔部は前記第2の絶縁膜に設けられ、前記引き出し電極層は前記第2の絶縁膜上に設けられ、さらに、前記孔部は、前記ヒータ電極の前記上面の一部とともに前記第1の絶縁膜の前記上面の一部も露出させており、
前記相変化層は、前記ヒータ電極の上面および前記第1の絶縁膜の上面それぞれの一部と接していることを特徴とする請求項1記載の相変化メモリ素子。 - 前記孔部は、前記ヒータ電極側の方が前記引き出し電極層側よりも小さい寸法となるように形成されていることを特徴とする請求項1又は2に記載の相変化メモリ素子。
- 前記引き出し電極層の外周端部は、前記孔部の前記引き出し電極層側の端部の一部に整合され、
前記相変化層は、さらに、前記引き出し電極層の前記外周端部に接して形成されていることを特徴とする請求項1乃至3のいずれかに記載の相変化メモリ素子。 - 前記相変化層および前記引き出し電極層を覆う第2の層間絶縁膜と、
前記第2の層間絶縁膜に選択的に設けられ、前記引き出し電極層の前記上面の一部とは別の部分を露出させるコンタクトホールと、
前記コンタクトホールを介して前記引き出し電極層の前記上面の別の部分に接するコンタクト電極と、
をさらに備えることを特徴とする請求項1乃至4のいずれかに記載の相変化メモリ素子。 - ヒータ電極と、
前記ヒータ電極を覆う第1の層間絶縁膜と、
前記第1の層間絶縁膜に選択的に設けられ、前記ヒータ電極の上面の一部を露出させ、残部は前記第1の層間絶縁膜で覆われた体とする第1の孔部と、
前記第1の層間絶縁膜上に前記第1の孔部から離れて形成された引き出し電極層と、
前記ヒータ電極の前記上面の一部と前記孔部を介して接する相変化層であって、前記ヒータ電極の前記上面の残部とは前記第1の層間絶縁膜により隔離された状態で、前記引き出し電極層の上面の第1の部分上に延在形成されて当該一部と接する相変化層と、
前記引き出し電極層と前記相変化層とを覆う第2の層間絶縁膜と、
前記第2の層間絶縁膜に選択的に設けられ、前記引き出し電極層の前記上面の前記第1の部分とは異なる第2の部分を露出させ、前記引き出し電極層の前記上面の前記第1の部分と前記第2の部分との間の第3の部分は前記第2の層間絶縁膜で覆われた体とする第2の孔部と、
前記第2の孔部を介して前記引き出し電極層の前記上面の前記第2の部分に接するコンタクト電極と、
を備えることを特徴とする相変化メモリ素子。 - 前記第1の孔部の側面は傾斜を持って形成されていることを特徴とする請求項6記載の相変化メモリ素子。
- 前記第2の層間絶縁膜上に形成され、前記コンタクト電極と接する上部電極をさらに備えることを特徴とする請求項6又は7に記載の相変化メモリ素子。
- 前記ヒータ電極および前記第1の層間絶縁膜は半導体基板上に形成され、
前記ヒータ電極と前記半導体基板との間に形成され、前記ヒータ電極と接する下部電極をさらに備えることを特徴とする請求項6乃至8のいずれかに記載の相変化メモリ素子。 - ヒータ電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に導電層を形成する工程と、
前記導電層を選択的に除去して引き出し電極層を形成すると共に、前記層間絶縁膜に前記ヒータ電極の上面の一部を露出する孔部を選択的に形成する工程と、
前記孔部を介して前記ヒータ電極の前記上面の一部と接し、前記引き出し電極層の上面の一部上で終端する相変化層を形成する工程と、
を含むことを特徴とする相変化メモリ素子の製造方法。 - 前記層間絶縁膜に前記孔部を形成する工程では、
前記孔部が、前記ヒータ電極側の方が前記引き出し電極層側よりも小さい寸法となるように形成することを特徴とする請求項10記載の相変化メモリ素子の製造方法。
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