KR20200025947A - 반도체 제조 장치 - Google Patents

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Abstract

본 발명의 기술적 사상은 공정 챔버, 상기 공정 챔버의 내부 공간을 제1 공간 및 제2 공간으로 구획하고, 상기 제1 공간과 상기 제2 공간을 열적으로 분리하도록(thermally isolating) 구성된 절연 플레이트, 상기 제1 공간으로 공정 가스를 공급하도록 구성된 가스 공급부, 상기 제1 공간을 가열하도록 구성된 라디에이터, 및 상기 제2 공간 내에 마련되고, 기판을 지지하도록 구성된 스테이지를 포함하는 반도체 제조 장치를 제공한다.

Description

반도체 제조 장치 {SEMICONDUCTOR MANUFACTURING APPARATUS}
본 발명의 기술적 사상은 반도체 제조 장치에 관한 것이다.
그래핀은 탄소 원자 한 층으로 만들어진 벌집 구조의 2차원 박막을 말한다. 탄소 원자는 sp2 혼성 궤도에 의해 화학 결합시 이차원 구조를 가지는 탄소 육각망면을 형성한다. 이 평면 구조를 가지는 탄소 원자의 집합체가 그래핀인데, 그 두께가 단지 탄소 원자 한 개에 불과한 약 0.34 nm이다. 이러한 그래핀은 구조적, 화학적으로 매우 안정적이며, 우수한 전도체로서 실리콘보다 약 100배 정도 빠른 전하 이동도를 가지고, 구리보다 약 100배 정도 많은 전류를 흐르게 할 수 있다. 또한, 그래핀은 투명도가 우수한데, 종래에 투명 전극으로 사용되던 ITO(indium tin oxide)보다 높은 투명도를 가질 수 있다. 위와 같은 그래핀의 특성들을 이용하여 전자 소자에 그래핀을 적용하고자 하는 다양한 연구들이 진행되고 있다.
최근에는 화학기상증착(Chemical Vapor Deposition: CVD)을 이용하여 기판 상에 그래핀을 직성장(direct growth)시켜, 그래핀막을 포함하는 반도체 소자를 제조하기 위한 연구가 활발히 진행되고 있다. 그래핀 직성장 방법은 그래핀의 전사(transfer) 과정이 생략될 수 있는 점에서 유리하지만, 양질의 그래핀을 얻기 위한 고온의 성장 온도에서 기판 및/또는 기판 상의 물질막이 열화되는 문제가 있었다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 높은 결정성을 갖는 그래핀 및 그래핀을 포함하는 반도체 소자를 제조하기 위한 반도체 제조 장치를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 공정 챔버, 상기 공정 챔버의 내부 공간을 제1 공간 및 제2 공간으로 구획하고, 상기 제1 공간과 상기 제2 공간을 열적으로 분리하도록(thermally isolating) 구성된 절연 플레이트, 상기 제1 공간으로 공정 가스를 공급하도록 구성된 가스 공급부, 상기 제1 공간을 가열하도록 구성된 라디에이터, 및 상기 제2 공간 내에 마련되고, 기판을 지지하도록 구성된 스테이지를 포함하는 반도체 제조 장치를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 공정 챔버, 상기 공정 챔버의 내부 공간을 플라즈마가 생성되는 제1 공간 및 플라즈마가 확산되는 제2 공간으로 구획하는 절연 플레이트, 상기 제1 공간에 공정 가스를 공급하는 가스 공급부, 상기 제1 공간의 상기 공정 가스를 플라즈마화하도록 구성된 플라즈마 발생기, 상기 제1 공간을 제1 온도로 가열하도록 구성된 라디에이터, 및 상기 제2 공간 내에서 기판을 지지하고, 상기 기판을 상기 제1 온도보다 낮은 제2 온도로 가열하도록 구성된 스테이지를 포함하는 반도체 제조 장치를 제공한다.
나아가, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 플라즈마가 생성되는 제1 공간 및 기판이 처리되는 제2 공간을 포함하는 공정 챔버, 상기 제1 공간과 상기 제2 공간을 열적으로 분리하도록 구성되고, 상기 제1 공간 내의 플라즈마를 상기 제2 공간으로 투과시키도록 구성된 제1 투과홀을 포함하는 절연 플레이트, 상기 제1 공간으로 탄소 함유 가스를 포함하는 공정 가스를 공급하도록 구성된 가스 공급부, 상기 제1 공간 내의 상기 공정 가스를 플라즈마화하도록 구성된 플라즈마 발생기, 상기 제1 공간에서 상기 공정 가스가 플라즈마화되는 동안 상기 제1 공간을 제1 온도로 가열하도록 구성된 라디에이터, 및 상기 제2 공간 내에서 상기 기판을 지지하고, 상기 기판을 상기 제1 온도보다 낮은 제2 온도로 가열하도록 구성된 스테이지를 포함하는 반도체 제조 장치를 제공한다.
본 발명의 예시적인 실시예들에 의하면, 고온 조건 하에서 높은 활성 에너지를 갖는 탄소 라디칼을 이용하여 기판 상에 그래핀을 성장시킬 수 있으므로, 낮은 성장 온도에서도 높은 결정성을 갖는 그래핀을 제조할 수 있다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 제조 장치의 단면도이다.
도 2는 도 1에 도시된 절연 플레이트 및 리플렉터를 보여주는 사시도이다.
도 3은 도 1에 도시된 반도체 제조 장치에 포함된 라디에이터 및 가스 인젝터를 보여주는 평면도이다.
도 4는 도 1에 도시된 라디에이터 및 가스 인젝터를 보여주는 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 절연 플레이트를 보여주는 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 제조 장치를 보여주는 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 제조 장치를 이용한 그래핀의 제조 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 예시적인 실시예들에 따른 메모리 소자를 보여주는 사시도이다.
도 9는 도 8의 X-X'선에 따른 메모리 소자의 단면도이다.
도 10a 내지 도 10i는 도 8 및 도 9에 도시된 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 11a 및 도 11b는 각각 본 발명의 예시적인 실시예들에 따른 반도체 소자의 주요 구성을 보여주는 단면도이다.
도 12는 본 발명의 예시적인 실시예들에 따른 반도체 소자의 주요 구성을 보여주는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 제조 장치(100)의 단면도이다.
도 1을 참조하면, 반도체 제조 장치(100)는 공정 챔버(110), 스테이지(120), 절연 플레이트(130), 리플렉터(reflector, 140), 가스 공급부(gas supplier, 150), 라디에이터(radiator, 160), 가스 인젝터(170), 및 플라즈마 발생기(180)를 포함할 수 있다.
반도체 제조 장치(100)는 플라즈마를 이용하여 공정 챔버(110) 내의 기판(101)을 처리하는 플라즈마 처리 장치일 수 있다. 예를 들어, 반도체 제조 장치(100)는 기판(101) 상에 물질막을 증착하는 플라즈마 증착 장치일 수 있고, 공정 챔버(110)는 플라즈마 증착 공정을 수행하는 플라즈마 증착 챔버일 수 있다. 예를 들어, 반도체 제조 장치(100)는 플라즈마를 이용하여 기판(101) 상에 그래핀막을 성장시키도록 구성될 수 있고, 또한 플라즈마를 이용하여 기판(101) 상에 그래핀막을 증착시켜 반도체 소자를 제조하도록 구성될 수 있다. 다만, 본 발명의 반도체 제조 장치(100)의 용도가 이에 한정되는 것은 아니다. 예를 들어, 반도체 제조 장치(100)는 식각 공정, 세정 공정 등을 수행할 수도 있다.
여기서, 상기 기판(101)은 웨이퍼, 예를 들어 실리콘 기판일 수 있다. 예컨대, 반도체 제조 장치(100)는 실리콘 기판 상에 물질막을 증착시키도록 구성될 수 있다. 예시적인 실시예들에서, 반도체 제조 장치(100)는 플라즈마를 이용하여 실리콘 기판 상에 그래핀막을 직성장(direct growth)시키도록 구성될 수 있다.
공정 챔버(110)는 내부 공간을 제공할 수 있다. 공정 챔버(110)의 내부 공간은 절연 플레이트(130) 및/또는 리플렉터(140)에 의해 제1 공간(111) 및 제2 공간(112)으로 구획될 수 있다. 상기 제1 공간(111)은 절연 플레이트(130) 및/또는 리플렉터(140)의 상방에 마련된 공간으로서, 플라즈마가 발생하는 공간일 수 있다. 상기 제2 공간(112)은 절연 플레이트(130) 및/또는 리플렉터(140)의 하방에 마련된 공간으로서, 제1 공간(111)에서 생성된 플라즈마가 확산되고 기판(101)이 처리되는 공간일 수 있다.
공정 챔버(110)의 하부에는 배기관(119)이 마련되고, 배기관(119)은 진공 펌프(118)에 연결될 수 있다. 진공 펌프(118)는 공정 챔버(110)의 내부 공간에 플라즈마 발생 및/또는 플라즈마 처리에 적합한 압력 분위기가 형성되도록, 공정 챔버(110)의 내부 공간의 압력을 조절할 수 있다. 공정 챔버(110)의 측벽에는 기판(101)의 반입과 반출되는 개구(116)를 개폐하도록 구성된 게이트 밸브(117)가 제공될 수 있다.
스테이지(120)는 공정 챔버(110) 내의 제2 공간(112)에 배치될 수 있다. 스테이지(120)의 상면 상에는 기판(101)이 안치될 수 있다. 스테이지(120)는 플라즈마 처리 공정이 진행되는 동안 기판(101)을 지지할 수 있다. 또한, 스테이지(120)는 플라즈마 처리 공정 동안 전극으로 기능을 할 수 있다. 예를 들어, 플라즈마 처리 공정 동안 스테이지(120)에 바이어스 전원이 인가될 때, 스테이지(120)는 전극으로 기능할 수 있다.
예시적인 실시예들에서, 스테이지(120)는 알루미늄 질화물(AlN), 알루미늄(Al), 실리콘 카바이드(SiC), 스테인리스 스틸 또는 이들의 조합으로 이루어질 수 있다.
스테이지(120)는 스테이지 히터(121)를 포함할 수 있다. 스테이지(120)는 스테이지 히터(121)를 구동하여, 스테이지(120)에 지지된 기판(101)을 가열할 수 있고, 또한 제2 공간(112)을 가열할 수 있다. 예를 들어, 스테이지 히터(121)는 플라즈마 처리 공정 동안 기판(101)을 처리하기에 적합한 온도로 기판(101)을 가열하도록 구성될 수 있다.
스테이지 히터(121)는 가열 전극(1211)을 포함할 수 있다. 가열 전극(1211)은 스테이지(120)에 내장될 수 있다. 예를 들어, 가열 전극(1211)은 스테이지(120)의 중심축을 기준으로 동심원형 혹은 나선형의 패턴을 가질 수 있다. 상기 가열 전극(1211)은 전도체, 예를 들어 텅스텐(W), 구리(Cu), 니켈(Ni), 몰리브덴(Mo), 타이타늄(Ti), 니켈-크롬 합금(Ni-Cr alloy), 니켈-알루미늄 합금(Ni-Al alloy) 등과 같은 금속, 또는 텅스텐 카바이드(WC), 몰리브덴 카바이드(MoC), 티타늄 질화물 (TiN) 등과 같은 전도성 세라믹으로 구성될 수 있다.
스테이지 히터(121)는 히터 전원 공급부(1213)에 전기적으로 연결될 수 있다. 히터 전원 공급부(1213)는 가열 전극(1211)에 전원, 예를 들어 교류 전압을 인가하여 가열 전극(1211)을 발열시킬 수 있다. 발열된 가열 전극(1211)에 의해, 스테이지(120) 및 스테이지(120)에 지지된 기판(101)의 온도가 조절될 수 있다.
도 2는 도 1에 도시된 절연 플레이트(130) 및 리플렉터(140)를 보여주는 사시도이다.
도 1 및 도 2를 참조하면, 절연 플레이트(130)는 공정 챔버(110) 내에 제공되며, 공정 챔버(110)의 내부 공간을 제1 공간(111) 및 제2 공간(112)으로 구획할 수 있다. 예를 들어, 절연 플레이트(130)는 공정 챔버(110)의 내부 공간을 수평으로 가로지르도록 공정 챔버(110) 내에 설치될 수 있다. 절연 플레이트(130)는 플레이트 형상의 부재로서, 제1 공간(111)에서 생성된 플라즈마를 제2 공간(112)으로 통과시키도록 구성된 제1 투과홀(131)을 포함할 수 있다.
절연 플레이트(130)는 제1 공간(111)과 제2 공간(112)을 열적으로 분리(thermally isolating)하도록 구성될 수 있다. 절연 플레이트(130)에 의해 제1 공간(111)과 제2 공간(112)이 열적으로 분리될 수 있으므로, 플라즈마가 생성되는 제1 공간(111)이 상대적으로 높은 온도를 가지더라도, 제2 공간(112)의 온도는 제1 공간(111)의 온도보다 낮은 온도를 유지할 수 있다.
예를 들어, 절연 플레이트(130)는 열전도율인 낮은 물질을 포함할 수 있다. 예를 들어, 절연 플레이트(130)는 세라믹, 쿼츠(quartz) 등을 포함할 수 있다.
리플렉터(140)는 절연 플레이트(130) 상에 마련될 수 있다. 리플렉터(140)는 절연 플레이트(130)의 상면을 덮을 수 있다. 예를 들어, 리플렉터(140)는 절연 플레이트(130)와 유사하게 공정 챔버(110)의 내부 공간을 수평으로 가로지르도록 공정 챔버(110) 내에 설치될 수 있다. 리플렉터(140)는 플레이트 형상의 부재로서, 제1 공간(111)에 생성된 플라즈마를 제2 공간(112)으로 통과시키도록 구성된 제2 투과홀(141)을 포함할 수 있다. 리플렉터(140)의 제2 투과홀(141)은 절연 플레이트(130)의 제1 투과홀(131)과 연통할 수 있다.
리플렉터(140)는 절연 플레이트(130)와 함께 제1 공간(111)과 제2 공간(112)을 열적으로 분리하는 역할을 수행할 수 있다. 리플렉터(140)는 상기 제1 공간(111)과 상기 제2 공간(112) 사이에 복사열(radiant heat) 전달을 차단할 수 있다. 예를 들어, 리플렉터(140)는 제1 공간(111)으로부터 제2 공간(112)으로 진행하는 적외선을 반사함으로써, 제1 공간(111)과 제2 공간(112) 사이에서 복사 열전달을 억제할 수 있다. 제1 공간(111)이 제2 공간(112)보다 높은 온도를 가지는 경우에도, 리플렉터(140)에 의해 제1 공간(111)과 제2 공간(112) 사이에 복사열 전달이 차단되므로, 제2 공간(112)의 온도는 제1 공간(111)의 온도보다 낮은 온도를 유지할 수 있다.
다시 도 1을 참조하면, 가스 공급부(150)는 공정 챔버(110)의 제1 공간(111)으로 공정 가스를 공급할 수 있다. 예를 들어, 가스 공급부(150)는 소스 가스, 퍼지 가스 등을 제1 공간(111)으로 공급할 수 있다. 도시된 것과 같이, 가스 공급부(150)는 공정 챔버(110)의 측벽에 마련된 가스 인젝터(170)에 연결되며, 가스 인젝터(170)를 통해 제1 공간(111)으로 공정 가스를 공급할 수 있다. 또는, 다른 예시적인 실시예들에서, 가스 공급부(150)는 공정 챔버(110)의 상부벽을 통해 제1 공간(111)으로 공정 가스를 공급할 수도 있다.
예를 들어, 가스 공급부(150)는 플라즈마 생성을 위한 불활성 가스(inert gas)를 공급하는 불활성 가스 공급원를 포함할 수 있다. 예를 들어, 상기 불활성 가스 공급원은 Ar, He, Ne, Kr, Xe 등을 제1 공간(111)으로 공급하도록 구성될 수 있다. 가스 공급부(150)에 의해 공급된 불활성 가스는 플라즈마 발생기(180)에 의해 제1 공간(111)에서 플라즈마화될 수 있다.
또한, 가스 공급부(150)는 소스 가스, 예를 들어 증착용 소스 가스 또는 식각용 소스 가스를 공급하는 소스 가스 공급원을 포함할 수 있다.
라디에이터(160)는 공정 챔버(110)의 제1 공간(111)을 가열할 수 있다. 예를 들어, 라디에이터(160)는 공정 챔버(110)의 측벽에 설치될 수 있다. 라디에이터(160)는 높은 활성 에너지를 가지는 라디칼을 생성하기에 적합한 온도 분위기를 제공할 수 있다. 예를 들어, 라디에이터(160)는 제1 공간(111)이 고온을 가지도록 제1 공간(111)을 가열함으로써, 제1 공간(111) 내의 공정 가스로부터 생성된 라디칼이 보다 높은 활성 에너지를 가지도록 할 수 있다.
가스 인젝터(170)는 가스 공급부(150)에 연결되며, 가스 공급부(150)를 통해 공급된 공정 가스를 제1 공간(111)으로 분사할 수 있다. 예를 들어, 가스 인젝터(170)는 공정 챔버(110)의 측벽에 설치되고, 제1 공간(111)의 내측 방향으로 공정 가스를 분사하도록 구성될 수 있다.
플라즈마 발생기(180)는 제1 공간(111)에 플라즈마를 생성할 수 있다. 플라즈마 발생기(180)는 제1 공간(111) 내에 전계를 형성, 제1 공간(111) 내의 공정 가스에 파워로부터 플라즈마를 생성할 수 있다. 플라즈마 발생기(180)는, 예를 들어, 다이렉트 플라즈마(direct plasma) 방법을 통해 제1 공간(111)에 플라즈마를 생성할 수 있다. 다이렉트 플라즈마 방법은 기판 처리 공간인 공정 챔버(110) 내에서 플라즈마를 직접 생성하는 방법을 의미할 수 있다.
예시적인 실시예들에서, 플라즈마 발생기(180)는 유도 결합 플라즈마 방식(inductively coupled plasma type), 용량 결합 플라즈마 방식(capacitively coupled plasma type), 또는 마이크로파 플라즈마 방식(microwave plasma type)으로 제1 공간(111)의 공정 가스를 플라즈마화할 수 있다.
플라즈마 발생기(180)가 유도 결합 플라즈마를 생성하도록 구성된 경우를 예로 들어 설명하면, 플라즈마 발생기(180)는 고주파 파워 소스(181), 임피던스 정합기(182), 및 고주파 안테나(183)를 포함할 수 있다. 구체적으로, 공정 챔버(110)의 천장에는 리플렉터(140)로부터 이격된 유전체창(184)이 제공될 수 있다. 유전체창(184) 위에 나선 혹은 동심원과 같은 코일 형상의 고주파 안테나(183)를 수용하는 안테나실(185)이 공정 챔버(110)와 일체로 설치될 수 있다. 고주파 안테나(183)는 임피던스 정합기(182)를 거쳐 고주파 파워 소스(181)와 전기적으로 연결될 수 있다. 고주파 파워 소스(181)는 플라즈마 발생에 적합한 고주파 파워를 출력할 수 있다. 임피던스 정합기(182)는 고주파 파워 소스(181)의 임피던스와 부하, 예를 들어 고주파 안테나(183)의 임피던스의 정합을 위해 제공될 수 있다.
가스 공급부(150)로부터 공급된 공정 가스가 가스 인젝터(170)를 통해 제1 공간(111)으로 분사됨에 따라, 제1 공간(111)에는 공정 가스, 예를 들어 증착용 소스 가스 및 플라즈마 생성용 소스 가스가 균일하게 확산될 수 있다. 고주파 안테나(183)에 흐르는 전류에 의해서 자기장이 고주파 안테나(183) 주위에서 발생하고 자력선이 유전체창(184)을 관통하여 제1 공간(111)을 통과할 수 있다. 자기장의 시간적 변화에 의해 유도 전기장이 발생하고, 유도 전기장에 의해 가속된 전자가 증착용 소스 가스의 분자나 원자와 충돌하여 플라즈마가 발생할 수 있다. 제1 공간(111)에서 발생된 플라즈마는 리플렉터(140)의 제2 투과홀(141) 및 절연 플레이트(130)의 제1 투과홀(131)을 통해 제2 공간(112)으로 확산될 수 있다. 제2 공간(112)으로 공급된 플라즈마는 기판(101) 또는 기판(101) 상의 물질막과 반응하여 기판(101) 상에 원하는 물질막을 성장시킬 수 있다.
도 3은 도 1에 도시된 반도체 제조 장치(100)에 포함된 라디에이터(160) 및 가스 인젝터(170)를 보여주는 평면도이다. 도 4는 도 1에 도시된 라디에이터(160) 및 가스 인젝터(170)를 보여주는 단면도이다.
도 3 및 도 4를 도 1과 함께 참조하면, 라디에이터(160)는 공정 챔버(110)의 둘레 방향을 따라 연장될 수 있다. 라디에이터(160)는 공정 챔버(110)의 둘레 방향을 따라 연장된 발열 몸체(161) 및 상기 발열 몸체(161)에 설치된 발열체(163)를 포함할 수 있다.
예시적인 실시예들에서, 상기 발열체(163)는, 램프(lamp), UV 광원, LED 광원, 레이저 광원, 또는 열선(hot wire)를 포함할 수 있다.
가스 인젝터(170)는 라디에이터(160)에 설치되며, 라디에이터(160)의 둘레 방향으로 서로 이격되어 복수개 설치될 수 있다. 예를 들어, 도 3에 도시된 것과 같이, 8개의 가스 인젝터(170)가 방사상으로 이격되어 설치될 수 있다. 가스 인젝터(170)에서 분사된 공정 가스는 공정 챔버(110)의 중심을 향하여 분사될 수 있다.
도 4에 도시된 것과 같이, 가스 인젝터(170)는 라디에이터(160)를 관통하여 연장하고, 공정 가스를 안내하기 위한 유로(171)를 포함할 수 있다. 상기 유로(171)는 가스 공급부(150)를 통해 공급된 공정 가스가 라디에이터(160)를 경유하여 제1 공간(111)으로 공급되도록 공정 가스를 안내할 수 있다. 이 때, 라디에이터(160)는 가스 인젝터(170)의 유로(171)를 따라 유동하는 공정 가스를 가열함으로써, 제1 공간(111)으로 고온의 공정 가스가 분사되도록 할 수 있다. 상기 유로(171)에서, 공정 가스는 와류를 일으키며 균일하게 혼합된 후, 제1 공간(111)으로 공급될 수 있다. 필요에 따라, 상기 유로(171)에는 불순물 등을 필터링하기 위한 가스 필터가 설치될 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 절연 플레이트(130a)를 보여주는 단면도이다.
도 5를 참조하면, 절연 플레이트(130a)는 에어 포켓(air pocket, 133)을 포함할 수 있다. 상기 에어 포켓(133)은 절연 플레이트(130a)의 내부에 형성된 공동(cavity)일 수 있다. 예시적인 실시예들에서, 상기 에어 포켓(133)에는 공기와 같은 가스가 충진될 수 있다. 상기 에어 포켓(133)은 절연 플레이트(130a)의 열 전도도를 낮추는 역할을 할 수 있다. 상기 에어 포켓(133)에 의해 절연 플레이트(130a)의 열 전도도가 보다 더 낮아질 수 있으므로, 제1 공간(111)과 제2 공간(112) 사이의 열 전달이 보다 줄어들 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 제조 장치(100a)를 보여주는 단면도이다. 도 6에 도시된 반도체 제조 장치(100a)는 플라즈마 발생기(180a)의 구성을 제외하고는 도 1에 도시된 반도체 제조 장치(100)와 대체로 동일한 구성을 가질 수 있다. 도 6에 있어서, 도 1을 참조하여 설명된 것과 중복된 내용은 생략하거나 간단히 한다.
도 6을 참조하면, 플라즈마 발생기(180a)는 공정 챔버(110)의 외부에 마련된 원격 플라즈마 발생기(187)를 포함할 수 있다. 원격 플라즈마 발생기(187)는 원격 플라즈마 방식으로 생성된 원격 플라즈마 소스(Remote Plasma Source, RPS)를 공정 챔버(110)로 공급하도록 구성될 수 있다. 원격 플라즈마 발생기(187)는 가스 공급부(150)로부터 공정 가스를 공급받고, 상기 공정 가스를 플라즈마화할 수 있고, 생성된 플라즈마를 공정 챔버(110)의 제1 공간(111)으로 공급할 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 제조 장치(100)를 이용한 그래핀의 제조 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 가스 공급부(150)는 제1 공간(111)으로 플라즈마 생성용 불활성 가스 및 증착용 가스 소스인 탄소 함유 가스를 공급할 수 있다. 예를 들어, 탄소 함유 가스는 에틸렌(C2H4), 메탄(CH4), 에탄(C2H6), 프로판(C3H8), 프로필렌(C3H6), 아세틸렌(C2H2), 메탄올(CH3OH), 에탄올(C2H5OH) 등을 포함할 수 있다.
플라즈마 발생기(180)는 제1 공간(111)에 전계를 형성하여 플라즈마를 생성할 수 있다. 예를 들어, 제1 공간(111)에 발생된 전계에 의해 생성된 전자가 탄소 함유 가스와 충돌하면서, 자발적으로 화학 반응을 일으킬 수 있는 상태로 활성화된 탄소 라디칼이 생성될 수 있다. 탄소 라디칼은 리플렉터(140)의 제2 투과홀(141) 및 절연 플레이트(130)의 제1 투과홀(131)을 통해 제2 공간(112)으로 확산되고, 제2 공간(112)에서의 대류 또는 확산에 의해 기판(101)의 표면으로 운반될 수 있다. 기판(101)의 표면으로 운반된 탄소 라디칼은 기판(101) 또는 기판(101) 상의 물질막에 물리적으로 흡착되거나, 또는 기판(101) 또는 기판(101) 상의 물질막의 원자들과 화학 결합을 형성할 수 있다. 이때, 높은 활성 에너지를 갖는 탄소 라디칼(Ra)은 기판(101) 또는 기판(101) 상의 물질막에서 표면 이동(surface migration)을 통해 최적의 위치를 찾아 안정된 그물구조(network), 예를 들어 육각형 벌집(hexagonal honeycomb) 구조를 형성할 수 있다. 반면, 낮은 활성 에너지를 갖는 탄소 라디칼(Rb)은 기판(101)에 도달하기 전에 소멸하거나, 기판(101) 또는 기판(101) 상의 물질막 상에서 반응에 참여하지 못하고 소멸할 수 있다.
한편, 제1 공간(111)에서 탄소 라디칼이 생성되는 동안, 제1 공간(111)은 상대적으로 고온인 제1 온도를 유지할 수 있다. 예를 들어, 제1 공간(111)의 제1 온도는 약 700°C 내지 약 1200°C 사이일 수 있다. 제1 공간(111)을 제1 온도로 가열 및 유지하기 위하여, 라디에이터(160)는 제1 공간(111)을 가열하거나 또는 가스 인젝터(170)를 통과하여 제1 공간(111)으로 유입되는 공정 가스를 가열할 수 있다. 이러한 고온의 제1 온도 조건에서는, 높은 활성 에너지를 갖는 탄소 라디칼(Ra)의 생성 비율이 높아질 수 있다.
전술한 바와 같이, 공정 챔버(110) 내의 제1 공간(111) 및 제2 공간(112)은 절연 플레이트(130) 및 리플렉터(140)에 의해 열적으로 분리될 수 있다. 따라서, 플라즈마가 생성되는 영역인 제1 공간(111)의 온도는 상대적으로 고온으로 유지되고, 그래핀이 성장되는 영역인 제2 공간(112)의 온도는 상대적으로 저온으로 유지될 수 있다. 예를 들어, 제1 공간(111)의 온도는 높은 활성 에너지를 갖는 탄소 라디칼(Ra)이 생성되도록 고온, 예를 들어 약 700°C 내지 약 1200°C 사이의 온도를 유지할 수 있다. 또한, 스테이지(120)는, 기판(101) 또는 기판(101) 상의 물질막의 열화를 방지하도록 상대적으로, 낮은 온도, 예를 들어 약 100°C 내지 약 600°C로 기판(101)의 온도를 조절할 수 있다.
일반적으로, 낮은 성장 온도(예를 들어, 약 600°C 이하의 온도)에서 그래핀을 성장시키는 경우, 그래핀의 결정성이 저하되는 문제가 있었다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 고온 조건 하에서 높은 활성 에너지를 갖는 탄소 라디칼(Ra)을 이용하여 기판(101) 상에 그래핀을 성장시킬 수 있으므로, 낮은 성장 온도에서도 높은 결정성을 갖는 그래핀을 제조할 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 메모리 소자(300)를 보여주는 사시도이다. 도 9는 도 8의 X-X' 선에 따른 메모리 소자의 단면도이다.
도 8 및 도 9를 참조하면, 메모리 소자(300)는 기판(310) 상에 배치된 복수의 제1 도전 라인(320), 복수의 제2 도전 라인(380), 및 복수의 메모리 셀(MCP)을 포함할 수 있다.
기판(310) 상에는 제1 층간 절연막(312)이 배치될 수 있다. 제1 층간 절연막(312)은 실리콘 산화물과 같은 산화물 또는 실리콘 질화물과 같은 질화물로 형성될 수 있다. 도시되지는 않았지만, 기판(310) 상에는 복수의 메모리 셀(MCP)을 구동하기 위한 구동 회로를 구성하는 복수의 트랜지스터(도시 생략)가 형성될 수 있다. 예를 들어, 상기 구동 회로는 복수의 메모리 셀(MCP)에 입력/출력되는 데이터를 처리할 수 있는 주변 회로들일 수 있고, 예를 들어 상기 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 데이터 인/아웃 회로(data in/out circuit) 또는 로우 디코더(row decoder) 등일 수 있다. 예를 들어, 상기 구동 회로는 기판(310) 상에서 복수의 메모리 셀(MCP)과 수직 오버랩되는 영역에 배치될 수 있고, 제1 층간 절연막(312)이 기판(310) 상에서 상기 구동 회로를 커버하도록 배치될 수 있다. 이와는 달리 상기 구동 회로는 기판(310) 상에서 복수의 메모리 셀(MCP)과 수직 오버랩되지 않는 영역에 배치될 수도 있다.
복수의 제1 도전 라인(320)은 제1 층간 절연막(312) 상에서 제1 방향(X 방향)으로 연장될 수 있다. 복수의 제2 도전 라인(380)은 기판(310)의 상면을 기준으로 복수의 제1 도전 라인(320)보다 높은 레벨에서 제2 방향(Y 방향)으로 연장될 수 있다. 복수의 제1 도전 라인(320)은 워드 라인일 수 있고, 복수의 제2 도전 라인(380)은 비트 라인일 수 있다.
복수의 제1 도전 라인(320) 및 복수의 제2 도전 라인(380)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 복수의 제1 도전 라인(320) 및 복수의 제2 도전 라인(380)은 각각 그래핀, W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 또한, 복수의 제1 도전 라인(320) 및 복수의 제2 도전 라인(380)은 각각 금속막과, 상기 금속막의 적어도 일부를 덮는 도전성 배리어막을 포함할 수 있다. 상기 도전성 배리어막은 예컨대, Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 도전 라인(320) 각각 사이에는 제1 절연층(322)이 배치될 수 있고, 복수의 제2 도전 라인(380) 각각 사이에는 제2 절연층(382)이 배치될 수 있다. 제1 절연층(322)은 제1 방향(X 방향)으로 연장되는 복수의 라인 형상을 가질 수 있고, 제2 절연층(382)은 제2 방향(Y 방향)으로 연장되는 복수의 라인 형상을 가질 수 있다.
복수의 메모리 셀(MCP)은 복수의 제1 도전 라인(320) 및 복수의 제2 도전 라인(380) 각각의 사이에 배치될 수 있다. 복수의 메모리 셀(MCP) 각각은 복수의 제1 도전 라인(320) 및 복수의 제2 도전 라인(380)이 수직 방향으로 오버랩되는 영역에 배치되며, 복수의 메모리 셀(MCP) 각각은 대응되는 제1 도전 라인(320) 및 대응되는 제2 도전 라인(380)과 연결될 수 있다.
복수의 메모리 셀(MCP) 각각은 복수의 제1 도전 라인(320) 상에 순차적으로 배치되는 가열 전극(330), 가변 저항 메모리층(342), 중간 전극(344), 제1 계면층(352), 스위치 물질 패턴(360), 제2 계면층(354), 및 상부 전극(370)을 포함할 수 있다.
복수의 제1 도전 라인(320) 상에서 제1 방향(X 방향)으로 인접하게 배치되는 2개의 메모리 셀(MCP) 사이에는 제1 절연 패턴(324)이 배치될 수 있고, 제1 절연층(322) 상에서 제2 방향(Y 방향)으로 인접하게 배치되는 2개의 메모리 셀(MCP) 사이에는 제2 절연 패턴(326)이 배치될 수 있다. 제2 절연 패턴(326)은 제2 방향(Y 방향)으로 연장되는 복수의 라인 형상을 가질 수 있다. 제1 절연 패턴(324)과 제2 절연 패턴(326)은 중간 전극(344)의 상면과 동일 레벨 상에 배치되는 상면들을 가질 수 있다. 다른 실시예들에서는 도 8에 도시된 것과 달리 제1 절연 패턴(324)과 제2 절연 패턴(326)이 하나의 물질층으로 형성될 수도 있다.
가열 전극(330)은 가변 저항 메모리층(342)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 예시적인 실시예들에서, 가열 전극(330)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 또는 이들의 조합을 포함할 수 있다. 가열 전극(330)은 U자형 단면을 갖도록 형성되고, 하나의 가열 전극(330)이 이웃하는 두 개의 메모리 셀(MCP)에 의해 공유될 수 있다. 그러나 가열 전극(330)의 형상 및 배치가 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 가열 전극(330)은 그래핀으로 이루어질 수 있다. 이 경우, 그래핀으로 이루어진 가열 전극(330)은 높은 전기 전도도를 가지므로, 가열 전극(330)으로부터 가변 저항 메모리층(342)으로 전달되는 전류의 누설을 억제할 수 있다. 또한, 그래핀으로 이루어진 가열 전극(330)은 높은 열 전도도를 가지므로, 가열 전극(330)에서 발생된 열은 가변 저항 메모리층(342)으로 효율적으로 전달될 수 있다.
가열 전극(330)의 내벽 상에는 U자형 단면을 갖는 제3 절연 패턴(332)이 배치될 수 있다. 또한 하나의 가열 전극(330)을 공유하는 두 개의 메모리 셀(MCP) 사이에서 제3 절연 패턴(332) 상에는 제4 절연 패턴(334)이 배치될 수 있다. 제4 절연 패턴(334)은 중간 전극(344)의 상면과 동일 평면에 배치되는 상면을 가질 수 있다.
가열 전극(330) 및 제3 절연 패턴(332) 상에는 가변 저항 메모리층(342)이 배치될 수 있다. 가변 저항 메모리층(342)은 가열 시간에 따라 비정질 상태와 결정질 상태 사이에서 가역적으로 변화하는 상변화 물질을 포함할 수 있다. 예컨대, 가변 저항 메모리층(342)은 가변 저항 메모리층(342)의 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다. 구체적으로, 상기 상변화 물질은 비정질(amorphous) 상에서 고저항 상태가 되고, 결정질(crystalline) 상에서 저저항 상태가 될 수 있다. 고저항 상태를 "0"으로, 저저항 상태 "1"로 정의함으로써, 가변 저항 메모리층(342)에 데이터가 저장될 수 있다.
일부 실시예들에서, 가변 저항 메모리층(342)은 Ge-Sb-Te, Ge-Te, Sb-Te, In-Se, Ga-Sb, In-Sb, As-Te, Al-Te, Bi-Sb-Te(BST), In-Sb-Te(IST), Ge-Sb-Te, Te-Ge-As, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, In-Ge-Te, Ge-Sn-Te, Ge-Bi-Te, Ge-Te-Se, As-Sb-Te, Sn-Sb-Bi, Ge-Te-O, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, and Ge-Te-Sn-Pt, In-Sn-Sb-Te, As-Ge-Sb-Te 중 적어도 하나 또는 그 조합을 포함할 수 있다.
일부 실시예들에서, 가변 저항 메모리층(342)은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 중 적어도 어느 하나의 불순물을 더 포함할 수 있다. 다른 실시예들에서, 가변 저항 메모리층(342)은 Al, Ga, Zn, Ti, Cr, Mn, Fe, Co, Ni, Mo, Ru, Pd, Hf, Ta, Ir, Pt, Zr, Tl, Pb, 및 Po 중 적어도 어느 하나의 금속 물질을 더 포함할 수 있다.
일부 실시예들에서, 가변 저항 메모리층(342)은 서로 다른 물성을 가지는 두 개 이상의 층들이 적층된 다층 구조를 가질 수 있고, 복수의 층들 사이에는 복수의 층들간에 물질 확산을 방지하는 역할을 하는 배리어층이 더 형성될 수 있다. 또한, 가변 저항 메모리층(342)은 서로 다른 물질을 포함하는 복수의 층들이 교대로 적층되는 초격자(Super-Lattice) 구조를 가질 수 있다. 예를 들어, 가변 저항 메모리층(342)은 Ge-Te으로 이루어지는 제1 층과 Sb-Te으로 이루어지는 제2 층이 교대로 적층되는 구조를 포함할 수 있다. 다만, 상기 제1 층 및 제2 층의 물질이 상기 Ge-Te 및 Sb-Te에 한정되는 것은 아니며, 전술한 다양한 물질들을 각각 포함할 수 있다.
가변 저항 메모리층(342) 상에는 중간 전극(344)이 배치될 수 있다. 예시적인 실시예들에서, 중간 전극(344)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 또는 이들의 조합을 포함할 수 있다.
중간 전극(344) 상에는 제1 계면층(352), 스위치 물질 패턴(360) 및 제2 계면층(354)이 차례로 형성될 수 있다. 제1 계면층(352)은 스위치 물질 패턴(360)과 중간 전극(344) 사이의 접촉에 의하여 스위치 물질 패턴(360)이 손상되는 것을 방지하는 물질층일 수 있다. 그리고, 제2 계면층(354)은 스위치 물질 패턴(360)과 상부 전극(370) 사이의 접촉에 의하여 스위치 물질 패턴(360)이 손상되는 것을 방지하는 물질층일 수 있다.
예시적인 실시예들에서, 제1 계면층(352) 및/또는 제2 계면층(354)은 그래핀으로 이루어질 수 있다. 제1 계면층(352) 및/또는 제2 계면층(354)이 그래핀으로 이루어짐에 따라, 높은 강성을 가진 그래핀으로 스위치 물질 패턴(360)을 안정적으로 지지할 수 있고, 나아가 스위치 물질 패턴(360)으로 전달되는 전류의 누설을 억제할 수 있다.
제1 계면층(352) 상에는 스위치 물질 패턴(360)이 배치될 수 있다. 스위치 물질 패턴(360)은 전류의 흐름을 제어할 수 있는 전류 조절층일 수 있다. 스위치 물질 패턴(360)은 스위치 물질 패턴(360)의 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질층을 포함할 수 있다. 예를 들어, 스위치 물질 패턴(360)은 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 갖는 물질층을 포함할 수 있다. 스위치 물질 패턴(360)은 OTS 물질층으로서 칼코게나이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 스위치 물질 패턴(360)은 실리콘(Si), 텔루륨(Te), 셀레늄(Se), 황(S), 비소(As), 저머늄(Ge), 인듐(In), 안티몬(Sb), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 스위치 물질 패턴(360)은 GeXAsYSeZSiU (0 < X+Y+Z+U ≤1)의 화학식을 갖는 칼코게나이드 물질을 포함할 수 있다.
제2 계면층(354) 상에 상부 전극(370)이 배치될 수 있다. 상부 전극(370)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 또는 이들의 조합을 포함할 수 있다.
매립 절연층(372)은 제1 계면층(352), 스위치 물질 패턴(360), 제2 계면층(354), 및 상부 전극(370)의 측벽들을 둘러싸도록 배치될 수 있다. 매립 절연층(372)의 바닥면은 제1, 제2 및 제4 절연 패턴(324, 326, 334)의 상면과 접촉할 수 있고, 매립 절연층(372)의 상면은 상부 전극(370)의 상면과 동일 평면 상에 배치될 수 있다. 제1 계면층(352), 스위치 물질 패턴(360), 제2 계면층(354), 및 상부 전극(370)의 측벽들은 서로 정렬되어 일직선 상에 배치될 수 있다.
상부 전극(370) 및 매립 절연층(372) 상에는 복수의 제2 도전 라인(380)이 배치될 수 있다.
도 10a 내지 도 10i는 도 8 및 도 9에 도시된 메모리 소자(300)의 제조 방법을 보여주는 단면도들이다.
도 10a를 참조하면, 기판(310) 상에 제1 층간 절연막(312)을 형성할 수 있다. 제1 층간 절연막(312) 상에 도전층을 형성하고 상기 도전층을 패터닝하여 복수의 제1 도전 라인(320)을 형성할 수 있다. 일부 예시적인 실시예들에서, 복수의 제1 도전 라인(320)을 이루는 도전층을 형성하기 위하여, 도 1 내지 도 7을 참조하여 설명한 반도체 제조 장치(100, 100a)를 이용하여, 제1 층간 절연막(312) 상에 그래핀막을 직성장시킬 수 있다.
이후, 복수의 제1 도전 라인(320) 및 제1 층간 절연막(312) 상에 절연층을 형성하고, 복수의 제1 도전 라인(320)의 상면이 노출될 때까지 상기 절연층 상부를 평탄화하여 제1 절연층(도 8의 322)을 형성할 수 있다. 이 때, 상기 절연층의 상부에 대한 평탄화 공정은 복수의 제1 도전 라인(320)을 연마 정지층으로 이용한 CMP 공정일 수 있다.
이후, 상기 복수의 제1 도전 라인(320) 및 제1 절연층(322) 상에 제1 절연 패턴(324)을 형성할 수 있다. 제1 절연 패턴(324)은 제2 방향(Y 방향)으로 연장되는 복수의 라인 패턴 형상으로 형성될 수 있다.
복수의 제1 도전 라인(320)의 상면, 제1 절연층(322)의 상면, 및 제1 절연 패턴(324)의 측벽 및 상면 상에 콘포말하게 가열 전극층(330P)을 형성할 수 있다. 일부 예시적인 실시예들에서, 가열 전극층(330P)을 형성하기 위하여, 도 1 내지 도 7을 참조하여 설명한 반도체 제조 장치(100, 100a)를 이용하여, 복수의 제1 도전 라인(320)의 상면, 제1 절연층(322)의 상면, 및 제1 절연 패턴(324)의 측벽 및 상면 상에 그래핀막을 직성장시킬 수 있다.
도 10b를 참조하면, 가열 전극층(330P) 상에 스페이서 절연층(332P) 및 매립 절연층(334P)을 순차적으로 형성할 수 있다.
도 10c를 참조하면, 제1 절연 패턴(324)의 상면이 노출되도록 가열 전극층(330P), 스페이서 절연층(332P), 및 매립 절연층(도 10b의 334P)의 상측 부분들을 제거할 수 있다. 가열 전극층(330P), 스페이서 절연층(332P), 및 매립 절연층(334P)의 상측 부분들을 제거하기 위한 공정은 CMP 공정 또는 에치백 공정일 수 있다.
이후, 제1 절연 패턴(324), 가열 전극층(330P), 스페이서 절연층(332P), 및 매립 절연층(334P) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제1 절연 패턴(324), 가열 전극층(330P), 스페이서 절연층(332P), 및 매립 절연층(334P)의 일부분들을 제거할 수 있다. 상기 마스크 패턴은 제1 방향(X 방향)으로 연장되는 복수의 라인 형상을 가질 수 있고, 복수의 제1 도전 라인(320)과 수직 오버랩되도록 배치될 수 있다. 이에 따라, 제1 절연 패턴(324), 가열 전극층(330P), 스페이서 절연층(332P), 및 매립 절연층(334P)의 일부분들이 제거되고 제1 절연층(322)의 상면이 다시 노출될 수 있다.
이후 제1 절연 패턴(324), 가열 전극층(330P), 스페이서 절연층(332P), 및 매립 절연층(334P)의 일부분들이 제거된 위치에 절연 물질을 채워 제2 절연 패턴(도 8의 326)을 형성할 수 있다. 이 때 잔류하는 매립 절연층(334P) 부분은 제4 절연 패턴(334)으로 지칭할 수 있다.
도 10d를 참조하면, 가열 전극층(도 10c의 330P) 및 스페이서 절연층(도 10c의 332P) 의 상측 부분들을 에치백 공정에 의해 제거하여 가열 전극(330) 및 제3 절연 패턴(332)이 형성될 수 있다. 가열 전극(330)의 상면은 제3 절연 패턴(332)의 상면과 동일한 레벨에 위치할 수 있고, 제1 절연 패턴(324)의 상면보다 낮은 레벨에 배치될 수 있다. 상기 에치백 공정에 의해 가열 전극(330) 및 제3 절연 패턴(332) 상에서 제1 절연 패턴(324)과 제4 절연 패턴(334) 사이의 공간에 제1 갭(G1)이 정의될 수 있다.
도 10e를 참조하면, 가열 전극(330) 및 제3 절연 패턴(332) 상에 제1 갭(G1) 내부를 채우는 가변 저항 메모리층(342) 및 중간 전극(344)을 순차적으로 형성할 수 있다.
도 10f를 참조하면, 중간 전극(344), 제1, 제2 및 제4 절연 패턴(도 8의 324, 326, 334 참조) 상에 예비 제1 계면층(352P), 예비 스위치 물질층(360P), 예비 제2 계면층(354P), 및 예비 상부 전극층(370P)을 순차적으로 형성할 수 있다.
일부 예시적인 실시예들에서, 예비 제1 계면층(352P) 및 예비 제2 계면층(354P)은 도 1 내지 도 7을 참조하여 설명된 반도체 제조 장치를 이용하여 성장된 그래핀막을 포함할 수 있다. 예를 들어, 예비 제1 계면층(352P)을 형성하기 위하여, 중간 전극(344), 제1, 제2 및 제4 절연 패턴(도 8의 324, 326, 334 참조) 상에 그래핀막을 직성장시킬 수 있다. 또한, 예비 제2 계면층(354P)을 형성하기 위하여, 예비 스위치 물질층(360P) 상에 그래핀막을 직성장시킬 수 있다.
도 10g를 참조하면, 예비 상부 전극층(370P) 상에 마스크 패턴을 형성하고 예비 제1 계면층(352P), 예비 스위치 물질층(360P), 예비 제2 계면층(354P), 및 예비 상부 전극층(370P)을 패터닝하여 중간 전극(344) 상에 순차적으로 배치된 제1 계면층(352), 스위치 물질 패턴(360), 제2 계면층(354) 및 상부 전극(370)을 형성할 수 있다.
예시적인 실시예들에서, 상기 마스크 패턴은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격된 복수의 아일랜드 형상을 가질 수 있다. 복수의 아일랜드 형상의 상기 마스크 패턴을 식각 마스크로 사용하여 패터닝된 제1 계면층(352), 스위치 물질 패턴(360), 제2 계면층(354) 및 상부 전극(370)은 평면에서 볼 때 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격된 복수의 아일랜드 형상을 가질 수 있다.
도 10h를 참조하면, 복수의 메모리 셀(MCP) 사이의 공간을 채우는 절연 물질을 형성하고, 상부 전극(370)의 상면이 노출되도록 상기 절연 물질의 상부를 제거함에 의해 매립 절연층(372)이 형성될 수 있다.
도 10i를 참조하면, 상부 전극(370) 및 매립 절연층(372) 상에 도전층을 형성하고 상기 도전층을 패터닝하여 복수의 제2 도전 라인(380)을 형성할 수 있다. 일부 예시적인 실시예들에서, 복수의 제2 도전 라인(380)을 이루는 도전층을 형성하기 위하여, 도 1 내지 도 7을 참조하여 설명한 반도체 제조 장치(100, 100a)를 이용하여, 상부 전극(370) 및 매립 절연층(372) 상에 그래핀막을 직성장시킬 수 있다.
이후, 복수의 제2 도전 라인(380) 및 매립 절연층(372) 상에 절연층을 형성하고, 복수의 제1 도전 라인(320)의 상면이 노출될 때까지 상기 절연층 상부를 평탄화하여 제2 절연층(382)을 형성할 수 있다. 이 때, 상기 절연층의 상부에 대한 평탄화 공정은 복수의 제2 도전 라인(380)을 연마 정지층으로 이용한 CMP 공정일 수 있다.
도 11a 및 도 11b는 각각 본 발명의 예시적인 실시예들에 따른 반도체 소자(500, 500a)의 주요 구성을 보여주는 단면도이다.
도 11a를 참조하면, 반도체 소자(500)는 기판(501) 상에 형성된 폴리실리콘층(520) 및 도전성 물질층(530)을 포함하는 배선 구조(510)를 포함할 수 있다. 예를 들어, 상기 배선 구조(510)는 게이트 비트 라인과 같은 비트 라인 구조체를 구성할 수 있다.
기판(501)은, 예를 들어, 배선 구조(510)가 적용된 반도체 소자(500)를 제조하기 위한 기판으로서, 예를 들어, Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(501) 상에는 절연막(503), 예를 들어 실리콘 산화물층이 형성될 수 있다.
도전성 물질층(530)은 폴리실리콘층(520) 상에 마련되며, 제1 도전성 물질층(531) 및 제2 도전성 물질층(533)이 적층된 구조를 가질 수 있다. 다만, 도면에서는 도전성 물질층(530)이 제1 도전성 물질층(531)과 제2 도전성 물질층(533)을 포함하는 2층의 적층 구조를 가지는 것으로 예시하였으나, 본 발명의 기술적 사상이 예시된 바에 한정되는 것은 아니다. 예를 들어, 도전성 물질층(530)은 3층 이상의 적층 구조를 가질 수도 있다.
예시적인 실시예들에서, 제1 도전성 물질층(531)은 그래핀으로 이루어질 수 있다. 상기 제1 도전성 물질층(531)은, 예를 들어 확산 배리어(diffusion barrier)로 기능할 수 있다. 또한, 예시적인 실시예들에서, 제2 도전성 물질층(533)은 텅스텐(W) 또는 텅스텐 실리사이드(WSix)로 이루어질 수 있다.
일반적으로, 배선 구조에서 확산 배리어막은 TSN(Ti-Si-N) 또는 티타늄 질화물(TiN)으로 이루어질 수 있다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 매우 낮은 비저항을 갖는 그래핀을 이용하여 확산 배리어로 기능할 수 있는 제1 도전성 물질층(531)을 형성함으로써, 배선 구조(510)의 저항 증가 및 누설 전류를 억제할 수 있고, 수직 적층 감소(vertical stack down)를 이룰 수 있다.
도 11b를 참조하면, 반도체 소자(500b)는 기판(501) 상의 폴리실리콘층(520) 및 도전성 물질층(530a)을 포함하는 배선 구조(510a)를 포함할 수 있다. 도 11b에 도시된 배선 구조(510a)는, 도 11a의 배선 구조(510)와 다르게, 단일층으로 구성된 도전성 물질층(530a)을 포함할 수 있다. 예시적인 실시예들에서, 도전성 물질층(530a)은 그래핀으로 이루어질 수 있다.
한편, 도 11a의 제1 도전성 물질층(531) 또는 도 11b의 도전성 물질층(530a)은 도 1 내지 도 7을 참조하여 설명된 반도체 제조 장치를 이용한 플라즈마 증착 공정을 통해 형성된 그래핀막을 포함할 수 있다 예를 들어, 도 11a의 제1 도전성 물질층(531) 또는 도 11b의 도전성 물질층(530a)을 형성하기 위하여, 기판(501) 상의 폴리실리콘층(520) 상에 그래핀막을 직성장시킬 수 있다.
도 11a 및 도 11b와 같이, 본 발명의 예시적인 실시예들에 의하면, 배선 구조(510, 510a)는 전기 전도도가 우수한 그래핀을 포함하므로, 배선 저항을 크게 감소시킬 수 있고, 수직 적층 감소를 이룰 수 있다.
도 12는 본 발명의 예시적인 실시예들에 따른 반도체 소자(600)의 주요 구성을 보여주는 단면도이다.
도 12를 참조하면, 반도체 소자(600)는 기판(601) 상에 형성된 배선 구조(620)를 포함할 수 있다. 상기 배선 구조(620)는 일 방향을 따라 길게 연장되는 도전 라인 부분을 포함할 수 있다.
기판(601) 상에는 하부 절연막(603)과 하부 절연막(603)을 관통하는 하부 도전막(610)이 배치될 수 있다. 하부 도전막(610)은 기판(601)에 형성된 도전 영역, 예를 들면 기판(601)에 형성된 트랜지스터의 소스/드레인 영역(도시 생략) 또는 게이트 전극(도시 생략)에 연결될 수 있다. 하부 절연막(603) 상에는 제1 절연막(605)이 배치되며, 배선 구조(620)는 제1 절연막(605)을 관통하여 하부 도전막(610)까지 연장될 수 있다.
배선 구조(620)는 하부 캡핑층(621), 금속층(623), 및 상부 캡핑층(625)을 포함할 수 있다. 예를 들어, 상부 배선 구조(630)에 연결된 도전 라인 부분과, 상기 도전 라인 부분으로부터 기판(601) 측으로 돌출되어 하부 도전막(610)에 연결되는 컨택 플러그 부분을 포함할 수 있다.
하부 캡핑층(621)은 제1 절연막(605) 상에 형성되며, 금속층(623)의 저면 및 측벽을 덮을 수 있다. 예시적인 실시예들에서, 하부 캡핑층(621)은 그래핀으로 이루어질 수 있다. 또는, 다른 예시적인 실시예들에서, 하부 캡핑층(621)은 그래핀막으로 이루어진 제1 층과, 상기 제1 층과 제1 절연막(605) 사이에 개재된 제2 층을 포함하는 다층 구조를 가질 수도 있다. 상기 제2 층은 Ta, TaN, Ti, TiN, 또는 이들의 조합으로 이루어질 수 있다.
금속층(623)은 도전성 물질을 포함하며, 예를 들어 Cu, W, Co, Ru, Mn, Ti, Ta, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 상기 금속층(623)은 하부 캡핑층(621) 상에 시드층(seed layer)을 형성하고, 상기 시드층을 시드로 이용한 도금 공정을 통해 형성될 수 있다. 예시적인 실시예들에서, 상기 시드층을 그래핀막으로 형성하고, 상기 그래핀막을 시드로 이용한 도금 공정을 통해 금속층(623)을 형성할 수도 있다.
상부 캡핑층(625)은 금속층(623)의 상면을 덮을 수 있다. 예시적인 실시예들에서, 상부 캡핑층(625)은 그래핀으로 이루어질 수 있다. 또는, 다른 예시적인 실시예들에서, 상부 캡핑층(625)은 그래핀막으로 이루어진 제1 층과, 상기 제1 층과 제2 절연막(607) 사이에 개재된 제2 층을 포함하는 다층 구조를 가질 수도 있다. 상기 제2 층은 Ta, TaN, Ti, TiN, 또는 이들의 조합으로 이루어질 수 있다.
상부 캡핑층(625)은 제2 절연막(607)으로 덮일 수 있다. 상부 배선 구조(630)는 제2 절연막(607) 및 상부 캡핑층(625)을 관통하여 금속층(623)에 전기적으로 연결 가능하도록 연장할 수 있다. 상부 배선 구조(630)는 금속막(631) 및 금속막(631)을 포위하는 도전성 배리어막(633)을 포함할 수 있다. 일부 실시예들에서, 상부 배선 구조(630)는 콘택 플러그를 구성할 수 있다.
한편, 하부 캡핑층(621) 및 상부 캡핑층(625)은 도 1 내지 도 7을 참조하여 설명된 반도체 제조 장치를 이용한 플라즈마 증착 공정을 통해 형성된 그래핀막을 포함할 수 있다 예를 들어, 하부 캡핑층(621)을 형성하기 위하여, 제1 절연막(605) 상에 그래핀막을 직성장시킬 수 있다. 또한, 상부 캡핑층(625)을 형성하기 위하여, 금속층(623) 상에 그래핀막을 직성장시킬 수 있다.
본 발명의 예시적인 실시예들에 의하면, 배선 구조(620)는 비저항이 매우 작은 그래핀으로 이루어진 하부 캡핑층(621) 및/또는 상부 캡핑층(625)을 포함하므로, 금속층(623)의 저항 증가 및 누설 전류를 억제하며, 금속층(623)으로부터 금속의 전자 이동을 억제시켜 금속층(623)을 포함하는 배선 구조(620)의 신뢰성을 향상시킬 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 제조 장치 110: 공정 챔버
120: 스테이지 130: 절연 플레이트
140: 리플렉터 150: 가스 공급부
160: 라디에이터 170: 가스 인젝터
180: 플라즈마 생성기

Claims (20)

  1. 공정 챔버;
    상기 공정 챔버의 내부 공간을 제1 공간 및 제2 공간으로 구획하고, 상기 제1 공간과 상기 제2 공간을 열적으로 분리하도록(thermally isolating) 구성된 절연 플레이트;
    상기 제1 공간으로 공정 가스를 공급하도록 구성된 가스 공급부(gas supplier);
    상기 제1 공간을 가열하도록 구성된 라디에이터; 및
    상기 제2 공간 내에 마련되고, 기판을 지지하도록 구성된 스테이지;
    를 포함하는 반도체 제조 장치.
  2. 제 1 항에 있어서,
    상기 절연 플레이트 상에 마련되고, 상기 제1 공간과 상기 제2 공간 사이에 복사열 전달을 차단하도록 구성된 리플렉터를 더 포함하는 반도체 제조 장치.
  3. 제 1 항에 있어서,
    상기 가스 공급부로부터 공급된 상기 공정 가스를 상기 제1 공간으로 분사하도록 구성된 가스 인젝터를 더 포함하는 반도체 제조 장치.
  4. 제 3 항에 있어서,
    상기 가스 인젝터는 상기 라디에이터에 장착되고,
    상기 라디에이터는 상기 가스 인젝터를 통과하는 상기 공정 가스를 가열하도록 구성된 반도체 제조 장치.
  5. 제 1 항에 있어서,
    상기 절연 플레이트는 내부에 에어 포켓을 포함하는 반도체 제조 장치.
  6. 제 1 항에 있어서,
    상기 스테이지는 상기 스테이지 상의 상기 기판을 가열하도록 구성된 스테이지 히터를 포함하는 반도체 제조 장치.
  7. 제 6 항에 있어서,
    상기 라디에이터는 상기 제1 공간을 제1 온도로 가열하도록 구성되고,
    상기 스테이지 히터는 상기 기판을 제1 온도보다 낮은 제2 온도로 가열하도록 구성된 반도체 제조 장치.
  8. 제 7 항에 있어서,
    상기 제1 온도는 약 700°C 내지 약 1200°C 사이인 반도체 제조 장치.
  9. 제 7 항에 있어서,
    상기 제2 온도는 약 100°C 내지 약 600°C 사이인 반도체 제조 장치.
  10. 제 1 항에 있어서,
    상기 제1 공간 내의 상기 공정 가스를 플라즈마화하도록 구성된 플라즈마 발생기(plasma generator)를 더 포함하며,
    상기 플라즈마 발생기는 유도 결합 플라즈마 방식(inductively coupled plasma type), 용량 결합 플라즈마 방식(capacitively coupled plasma type), 또는 마이크로파 플라즈마 방식(microwave plasma type)으로 상기 공정 가스를 플라즈마화하도록 구성된 반도체 제조 장치.
  11. 제 1 항에 있어서,
    상기 가스 공급부로부터 상기 공정 가스를 공급받고, 상기 공정 가스를 플라즈마화하여 생성된 원격 플라즈마 소스를 상기 제1 공간으로 공급하도록 구성된 반도체 제조 장치.
  12. 제 1 항에 있어서,
    상기 라디에이터는 상기 공정 챔버의 둘레 방향으로 연장되고,
    상기 라디에이터에는 상기 제1 공간으로 상기 공정 가스를 분사하도록 구성된 복수개의 가스 인젝터가 설치된 반도체 제조 장치.
  13. 제 1 항에 있어서,
    상기 라디에이터는 발열체를 포함하며, 상기 발열체는 램프(lamp), UV 광원, LED 광원, 레이저 광원, 또는 열선을 포함하는 반도체 제조 장치.
  14. 공정 챔버;
    상기 공정 챔버의 내부 공간을 플라즈마가 생성되는 제1 공간 및 플라즈마가 확산되는 제2 공간으로 구획하는 절연 플레이트;
    상기 제1 공간에 공정 가스를 공급하는 가스 공급부;
    상기 제1 공간의 상기 공정 가스를 플라즈마화하도록 구성된 플라즈마 발생기;
    상기 제1 공간을 제1 온도로 가열하도록 구성된 라디에이터; 및
    상기 제2 공간 내에서 기판을 지지하고, 상기 기판을 상기 제1 온도보다 낮은 제2 온도로 가열하도록 구성된 스테이지;
    를 포함하는 반도체 제조 장치.
  15. 제 14 항에 있어서,
    상기 절연 플레이트 상의 리플렉터를 더 포함하고,
    상기 리플렉터는 플레이트 형상을 가지고, 상기 절연 플레이트의 제1 투과홀과 연통하는 제2 투과홀을 포함하는 반도체 제조 장치.
  16. 제 14 항에 있어서,
    상기 라디에이터에 장착되고, 상기 라디에이터를 통해 상기 가스 공급부로부터 공급된 상기 공정 가스를 상기 제1 공간으로 분사하도록 구성된 적어도 하나의 가스 인젝터를 더 포함하는 반도체 제조 장치.
  17. 제 14 항에 있어서,
    상기 스테이지는 상기 스테이지 상의 상기 기판을 가열하도록 구성된 스테이지 히터를 더 포함하고,
    상기 스테이지 히터는 상기 제1 공간에서 상기 공정 가스가 플라즈마화되는 동안 상기 제1 온도보다 낮은 온도로 상기 기판을 가열하도록 구성된 반도체 제조 장치.
  18. 플라즈마가 생성되는 제1 공간 및 기판이 처리되는 제2 공간을 포함하는 공정 챔버;
    상기 제1 공간과 상기 제2 공간을 열적으로 분리하도록 구성되고, 상기 제1 공간 내의 플라즈마를 상기 제2 공간으로 투과시키도록 구성된 제1 투과홀을 포함하는 절연 플레이트;
    상기 제1 공간으로 탄소 함유 가스를 포함하는 공정 가스를 공급하도록 구성된 가스 공급부;
    상기 제1 공간 내의 상기 공정 가스를 플라즈마화하도록 구성된 플라즈마 발생기;
    상기 제1 공간에서 상기 공정 가스가 플라즈마화되는 동안 상기 제1 공간을 제1 온도로 가열하도록 구성된 라디에이터; 및
    상기 제2 공간 내에서 상기 기판을 지지하고, 상기 기판을 상기 제1 온도보다 낮은 제2 온도로 가열하도록 구성된 스테이지;
    를 포함하는 반도체 제조 장치.
  19. 제 18 항에 있어서,
    상기 절연 플레이트 상에 마련되고, 상기 제1 공간과 상기 제2 공간 사이의 복사열 전달을 차단하도록 구성된 리플렉터를 더 포함하고,
    상기 리플렉터는 상기 제1 공간 내의 플라즈마를 상기 제2 공간으로 투과시키도록 구성된 제2 투과홀을 포함하는 반도체 제조 장치.
  20. 제 18 항에 있어서,
    상기 가스 공급부로부터 공급된 상기 공정 가스를 상기 제1 공간으로 분사하도록 구성된 가스 인젝터를 더 포함하고,
    상기 가스 인젝터는 상기 라디에이터에 장착되고, 상기 라디에이터에 의해 가열된 상기 공정 가스를 상기 제1 공간으로 분사하도록 구성된 반도체 제조 장치.
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