TWI570912B - 具有多重奈米線通道結構之半導體設備及用於電流密度調整而變異地連接該奈米線的方法 - Google Patents

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Description

具有多重奈米線通道結構之半導體設備及用於電流 密度調整而變異地連接該奈米線的方法
本揭露通常涉及半導體設備的製造，尤其涉及具有多奈米線通道結構的各種半導體設備及用於電流密度調整而變異地連接該奈米線的方法。
製造例如CPU(中央處理單元)、存儲設備、ASIC(專用積體電路；application specific integrated circuit)等先進積體電路需要依據特定的電路佈局在給定的晶片面積上形成大量電路元件，其中，金屬氧化物場效應電晶體(MOSFET或FET)代表一種重要類型的電路元件，其實質確定積體電路的性能。場效應電晶體是這樣一種設備，其通常包括源極區、汲極區、位於該源極區與該汲極區之間的通道區，以及位於該通道區上方的閘極電極。通過控制施加於該閘極電極的電壓來控制流過該場效應電晶體的電流。例如，對於NMOS設備，如果沒有電壓施加於閘極電 極，則沒有電流流過該NMOS設備(忽略不想要的漏電流，該漏電流相對較小)。但是，當在閘極電極上施加適當的正電壓時，該NMOS設備的通道區變為導電，從而允許電流經該導電通道區在源極區與汲極區之間流動。
為提升場效應電晶體的操作速度並增加積體電路設備上的場效應電晶體的密度，多年來，設備設計人員已大幅降低了場效應電晶體的物理尺寸。更具體地說，場效應電晶體的通道長度已被顯著縮小，從而增進了場效應電晶體的開關速度。不過，縮小場效應電晶體的通道長度也降低了源極區與汲極區之間的距離。在一些情況下，這樣縮小源極區與汲極區之間的隔離使得有效抑制源極區與通道的電位不受汲極區的電位的不利影響變得困難。這有時被稱作短通道效應，其中，作為主動開關的場效應電晶體的特性劣化。
與具有平面結構的上述設備相比，3D設備例如示例FinFET設備為三維結構。更具體地說，在FinFET中，形成大體垂直設置的鰭形主動區且閘極電極包圍該鰭形主動區的兩側及上表面以形成三閘極結構，從而使用具有三維結構而非平面結構的通道。在一些情況下，在鰭片的頂部設置絕緣覆蓋層，例如氮化矽，因此該FinFET設備僅具有雙閘極結構。與平面場效應電晶體不同，在FinFET設備中，通道垂直於半導體襯底的表面形成，以縮小半導體設備的物理尺寸。另外，在FinFET中，設備的汲極區的接面電容大大降低，這往往至少降低一些短通道效應。當 在FinFET設備的閘極電極上施加適當的電壓時，鰭片的表面(以及靠近該表面的內部區域)，也就是鰭片中實質垂直取向的側壁以及頂部上表面具有反轉載流子，導致電流導通。在FinFET設備中，“通道-寬度”大約是兩倍的垂直的鰭片高度加上鰭片的頂部表面的寬度(也就是鰭片寬度)。在與平面電晶體設備的佔用面積(footprint)相同的佔用面積中可形成多個鰭片。因此，對於給定的製圖空間(或佔用面積)，與平面電晶體設備相比，FinFET設備往往能夠產生明顯較強的驅動電流。另外，由於FinFET設備上“鰭形”通道的優越的閘極靜電控制，在設備“關閉”以後，FinFET設備的漏電流與平面場效應電晶體的漏電流相比顯著降低。總之，與平面場效應電晶體的結構相比，FinFET設備的三維結構是優越的MOSFET結構，尤其是在20奈米及20奈米以下的CMOS技術節點中。
另一種已知的電晶體設備通常被稱為奈米線設備。在奈米線設備中，至少該設備的通道區包括一個或多個直徑極小、類似線的半導體結構。與上述其他類型的電晶體設備一樣，通過控制施加於閘極電極的電壓來控制流過奈米線設備的電流。當在閘極電極上施加適當的電壓時，奈米線設備的通道區變為導電，從而允許電流經該導電通道區在源極區與汲極區之間流動，也就是電流流過奈米線結構。本領域的技術人員將意識到，可採用各種已知的技術來製造此類奈米線設備。因此，形成基本奈米線設備結構的製程細節將不在這裏作詳細說明。
可通過數種技術來與奈米線設備的源極/汲極區中的奈米線結構形成電性接觸。第1A至1B圖顯示一個示例奈米線設備10，將參照該設備來說明用以接觸奈米線設備10的源極/汲極區中的奈米線的一種現有技術。一般來說，奈米線設備10形成於絕緣材料層12上方。在該示例中，奈米線設備10包括第一及第二奈米線14A、14B，示意閘極結構16(包括閘極絕緣層和閘極電極)，閘極覆蓋層20以及側壁間隔物22。當操作時，在被閘極結構16圍繞的奈米線結構14A、14B的部分中將形成通道區18。第1A至1B圖還顯示形成於絕緣材料層24中的示例源極/汲極連接結構30。在第1A至1B圖所示的實施例中，源極/汲極連接結構30包括磊晶半導體材料32以及金屬矽化物區34。最後，將形成導電接觸(未圖示)以與源極/汲極連接結構30形成接觸。
第2A至2B圖顯示另一個示例奈米線設備11，將參照該設備來說明用以接觸奈米線設備11的源極/汲極區中的奈米線的另一種現有技術。一般來說，奈米線設備11具有與奈米線設備10的上述結構相同的基本結構。因此，將僅指出奈米線設備11相對奈米線設備10的特定差異。在奈米線設備11中，在形成閘極結構16、覆蓋層20以及間隔物22以後，圍繞奈米線14A、14B的暴露部分(也就是位於間隔物22的外部的部分)形成磊晶半導體材料40。接著，形成絕緣材料層24並對其圖案化以定義暴露奈米線14A、14B的部分的開口。在奈米線設備11 中，源極/汲極連接結構30包括例如鎢的傳統接觸金屬42，其沉積於絕緣材料層24的該開口中。
一般來說，若操作于高峰需求情況或狀態中的特定電路需要，許多(如果不是全部的話)電晶體設備被設計為能夠提供最大性能，例如最大驅動電流。不過，實際應用中，積體電路產品不會持續作用於此類高峰需求狀態中。實際應用中，積體電路產品具有操作週期，其在完全性能、高峰需求要求以及較低性能要求之間波動。不幸的是，由於電晶體是設計為針對高峰需求狀態操作，因此即使當積體電路操作于低於高峰需求情況時，這些電晶體仍產生同樣的驅動電流量。總之，在積體電路產品操作期間，有些時候“較低”性能電晶體設備(也就是產生較低驅動電流)會與較高性能電晶體一樣很好地作用。不幸的是，由於針對高峰需求情況設計電晶體，因此沒有有效的方法基於積體電路產品的當時操作需求來調節或“調整”電晶體所產生的驅動電流。因此，在積體電路能夠與產生較低驅動電流的電晶體作用期間操作此類高性能電晶體設備意味著不希望的功耗。在例如手機、可擕式筆記型電腦等許多移動設備中，節約功率特別重要，以延長電池壽命。
本揭露涉及具有多奈米線通道結構的各種半導體設備以及用於電流密度調整而變異地連接該奈米線的方法，從而可解決或減少上述問題中的一個或多個。
下面提供本發明的簡要總結，以提供本發 明的一些態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化的概念，作為後面所討論的更詳細說明的前序。
一般來說，本揭露涉及具有多奈米線通道結構的各種半導體設備以及用於電流密度調整而變異地連接該奈米線的方法。這裏所揭露的一種示例奈米線設備包括：除其他以外，第一奈米線；位於該第一奈米線上方的第二奈米線；位於該第一及第二奈米線的部分的周圍的閘極結構；以及圍繞該設備的源極/汲極區中的該第一奈米線的至少部分但不圍繞源極/汲極區中的該第二奈米線的相變材料。
這裏所揭露的形成奈米線設備的一種示例方法包括：除其他以外，形成至少第一及第二奈米線；形成圍繞該第一及第二奈米線的部分的閘極結構；在該設備的源極/汲極區中形成圍繞該第一奈米線但不圍繞該第二奈米線的相變材料；以及形成導電結構，該導電結構與圍繞該第一奈米線的該相變材料導電耦接並與該第二奈米線導電耦接。
10‧‧‧奈米線設備
11‧‧‧奈米線設備
12‧‧‧絕緣材料層
14A‧‧‧第一奈米線
14B‧‧‧第二奈米線
16‧‧‧閘極結構
18‧‧‧通道區
20‧‧‧覆蓋層
22‧‧‧側壁間隔物
24‧‧‧絕緣材料層
30‧‧‧源極/汲極連接結構
32‧‧‧磊晶半導體材料
34‧‧‧金屬矽化物區
40‧‧‧磊晶半導體材料
42‧‧‧傳統接觸金屬
100‧‧‧奈米線設備
112‧‧‧絕緣層
114A‧‧‧第一奈米線
114B‧‧‧第二奈米線
116‧‧‧閘極結構
118‧‧‧通道區
120‧‧‧閘極覆蓋層
122‧‧‧間隔物
123‧‧‧磊晶半導體材料
124‧‧‧絕緣材料層
124A‧‧‧開口
125‧‧‧金屬矽化物區
130‧‧‧PCM材料
130S‧‧‧上表面
132‧‧‧導電材料
135‧‧‧源極/汲極連接結構
160‧‧‧犧牲材料層
160S‧‧‧上表面
101‧‧‧奈米線設備
137‧‧‧源極/汲極連接結構
160‧‧‧犧牲材料層
160S‧‧‧上表面
161‧‧‧絕緣材料層
162‧‧‧絕緣材料層
163‧‧‧絕緣材料層
170‧‧‧電阻加熱器
180‧‧‧晶片
結合附圖參照下面的說明可理解本揭露，這些附圖中相同的元件符號代表類似的元件，其中：第1A及1B圖顯示一個示例現有技術奈米線設備；第2A及2B圖顯示另一個示例現有技術奈米線設備； 第3A至3J圖顯示這裏所述的奈米線設備的一個示例實施例；第4A至4L圖顯示這裏所述的奈米線設備的另一個示例實施例；以及第5A及5B圖顯示這裏所述的示例奈米線設備的各種示例實施例及其操作方式。儘管這裏所揭露的發明主題容許各種修改及替代形式，但附圖中以示例形式顯示本發明主題的特定實施例，並在此進行詳細說明。不過，應當理解，這裏對特定實施例的說明並非意圖將本發明限於所揭露的特定形式，相反，意圖涵蓋落入由申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以滿足開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些約束條件因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但其仍然是本領域技術人員借助本說明書所執行的常規程式。
現在將參照附圖說明本發明主題。附圖中示意各種結構、系統及設備僅是出於解釋目的以及避免使本揭露與本領域技術人員已知的細節混淆，但仍包括該些 附圖以說明並解釋本揭露的示例。這裏所使用的詞語和片語的意思應當被理解並解釋為與相關領域技術人員對這些詞語及片語的理解一致。這裏的術語或片語的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。若術語或片語意圖具有特定意思，亦即不同于本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或片語的特定定義的定義方式明確表示於說明書中。
本揭露涉及具有多奈米線通道結構的各種半導體設備以及用於電流密度調整而變異地連接該奈米線的方法。在完整閱讀本申請以後，本領域的技術人員很容易瞭解，本方法可應用於各種設備，包括但不限於邏輯設備、記憶體設備等，並可採用這裏所揭露的方法形成N型或P型半導體設備。在下面所示的例子中，所示材料層可通過執行各種已知的製程技術形成，例如化學氣相沉積(chemical vapor deposition；CVD)製程、原子層沉積(atomic layer deposition；ALD)製程、磊晶沉積製程(epitaxial deposition process；EPI)或此類製程的等離子增強型版本，且這樣一層或多層的厚度可依據特定的應用而變化。
第3A至3J圖顯示這裏所述的奈米線設備100的一個示例實施例。一般來說，奈米線設備100形成於絕緣層112上方。在該示例中，奈米線設備100包括第一及第二奈米線114A、114B，示意閘極結構116(包括未獨立顯示的閘極絕緣層和閘極電極)，閘極覆蓋層120以及側 壁間隔物122。在操作中，在被閘極結構116圍繞的奈米線結構114A、114B的部分中將形成通道區118，也就是，當在閘極電極上施加適當的電壓時，奈米線設備100的通道區118變為導電，從而允許電流經奈米結構114A、114B在源極區與汲極區之間流動。奈米線114A、114B可具有任意想要的尺寸或剖切配置，且它們可通過各種已知技術形成。奈米線114A、114B的大致直徑可依據特定應用而變化，例如在一個例子中，直徑可為約5至18奈米。利用“先閘極”或“替代閘極”製造技術可形成閘極結構116。本領域的技術人員將意識到，可採用各種已知技術來製造此類基本奈米線設備。因此，形成基本奈米線設備的製程細節將不在這裏作詳細說明。在這裏所示的例子中，奈米線設備包括兩個示例奈米線。不過，在完整閱讀本申請以後，本領域的技術人員將瞭解，利用這裏所揭露的技術可形成並操作具有多於所示兩個奈米線的奈米線設備。當然，不應當認為本發明限於這裏所示的示例。
請繼續參照第3A至3B圖，其顯示在執行數個製程操作以後的奈米線設備100。首先，執行磊晶沉積製程以形成圍繞奈米線114A、114B的暴露部分(也就是位於間隔物122的外部的部分)的磊晶半導體材料123。接著，形成絕緣材料層124並利用傳統的微影及蝕刻技術對其圖案化，從而定義暴露奈米線114A、114B的部分(其上具有磊晶材料123)的開口。在一個示例實施例中，磊晶半導體材料123可為矽、鍺或矽-鍺(SixGe1-x)、碳化矽 (SixC1-x)、III-V族材料(例如GaAs、GaInAs)等，且其徑向厚度可依據實際應用變化，例如2至6奈米。絕緣材料層124可由任意的各種不同材料形成，例如二氧化矽，且該絕緣材料層可通過使用各種製程技術形成，例如化學氣相沉積等。開口124A的尺寸及配置也可依據實際應用而變化。
第3C至3D圖顯示在絕緣材料層124的開口124A內的磊晶半導體材料123上形成金屬矽化物材料125以後的奈米線設備100。這裏所示的金屬矽化物區125可通過使用各種不同的難熔金屬製成，例如鎳、鉑、鈷等或其組合，且該些金屬矽化物區可通過使用本領域技術人員已知的技術形成。經執行以形成金屬矽化物區的典型步驟是：(1)沉積難熔金屬層；(2)執行初始加熱製程，使該難熔金屬與下方的含矽材料反應；(3)執行蝕刻或清洗製程，以移除該難熔金屬層的未反應部分；以及(4)執行額外的加熱製程，以形成該金屬矽化物的最終相。此類矽化製程的細節為本領域技術人員所熟知。在這裏所示的示例中，為形成金屬矽化物區125，可初始執行高度共形原子層沉積(ALD)製程或射頻(RF)物理氣相沉積(PVD)製程，以沉積例如鎳層或另一難熔金屬層。接著，執行上述退火-蝕刻-退火製程式列以完成金屬矽化物區125的形成。在一個示例實施例中，金屬矽化物區125可具有約2至3奈米的徑向厚度。
第3E至3F圖顯示在開口124A內形成硫族 化物材料半導體類相變材料130(下文中稱為“PCM(phase-change material)”)以使其上表面130S覆蓋下奈米線114A以後的奈米線設備100。PCM材料130是這樣一種材料，通過加熱，它能夠從導電狀態(或相)轉變為實質不導電狀態(或相)。例如，對於至少一些PCM材料，充分加熱以使該材料的結晶結構從高導電結晶狀態轉變為高電阻(不導電)狀態。下面將更充分地說明對PCM材料130加熱的一種示例方法。一般來說，PCM材料130是這樣一種材料，當將硫族化物相變材料自25℃加熱至300℃時，其電導率降低至少104(在量級上)。在一個示例實施例中，PCM材料130可為鍺-銻-碲(GST(Ge2Sb2Te5))、Te81Ge15S2As2、Te81Ge15S2Sb2、美國專利號5,166,758中識別的其他此類PCM材料等，將該專利整體包括于此作為參考。為達成第3E至3F圖所示的結構，可沉積PCM材料130以過填充開口124A，接著可執行蝕刻製程(或拋光及蝕刻製程)以移除PCM材料130的部分，從而使其上表面130S在開口124A內位於想要的位置，也就是覆蓋奈米線114A，並位於第二奈米線114B下方。換句話說，形成PCM材料130以使其覆蓋或圍繞下奈米線114A(也就是奈米線114A以及圍繞下奈米線114A的材料)且其不圍繞上奈米線114B。在一個示例實施例中，PCM材料130可通過執行PVD製程或ALD製程形成。經執行以凹入PCM材料130的蝕刻製程可為乾式或濕式蝕刻製程。要注意的是，在該例子中，PCM材料130僅圍繞設備100的源極/汲極區中(也就是在間隔物122 的橫向外部的區域中)的第一奈米線114A的軸向長度的部分。
第3G至3H圖顯示在絕緣材料層124的開口124A中形成導電材料132(例如傳統接觸金屬，例如鎢)以後的奈米線設備100。導電材料132與奈米線結構114B以及PCM材料130導電耦接。為達成第3G至3H圖所示的結構，可沉積導電材料132以過填充開口124A的剩餘部分。接著，可執行平坦化製程，例如CMP(化學機械平坦化)製程或回蝕刻製程，以移除位於開口124A的外部的導電材料132的多餘部分。這完成位於絕緣材料層124中的源極/汲極連接結構135(包括至少導電材料132以及PCM材料130)的形成。此時，可執行傳統的製造技術來完成設備100的製造。例如，將形成導電接觸(未圖示)以與源極/汲極連接結構135形成接觸。接著，利用傳統技術在設備100上方可形成額外的接觸及金屬化層。
第3I至3J圖顯示在開口124A內形成的PCM材料130的可能替代配置。在第3I圖中，執行凹入蝕刻製程以使PCM材料130的上表面130S位於一層面，從而使該上表面接觸位於奈米線114B周圍的導電材料的至少部分。這樣一配置可用以確保下奈米線114A被完全覆蓋。在第3J圖顯示的情況中，在PCM材料130上執行的回蝕刻製程可能不是真正的等向性性質，從而使PCM材料130的上表面130S的部分與位於奈米線114B周圍的導電材料接觸。
第4A至4L圖顯示這裏所述的奈米線設備101的另一個示例實施例。一般來說，奈米線設備101具有與奈米線設備100的上述結構相同的基本結構。因此，將僅指出奈米線設備101相對奈米線設備100的特定差異。
請參照第4A至4B圖，利用傳統的製造技術形成奈米線114A、114B，閘極結構116，覆蓋層120以及間隔物122。接著，執行磊晶沉積製程以形成圍繞奈米線114A、114B的暴露部分(也就是位於間隔物122的外部的奈米線114A、114B的部分)的上述磊晶半導體材料123。接著，在磊晶半導體材料123上形成上述PCM材料130。在一個實施例中，PCM材料130可通過執行選擇性CVD或ALD製程形成。
第4C至4D圖顯示執行數個製程操作以後的奈米線設備101。首先，在設備101上形成犧牲材料層160，以使其上表面160S覆蓋下奈米線114A(也就是覆蓋奈米線114A以及圍繞下奈米線114A的導電材料)。犧牲材料160可包括各種不同材料，例如OPL(organic/optical planarizing layer；有機/光學平坦化層)、光阻、非晶碳、二氧化矽，或相對現有其他材料可高度選擇性移除的任意其他材料等。為獲得第4C至4D圖中所示的結構，可沉積(或旋塗)犧牲材料160至想要的厚度，或者使其過填充與閘極結構116相鄰的區域並接著執行蝕刻製程來移除犧牲材料160的部分，以使其上表面160S位於想要的位置(也就是覆蓋下奈米線114A)。第4E至4F圖顯示執行蝕刻製 程以移除圍繞上奈米線結構114B的PCM材料130以後的設備101。在該蝕刻製程期間，犧牲材料160保護圍繞下奈米線114A形成的PCM材料130。要注意的是，在該例子中，PCM材料130圍繞設備101的源極/汲極區中(也就是在間隔物122的橫向外部的區域中)的第一奈米線114A的整個軸向長度。
第4G至4H圖顯示執行蝕刻或剝離製程以移除犧牲材料160以後的設備101。
第4I至4J圖顯示執行數個製程操作以後的奈米線設備101。首先，形成上述絕緣材料層124並利用傳統的微影及蝕刻技術對其圖案化，從而定義暴露奈米線114A、114B的部分的開口124A。接著，在絕緣材料層124的開口124A內的位於上奈米線114B周圍的磊晶半導體材料123上以及位於下奈米線114A周圍的PCM材料130上形成上述金屬矽化物材料125。
第4K至4L圖顯示在絕緣材料層124的開口124A中形成上述導電材料132以後的奈米線設備101。要注意的是，PCM材料130位於導電材料132與下奈米線114A之間。為達成第4K至4L圖所示的結構，可沉積導電材料132以過填充開口124A。接著，可執行平坦化製程，例如CMP製程或回蝕刻製程，以移除位於開口124A的外部的導電材料132的多餘部分。這完成位於絕緣材料層124中的源極/汲極連接結構137(包括至少導電材料132以及PCM材料130)的形成。此時，可執行傳統的製造技術來完 成設備101的製造。例如，將形成導電接觸(未圖示)以與源極/汲極連接結構137形成接觸。接著，利用傳統的技術在設備101上方可形成額外的接觸及金屬化層。
第5A至5B圖顯示包括這裏所述的示例奈米線設備100和/或101的積體電路的各種示例實施例及其操作方式。如上所述，PCM材料130是通過加熱可從導電狀態(或相)轉換為實質不導電狀態(或相)的一種材料。第5A圖是積體電路的一個示例實施例的示意圖，其中，可加熱PCM材料130以實現想要的導電轉變(也就是從導電狀態轉變為實質不導電狀態)。第5A圖顯示示例單晶片180，在單晶片180上形成有多個奈米線設備100和/或101。圖中還顯示在設備100/101上方形成示例絕緣材料層161、162、163。絕緣材料層161至163意圖簡單示意一個或多個金屬化層，其通常形成於積體電路產品上方以提供與晶片180中形成的下方積體電路的電性連接。為避免模糊本發明，在此類金屬化層中形成的金屬線及導孔未顯示於附圖中。
依據一個實施例，通過使用與電源例如電池(未圖示)耦接的一個或多個示意電阻加熱器170可加熱PCM材料130。如圖所示，電阻加熱器170可形成于晶片180中和/或一個或多個金屬化層中。在一些應用中，可省略該些電阻加熱器的其中一個，例如可利用在晶片180中形成的唯一加熱器170加熱設備100/101。此類電阻加熱器170的製造方式為本領域的技術人員所熟知。一般來說，依據 針對PCM材料130所選擇的材料，應當設計電阻加熱器170以使PCM材料130的溫度提高至約200至300℃，從而獲得想要的從導電材料至電性不導電材料的相變。依據特定的應用，應當設計電阻加熱器170以使這些或這個電阻加熱器能夠在約1微秒至10秒範圍的時長內在PCM材料130中實現這個想要的溫度變化(假定該PCM材料不冷於25℃)。
第5B圖顯示具有五個示例區域的晶片180的簡易平面視圖。如圖所示，設備100和/或101出現於區域2和4中，但不出現於區域1、3以及5中。通過使用這裏所揭露的方法，不預期各獨立奈米線設備100、101會被分開加熱。相反，預期包括此類設備100、101的晶片180的區域將被加熱而晶片180的其他區域不會被直接加熱。當然，如果晶片180的其他區域鄰近意圖加熱的區域，則它們可能經歷某種程度的加熱。因此，在第5B圖所示的例子中，將設計積體電路以對區域2和4選擇性加熱(如箭頭170所示)，而不加熱區域1、3和5。當然，區域2和4無需同時加熱，但這可能在某些情況下發生。
在完整閱讀本申請以後，本領域的技術人員將瞭解這裏所揭露的各種新穎設備以及方法。通過僅在奈米線114A而不是奈米線114B上選擇性形成PCM材料130，通過加熱設備可阻止或者至少顯著抑制與下奈米線114A的電性接觸，從而使PCM材料130的電導率實現想要的相變。因此，這裏所揭露的方法提供一種調整設備 100、101所產生的驅動電流的方式。這樣，當PCM材料130處於其導電相時，包括設備100、101的電路將具有增加的電流密度，因此具有更快的性能。相反，當PCM材料130處於其實質不導電的加熱狀態時，積體電路將處於准“低功耗”模式中，其中，它消耗大約一半的功率(對於兩奈米線設備)。可採用感測電路(未圖示)或軟體來感測積體電路的性能的想要的或需要的狀態，例如感測可接受低性能電晶體的操作。此時，控制器(未圖示)可啟動電阻加熱器170，以對PCM材料130實行想要的加熱。該感測電路及控制器可形成於晶片180上，或者它們可駐留於另一晶片上，通過該另一晶片，它們與加熱器170所在的晶片180有效耦接。
由於本領域的技術人員借助這裏的教導可以很容易地以不同但等同的方式修改並實施本發明，因此上述特定的實施例僅為示例性質。例如，可以不同的順序執行上述製程步驟。而且，本發明並意圖不限於這裏所示架構或設計的細節，而是如申請專利範圍所述。因此，顯然，可對上面揭露的特定實施例進行修改或變更，所有此類變更落入本發明的範圍及精神內。要注意的是，用於說明說明書以及申請專利範圍中的各種製程或結構的“第一”、“第二”、“第三”或者“第四”等術語的使用僅用作此類步驟/結構的快捷參考，並不一定意味著按排列順序執行/形成此類步驟/結構。當然，依據準確的申請專利範圍語言，可能要求或者不要求此類製程的排列順序。因 此，申請專利範圍規定本發明的保護範圍。
112‧‧‧絕緣層
114A‧‧‧第一奈米線
114B‧‧‧第二奈米線
116‧‧‧閘極結構
118‧‧‧通道區
120‧‧‧閘極覆蓋層
122‧‧‧間隔物
123‧‧‧磊晶半導體材料
124‧‧‧絕緣材料層
124A‧‧‧開口

Claims (19)

  1. 一種包括源極/汲極區的奈米線設備，包括：第一奈米線；第二奈米線，位於該第一奈米線上方且自該第一奈米線分離；閘極結構，位於該第一及第二奈米線的部分的周圍；以及相變材料，圍繞該源極/汲極區中的該第一奈米線的至少部分，但不圍繞該源極/汲極區中的該第二奈米線。
  2. 如申請專利範圍第1項所述的設備，其中，該相變材料包括鍺-銻-碲(GST(Ge2Sb2Te5))、Te81Ge15S2As2或Te81Ge15S2Sb2的其中一種。
  3. 如申請專利範圍第1項所述的設備，其中，該相變材料位於絕緣材料層中的開口內且實質填充該開口的底部。
  4. 如申請專利範圍第3項所述的設備，其中，該相變材料具有實質平坦的上表面，該上表面位於該第二奈米線下方的層面。
  5. 如申請專利範圍第3項所述的設備，其中，該相變材料的上表面位於一層面，以使該上表面接觸位於該第二奈米線周圍的材料。
  6. 如申請專利範圍第3項所述的設備，還包括導電結構，圍繞該第二奈米線而位於該開口中並導電耦接該相變 材料的上表面。
  7. 如申請專利範圍第1項所述的設備，其中，位於該第一奈米線周圍的該相變材料具有環狀配置。
  8. 如申請專利範圍第7項所述的設備，其中，該環狀配置的相變材料沿該第一奈米線的源極/汲極部分的整個軸向長度延伸。
  9. 如申請專利範圍第7項所述的設備，還包括導電結構，位於絕緣材料層的開口中，其中，該導電結構圍繞該第二奈米線並圍繞該環狀配置的相變材料。
  10. 如申請專利範圍第1項所述的設備，其中，該相變材料係一材料，該材料於將該相變材料從25℃加熱至300℃時，其電導率在量級上降低至少104。
  11. 一種形成包括源極/汲極區的奈米線設備的方法，包括：形成至少第一及第二奈米線，其中該第二奈米線自該第一奈米線分離；形成圍繞該第一及第二奈米線的部分的閘極結構；在該設備的該源極/汲極區中形成相變材料，該相變材料圍繞該第一奈米線，但不圍繞該第二奈米線；以及在該設備的該源極/汲極區中形成導電結構，該導電結構與圍繞該第一奈米線的該相變材料導電耦接以及與該第二奈米線導電耦接。
  12. 如申請專利範圍第11項所述的方法，其中，形成該相 變材料包括在絕緣材料層中的開口內形成該相變材料，以使該相變材料實質填充該開口的底部。
  13. 如申請專利範圍第12項所述的方法，其中，形成該相變材料包括形成該相變材料以使該相變材料具有實質平坦的上表面，該上表面位於該第二奈米線下方的層面。
  14. 如申請專利範圍第12項所述的方法，其中，形成該相變材料包括形成該相變材料以使該相變材料的上表面位於一層面，使得該上表面接觸位於該第二奈米線周圍的材料。
  15. 如申請專利範圍第11項所述的方法，其中，該相變材料位於該源極/汲極區中該第一奈米線的不足整個軸向長度的周圍。
  16. 如申請專利範圍第11項所述的方法，其中，形成該相變材料包括形成該相變材料以使位於該第一奈米線周圍的該相變材料具有環狀配置。
  17. 如申請專利範圍第16項所述的方法，其中，形成該相變材料包括形成該相變材料以使該環狀配置的相變材料沿該源極/汲極區中的該第一奈米線的整個軸向長度延伸。
  18. 如申請專利範圍第11項所述的方法，其中，該相變材料係一材料，該材料於該相變材料從25℃加熱至300℃時，其電導率在量級上降低至少104。
  19. 如申請專利範圍第11項所述的方法，其中，該相變材 料包括鍺-銻-碲(GST(Ge2Sb2Te5))、Te81Ge15S2As2或Te81Ge15S2Sb2的其中一種。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016040690A1 (en) * 2014-09-12 2016-03-17 The Regents Of The University Of California High performance thin films from solution processible two-dimensional nanoplates
KR102373620B1 (ko) * 2015-09-30 2022-03-11 삼성전자주식회사 반도체 장치
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9564317B1 (en) * 2015-12-02 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a nanowire
CN106960870B (zh) * 2016-01-11 2021-09-10 三星电子株式会社 半导体装置及其制造方法
US9660033B1 (en) * 2016-01-13 2017-05-23 Taiwan Semiconductor Manufactuing Company, Ltd. Multi-gate device and method of fabrication thereof
CN106328806B (zh) * 2016-08-29 2018-10-19 北京大学 一种基于磁阻效应的电子器件开关
US10566245B2 (en) * 2017-04-26 2020-02-18 Samsung Electronics Co., Ltd. Method of fabricating gate all around semiconductor device
US10192819B1 (en) * 2017-11-16 2019-01-29 Globalfoundries Inc. Integrated circuit structure incorporating stacked field effect transistors
US10090193B1 (en) 2017-11-16 2018-10-02 Globalfoundries Inc. Integrated circuit structure incorporating a stacked pair of field effect transistors and a buried interconnect and method
US10304832B1 (en) 2017-11-16 2019-05-28 Globalfoundries Inc. Integrated circuit structure incorporating stacked field effect transistors and method
US11101360B2 (en) * 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10714569B1 (en) * 2019-03-27 2020-07-14 International Business Machines Corporation Producing strained nanosheet field effect transistors using a phase change material

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120225527A1 (en) * 2009-11-23 2012-09-06 International Business Machines Corporation High density low power nanowire phase change material memory device
US20120286227A1 (en) * 2011-05-12 2012-11-15 Chung Sung-Woong Semiconductor memory device
TW201344909A (zh) * 2011-12-30 2013-11-01 Intel Corp 閘極全環繞電晶體的可變閘極寬度

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166758A (en) 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
DE102008059500B4 (de) * 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
DE102010003555B4 (de) * 2010-03-31 2019-12-24 Globalfoundries Dresden Module One Llc & Co. Kg Aluminiumsicherungen in einem Halbleiterbauelement, das Metallgateelektrodenstrukturen aufweist

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120225527A1 (en) * 2009-11-23 2012-09-06 International Business Machines Corporation High density low power nanowire phase change material memory device
US20120286227A1 (en) * 2011-05-12 2012-11-15 Chung Sung-Woong Semiconductor memory device
TW201344909A (zh) * 2011-12-30 2013-11-01 Intel Corp 閘極全環繞電晶體的可變閘極寬度

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Publication number Publication date
US9508712B2 (en) 2016-11-29
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US20150187762A1 (en) 2015-07-02
CN104766879A (zh) 2015-07-08

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