TW202133233A - 包括碳化矽材料之電子裝置及相關之方法及系統 - Google Patents

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Abstract

本發明揭示一種電子裝置，其包括一堆疊結構，該堆疊結構包括一或多個材料堆疊以及相鄰於該一或多個材料堆疊的一或多種碳化矽材料。該一或多個堆疊之該等材料包括單一硫屬化物材料以及一導電碳材料、一導電材料及一硬遮罩材料中之一或多者。該一或多種碳化矽材料包括碳化矽、羰基矽、碳氮化矽、羰基氮化矽，且亦包括矽-碳共價鍵。該一或多種碳化矽材料經組態為一襯裡或一密封件。本發明揭示額外電子裝置，以及形成一電子裝置的相關之系統及方法。

Description

包括碳化矽材料之電子裝置及相關之方法及系統
本文中揭示的實施例係關於電子裝置及電子裝置製作。更特定而言，本發明之實施例係關於包括一或多種碳化矽材料的電子裝置，且係關於相關之方法及系統。
電子裝置(例如，半導體裝置、記憶體裝置)設計人員通常期望藉由縮減單個特徵的尺寸且藉由縮減相鄰特徵之間的分離距離來形成提高電子裝置內的特徵(例如，組件)的整合位準或密度。電子裝置設計人員亦期望設計不僅緊湊，而且亦提供效能優勢以及簡化設計的架構。縮減特徵的尺寸及間距對用於形成電子裝置的方法提出愈來愈高的要求。一種解決方案係形成三維(3D)電子裝置，諸如3D交叉點記憶體裝置，其中特徵為垂直而非水平配置的。為了形成特徵，將多種材料彼此上下定位並蝕刻以形成材料的堆疊。堆疊的材料包含硫屬化物材料及電極材料。堆疊之材料中之一些對後續進行的處理動作敏感，諸如對後續處理動作的處理溫度或蝕刻條件敏感。堆疊的材料可為例如熱敏感的或對蝕刻化學品及其他程序條件敏感的。
為了在形成電子裝置期間保護堆疊的材料，在堆疊上方形成襯裡。在習用電子裝置中，襯裡包含一層氮化矽(SiN)及一層氧化矽(SiOx)。然而，當使用侵蝕性蝕刻化學品來形成電子裝置時，襯裡可無法提供足夠保護。另外，用於在氮化矽上形成氧化矽的程序條件可損壞襯裡的氮化矽。氧化矽層藉由基於氧電漿的程序(諸如PEALD程序)形成在氮化矽層上，該程序損壞(例如，氧化)氮化矽層。
為了進一步保護堆疊的材料，可在堆疊上方，諸如在堆疊的襯裡上方形成密封件。在習用電子裝置中，密封件包含與氧化矽組合的氮化矽。然而，密封件可不均勻地覆蓋襯裡的側壁以充分保護堆疊的材料。
隨著特徵的縱橫比不斷增加，且相鄰堆疊之間的間距隨著記憶體密度的增加而持續減小，襯裡及/或密封件的材料可會形成瓶頸或夾斷，從而在相鄰堆疊之上部部分之間導致所謂的「麵包條化(bread loafing)」效應。然而，若襯裡及/或密封件的材料形成為較低厚度，則襯裡及/或密封件的材料可無法提供所要保護性質。當隨後在相鄰堆疊之間形成介電材料時，襯裡及/或密封件的任何瓶頸部分皆會阻止介電材料完全填充堆疊之間的開口並在介電材料中形成空隙。
揭示一種電子裝置，該電子裝置包括堆疊結構，該堆疊結構包括一或多個材料堆疊及一或多種碳化矽材料。該一或多個堆疊之該等材料包括單一硫屬化物材料以及一導電碳材料、一導電材料及一硬遮罩材料中之一或多者。一或多種碳化矽材料相鄰於一或多個材料堆疊且包括碳化矽、羰基矽、碳氮化矽、羰基氮化矽或硼氮碳化矽。一或多種碳化矽材料亦包括矽-碳共價鍵，且一或多種碳化矽材料經組態為襯裡或密封件。
亦揭示一種形成電子裝置的方法。該方法包括形成包括一或多種材料的材料堆疊，該等堆疊中之一或多種材料包括硫屬化物材料。碳化矽材料係藉由自由基化學氣相沈積形成的，且相鄰於該等材料堆疊。填充材料經形成相鄰於碳化矽材料且介於材料堆疊中之相鄰堆疊之間。填充材料大體上無空隙。
揭示一種形成電子裝置的額外方法。該方法包括形成包括硫屬化物材料及一或多種額外材料的材料堆疊。材料堆疊中之相鄰堆疊由開口間隔開。第一碳化矽材料藉由自由基化學氣相沈積保形地形成，且相鄰於材料堆疊。移除第一碳化矽材料的相鄰於材料堆疊中之導電材料相鄰的部分，且透過開口移除導電材料之經曝露部分。藉由自由基化學氣相沈積保形地形成第二碳化矽材料。第二碳化矽材料相鄰於第一碳化矽材料且在開口中。在相鄰材料堆疊之間形成填充材料，該填充材料大體上無空隙。
亦揭示一種包括記憶體胞元陣列的電子裝置。記憶體胞元包括材料堆疊，該等材料堆疊包括硫屬化物材料及一或多種額外材料。碳化矽材料中之一或多者相鄰於材料堆疊，一或多種碳化矽材料包括矽原子及碳原子，且一或多種碳化矽材料包括矽-碳共價鍵。
揭示一種系統，該系統包括輸入裝置、輸出裝置以及可操作地耦接至輸入裝置及輸出裝置的處理器。電子裝置可操作地耦接至處理器，且包括記憶體胞元，該等記憶體胞元包括材料堆疊，該等材料堆疊包括單一硫屬化物材料及一或多種額外材料。至少一種碳化矽材料垂直相鄰於材料堆疊且在單一硫屬化物材料之側壁上。至少一種碳化矽材料之厚度沿著其長度大體上均勻。
優先權主張
本申請案主張針對「包括碳化矽材料之電子裝置及相關之方法及系統」於2020年1月23日提出申請的美國專利申請案第16/751,049號的申請日期的權益。
揭示一種電子裝置(例如，設備、半導體裝置、記憶體裝置)，其包含相鄰於一或多個材料堆疊(例如，在其上方)的襯裡。襯裡包含含有矽原子及碳原子的材料(例如，碳化矽材料)。堆疊包含一或多種熱敏材料及/或一或多種氧化敏感性材料，且襯裡之碳化矽材料形成在堆疊之材料上方，以在隨後的程序動作期間保護敏感性材料。使用大體上不影響(例如，損壞)堆疊的材料或電子裝置的其他曝露材料的低溫、非氧化程序，在堆疊上方保形地形成襯裡之碳化矽材料。含有相同或不同碳化矽材料的密封件可視情況形成在含有碳化矽材料之襯裡上方。襯裡及/或密封件之碳化矽材料藉由使用矽-碳前驅物的自由基化學氣相沈積(CVD)程序形成。在形成之後，可取決於襯裡及/或密封件之碳化矽材料的所要特性(例如，蝕刻速率、抗蝕刻性、保形性等)來裁適(例如，調諧)碳化矽材料中之碳量。藉由對初始形成的碳化矽材料進行處理動作，可裁適電子裝置中之碳化矽材料的碳含量以提供所要的性質。
以下描述提供具體細節，諸如材料類型、材料厚度及程序條件，以便提供對本文中所描述之實施例的全面描述。然而，熟習此項技術者將理解，可在無需使用此等特定細節的情況下實踐本文中所揭示的實施例。實際上，可結合半導體行業中使用的習用製作技術來實踐實施例。另外，本文中所提供的描述不形成對電子裝置的完整描述或用於製造電子裝置的完整處理流程，且下文所描述之結構不形成完整的電子裝置。下文僅詳細描述理解本文中所描述之實施例所需要的彼等處理動作及結構。可藉由習用技術來執行形成完整電子裝置的額外動作。
除非另有指示，否則本文中所描述之材料可由習用技術形成，包含但不限於旋塗、覆蓋塗層、化學氣相沈積(「CVD」)、原子層沈積(「ALD」)，電漿加強ALD、物理氣相沈積(「PVD」) (包含濺射、蒸發、離子化PVD及/或電漿加強CVD)或磊晶生長。替代地，可原位生長所述材料。取決於欲形成之特定材料，用於沈積或生長材料的技術可由熟習此項技術者選擇。材料的移除可藉由任何合適的技術來完成，包含但不限於蝕刻(例如，乾式蝕刻、濕式蝕刻、氣相蝕刻)，離子銑切、磨料平坦化(例如，化學機械平坦化))或其他已知方法，除非上下文另有說明。
本文中所呈現的附圖僅出於說明目的，並不意味著為任何特定材料、組件、結構、電子裝置或電子系統的實際視圖。可預期由於例如製造技術及/或公差而在附圖中描繪的形狀的偏差。因此，本文中所描述之實施例不應被解釋為限於所說明的特定形狀或區域，而是包含例如由製造導致的形狀偏差。舉例而言，經說明或描述為盒形之區域可具有粗糙及/或非線性特徵。經說明或描述為圓形之區域可包含一些粗糙及/或線性的特徵。此外，所說明銳角可為圓形的，且反之亦然。因此，圖中所說明的區域本質上為示意性的，且其形狀不意欲說明區域的精確形狀，且不限制本申請專利範圍的範疇。圖式不一定按比例縮放。另外，圖之間共同的元件可保持相同的數字標記。
如本文中所使用，除非上下文另有明確指示，否則單數形式「一(a)」、「一(an)」及「該」旨在亦包含複數形式。
如本文中所使用，術語「及/或」包含相關聯所列物項中之一或多者的任何及全部組合。
如本文中所使用，對於特定參數的數值，「約」或「大約」包含數值且來自熟習此項技術者將理解的數值的變異程度在特定參數的可接受公差範圍內。舉例而言，對於數值的「約」或「大約」可包含在自數值的90.0%至110.0%範圍內的額外數值，諸如在自數值的95.0%至105.0%的範圍內，在自數值的97.5%至102.5%的範圍內，在自數值的99.0%至101.0%的範圍內，在自數值的99.5%至100.5%的範圍內，或在自數值的99.9%至100.1%的範圍內。
如本文中所使用，空間相對術語，諸如「下方」、「下面」、「下部」、「底部」、「上面」、「上部」、「頂部」、「前方」、「後方」、「左側」、「右側」及其類似物為了便於描述可用於來描述一個元件或特徵與另一元件或特徵的關係，如圖中所說明。除非另有規定，否則空間相對術語旨在囊括除了圖中所描繪的定向之外的材料的不同定向。舉例而言，若圖中之材料倒置，則描述為在其他元件或特徵的「下面」或「下方」或「之下」或「底部」的元件將經定向在其他元件或特徵的「上面」或「頂部上」。因此，取決於使用所述術語的上下文，術語「在...下方」可囊括在上面及在下面兩個定向，此對於熟習此項技術者來說為顯而易見的。可以其他方式定向材料(例如，旋轉90度、倒置、翻轉)，且相應地解釋本文中使用的空間相對描述語。
如本文中所使用，術語「經組態」係指至少一個結構及至少一個設備中之一或多者的大小、形狀、材料組成及配置，其有助於以預定方式操作結構及設備中之一或多者。
如本文中所使用，術語「電子裝置」包含但不限於記憶體裝置，以及可併入或不併入記憶體的其他半導體裝置，諸如邏輯裝置、處理器裝置、射頻(RF)裝置。此外，除了其他功能之外，電子裝置亦可併入記憶體，諸如例如包含處理器及記憶體的所謂的「系統單晶片」(SoC)，或包含邏輯及記憶體的半導體裝置。電子裝置可為包含敏感材料的3D電子裝置，諸如3D交叉點記憶體裝置。
如本文中所使用，術語「襯裡材料」或「襯裡」意指且包含碳化矽材料，該碳化矽材料經配製以在經受相同蝕刻條件時展現在碳化矽材料與其他曝露材料之間的蝕刻選擇性。襯裡可包含彼此相鄰定位且經配製以展現所要蝕刻選擇性性質的一或多種材料，諸如碳化矽材料及一或多種額外材料。襯裡之厚度小於密封件之厚度。
如本文中所使用，將一元件稱為在另一元件「上」或「上方」意指且包含該元件直接位於另一元件頂部、相鄰於(例如，側向相鄰於、垂直相鄰於)另一元件、在另一元件下面或與另一元件直接接觸。亦包含該元件間接地位於另一元件頂部、相鄰於(例如，側向相鄰於，垂直地相鄰於)另一元件，在另一元件下方或在另一元件附近，其中在其之間存在其他元件。相比而言，當將一元件稱為「直接連在」另一元件「上」或「直接相鄰於」另一元件時，不存在任何介入元件。
如本文中所使用，術語「密封材料」或「密封件」意指且包含經配製為表現出阻擋性質的碳化矽材料，諸如縮減或大體上防止水穿過該材料。密封件可包含彼此相鄰定位且經配製以展現所要障壁性質的一或多種材料，諸如碳化矽材料及一或多種額外材料。密封件之厚度大於襯裡之厚度。
如本文中所使用，術語「碳化矽材料」意指並包含包含矽原子及碳原子的材料。碳化矽材料可任選地包含氧原子，氮原子或硼原子中之一或多者。碳化矽材料可包含但不限於碳化矽、羰基矽、碳氮化矽、羰基氮化矽，或硼氮碳化矽。碳化矽材料可為化學計量化合物或非化學計量的化合物。術語「羰基矽」或「氧摻雜碳化矽」用於指具有通用化學式SiCOx 的碳化矽材料，術語「碳氮化矽」或「氮摻雜碳化矽」用於指具有通用化學式SiCNy 的碳化矽材料，且術語「羰基氮化矽」或「氧氮摻雜的碳化矽」用於指具有通用化學式SiCOx Ny 的碳化矽材料。術語「碳化矽材料」用於統稱為碳化矽、碳氮化矽、羰基矽，或羰基氮化矽中之一或多者。碳化矽材料的定義不包括僅包含矽原子及氧原子的氧化矽(SiOx )。
如本文中所使用，術語「可選擇性蝕刻」意指且包括材料，該材料相對於曝露於給定蝕刻化學品及/或程序條件的另一材料回應於曝露於相同蝕刻化學品及/或其他材料而展現較大蝕刻速率。舉例而言，材料可展現為另一材料的蝕刻速率的至少約五倍大的蝕刻速率，諸如，為另一材料的蝕刻速率的約十倍大，約二十倍大或約四十倍大的蝕刻速率。熟習此項技術者可選擇用於選擇性地蝕刻所要材料的蝕刻化學品及蝕刻條件。
如本文中所使用，術語「堆疊」意指並包含具有經定位彼此處置相鄰的多種材料的特徵。堆疊的材料中之至少一者可對熱及/或水敏感：堆疊的材料可包含一或多種導電(例如，導電)材料，一或多種硫屬化物材料，以及硬遮罩材料或其組合。
如本文中所使用，關於給定參數、性質或條件的術語「大體上」意指且包含熟習此項技術者將理解給定參數、性質或條件滿足變異程度，諸如在可接受的製造公差範圍內。舉例而言，取決於大體上滿足的特定參數、性質或條件，參數、性質或條件可至少90.0%滿足、至少95.0%滿足、至少99.0%滿足，或甚至至少99.9%滿足。
如本文中所使用，術語「基板」意指並包含在其上形成額外材料的材料(例如，基底材料)或構造。基板可為電子基板、半導體基板、在支撐結構上的基底半導體層、電極，在其上形成有一或多種材料、層、結構或區域的電子基板，或其上形成有一或多個材料、層、結構或區域的半導體基板。電子基板或半導體基板上的材料可包含但不限於半導體材料、絕緣材料、導電材料等。 基板可為習用矽基板或包括半導電材料層的其他塊狀基板。如本文中所使用，術語「塊狀基板」不僅意指且包含矽晶圓，而且意指且包含絕緣體上矽(SOI)基板(諸如，藍寶石上矽(SOS)基板及玻璃上矽(SOG)基板)、在基底半導體底座上之磊晶矽層及其他半導體或光電材料(諸如，矽鍺、鍺、砷化鎵、氮化鎵及磷化銦)。基板可為經摻雜或未經摻雜。
如本文中所使用，術語「垂直」、「縱向」、「水平」及「橫向」係指結構的主平面，且不一定由地球的重力場界定。「水平」或「橫向」方向為大體上平行於結構之主平面的方向，而「垂直」或「縱向」方向為大體上垂直於結構之主平面的方向。結構的主平面由結構的表面界定，結構的表面與結構的其他表面相比具有相對大的面積。
在圖1及圖2中展示堆疊結構100，其包含堆疊105，相鄰於(例如，垂直相鄰於，在其上方)堆疊105的襯裡110，以及開口115。襯裡110可包含一或多個襯裡部分，諸如襯裡部分110A、110B。堆疊結構100經形成相鄰於(例如，垂直相鄰於，在其上方)基板120。堆疊105藉由開口115彼此分開，且相鄰堆疊105彼此分開距離D1。距離D1可取決於形成堆疊結構100之堆疊105的節距，該間距取決於含有堆疊結構100的電子裝置中之堆疊結構100的預期用途來選擇。每一堆疊105包含多種材料，諸如一或多種導電材料、一或多個硫屬化物材料及硬遮罩材料。如下文更詳細描述，堆疊結構100可存在於電子裝置之記憶體胞元中。
圖1及圖2將堆疊105展示為包含四種材料105A至105D及導電材料105E。然而，堆疊105中之材料的數目可大於或小於五。堆疊105之材料中之一或多者可為熱敏的或對氧化敏感的。堆疊105可例如包含導電材料105E、一或多種硫屬化物材料、一或多種導電碳材料、除導電材料105E之外的一或多種導電材料，以及硬遮罩材料。僅作為實例，堆疊105可包含在基板120上方之導電材料105E，在導電材料105E上方之第一導電碳材料，在第一導電碳材料上方之一或多種硫屬化物材料，在一或多種硫屬化物材料上方之第二導電碳材料，及在第二導電碳材料上方之硬遮罩材料。堆疊105可例如包含對熱或氧化(例如，氧化條件)敏感的一或多種硫屬化物材料及一或多種導電碳材料，在形成堆疊105期間及之後或在形成襯裡110或密封件125 (參見圖5)期間材料可曝露於該條件。在一些實施例中，堆疊105包含在基板120上方之導電材料105E，在導電材料105E上方之第一導電碳材料，在第一導電碳材料上方之硫屬化物材料，在硫屬化物材料上方之第二導電碳材料以及在第二導電碳材料上方之硬遮罩材料。在其他實施例中，堆疊105包含在基板120上方之導電材料105E，在導電材料105E上方之第一導電碳材料，在第一導電碳材料上方之第一硫屬化物材料，在第一硫屬化物材料上方之第二硫屬化物材料，在第二硫屬化物材料上方之第二導電碳材料及在第二導電碳材料上方之硬遮罩材料。
堆疊105之導電材料105E可包含導電材料，該導電材料包含但不限於鎢、鋁、銅、鈦、鉭、鉑、其合金、重摻雜半導體材料、多晶矽、導電矽化物、導電氮化物、導電碳、導電碳化物或其組合。導電材料105E可以如經組態為存取線、字線、觸點、數位線、位元線等。在一些此類實施例中，導電材料105E為鎢。替代地，導電材料105E可經組態為電極。在一些此類實施例中，導電材料105E為導電碳。
堆疊105之導電碳材料可包含但不限於導電碳材料。
堆疊105之硫屬化物材料可為硫屬化物玻璃、硫屬化物金屬離子玻璃或其他含硫屬化物材料。硫屬化物材料可為包含至少一個硫屬化物原子及至少一或多種正電性元素的二元或多元(三元、四元等)化合物。如本文中所使用，術語「硫屬化物」意指並包含元素週期表的第VI族的元素，諸如氧(O)、硫(S)、硒(Se)或碲(Te)。正電性元素可包含但不限於氮(N)、矽(Si)、鎳(Ni)、鎵(Ga)、鍺(Ge)、砷(As)、銀(Ag)、銦(In)、錫(Sn)、銻(Sb)、金(Au)、鉛(Pb)、鉍(Bi)或其組合。僅作為實例，硫屬化物材料可包含包含Ge、Sb及Te的化合物(亦即，GST化合物)，諸如Ge2 Sb2 Te5 ，然而，本發明不限於此，且硫屬化物材料可包含其他化合物，包含至少一種硫屬元素。硫屬化物材料可經摻雜或未經摻雜且可在其中混合有金屬離子。僅作為實例，硫屬化物材料可為包含銦、硒、碲、銻、砷、鉍、鍺、氧、錫或其組合的合金。在一些實施例中，堆疊105包含一種(例如，單一)硫屬化物材料。在其他實施例中，堆疊105包含兩種硫屬化物材料。兩種硫屬化物材料可彼此相鄰，或可由堆疊105之其他材料中之一或多者間隔開。
堆疊105之硬遮罩材料可相對於堆疊105中之其他材料以及相對於在後續程序動作期間形成在堆疊105上的一或多種其他導電材料展現出不同的蝕刻選擇性。硬遮罩材料可包含但不限於氮化矽或非晶碳。可在進行後續程序動作之前視情況移除硬遮罩材料。在一些實施例中，硬遮罩材料為氮化矽。
堆疊105之材料經定位成彼此相鄰(例如，垂直相鄰)。堆疊105之材料可藉由習用技術彼此垂直相鄰地形成，且該等材料經圖案化以形成藉由開口115彼此分離的堆疊105。可藉由習用技術，諸如藉由使用習用光微影及蝕刻技術來蝕刻材料，來圖案化材料(例如，移除材料的一部分)。可例如將材料曝露於各向同性蝕刻程序，諸如乾式電漿蝕刻程序或反應性離子蝕刻程序，以形成堆疊105可使用習用蝕刻化學品及蝕刻條件來形成堆疊105及開口115。所得堆疊105可為高縱橫比(HAR)特徵，其縱橫比(亦即，寬度與深度的比)大於或等於大約5:1，諸如自約5:1至約100:1、自約5:1至約50:1、自約10:1至約40:1、自約10:1至約30:1、自約10:1至約20:1，自約20:1至約50:1，自約20:1至約40:1或自約20:1至約30:1。開口115亦可展現出高縱橫比。可依自約3nm至約100nm (諸如自約10 nm至約30 nm、自約15 nm至約25 nm或自約15 nm至約20 nm)的半節距形成堆疊105。在一些實施例中，堆疊105以20 nm的半節距形成。在其他實施例中，堆疊105以14 nm的半節距形成。除了將堆疊105經組態為線之外，亦可使用其他幾何形狀，諸如支柱。堆疊105的導電材料105E可與堆疊105的其他材料同時經圖案化，或可以在圖案化材料105A至105D之後經圖案化，如圖3中所展示。
如在圖2中所展示，襯裡110A、110B可經形成為相鄰於堆疊105 (例如，在堆疊105上方)。雖然圖式將襯裡110展示為包含兩個襯裡部分110A、110B，但襯裡110可包含單個襯裡部分110B，或可取決於欲實現的保護程度而包括三個或多於三個部分。襯裡110A、110B以足夠之厚度保形地形成在堆疊105之材料105A至105D之側壁上，以在堆疊105的形成期間或之後或在相鄰於襯裡110A、110B (例如，在其上方)形成可選密封件125 (參見圖5)之前或之後進行的程序動作期間保護堆疊105的材料105A-105D。後續程序動作可包含但不限於蝕刻程序(例如，乾式蝕刻程序、濕式蝕刻程序)或基於電漿的程序，例如處理程序或緻密化程序。襯裡110A、110B亦可在進行以清潔堆疊105的程序動作期間保護堆疊105的材料。襯裡110A、110B亦形成在導電材料105E之水平表面上以保護導電材料105E。
如圖2中所展示，堆疊結構100之相鄰堆疊105彼此分離小於距離D1的距離D2。距離D2的範圍可自約3 nm至約300 nm，諸如自約20 nm至約60 nm，自約20 nm至約40 nm，或自約40 nm至約60 nm，取決於形成堆疊結構100的堆疊105之節距及襯裡110A、110B之厚度。相鄰堆疊105之間的距離D2可等於厚度D1減去襯裡110、110B之厚度的兩倍。
襯裡110A由諸如氮化矽(SiN)的介電材料形成。襯裡110A可藉由習用技術，諸如藉由PECVD，保形地形成在堆疊105上方。襯裡110A可提供對襯裡110的黏附性質或保護性質。襯裡部分110A具有自約10 Å至約60 Å的厚度。襯裡110B可保形地形成在襯裡110A上方，諸如直接在襯裡110A上方(例如，與其接觸)形成襯裡110B。替代地，襯裡110可僅包含襯裡部分110B的碳化矽材料，其中襯裡110B之碳化矽材料直接在堆疊105上方(例如，與其接觸)。例如，隨著堆疊結構100的相鄰堆疊105之間的間隔減小，碳化矽材料可直接形成在堆疊105上，使得僅存在襯裡110B。
襯裡110B可由碳化矽材料形成。襯裡110B由自由基CVD程序形成，該程序利用一種(例如，單個)矽-碳前驅物，該矽-碳前驅物包含矽-碳前驅物的矽原子與碳原子之間的共價鍵。因此，所得的碳化矽材料在矽原子及碳原子之間包括共價鍵，且較之由其他方法形成的習用碳化矽材料更穩定(例如，熱力學穩定)。初始形成的襯裡110B的碳化矽材料可包含介於約2原子百分比(at.%)與約50 at.%之間的碳，諸如介於約2 at.%與約40 at.%之間的碳，介於約2 at.%與約30 at.%之間的碳，介於約5 at.%與約50 at.%之間的碳，介於約5 at.%與約40 at.%之間的碳，介於約5 at.%與約30 at.%之間的碳，介於約10 at.%與約50 at.%之間的碳，介於約15 at.%與約50 at.%之間的碳，介於約20 at.%與約50 at.%之間的碳，介於約25 at.%與約50 at.%之間的碳，介於約30 at.%與約50 at.%之間的碳，介於約35 at.%與約50 at.%之間的碳，介於約40 at.%與約50 at.%之間的碳，介於約45 at.%至約50 at.%之間的碳，介於約10 at.%與約30 at.%之間的碳，介於在約15 at.%與約30 at.%之間的碳，介於在約20 at.%與約30 at.%之間的碳，介於在約25 at.%與約30 at.%之間的碳，介於約30 at.%與約50 at.%之間的碳，介於約35 at.%與約50 at.%之間的碳，介於約40 at.%與約50 at.%之間的碳，介於約35 at.%與約45 at.%之間的碳或介於約10 at.%與約25 at.%之間的碳。自由基CVD程序可為不影響(例如，損壞)襯裡110B的非氧化程序。襯裡110B的碳化矽材料可展現高度的保形性且展現對隨後的程序動作中使用的蝕刻化學品的高抵抗性。襯裡部分110B具有自約10 Å至約60 Å的厚度。
為了形成襯裡110B，可將包括堆疊105及襯裡110A的堆疊結構100置放至反應室中，且可藉由自由基CVD程序形成襯裡110B的碳化矽材料。反應室可為半導體工業中使用的習用設備。將矽-碳前驅物、自由基物種及可選載氣引入到含有堆疊結構100的反應室。矽-碳前驅物可在矽-碳前驅物的矽原子與碳原子之間含有一或多個矽-碳(Si-C)共價鍵。矽-碳前驅物亦可含有一或多個矽-氫(Si-H)共價鍵及/或一或多個矽-矽(Si-Si)共價鍵。矽-碳前驅物可為在形成襯裡110B的碳化矽材料的溫度下的氣體。藉由使用包含矽-碳共價鍵的矽-碳前驅物，襯裡110B的亦包含矽-碳共價鍵的碳化矽材料可在低溫下且使用較少侵蝕性程序條件形成，此係因為形成Si- C共價鍵在熱力學上為不利的。矽-碳前驅物可包含約2 at.%至約45 at.%之間的矽，約2 at.%至約50 at.%之間的碳，約0 at.%至約45 at.%之間的氧，以及在約0 at.%至約45 at.%的氮之間。
取決於碳化矽材料之所要材料組合物，除了在矽原子與碳原子之間的共價鍵之外，矽-碳前驅物亦可視情況包含介於矽-碳前驅物的矽原子與氮原子之間的共價鍵或介於矽-碳前驅物的矽原子與氧原子之間的共價鍵。若例如碳化矽材料包含氧，則矽-碳前驅物可包含一或多個矽-氫(Si-H)共價鍵，一或多個Si-C共價鍵，一或多個矽-矽(Si-Si)共價鍵及一或多個矽-氧(Si-O)共價鍵。若例如碳化矽材料包含氮，則矽-碳前驅物可包含一或多個矽-氫(Si-H)共價鍵，一或多個Si-C共價鍵，一或多個矽-矽(Si-Si)共價鍵及一或多個矽-氮(Si-N)共價鍵。若例如碳化矽材料包含氧及氮，則矽-碳前驅物可包含一或多個矽-氫(Si-H)共價鍵，一或多個Si-C共價鍵，一或多個矽-矽(Si-Si)共價鍵，一或多個矽-氮(Si-N)共價鍵及一或多個矽-氧(Si-O)共價鍵。矽-碳前驅物可為線性矽氧烷，環狀矽氧烷，甲矽烷，烷基矽烷，烷氧基矽烷或矽氮烷。替代地，矽-碳前驅物可具有通用化學式Si-R，其中R為烷基；Si-Ar，其中Ar為芳基；或Si-OR或Si-OAr。此類矽-碳前驅物在此項技術中為已知的，且可從許多來源(諸如自科林研發公司(LAM Research Corp.) (加利福尼亞州弗利蒙市))商購獲得。 。藉由適當地選擇含有共價鍵(例如，Si-C共價鍵、Si-Si共價鍵、Si-O共價鍵、Si-N共價鍵)的矽-碳前驅物存在於所得碳化矽材料中，可使用單一類型的矽-碳前驅物來形成碳化矽材料。換言之，在形成自由基物種之前，在矽-碳前驅物中形成(例如，存在) Si-C共價鍵、Si-Si共價鍵、Si-O共價鍵、Si-N共價鍵。
自由基物種可，例如，包含氫自由基(H. )、氧自由基物種，或氮自由基物種。氫自由基可藉由習用技術產生，諸如使氫氣(H2 )經受遠端電漿源中之電漿。由氫氣產生氫自由基為習用的，且在本文中不再詳細描述。電漿源可包含但不限於：電容耦合電漿(CCP)、電感耦合電漿(ICP)、微波(MW)電漿、DC電漿或雷射產生電漿。氫自由基為使用高功率遠端ICP源在高壓下產生。當與矽-碳前驅物反應時，氫自由基可處於足夠低的能量狀態，使得矽-碳前驅物中之Si-C共價鍵在在堆疊105上形成碳化矽材料期間不會與氫自由基發生反應(例如，不會被氫自由基破壞)。氫自由基最初可處於激發能態，其鬆弛成低能態氫自由基(例如，基能態氫自由基)。矽-碳前驅物及氫自由基可彼此充分反應，使得不使用電漿條件來形成襯裡110B的碳化矽材料。低能態氫自由基可與矽-碳前驅物反應以損壞Si-Si共價鍵及/或Si-H共價鍵，活化矽-碳前驅物並形成矽-碳前驅物的自由基。經活化矽-碳前驅物包含反應性位點，且氫自由基引發在矽-碳前驅物的反應性位點處的交聯，使得活化的矽-碳前驅物的分子彼此反應以形成襯裡110B的碳化矽材料。經活化矽-碳前驅物的自由基可展現較低的黏附係數。由於在基於自由基的反應中不使用氧化反應環境，因此能夠藉由具有低滯留時間反應且在低溫下的自由基CVD程序來形成碳化矽材料。大體上所有的氫自由基可處於低能態或基態，且可與矽-碳前驅物起反應。僅作為實例，大於約90%或大於約95%的氫自由基可處於低能態或基態。因此，包含堆疊105及襯裡110A的堆疊結構100曝露於高密度的氫自由基。
若矽-碳前驅物亦包含Si-O共價鍵，則氫自由基可處於足夠低的能量狀態，使得Si-C共價鍵及Si-O共價鍵在形成碳化矽材料期間不與氫自由基發生反應(例如，不會由氫自由基破壞)。若矽-碳前驅物亦包含Si-N共價鍵，則氫自由基可處於足夠低的能量狀態，使得Si-C共價鍵及Si-N共價鍵在形成碳化矽材料期間不與氫自由基發生反應(例如，不會由氫自由基破壞)。若矽-碳前驅物亦包括Si-O共價鍵及Si-N共價鍵，則氫自由基可處於足夠低的能量狀態，使得Si-C共價鍵、Si-O共價鍵及Si-N共價鍵在碳化矽材料的形成期間不與氫自由基反應(例如，不會由氫自由基破壞)。
低能態氫自由基與矽-碳前驅物起反應，以在堆疊105上，例如在堆疊105之材料的側壁上形成碳化矽材料。選擇程序條件使得矽-碳前驅物中之Si-Si共價鍵及Si-H共價鍵選擇性地破壞，而Si-C共價鍵及Si-O共價鍵及/或Si-N共價鍵未破壞。矽-碳前驅物中之Si-C鍵以及Si-O共價鍵及/或Si-N共價鍵(若存在)在自由基CVD程序的程序條件下相對於矽-碳前驅物中之Si-Si共價鍵及Si-H共價鍵為熱力學穩定的。矽-碳前驅物之矽及碳有利於初始形成的碳化矽材料中之大體上全部矽及碳。若矽-碳前驅物包含氧及氮中之一或多者，則矽-碳前驅物有利於在初始形成的碳化矽材料之大體上全部氧及氮。
自由基CVD程序的程序條件大體上保留矽-碳前驅物的Si-C共價鍵。換言之，在矽-碳前驅物及低能態氫自由基反應之後，碳化矽材料中存在Si-C共價鍵。若碳化矽材料為羰基矽，則在碳化矽材料中可存在Si-C共價鍵及Si-O共價鍵。若碳化矽材料為碳氮化矽，則在碳化矽材料中可存在Si-C共價鍵及Si-N共價鍵。若碳化矽材料為羰基氮化矽，則在碳化矽材料中可存在Si-C共價鍵、Si-O共價鍵及Si-N共價鍵。可以足夠流速、溫度、壓力、滯留時間，RF功率等將反應性物種及矽-碳前驅物引入至反應室中，以將氫自由基維持在低能態或基態。僅作為實例，反應室內的堆疊結構100的溫度可為自約50℃至約500℃，諸如自約50℃至約450℃。反應室內之壓力可小於或等於約35托。
所形成的碳化矽材料可為大體上均質的化學組合物或可為異質化學組合物，諸如包含碳在碳化矽材料的整個厚度上的梯度。僅作為實例，碳化矽材料可包含在堆疊105附近的富矽部分，其中碳化矽材料的碳含量在堆疊105的遠側增加。替代地，碳化矽材料在其整個厚度上可為大體上均質組合物。襯裡110B可展現大於或等於約75%、大於或等於約80%、大於或等於約85%、大於或等於約90%、大於或等於約95%，或大於或等於約99%的階梯覆蓋率。
藉由自由基CVD程序形成襯裡110B之碳化矽材料使得能夠在不使用直接電漿的情況下形成碳化矽材料，此減少電漿對堆疊結構100的損壞。由於矽-碳前驅物包含所要共價鍵，因此能夠在較低溫度下且僅使用單個矽-碳前驅物來形成碳化矽材料。由於在自由基CVD程序的程序條件下熱力學上不利於形成Si-C共價鍵，因此襯裡110B之碳化矽材料中存在大體上相同的存在於矽-碳前驅物中之共價鍵。另外，自由基的低黏附係數使得碳化矽材料能夠以高階梯覆蓋率(諸如以大於或等於約85%的階梯覆蓋率)形成。
根據本發明之實施例的碳化矽材料不同於分別使用分離的矽前驅物及碳前驅物作為矽及碳的來源形成的碳化矽材料。藉由自由基CVD程序形成的碳化矽材料包含Si-C共價鍵，而使用單獨的矽前驅物及碳前驅物形成的碳化矽材料不包含Si-C共價鍵。類似地，藉由自由基CVD程序形成的碳化矽材料包焊Si-C共價鍵、Si-O共價鍵及Si-N共價鍵，而使用單獨的矽前驅物、碳前驅物、氮前驅物及氧形成前驅物形成的碳化矽材料不包含Si-C共價鍵。
雖然本文中之實施例將碳化矽材料描述為藉由自由基CVD程序形成，但可替代地使用諸如電漿加強ALD程序的原子層沈積(ALD)程序。僅作為實例，可使用Si2 Cl6 的電漿及CH4 的電漿形成碳化矽材料，以在O2 電漿處理之後形成碳化矽(SiC)或羰基矽(SiCOx )。羧基氮化矽(SiCOx Ny )亦可藉由ALD使用順序的Si2 Cl6 及CH3 NH2 電漿流形成。
如在圖3中所展示，可對堆疊105之導電材料105E進行圖案化以形成導電材料105Eʹ。襯裡110B之碳化矽材料可大體上抵抗在形成相鄰於堆疊105 (例如，在其上方)的襯裡110A、110B之後用於對導電材料105E進行圖案化的乾式蝕刻化學品。然而，可自導電材料105E之水平表面移除襯裡110的一部分，且可自堆疊105之頂部部分移除襯裡110A、110B中之一或多者的一部分。例如，可移除襯裡110A、110B的相鄰於堆疊105之頂部表面(例如，在其上方)且相鄰於導電材料105E之水平表面(例如，在其上方)的一部分，而襯裡110A、110B的一部分保留在堆疊105之材料105A至105D的側壁上。蝕刻化學品及蝕刻條件可例如自堆疊105之頂部移除襯裡110B，諸如在硬遮罩上方，而襯裡110A、110B保留在堆疊105之材料105A至105E中之硫屬化物材料及/或導電碳材料的側壁上。可藉由相同蝕刻品及蝕刻條件來蝕刻導電材料105E，從而形成導電材料105Eʹ。雖然圖2將襯裡110A、110B展示為大體上連續的材料，但由於所使用的蝕刻化學品及蝕刻條件，如圖3中所展示，在導電材料105E的圖案化期間，襯裡110A、110B可變得不連續。
襯裡110B之碳化矽材料亦可大體上抵抗水性氟化氫(HF)濕式蝕刻化學品，諸如用於在圖案化導電材料105E之後移除殘留(例如，清潔)堆疊結構100的蝕刻化學品。襯裡110B的碳化矽材料亦可大體上抵抗過氧化氫、檸檬酸或氫氧化銨濕式蝕刻化學品。
襯裡110B可經受一或多種處理動作，該等處理行為改變(例如，縮減)襯裡110B的碳含量，此與初始形成的襯裡110B的介電常數相比，改變襯裡110B的介電常數。在處理動作之後，襯裡110B被稱為經處理襯裡110Bʹ，且在圖4及隨後的附圖中被說明為襯裡110Bʹ，致使已經進行處理動作。襯裡110B的碳化矽材料的介電常數可低於氮化矽的介電常數(約8)。根據本發明之實施例的碳化矽材料之較低介電常數可使得含有碳化矽材料的電子裝置能夠減輕由於碳化矽材料的高電容而引起的高尖峰電流。處理動作亦可使得襯裡110B緻密化，從而將密度自約1.8 g/cm3 增加至約2.0 g/cm3 。可進行處理動作以裁適經處理襯裡110Bʹ的碳含量並提供經處理襯裡110Bʹ的所要性質。處理動作可包含使襯裡110B曝露於氧氣(O2 )處理動作，例如O2 電漿處理動作。不受任何理論的束縛，據信在氧電漿處理的氧化環境中之氧原子與碳化矽材料中之碳起反應以形成揮發性的二氧化碳。因此，在氧電漿處理動作之後，可自碳化矽材料移除碳化矽材料的碳的一部分。因此，經處理襯裡110Bʹ的碳化矽材料包含少於初始形成的碳化矽材料的碳含量的碳。為了在隨後的程序動作期間提供所要蝕刻選擇性，在氧電漿處理動作之後，碳化矽材料可含有至少最小量的碳。
氧處理動作的程序條件，例如溫度、壓力、RF功率等，可取決於經處理襯裡110Bʹ中所要的碳含量來選擇。程序條件可為習用。可在將襯裡110B的碳化矽材料形成為所要總厚度之後進行處理動作(例如，氧處理)。替代地，可在形成碳化矽材料的初始部分之後進行氧處理，後續接著形成碳化矽材料的一或多個額外部分，後續接著額外氧處理動作。為了防止損壞碳化矽材料，可初始以低氧化速率進行氧處理，後續接著在將碳化矽材料形成為足夠厚度之後增加氧化速率。與進行單個氧處理動作相比，進行多個氧處理動作可增加襯裡110B的密度。僅藉由實例，襯裡110B的密度可藉由使氧處理動作的次數加倍而自約1.8 g/cm3 至1.9 g/cm3 增加至約2.0 g/cm3 。取決於所使用的處理條件，經處理襯裡110Bʹ可包含介於約2 at.%至約50 at.%之間的碳。若例如每一碳化矽材料部分的形成後續接著進行氧電漿處理，則碳化矽材料可包含介於約2 at.%至約5 at.%之間的碳。相反地，若將碳化矽材料形成為所要總厚度，後續接著單個電漿氧處理，則碳化矽材料可包含更多的碳，諸如自約15 at.%至約50 at.%的碳。
經處理襯裡110Bʹ的碳化矽材料不同於分別使用單獨的矽前驅物及碳前驅物作為矽及碳的來源並曝露於相似的處理作用而形成的碳化矽材料。藉由自由基CVD程序形成的經處理碳化矽材料包含Si-C共價鍵，而使用單獨的矽前驅物及碳前驅物形成的經處理碳化矽材料不包含Si-C共價鍵。
除了氧氣以外，處理動作亦可包含氮氣(N2 )、氨氣(NH3 )或氫氣(H2 )。處理動作亦可包含載體氣體(例如，惰性氣體)，諸如氦氣。由於在處理動作期間使用氧氣並將其併入到碳化矽材料中，因此即使矽-碳前驅物不包含氧原子，亦可形成包含氧的碳化矽材料。換言之，包含氧的碳化矽材料中之氧的來源可來自處理動作中使用的氧氣。類似地，若處理動作包含氮氣，則包含氮的碳化矽材料中之氮的來源可來自在處理動作中使用的氮氣。除了氧氣以外，處理動作亦可包含氮氣(N2 )、氨氣(NH3 )或氫氣(H2 )。
如圖4中所展示，可在開口115中形成填充材料140。開口115的距離D2可足以在開口115中形成填充材料140而在填充材料140中不形成空隙。填充材料140可例如為電絕緣材料，諸如介電材料。填充材料140可為部分的犧牲材料，因為在完成包含堆疊結構100的電子裝置之前，隨後部分地移除填充材料140。可例如在電子裝置的第一疊組(deck)完成之前部分地移除填充材料140。替代地，填充材料140可存在於包含堆疊結構100的電子裝置中。填充材料140例如可為二氧化矽、氮化矽、氮氧化矽、羰基矽、旋塗介電材料(SOD)、BPSG、BSG、氣隙或另一介電材料。根據本發明之實施例的碳化矽材料亦可用作填充材料140，使得碳化矽材料大體上完全填充開口115。在一些實施例中，填充材料140為旋塗式二氧化矽。在其他實施例中，填充材料140為高品質二氧化矽。然而，可使用其他填充材料140，諸如藉由在相鄰堆疊105之間形成氣隙。
填充材料140可大體上完全填充開口115，如在圖4中所展示。隨後可諸如藉由化學機械平坦化(CMP)來移除堆疊105上方的過量填充材料140。襯裡110的一部分亦可例如自堆疊105之上部表面移除，從而曝露硬遮罩材料或堆疊105之電極材料，如由圖4中之虛線所展示。然而，襯裡110保留在堆疊105之側壁上。若填充材料140為介電材料，則介電材料可使電子裝置之記憶體胞元彼此隔離，且亦可在後續程序動作期間提供機械支撐以形成包含碳化矽材料的電子裝置。
如在圖5中所展示，根據本發明之實施例的碳化矽材料亦可用作堆疊結構100中之密封件125。密封件125可經形成為相鄰於堆疊結構100之襯裡110 (例如在其上方)。密封件125之碳化矽材料可展現與襯裡110B之碳化矽材料相同的化學組合物或不同的化學組合物。密封件125可大體上囊封堆疊105之材料以及襯裡110A、110B的其餘部分。密封件125之碳化矽材料可經選擇為相對於隨後形成在堆疊105上方的導電材料可選擇性地蝕刻，該導電材料的一部分藉由稍後的程序動作被移除以形成例如位元線。密封件125可大體上圍繞(例如，囊封)堆疊105及襯裡110A、110B，例如在其頂部表面及側壁上方。密封件125可存在於堆疊105之三個表面上，從而提供密封障壁，可防止水穿過密封件125並進入堆疊105中。密封件125可直接接觸襯裡110B，或若不存在襯裡110A、110B，則可以直接接觸堆疊105。隨後圖式說明密封件125與襯裡110B直接接觸。然而，若在堆疊結構100中不存在襯裡110，則密封件125可直接接觸堆疊105。儘管在圖5中將密封件125說明為單一材料，但密封件125可包含多種材料，例如氮化矽材料及碳化矽材料，其中碳化矽材料經形成為相鄰於密封件125 (例如，氮化矽材料)的初始部分(例如，在其上方)。
根據本發明之實施例的密封件125可藉由上文針對襯裡110B所描述之大體上相同的自由基CVD程序形成。然而，較之襯裡110B的碳化矽材料，密封件125可包含相同量的碳、較少的碳或較多的碳。矽-碳前驅物及氫自由基可彼此充分起反應，使得不使用電漿條件來形成密封件125。為了形成密封件125，可將包含堆疊105及襯裡110A、110B (若存在)的堆疊結構100置放在習用反應室中，且如上所述將矽-碳前驅物及氫自由基引入至反應室中。可形成密封件125的碳化矽材料，直至獲得所要厚度的密封件125。
可以足夠厚度形成密封件125，以保護堆疊105之材料105A至105D以及襯裡110A、110B免受隨後的程序動作影響，該等程序動作在堆疊105之材料在隨手程序動作期間保持曝露的情況下可氧化或以其他方式損壞該等材料。密封件125之厚度足以提供障壁性質，而不會在相鄰堆疊105之間形成所謂的「瓶頸」、「夾斷」或「麵包條化」。密封件125亦可在含有密封件125的電子裝置的使用及操作期間提供保護，例如當可存在高溫及電場時。例如，堆疊105的碳及/或硫屬化物材料在曝露於水或曝露於用於形成堆疊105或襯裡110A、110B的程序條件時，例如在導電材料105E的圖案化期間，可經氧化或以其他方式損壞。當在堆疊105之間形成填充材料140 (參見圖6)時，可以足以提供所要障壁性質而不會在堆疊105之上部部分周圍形成瓶頸或麵包條化的最小厚度形成密封件125。密封件125之厚度可在自約10 Å至約266 Å的範圍內。密封件125之碳化矽材料亦可藉由大體上完全填充開口115ʹ來用作填充材料140。
密封件125可保形地形成在襯裡110B上方且可在堆疊105之側壁及上部部分上方形成大體上連續材料。密封件125可大體上無針孔或其他不連續。密封件125可形成在開口115中，該等開口由襯裡110B之側壁或在不存在襯裡110的情況下由堆疊105之側壁界定。密封件125可形成在堆疊105或襯裡110B上(例如，與其相鄰)，從而縮減開口115至開口115ʹ的大小。在形成密封件125之後，堆疊105彼此分開距離D3，該距離D3小於距離D1及D2。距離D3足以在開口115ʹ中形成填充材料140 (參見圖6)而無需在填充材料140中形成空隙。密封件125可展現高度的保形性及高度之厚度均勻性(例如，高台階覆蓋率)，從而縮減或消除堆疊105之間的瓶頸及所謂的「麵包條化」。由於在形成密封件125之後在堆疊105之間保留足夠的空間，因此在堆疊105的上部部分處或其之間大體上無瓶頸或麵包條化。密封件125可展現至少約95%的保形性，諸如大於約98%或大於約99%。密封件125之厚度覆蓋率(例如，側壁上之密封件125之厚度與上部部分上之密封件125之厚度之比)可以為約1:1。
在稍後程序動作期間，可與堆疊結構100之其他曝露的材料(諸如，硬遮罩材料或另一導電材料)相比，取決於據密封件125的蝕刻速率選擇性來選擇密封件125的碳化矽材料。可選擇密封件125的碳含量以展現與在稍後程序動作期間欲移除的其他曝露材料大體上相似的蝕刻速率。選擇密封件125，以使得可較之其他經曝露材料在較高蝕刻選擇性的情況下以相對較快的蝕刻速率移除密封件125的一部分。藉由增加或減少密封件125的碳含量，可裁適密封件125之蝕刻速率及蝕刻速率選擇性。僅藉由實例，對於給定的乾式蝕刻化學品及/或程序條件，較之在碳化矽材料包含較低量的碳，在碳化矽材料包含較高量之碳的情況下，可以較快蝕刻速率蝕刻密封件125。例如，密封件125及硬遮罩材料可展現相似的蝕刻速率及蝕刻速率選擇性，以使得可在隨後的程序動作期間大體上同時移除密封件125及硬遮罩材料。密封件125之碳化矽材料亦可在進行後續程序動作之前對用於清潔堆疊結構100的濕式蝕刻化學品及/或程序條件提供抗蝕刻性。例如，密封件125之碳化矽材料可大體上抵抗水性氟化氫(HF)濕式蝕刻化學品，諸如用於清潔堆疊結構100的蝕刻化學品。
填充材料140可形成在相鄰堆疊105之間的開口115ʹ中，如在圖6中所展示。填充材料140可例如為電絕緣材料，諸如介電材料。填充材料140可為部分的犧牲材料，因為在完成包含堆疊結構100的電子裝置之前，隨後部分地移除填充材料140。可例如在電子裝置的第一疊組完成之前部分地移除填充材料140。替代地，填充材料140可存在於包含堆疊結構100的電子裝置中。填充材料140例如可為二氧化矽、氮化矽、氮氧化矽、羰基矽、旋塗介電材料(SOD)、BPSG、BSG、氣隙或另一介電材料。根據本發明之實施例的碳化矽材料亦可用作填充材料140，使得碳化矽材料大體上完全填充開口115ʹ。在一些實施例中，填充材料140為旋塗式二氧化矽。在其他實施例中，填充材料140為高品質二氧化矽。由於根據本發明之實施例的密封件125不產生瓶頸或麵包條化，因此填充材料140可大體上完全填充開口115ʹ，如在圖6中所展示。開口115ʹ可經大體上完全填充而無需在填充材料140中形成空隙。隨後可諸如藉由化學機械平坦化(CMP)來移除堆疊105上方的過量填充材料140。亦可將密封件125的一部分及可選罩蓋135自堆疊105之上部表面移除，從而曝露出堆疊105之硬遮罩材料或電極材料，如由圖6中之虛線所展示。然而，密封件125及罩蓋135保留在堆疊105之側壁上。若填充材料140為介電材料，則介電材料可使電子裝置之記憶體胞元彼此隔離，且亦可在形成電子裝置的後續程序動作期間提供機械支撐。
堆疊結構100亦可在密封件125之上部表面上包含可選罩蓋135，如在圖6中所展示。罩蓋135可原位 或非原位 形成在密封件125上。出於說明的目的，在圖6中誇大罩蓋135相對於密封件125之厚度的厚度。罩蓋135可在密封件125與隨後形成的填充材料140之間提供經改良的界面性質，從而使得填充材料140能夠形成在開口115ʹ中而不會形成空隙。罩蓋135可例如為高品質的氧化矽材料。罩蓋135可藉由諸如習用ALD程序的ALD程序形成在密封件125上方。罩蓋135可為高度保形的且展現高度的厚度均勻性。
根據本發明之實施例的密封件125的碳化矽材料向堆疊結構100提供障壁性質，從而使得能夠形成密封件125而不會在相鄰堆疊105之間造成麵包條化。由於使用較少侵蝕性的程序條件來形成密封件125，因此甚至當密封件125直接形成在堆疊105之材料上時，根據本發明之實施例的密封件125的形成亦不會損壞或以其他方式影響堆疊105的材料，諸如硫屬化物材料或碳材料。因此，與用習用密封材料觀察到的硫屬化物損失相比，硫屬化物材料的損失可大體上縮減或消除。
可對包含堆疊105、襯裡110B及/或密封件125的碳化矽材料以及填充材料140的堆疊結構100可經受習用額外處理動作以形成包含堆疊結構100的電子裝置。藉由使用襯裡110B之碳化矽材料，當曝露於乾式蝕刻化學品時可選擇性地蝕刻導電材料105E以圖案化導電材料105E。另外，當在進行額外的程序動作之前，當曝露於用於自堆疊結構100移除殘留物的濕式蝕刻化學品時，襯裡110B及/或密封件125的碳化矽材料的抗蝕刻性可增加。包含堆疊105、襯裡110B的碳化矽材料及/或密封件125的碳化矽材料的堆疊結構100亦可向包含堆疊結構100之電子裝置提供減小的寄生電容。
由於襯裡110及/或密封件125包含碳化矽材料而非習用氧化矽材料，因此根據本發明之實施例的碳化矽材料可向含有碳化矽材料的電子裝置提供蝕刻選擇性、抗蝕刻性、障壁性質或硫屬化物損失中之一或多者。藉由形成包含碳化矽材料的襯裡110及/或密封件125，縮減堆疊中之敏感材料(例如，硫屬化物材料，碳材料)的損失。堆疊105之材料上方的襯裡110及/或密封件125可縮減堆疊105的材料的再沈積，此不合意地造成洩漏。藉由在碳化矽材料中包含碳，碳化矽材料在電子裝置的製作期間相對於電子裝置的其他曝露材料提供蝕刻選擇性。碳化矽材料的蝕刻選擇性可介於氧化矽的蝕刻選擇性與諸如氧化鋁或氧化鉿的高k介電材料的蝕刻選擇性(自約19至約20)之間。如此項技術中已知的，由於高電容，使用氧化鋁或氧化鉿導致高尖峰電流。使用根據本發明之實施例的碳化矽材料可減少與高尖峰電流及高電容相聯關的問題。與習用氧化矽襯裡材料相比，根據本發明之實施例的碳化矽材料可藉由乾式蝕刻化學品選擇性地蝕刻，該等乾式蝕刻化學品用於形成含有碳化矽材料的電子裝置。與習用氧化矽襯裡材料相比，根據本發明之實施例的碳化矽材料亦較耐受濕式蝕刻化學品，該等濕式蝕刻化學品用於形成含有碳化矽材料的電子裝置。
在隨後的程序動作期間，可藉由習用技術移除堆疊105之硬遮罩材料，在堆疊105之其餘材料上方形成另一導電材料(例如，導電材料)。可藉由習用技術將另一導電材料圖案化以形成例如位元線(例如，數位線)或在堆疊結構100上觸點。另一導電材料可直接接觸堆疊105的導電材料，諸如經組態為堆疊105之電極的導電材料。如圖8中所展示且下文所描述，另一導電材料可經組態為包含堆疊結構100之電子裝置的位元線806 (例如，數位線)。陣列800可包含多個記憶體胞元804，該等記憶體胞元配置成列及行且包含堆疊結構100，其每一記憶體胞元804藉由襯裡110及/或密封件125及堆疊結構100的填充材料140與其他記憶體胞元804隔離(例如，電隔離)。包含堆疊結構100的記憶體胞元804定位於存取線802 (例如，字線)與位元線806 (例如，數位線)之間。
因此，揭示一種電子裝置，其包括堆疊結構，該堆疊結構包括一或多個材料堆疊及一或多種碳化矽材料。該一或多個堆疊之該等材料包括單一硫屬化物材料以及一導電碳材料、一導電材料及一硬遮罩材料中之一或多者。一或多種碳化矽材料相鄰於一或多個材料堆疊且包括碳化矽、羰基矽、碳氮化矽、羰基氮化矽或硼氮碳化矽。一或多種碳化矽材料亦包括矽-碳共價鍵，且一或多種碳化矽材料經組態為襯裡或密封件。
因此，揭示一種形成電子裝置的方法。該方法包括形成包括一或多種材料的材料堆疊，該等堆疊中之一或多種材料包括硫屬化物材料。碳化矽材料係藉由自由基化學氣相沈積形成的，且相鄰於該等材料堆疊。填充材料經形成相鄰於碳化矽材料且介於材料堆疊中之相鄰堆疊之間。填充材料大體上無空隙。
因此，揭示一種形成電子裝置的方法。該方法包括形成包括硫屬化物材料及一或多種額外材料的材料堆疊。材料堆疊中之相鄰堆疊由開口間隔開。第一碳化矽材料藉由自由基化學氣相沈積保形地形成，且相鄰於材料堆疊。移除第一碳化矽材料的相鄰於材料堆疊中之導電材料相鄰的部分，且透過開口移除導電材料之經曝露部分。藉由自由基化學氣相沈積保形地形成第二碳化矽材料。第二碳化矽材料相鄰於第一碳化矽材料且在開口中。在相鄰材料堆疊之間形成填充材料，該填充材料大體上無空隙。
可進行額外處理動作以形成包含記憶體胞元804的陣列800的電子裝置900，該等記憶體胞元包含根據本發明之實施例的堆疊結構100，如圖9中所展示。藉由習用技術進行後續的過程動作，本文中不對其進行詳細描述。包含堆疊結構100之記憶體胞元804定位於存取線802 (例如，字線)與位元線806 (例如，數位線)之間。存取線802可與例如堆疊105的導電材料105E (例如鎢)或電極(例如，底部電極)電接觸，且位元線806可與堆疊105的另一電極(例如，頂部電極)電接觸。位元線806可直接覆蓋包含堆疊結構100之記憶體胞元804的列或行，並與其頂部電極接觸。存取線802中之每一者可在第一方向上延伸且可連接一列記憶體胞元804 (例如，相變記憶體胞元)。位元線806中之每一者可在至少大體上垂直於第一方向的第二方向上延伸，且可連接一行記憶體胞元804。可控制施加至存取線802及位元線806的電壓，使得可在至少一個存取線802及至少一個位元線806的相交點處選擇性地施加電場，從而使得包含根據本發明之實施例的堆疊結構100的記憶體胞元804能夠選擇性地操作。包含記憶體胞元804陣列800之電子裝置900可包含含有一或多個材料堆疊的記憶體胞元804，其中材料中之一或多者對氧化、熱等敏感。如上文所論述，敏感材料可包含硫屬化物材料、碳材料等。僅藉由實例，電子裝置可為3D電子裝置，諸如3D交叉點記憶體裝置，PCRAM記憶體裝置或包含一或多種對氧化及/或熱敏感的材料的其他記憶體裝置。根據本發明之實施例的碳化矽材料亦可用於期望保護敏感材料的其他電子裝置中，諸如用於DRAM記憶體裝置中。
因此，揭示包括記憶體胞元陣列的電子裝置。記憶體胞元包括材料堆疊，該等材料堆疊包括硫屬化物材料及一或多種額外材料。碳化矽材料中之一或多者相鄰於材料堆疊，一或多種碳化矽材料包括矽原子及碳原子，且一或多種碳化矽材料包括矽-碳共價鍵。
在圖9之功能方塊圖中示意性地展示根據本發明之實施例的電子裝置900 (例如，PCRAM記憶體裝置)。電子裝置900可包含在至少一個位元線806與至少一個源極線922之間的至少一個記憶體胞元804 。記憶體胞元804可大體上類似於上文參考圖8所描述之記憶體胞元804。記憶體胞元804可耦接至存取裝置910。存取裝置910可充當用於啟用及停用穿過記憶體胞元804的電流的開關。藉由非限制性實例，存取裝置910可為電晶體(例如，場效應電晶體、雙極接面電晶體等)，其閘極連接至存取線(例如，存取線802)。存取線802可在大體上垂直於位元線806之方向的方向上延伸。位元線806及源極線922可連接至用於程式化及讀取記憶體胞元804的邏輯。控制多工器930可具有連接至位元線806之輸出。控制多工器930可由控制邏輯線932控制，以在連接至脈衝產生器926之第一輸入與至讀取感測邏輯928之第二輸入之間進行選擇。
在程式化操作期間，可將大於存取裝置910之臨限電壓的電壓施加至存取線802，以接通存取裝置910。接通存取裝置910藉由記憶體胞元804完成源極線922與位元線806之間的電路。在接通存取裝置910之後，偏壓產生器929可藉由脈衝產生器926在位元線806與源極線922之間建立偏壓電壓電位差。在讀取操作期間，偏壓產生器929可藉由讀取感測邏輯928在位元線806與源極線922之間建立讀取偏壓電壓電位差。讀取偏壓電壓可低於重設偏壓電壓。讀取偏壓電壓使得電流能夠流動穿過記憶體胞元804。舉例而言，對於給定的讀取偏壓電壓，若堆疊105之硫屬化物材料處於高電阻狀態(例如，重設狀態)，則較之在堆疊105之硫屬化物材料處於低電阻狀態(例如，設定狀態)的情況下，相對較小電流流動穿過記憶體胞元804。可在讀取操作期間流動穿過記憶體胞元804之電流量與由讀取感測邏輯928 (例如，感測放大器)的參考輸入進行比較，以區分儲存在記憶體胞元804中之資料係為邏輯「1」抑或邏輯「0」。在一些實施例中，源極線922可與存取線802重合，且存取裝置910可不存在。脈衝產生器926及讀取感測邏輯920可以足以使記憶體胞元804自選的電壓對存取線802加偏壓。
如圖10中所展示，亦揭示系統1000，且其包含根據本發明之實施例的一或多個記憶體胞元804。圖10為根據本文中所描述之一或多個實施例實施的系統1000的簡化方塊圖。系統1000可包括例如電腦或電腦硬體組件、伺服器或其他網路硬體組件、蜂巢式電話、數位相機、個人數位助理(PDA)，可攜式媒體(例如，音樂)播放器，具有Wi-Fi或蜂巢式功能的平板電腦，諸如例如iPad®或SURFACE®平板電腦、電子書、導航裝置等。系統1000包含至少一個電子裝置900，該電子裝置包含記憶體胞元804，該等記憶體胞元包含如先前所描述之堆疊結構100。系統1000可進一步包含至少一個處理器1002，諸如微處理器，以控制系統1000中之系統功能及請求的處理。處理器1002及系統1000的其他子組件可包含根據本發明之實施例的記憶體胞元804 。處理器1002可視情況包含一或多個如先前所描述之電子裝置900。
系統1000可包含與處理器1002可操作連通的電源供應器1004。舉例而言，若系統1000為可攜式系統，則電源供應器1004可包含燃料電池、功率清除裝置、永久電池、可更換電池及可再充電電池中之一或多者。電源供應器1004亦可包含AC配接器。因此，舉例而言，系統1000可插入至壁式插座中。舉例而言，電源供應器1004亦可包含DC配接器，使得系統1000可插入至車載點菸器或車載電源埠。
各種其他裝置可耦接至處理器1002，此取決於系統1000執行之功能。舉例而言，輸入裝置1006可耦接至處理器1002。輸入裝置1006可包含輸入裝置，諸如按鈕、開關、鍵盤、光筆、滑鼠、數位板及手寫筆、觸控式螢幕、語音辨識系統、麥克風，或其組合。顯示器1008亦可耦接至處理器1002。顯示器1008可包含LCD顯示器、SED顯示器、CRT顯示器、DLP顯示器、電漿顯示器、OLED顯示器、LED顯示器、三維投影、音訊顯示器或其組合。此外，RF子系統/基頻處理器1010亦可耦接至處理器1002。RF子系統/基頻處理器1010可包含耦合至RF接收器並耦合至RF傳輸器之天線(未展示)。通信埠1012或多於一個通信埠1012亦可耦接至處理器1002。舉例而言，通信埠1012可經調適以耦接至一或多個周邊裝置1014 (諸如，數據機、列印機、電腦、掃描器或相機)，或耦接至網路(諸如，區域網路、偏遠地區網路、內部網路或網際網路)。
處理器1002可藉由實施儲存在記憶體中之軟體程式來控制系統1000。舉例而言，軟體程式可包含作業系統、資料庫軟體、繪圖軟體、字處理軟體、媒體編輯軟體或媒體播放軟體。記憶體可操作地耦接至處理器1002以儲存並促進各種程式之執行。舉例而言，處理器1002可耦接至系統記憶體1016，該系統記憶體可包含相變隨機存取記憶體(PCRAM)及其他已知記憶體類型。系統記憶體1016可包含揮發性記憶體、非揮發性記憶體或其組合。系統記憶體1016通常較大，使得其可儲存動態加載的應用程式及資料。在一些實施例中，系統記憶體1016可包含電子裝置，諸如圖9之電子裝置900，及記憶體胞元，諸如上文參考圖8所描述之記憶體胞元804。
處理器1002亦可耦接至非揮發性記憶體1018，此並不暗示系統記憶體1016必須為揮發性。非揮發性記憶體1018可包含欲與系統記憶體1016結合使用的PCRAM。非揮發性記憶體1018之大小通常經選擇為以正好大至足以儲存任何必要作業系統、應用程式及固定資料。另外，舉例而言，非揮發性記憶體1018可包含高容量記憶體，諸如磁碟機記憶體，諸如混合式硬碟(包含電阻式記憶體)或其他類型之非揮發性固態記憶體。在一些實施例中，非揮發性記憶體1018可包含電子裝置，諸如圖9之電子裝置900，及記憶體胞元，諸如上文參考圖8所描述之記憶體胞元804。
因此，揭示一種系統，該系統包括輸入裝置、輸出裝置及可操作地耦接至輸入裝置及輸出裝置的處理器。電子裝置可操作地耦接至處理器，且包括記憶體胞元，該等記憶體胞元包括材料堆疊，該等材料堆疊包括單一硫屬化物材料及一或多種額外材料。至少一種碳化矽材料垂直相鄰於材料堆疊且在單一硫屬化物材料之側壁上。至少一種碳化矽材料之厚度沿著其長度大體上均勻。
以下實例用於更詳細地闡釋本發明之實施例。對於本發明之範疇而言，此等實例不應解釋為係窮舉的或排他性。 實例 實例1
藉由使用於形成碳化矽材料的矽-碳前驅物的量及在電漿處理動作中使用的O2 的量變化，來形成展現不同碳含量的羰基矽材料的十個樣本。在空白晶圓(blanket wafer)上形成羰基矽材料。表1中展示矽-碳前驅物的量與O2 的量的比率。矽-碳前驅物為液體前驅物、八甲基環四矽氧烷(C8 H24 O4 Si4 ，莫耳質量296.62，蒸氣壓力：在25℃下約為124.5 Pa +/-約6.2 Pa)，且可自西格瑪奧瑞奇公司(Sigma-Aldrich) (密蘇里州聖路易斯市)商購。亦使O2 電漿處理循環的數目(例如，單個及/或多個沈積及處理循環)變化以判定對羰基矽材料的碳含量的影響。 表1：用於形成羰基矽材料的條件
樣本 矽-碳前驅物與O2 的比率 O2 電漿處理循環數目 塊狀碳 (at.%) 塊狀Si/O (at.%)
1 2.28 X次循環 16.0 38.7/45.2
2 4.00 X次循環 21.2 38.9/39.9
3 8.00 X次循環 25.6 39.3/35.1
4 7.00 X次循環 24.4 39.7/35.9
5 6.00 X次循環 23.7 39.6/36.7
6 2.28 2X次循環 15.6 39.3/45.0
7 4.00 2X次循環 20.1 40.0/39.0
8 8.00 2X次循環 25.0 40.3/34.7
9 7.00 2X次循環 24.0 40.5/35.4
10 6.00 2X次循環 22.9 40.8/36.3
在範圍自約200 W至約2 kW的RF功率下，遠離晶圓之表面產生遠端氫電漿。使用遠端電漿設計，其具有所謂的「下游電漿」組態，使用法拉第柵格過濾掉不需要的離子電子，及不需要的UV輻射。遠端電漿設計僅使得所要自由基及中性物種(例如，氫自由基)與矽-碳前驅物起反應以形成反應產物。液體矽-碳前驅物自整體貨櫃供應，並在大於或等於約20 psig (+/-約10 psig)的壓力下以大於或等於約50 ml/分鐘的流速引入至包含空白晶圓的腔室中，其中自整體貨櫃內部對液體遞送流施加額外推動壓力。液態矽-碳前驅物的引入發生在空白晶圓之表面附近或上方。隨後用氫自由基、自由基反應及O2 電漿處理活化矽-碳前驅物產生羰基矽薄膜。
如在圖11中所展示，形成包含在15 at.%與26 at.%之間的碳的碳化矽材料。碳化矽材料的氧含量在圖12中展示，且範圍在約34 at.%與45 at.%之間。 實例2
藉由習用技術量測實施例1之羰基矽材料中之一者在不同濃度的HF水溶液中之濕式蝕刻速率。在空白晶圓(blanket wafer)上形成羰基矽材料。HF水溶液包含200:1 HF、100:1 HF及10:1 HF。如在圖13A至圖13D中所展示，即使使用最濃HF水溶液，亦大體上未觀察到碳化矽材料的蝕刻(約0 Å/分鐘)。 實例3
藉由習用技術計算或量測羰基矽材料(實施例1中之樣本1至10)的密度、洩漏密度及介電常數，並將其展示於表2中。在空白晶圓(blanket wafer)上形成羰基矽材料。 表2：羰基矽材料的性質
樣本 體密度 (g/cm3 ) 3MV/cm下的洩漏密度(A/cm2 ) 介電常數
1 1.9 無資料 k≤4.5
2 1.8 4.62 × 10-8 k≤4.5
3 1.8 無資料 k≤4.5
4 1.9 無資料 k≤4.5
5 1.9 4.83 × 10-9 k≤4.5
6 2.0 2.00 × 10-8 k≤4.5
7 2.0 8.30 × 10-8 k≤4.5
8 2.0 1.36 × 10-8 k≤4.5
9 2.0 5.50 × 10-9 k≤4.5
10 2.0 6.51 × 10-9 k≤4.5
如表2中所展示，增加O2 電漿處理循環的數目增加羰基矽材料的密度。曝露於X數目個循環的樣本具有在約1.8 g/cm3 與1.9 g/cm3 之間的密度，而曝露於2X數目個循環的樣本具有約2.0 g/cm3 的密度。羰基矽材料的介電常數低於氮化矽的介電常數(約8)。 實例4
藉由習用技術判定由在包含硫屬化物材料之堆疊上方形成羰基矽材料引起的硫屬化物損失的程度。羰基矽材料形成在堆疊的側壁上。包含硫屬化物材料的堆疊類似於圖1中示意性說明的堆疊，且為高縱橫比的堆疊。羰基矽材料包含5 at.%的碳、13 at.%的碳、14 at.%的碳或15 at.%的碳。如在圖14中所展示，對於在堆疊材料上方形成羰基矽材料，在堆疊材料上方形成經處理羰基矽材料，以及在堆疊材料上方形成習用氧化矽材料，鍺損失百分比為相當的。如在圖15中所展示，與在堆疊材料上方形成習用氧化矽材料相比，對於在堆疊材料上方形成羰基矽材料及在堆疊材料上方形成經處理羰基矽材料，銦損失百分比較少。
本發明的額外非限制性實例實施例在下文進行闡述。 實施例1.一種電子裝置，其包括：一堆疊結構，其包括：一或多個材料堆疊，該一或多個堆疊之該等材料包括單一硫屬化物材料以及一導電碳材料、一導電材料及一硬遮罩材料中之一或多者；及一或多種碳化矽材料，其相鄰於該一或多個材料堆疊，該一或多個碳化矽材料包括碳化矽、羰基矽、碳氮化矽、羰基氮化矽或硼氮碳化矽，該一或多個碳化矽材料包括矽-碳共價鍵，且該一或多個碳化矽材料經組態為一襯裡或一密封件。 實施例2.如實施例1之電子裝置，其中該一或多種碳化矽材料中之一第一碳化矽材料直接接觸相鄰於該等材料堆疊的一襯裡材料。 實施例3.如實施例1之電子裝置，其中該一或多種碳化矽材料中之一第一碳化矽材料直接接觸該等材料堆疊之側壁。 實施例4.如實施例1至3中任一項之電子裝置，其中該一或多種碳化矽材料中之一第二碳化矽材料直接接觸該第一碳化矽材料。 實施例5.如實施例1至3中任一項之電子裝置，其中該一或多種碳化矽材料中之一第二碳化矽材料直接接觸相鄰於該等材料堆疊之一密封材料。 實施例6.如實施例1至5中任一項之電子裝置，其中該一或多種碳化矽材料包括自約2原子百分比(at.%)至約50 at.%碳的一碳含量。 實施例7.如實施例1至6中任一項之電子裝置，其中該一或多種碳化矽材料包括一均質化學組合物。 實施例8.如實施例1至6中任一項之電子裝置，其中該一或多種碳化矽材料包括橫跨該一或多種碳化矽材料之一厚度的一碳梯度。 實施例9.如實施例1至8中任一項之電子裝置，其中經組態為一襯裡的該一或多種碳化矽材料的一化學組合物包括與經組態為一密封件的該一或多種碳化矽材料不同的一化學組合物。 實施例10.如實施例1至8中任一項之電子裝置，其中經組態為一襯裡的該一或多種碳化矽材料的一化學組合物包括與經組態為一密封件的該一或多種碳化矽材料相同的化學組合物。 實施例11.如實施例1至10中任一項的電子裝置，其中相鄰堆疊依自約10 nm至約30 nm的一半節距間隔開。 實施例12.如實施例1至11中任一項之電子裝置，其進一步包括與該一或多種碳化矽材料直接接觸的一填充材料。 實施例13.如實施例1至12中任一項之電子裝置，其中該填充材料包括該一或多種碳化矽材料之一額外部分。 實施例14.一種電子裝置，其包括：一記憶體胞元陣列，該等記憶體胞元包括：材料堆疊，其包括一硫屬化物材料及一或多種額外材料；及一或多種碳化矽材料，其相鄰於該等材料堆疊，該一或多種碳化矽材料包括矽原子及碳原子，且該一或多種碳化矽材料包括矽-碳共價鍵；及存取線及位元線，其電耦接之該等記憶體胞元。 實施例15.如實施例14之電子裝置，其中該等材料堆疊包括自約10:1至約50:1的一縱橫比。 實施例16.實施例14或實施例15的電子裝置，其中該等材料堆疊包括單一硫屬化物材料。 實施例17.一種形成一電子裝置之方法，其包括：形成包括一或多種材料的材料堆疊，該等堆疊中之該一或多種材料包含一硫屬化物材料；藉由自由基化學氣相沈積形成一碳化矽材料，該碳化矽材料相鄰於該等材料堆疊；及形成一填充材料，該填充材料相鄰於該碳化矽材料且在該等材料堆疊中之相鄰堆疊之間，該填充材料大體上無空隙。 實施例18.如實施例17之方法，其中形成包括一或多種材料的材料堆疊包括形成包括一硫屬化物材料的該等材料堆疊，該硫屬化物材料包括銦。 實施例19.如實施例17之方法，其中形成包括一或多種材料的材料堆疊包括形成包括一硫屬化物材料的該等材料堆疊，該硫屬化物材料包括鍺。 實施例20.如實施例17至19中任一項之方法，其中形成包括一或多種材料的材料堆疊包括形成包括單一硫屬化物材料的該等材料堆疊。 實施例21.如實施例17至20中任一項之方法，其中藉由自由基化學氣相沈積形成一碳化矽材料包括由包括矽-碳共價鍵的單一矽-碳前驅物形成該碳化矽材料。 實施例22.如實施例17至21中任一項之方法，其進一步包括由一矽-碳前驅物形成該碳化矽材料，該矽-碳前驅物包括矽-氧共價鍵及矽-氮共價鍵中之一或多者。 實施例23.如實施例17至22中任一項之方法，其中藉由自由基化學氣相沈積形成一碳化矽材料包括形成一襯裡，該襯裡包括相鄰於該等材料堆疊的該碳化矽材料。 實施例24.如實施例17至22中任一項之方法，其中藉由自由基化學氣相沈積形成一碳化矽材料包括形成一密封件，該密封件包括相鄰於該等材料堆疊之該碳化矽材料。 實施例25.如實施例17至24中任一項之方法，其進一步包括將該碳化矽材料曝露於一氧電漿處理。 實施例26.如實施例17至25中任一項之方法，其中將該碳化矽材料曝露於一氧電漿處理包括相對於初始形成的該碳化矽材料的一碳含量縮減該碳化矽材料的一碳含量。 實施例27.如實施例17至26中任一項之方法，其中形成相鄰於該碳化矽材料之一填充材料包括將該碳化矽材料之一額外部分形成為該填充材料。 實施例28.一種形成一電子裝置之方法，其包括：形成材料堆疊，該材料堆疊包括一硫屬化物材料及一或多個額外材料，該等材料堆疊中之相鄰堆疊由開口間隔開；藉由自由基化學氣相沈積保形地形成一第一碳化矽材料，該第一碳化矽材料相鄰於該等材料堆疊；將該第一碳化矽材料相鄰於該等材料堆疊之一導電材料的一部分移除；透過該等開口移除該導電材料之一經曝露部分；藉由自由基化學氣相沈積保形地形成一第二碳化矽材料，該第二碳化矽材料相鄰於該第一碳化矽材料且在該等開口中；及在該等材料之該等毗鄰堆疊之間形成一填充材料，該填充材料大體上無空隙。 實施例29.如實施例28之方法，其中保形地形成一第一碳化矽材料包括保形地形成包括該碳化矽材料的一襯裡。 實施例30.如實施例29之方法，其中保形地形成一第二碳化矽材料包括保形地形成包括該碳化矽材料的一密封件，該密封件展現大於該襯裡之一厚度的一厚度。 實施例31.一種系統，其包括：一輸入裝置；一輸出裝置；一處理器，其可操作地耦接至該輸入裝置及該輸出裝置；及一電子裝置，其可操作地耦接至該處理器，該電子裝置包括記憶體胞元，該等記憶體胞元包括：材料堆疊，該等材料堆疊包括單一硫屬化物材料及一或多種額外材料；及至少一種碳化矽材料，其垂直相鄰於該等材料堆疊且在該單一硫屬化物材料之側壁上，該至少一種碳化矽材料之一厚度沿其一長度大體上均勻。
雖然已經結合諸圖描述了某些說明性實施例，但熟習此項技術者將認識並瞭解，本發明所涵蓋的實施例不限於本文中明確顯示及描述之彼等實施例。確切地說，可在不脫離本發明所涵蓋的實施例(例如下文所主張的彼等實施例，包含合法等效物)的範圍的情況下對本文中所描述之實施例進行諸多添加、刪除及修改。另外，來自一個所揭示實施例的特徵可與另一所揭示實施例的特徵組合，同時仍然囊括在本發明的範圍內。
100:堆疊結構 105:堆疊 105A-105E:材料 105E':導電材料 110:襯裡 110A:襯裡 110B:襯裡 110B':襯裡 115:開口 115':開口 120:基板 125:密封件 135:罩蓋 140:材料 800:陣列 802:存取線 804:記憶體胞元 806:位元線 900:電子裝置 910:存取裝置 920:讀取感測邏輯 922:源極線 926:脈衝產生器 928:讀取感測邏輯 929:偏壓產生器 930:控制多工器 932:控制邏輯線 1000:系統 1002:處理器 1004:電源供應器 1006:輸入裝置 1008:顯示器 1010:射頻(RF)子系統/基頻處理器 1012:通訊埠 1014:周邊裝置 1016:系統記憶體 1018:非揮發性記憶體 D1:距離 D2:距離 D3:距離
圖1至圖4為根據本發明之實施例的在形成堆疊結構的各種階段處的包含含有碳化矽材料之襯裡的堆疊結構的剖面圖；
圖5至圖7為根據本發明之實施例的在形成堆疊結構的各種階段處的包含含有碳化矽材料之襯裡及包含碳化矽材料之密封劑的堆疊結構的剖面圖；
圖8為根據本發明之實施例的包含堆疊結構之記憶體胞元陣列的透視圖；
圖9為根據本發明之實施例的包含堆疊結構之電子裝置的功能方塊圖；
圖10為根據本發明之實施例的包含堆疊結構之系統的簡化方塊圖；
圖11為展示根據本發明之實施例的碳化矽材料的碳含量隨矽-碳前驅物:O2 的比率而變的曲線圖；
圖12為展示根據本發明之實施例的碳化矽材料的氧含量隨矽-碳前驅物:O2 的比率而變的曲線圖；
圖13A至圖13D為展示根據本發明之實施例的碳化矽材料使用200:1的HF (圖13A及圖13B)、100:1的HF (圖13C)及10:1 HF (圖13D)的濕式刻蝕速率的曲線圖；且
圖14及圖15為展示根據本發明之實施例的碳化矽材料的硫屬化物損失的曲線圖。
100:堆疊結構
105A-105D:材料
105E':導電材料
110A:襯裡
110B':襯裡
120:基板
140:材料
D2:距離

Claims (31)

  1. 一種電子裝置，其包括： 一堆疊結構，其包括：一或多個材料堆疊，該一或多個堆疊之該等材料包括單一硫屬化物材料及一導電碳材料、一導電材料及一硬遮罩材料中之一或多者；及 一或多種碳化矽材料，其相鄰於該一或多個材料堆疊，該一或多個碳化矽材料包括碳化矽、羰基矽、碳氮化矽、羰基氮化矽或硼氮碳化矽，該一或多個碳化矽材料包括矽-碳共價鍵，且該一或多個碳化矽材料經組態為一襯裡或一密封件。
  2. 如請求項1之電子裝置，其中該一或多種碳化矽材料中之一第一碳化矽材料直接接觸相鄰於該等材料堆疊的一襯裡材料。
  3. 如請求項1之電子裝置，其中該一或多種碳化矽材料中之一第一碳化矽材料直接接觸該等材料堆疊之側壁。
  4. 如請求項1之電子裝置，其中該一或多種碳化矽材料中之一第二碳化矽材料直接接觸該第一碳化矽材料。
  5. 如請求項1之電子裝置，其中該一或多種碳化矽材料中之一第二碳化矽材料直接接觸相鄰於該等材料堆疊之一密封材料。
  6. 如請求項1之電子裝置，其中該一或多種碳化矽材料包括自約2原子百分比(at.%)至約50 at.%碳的一碳含量。
  7. 如請求項1至6中任一項之電子裝置，其中該一或多種碳化矽材料包括一均質化學組合物。
  8. 如請求項1至6中任一項之電子裝置，其中該一或多種碳化矽材料包括橫跨該一或多種碳化矽材料之一厚度的一碳梯度。
  9. 如請求項1至6中任一項之電子裝置，其中經組態為一襯裡的該一或多種碳化矽材料的一化學組合物包括與經組態為一密封件的該一或多種碳化矽材料不同的一化學組合物。
  10. 如請求項1至6中任一項之電子裝置，其中經組態為一襯裡的該一或多種碳化矽材料的一化學組合物包括與經組態為一密封件的該一或多種碳化矽材料相同的化學組合物。
  11. 如請求項1至6中任一項之電子裝置，其中相鄰堆疊依自約10 nm至約30 nm的一半節距間隔開。
  12. 如請求項1至6中任一項之電子裝置，其進一步包括與該一或多種碳化矽材料直接接觸的一填充材料。
  13. 如請求項12之電子裝置，其中該填充材料包括該一或多種碳化矽材料之一額外部分。
  14. 一種電子裝置，其包括： 一記憶體胞元陣列，該等記憶體胞元包括： 材料堆疊，其包括一硫屬化物材料及一或多種額外材料；及 一或多種碳化矽材料，其相鄰於該等材料堆疊，該一或多種碳化矽材料包括矽原子及碳原子，且該一或多種碳化矽材料包括矽-碳共價鍵；及 存取線及位元線，其電耦接至該等記憶體胞元。
  15. 如請求項14之電子裝置，其中該等材料堆疊包括自約10:1至約50:1的一縱橫比。
  16. 如請求項14或請求項15之電子裝置，其中該等材料堆疊包括單一硫屬化物材料。
  17. 一種形成一電子裝置的方法，其包括： 形成包括一或多種材料的材料堆疊，該等堆疊中之該一或多種材料包括一硫屬化物材料； 藉由自由基化學氣相沈積形成一碳化矽材料，該碳化矽材料相鄰於該等材料堆疊；及 形成一填充材料，其相鄰於該碳化矽材料且在該等材料堆疊中之相鄰堆疊之間，該填充材料大體上無空隙。
  18. 如請求項17之方法，其中形成包括一或多種材料的材料堆疊包括：形成包括一硫屬化物材料的該等材料堆疊，該硫屬化物材料包括銦。
  19. 如請求項17之方法，其中形成包括一或多種材料的材料堆疊包括：形成包括一硫屬化物材料的該等材料堆疊，該硫屬化物材料包括鍺。
  20. 如請求項17之方法，其中形成包括一或多種材料的材料堆疊包括：形成包括單一硫屬化物材料的該等材料堆疊。
  21. 如請求項17之方法，其中藉由自由基化學氣相沈積形成一碳化矽材料包括：由包括矽-碳共價鍵的單一矽-碳前驅物形成該碳化矽材料。
  22. 如請求項21之方法，其進一步包括由一矽-碳前驅物形成該碳化矽材料，該矽-碳前驅物包括矽-氧共價鍵及矽-氮共價鍵中之一或多者。
  23. 如請求項17至22中任一項之方法，其中藉由自由基化學氣相沈積形成一碳化矽材料包括：形成一襯裡，該襯裡包括相鄰於該等材料堆疊的該碳化矽材料。
  24. 如請求項17至22中任一項之方法，其中藉由自由基化學氣相沈積形成一碳化矽材料包括：形成一密封件，該密封件包括相鄰於該等材料堆疊的該碳化矽材料。
  25. 如請求項17至22中任一項之方法，其進一步包括將該碳化矽材料曝露於一氧電漿處理。
  26. 如請求項25之方法，其中將該碳化矽材料曝露於一氧電漿處理包括：相對於初始形成的該碳化矽材料的一碳含量縮減該碳化矽材料的一碳含量。
  27. 如請求項17至22中任一項之方法，其中形成相鄰於該碳化矽材料之一填充材料包括：將該碳化矽材料之一額外部分形成為該填充材料。
  28. 一種形成一電子裝置的方法，其包括： 形成包括一硫屬化物材料及一或多種額外材料的材料堆疊，該等材料堆疊中之相鄰堆疊之間由開口間隔開； 藉由自由基化學氣相沈積保形地形成一第一碳化矽材料，該第一碳化矽材料相鄰於該等材料堆疊；及 移除該第一碳化矽材料之相鄰於該等材料堆疊之一導電材料的一部分； 透過該等開口移除該導電材料之一經曝露部分； 藉由自由基化學氣相沈積保形地形成一第二碳化矽材料，該第二碳化矽材料相鄰於該第一碳化矽材料且在該等開口中；及 在該等材料之該等相鄰堆疊之間形成一填充材料，該填充材料大體上無空隙。
  29. 如請求項28之方法，其中保形地形成一第一碳化矽材料包括：保形地形成包括該碳化矽材料的一襯裡。
  30. 如請求項29之方法，其中保形地形成一第二碳化矽材料包括：保形地形成包括該碳化矽材料的一密封件，該密封件展現大於該襯裡之一厚度的一厚度。
  31. 一種系統，其包括： 一輸入裝置； 一輸出裝置； 一處理器，其可操作地耦接至該輸入裝置及該輸出裝置；及 一電子裝置，其可操作地耦接至該處理器，該電子裝置包括記憶體胞元，該等記憶體胞元包括： 材料堆疊，其包括單一硫屬化物材料及一或多種額外材料；及 至少一種碳化矽材料，其垂直相鄰於該等材料堆疊且在該單一硫屬化物材料之側壁上，該至少一種碳化矽材料之一厚度沿著其一長度大體上均勻。
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