KR20140014798A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

가변 저항 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 도전 라인 상부 또는 하부에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 배치되고, 상기 제2 방향으로 연장하면서 서로 마주보는 제1 및 제2 측벽과 제1 및 제2 측벽을 잇는 저면에 의해 정의되는 트렌치를 포함하는 절연층; 및 상기 트렌치의 제1 및 제2 측벽과 저면을 따라 형성된 가변 저항 물질층을 포함하고, 상기 트렌치의 제1 및 제2 측벽은, 서로 인접한 두개의 제2 도전 라인과 각각 중첩한다.

Description

가변 저항 메모리 장치 및 그 제조 방법{RESISTANCE VARIABLE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 메모리 기술에 관한 것으로, 보다 상세하게는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
가변 저항 메모리 장치는, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 물질을 이용하여 데이터를 저장하는 장치이다. 현재 ReRAM(Resistive Random Access Memory), PCRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 등의 다양한 가변 저항 메모리 장치가 개발되고 있다.
도 1은 일반적인 가변 저항 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, 가변 저항 메모리 장치는, 하부 전극(10), 상부 전극(12) 및 이들 사이에 개재된 가변 저항 물질층(11)을 포함한다. 이러한 가변 저항 메모리 장치를 제조하기 위해서는, 소정의 하부 구조물이 형성된 기판(미도시됨) 상에 하부 전극(10)을 형성하는 단계, 하부 전극(10)이 형성된 결과물 상에 가변 저항 물질을 증착하고 이를 선택적으로 식각하여 가변 저항 물질층(11)을 형성하는 단계, 및 가변 저항 물질층(11) 상에 상부 전극을 형성하는 단계의 일련의 과정을 수행하는 것이 요구된다.
그런데, 가변 저항 물질층(11) 형성을 위한 식각 과정에서 가변 저항 물질층(11)의 측벽이 충격을 받아 변형될 수 있다. 이러한 경우 가변 저항 물질층(11)의 측벽을 통해 누설 전류(O 참조)가 발생하므로, 원하는 특성을 갖는 가변 저항 메모리 장치를 구현하기 어려운 문제가 있다.
또한, 가변 저항 물질층(11)의 폭(W)이 작을수록 집적도 증가 측면 및 스위칭 특성 확보 측면에서 유리하다. 전도성 필라멘트의 생성/소멸로 저항 변화가 발생하는 ReRAM의 경우를 예로 들면, 가변 저항 물질층(11)의 폭(W)이 작을수록 전도성 필라멘트의 생성/소멸 위치가 일정하게 제어되기 때문에, 결국 균일한 스위칭 특성을 확보할 수 있다. 그러나, 전술한 바와 같이 가변 저항 물질층(11)은 식각을 통하여 패터닝되기 때문에, 폭(W)을 감소시키는 데에 한계가 있다.
본 발명이 해결하려는 과제는, 균일한 스위칭 특성 확보 및 집적도 증가가 가능하고, 나아가 공정 단순화가 가능한 가변 저항 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 방향으로 연장하는 복수의 제1 도전 라인; 상기 제1 도전 라인 상부 또는 하부에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인; 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 배치되고, 상기 제2 방향으로 연장하면서 서로 마주보는 제1 및 제2 측벽과 제1 및 제2 측벽을 잇는 저면에 의해 정의되는 트렌치를 포함하는 절연층; 및 상기 트렌치의 제1 및 제2 측벽과 저면을 따라 형성된 가변 저항 물질층을 포함하고, 상기 트렌치의 제1 및 제2 측벽은, 서로 인접한 두개의 제2 도전 라인과 각각 중첩한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 제1 방향으로 연장하는 복수의 제1 도전 라인을 형성하는 단계; 상기 제1 도전 라인 상에 절연층을 형성하는 단계; 상기 절연층을 선택적으로 식각하여, 제1 및 제2 측벽과 제1 및 제2 측벽을 잇는 저면에 의해 정의되는 트렌치를 형성하는 단계; 상기 트렌치의 제1 및 제2 측벽과 저면을 따라 가변 저항 물질층을 형성하는 단계; 및 상기 가변 저항 물질층 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인을 형성하는 단계를 포함하고, 상기 트렌치의 상기 제1 및 제2 측벽은, 상기 제1 방향으로 연장하면서, 서로 인접한 두 개의 제1 도전 라인과 각각 중첩하거나, 또는, 상기 제2 방향으로 연장하면서 서로 인접한 두 개의 제2 도전 라인과 각각 중첩한다.
상술한 본 발명에 의한 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 균일한 스위칭 특성 확보 및 집적도 증가가 가능하고, 나아가 공정 단순화가 가능하다.
도 1은 일반적인 가변 저항 메모리 장치를 나타내는 단면도이다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면이다.
도 3a 내지 도 3d는 도 2a 내지 도 2c의 장치의 제조 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면이다.
도 5는 본 발명의 제3 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면이다.
도 6은 본 발명의 제4 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면이다.
도 7a는 본 발명의 제5 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면이고, 도 7b는 본 발명의 제6 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도 2a 내지 도 3d를 참조하여, 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 관하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면으로서, 도 2a는 평면도를 나타내고, 도 2b는 도 2a의 A-A' 단면도를 나타내고, 도 2c는 사시도를 나타낸다.
도 2a 내지 도 2c를 참조하면, 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치는, 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(100), 기판(100) 상에 배치되고 A-A'선과 평행한 방향(이하, 제1 방향)으로 연장하는 복수의 하부 도전 라인(110), 하부 도전 라인(110) 상에 배치되고 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 상부 도전 라인(190), 하부 도전 라인(110)과 상부 도전 라인(190) 사이의 교차점마다 배치되고 하부 도전 라인(110) 및 상부 도전 라인(190)과 각각 접하는 하부 도전 콘택(130) 및 상부 도전 콘택(180), 하부 도전 콘택(130)과 상부 도전 콘택(180) 사이에 개재되고 트렌치(T)를 포함하는 제2 절연층(140), 및 트렌치(T)의 측벽 및 저면을 따라 형성된 가변 저항 물질층(150)을 포함한다.
트렌치(T)는 상부 도전 라인(190)과 평행하게 제2 방향으로 연장하는 형상을 가질 수 있다. 트렌치(T)의 제2 방향으로 연장하는 두 개의 측벽을 제1 및 제2 측벽이라 할 때, 제1 측벽은 서로 인접한 두 개의 상부 도전 라인(190) 중 어느 하나와 중첩하고 제2 측벽은 다른 하나와 중첩할 수 있다. 그에 따라, 제1 및 제2 측벽을 잇는 트렌치(T)의 저면은 서로 인접한 두 개의 상부 도전 라인(190) 각각의 일부 및 그 사이의 영역과 중첩한다. 트렌치(T)의 측벽 및 저면을 따라 형성되는 가변 저항 물질층(150)도 평면상 제2 방향으로 연장하는 라인 형상을 가질 수 있다.
본 실시예에서 트렌치(T)는 하부 도전 콘택(130)과 상부 도전 콘택(180) 사이에 형성되어 있기 때문에, 위와 같은 형상의 트렌치(T)에 의해 서로 인접한 두 개의 상부 도전 라인(190)과 중첩하면서 제2 방향으로 배열되는 하부 도전 콘택(130)의 일부가 트렌치(T)와 중첩하고, 마찬가지로 서로 인접한 두 개의 상부 도전 라인(190)과 중첩하면서 제2 방향으로 배열되는 상부 도전 콘택(180)의 일부가 트렌치(T)와 중첩한다. 가변 저항 물질층(150)은 트렌치(T)의 제1 및 제2 측벽과 저면을 따라 형성되므로, 가변 저항 물질층(150)은 트렌치(T)와 중첩하는 하부 도전 콘택(130)의 일부와는 모두 접하면서, 트렌치(T)와 중첩하는 상부 도전 콘택(180)과는 가변 저항 물질층(150)의 두께만큼 접하게 된다. 그에 따라, 상부 도전 콘택(180)과 접하는 가변 저항 물질층(150)의 면적에 비하여 하부 도전 콘택(150)과 접하는 가변 저항 물질층(150)의 면적이 더 크다.
하부 도전 라인(110), 상부 도전 라인(190), 하부 도전 콘택(130) 및 상부 도전 콘택(180)은 각각 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 등을 포함할 수 있다. 가변 저항 물질층(150)은 Ta, Ni, Ti, Fe, Co, Mn, W 등과 같은 전이 금속의 산화물, 페로브스카이트 계열 물질, GeSe와 같은 고체 전해질(solid electrolyte) 등을 포함하는 단일막 또는 다중막일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 가변 저항 물질층(150)은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있는 모든 물질로 형성될 수 있으며, 예컨대, ReRAM(Resistive Random Access Memory), PCRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 등에 이용되는 물질 중 어느 하나일 수 있다.
제2 절연층(140)은 산화물 또는 질화물 등으로 형성될 수 있다. 설명되지 않은 도면부호 120, 160 및 170은 각각 제1 절연층, 절연 패턴 및 제3 절연층을 나타내며, 산화물 또는 질화물 등으로 형성될 수 있다.
본 실시예의 장치에서, 하부 도전 라인(110)과 상부 도전 라인(190) 사이의 교차점마다 단위 메모리 셀(MC 참조)이 형성된다. 즉, 하나의 하부 도전 라인(110)과 중첩하는 하나의 트렌치(T)의 제1 측벽 상의 가변 저항 물질층(150)이 하나의 메모리 셀을 형성하고, 제2 측벽 상의 가변 저항 물질층(150)이 다른 하나의 메모리 셀을 형성한다. 제2 방향으로 배열되는 메모리 셀들의 가변 저항 물질층(150)은 서로 연결된다. 반면, 제1 방향에서는 어느 하나의 메모리 셀의 가변 저항 물질층(150)과 인접한 일측 메모리 셀의 가변 저항 물질층(150)은 서로 연결되지만, 인접한 타측 메모리 셀의 가변 저항 물질층(150)은 연결되지 않는다.
이하, 본 실시예의 장치의 제조 방법을 설명하기로 한다.
도 3a 내지 도 3d는 도 2a 내지 도 2c의 장치의 제조 방법을 설명하기 위한 도면으로서, 특히, 도 2a 내지 도 2c의 장치를 제조하기 위한 중간 공정 단계를 도 2a의 A-A'선에 따라 나타낸 단면도들이다.
도 3a를 참조하면, 기판(100) 상에 도전 물질을 증착하고 선택적으로 식각하여 제1 방향으로 연장하는 복수의 하부 도전 라인(110)을 형성한다.
이어서, 하부 도전 라인(110)이 형성된 기판(100)을 덮는 제1 절연층(120)을 형성한다.
이어서, 제1 절연층(120)을 선택적으로 식각하여 하부 도전 라인(110)을 노출시키는 콘택홀을 형성한 후, 이 콘택홀을 도전 물질로 매립하여 하부 도전 콘택(130)을 형성한다. 전술한 바와 같이, 하부 도전 콘택(130)은 하부 도전 라인(110)과 후술하는 상부 도전 라인이 교차하는 부분마다 형성된다.
도 3b를 참조하면, 도 3a의 공정 결과물 상에 제2 절연층(140)을 형성한 후, 제2 절연층(140)을 선택적으로 식각하여 트렌치(T)를 형성한다. 후술하는 상부 도전 라인과 중첩하도록 제2 방향으로 배열되는 하부 도전 콘택(130)을 하부 도전 콘택(130)의 열이라 할때, 트렌치(T)는 하부 도전 콘택(130)의 열의 우측 일부, 인접한 하부 도전 콘택(130)의 열의 좌측 일부, 및 이들 사이의 영역을 동시에 노출시키도록 형성된다.
트렌치(T) 형성을 위한 식각시 하부 도전 콘택(130)의 손상을 방지할 수 있는 식각 레시피를 이용할 수 있다. 예를 들어, 제2 절연층(140)이 산화물로 형성된 경우, CFx 계열의 식각 가스를 이용하여 식각을 수행할 수 있다. 또한, 도시하지는 않았으나, 트렌치(T) 형성을 위한 식각시 사용된 포토레지스트 패턴의 제거 공정시 하부 도전 콘택(130) 표면 상에 얇은 산화막이 형성될 수 있으므로, 트렌치(T) 형성 후 얇은 산화막을 제거하기 위한 세정 공정이 추가로 수행될 수 있다.
도 3c를 참조하면, 도 3b의 공정 결과물 상에 하부 프로파일을 따라 초기 가변 저항 물질층(152)을 형성한다. 초기 가변 저항 물질층(152)의 형성은 스텝 커버리지 특성이 우수한 ALD(Atomic Layer Deposigion) 방식 또는 CVD(Chemical Vapor Deposition) 방식을 이용하여 수행될 수 있다. 초기 가변 저항 물질층(152)의 두께는 증착 시간 등을 제어하여 얇게 조절될 수 있다.
이어서, 초기 가변 저항 물질층(152) 상에 트렌치(T)를 충분히 매립하는 두께로 절연 물질(162)을 증착한다. 절연 물질(162)은 산화물이나 질화물일 수 있다.
도 3d를 참조하면, 제2 절연층(140)이 드러날 때까지 절연 물질(162) 및 초기 가변 저항 물질층(152)에 대해 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 등을 수행한다. 그 결과, 트렌치(T)의 양 측벽 및 저면을 따라 가변 저항 물질층(150)이 형성되고, 트렌치(T)의 나머지 공간은 절연 패턴(160)으로 매립된다.
다시 도 2b를 참조하면, 도 3d의 공정 결과물 상에 제3 절연층(170)을 형성한다.
이어서, 제3 절연층(170)을 선택적으로 식각하여 가변 저항 물질층(150)을 노출시키는 콘택홀을 형성한 후, 이 콘택홀을 도전 물질로 매립하여 상부 도전 콘택(180)을 형성한다. 전술한 바와 같이, 상부 도전 콘택(180)은 하부 도전 라인(110)과 후술하는 상부 도전 라인이 교차하는 부분마다 형성되며, 나아가, 하부 도전 콘택(130)과 중첩할 수도 있다.
이어서, 제3 절연층(170) 및 상부 도전 콘택(180) 상에 도전 물질을 증착하고 선택적으로 식각하여 제2 방향으로 연장하는 복수의 상부 도전 라인(190)을 형성한다. 상부 도전 라인(190) 각각은 제2 방향으로 배열되는 상부 도전 콘택(180)과 접한다.
이상으로 설명한 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 다음과 같은 효과가 있다.
우선, 가변 저항 물질층(150) 형성시 가변 저항 물질층(150)에 대한 식각이 전혀 요구되지 않기 때문에, 식각으로 인한 충격 및 그로 인한 누설 전류 등의 불량 발생이 원천적으로 방지될 수 있고, 제조 비용도 절감된다.
또한, 상부 도전 콘택(180)과 접하는 가변 저항 물질층(150)의 폭은 초기 가변 저항 물질층(152)의 증착 두께를 제어함으로써 작게 조절될 수 있다. 따라서, 장치의 집적도가 증가하고 스위칭 특성이 향상될 수 있다.
게다가, 하부 도전 콘택(130)과 상부 도전 콘택(180) 사이의 가변 저항 물질층(150)이 단위 메모리 셀을 이루는데, A-A' 선상에서 두 개의 단위 메모리 셀을 동시에 형성하는 것이 가능하므로, 공정 단순화 및 집적도 증가가 더욱 가능하다.
한편, 제1 실시예에서는 트렌치(T)가 상부 도전 라인(190)과 평행한 방향으로 연장하고 양 측벽이 서로 인접한 두 개의 상부 도전 라인(190) 각각과 중첩하는 경우에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 2a 내지 도 2c에서 상부 도전 라인(190)과 하부 도전 라인(110)의 상하 위치는 뒤바뀔 수 있다. 이러한 경우 트렌치(T)는 하부 도전 라인(110)과 평행한 방향으로 연장하고 양 측벽이 서로 인접한 두 개의 하부 도전 라인(110) 각각과 중첩할 수 있다.
또한, 제1 실시예에서는 하부 도전 콘택(130) 및 상부 도전 콘택(180)이 단위 메모리 셀의 두 개의 전극으로 사용되는 경우에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 하부 도전 콘택(130) 및/또는 상부 도전 콘택(180)은 생략될 수 있다. 이하, 도 4 내지 도 6을 참조하여 보다 상세히 설명하기로 하며, 제1 실시예와의 차이에 대해서만 설명하기로 한다.
도 4는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면이다.
도 4를 참조하면, 제2 실시예의 장치는, 제1 실시예에서 하부 도전 콘택(130) 및 제1 절연층(120)이 생략된 구조를 갖는다. 이러한 경우, 트렌치(T) 내의 가변 저항 물질층(150)의 하면은 하부 도전 라인(110)과 직접 접한다. 가변 저항 물질층(150)과 접하는 부분에서 하부 도전 라인(110)은 단위 메모리 셀의 하부 전극으로 이용될 수 있다.
도 5는 본 발명의 제3 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면이다.
도 5를 참조하면, 제3 실시예의 장치는, 제1 실시예에서 상부 도전 콘택(180) 및 제3 절연층(170)이 생략된 구조를 갖는다. 이러한 경우, 트렌치(T) 내의 가변 저항 물질층(150)은 상면은 상부 도전 라인(190)과 직접 접한다. 가변 저항 물질층(150)과 접하는 부분에서 상부 도전 라인(190)은 단위 메모리 셀의 상부 전극으로 이용될 수 있다.
도 6은 본 발명의 제4 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면이다.
도 6을 참조하면, 제4 실시예의 장치는 제1 실시예에서 하부 도전 콘택(130) 및 제1 절연층(120)과, 상부 도전 콘택(180) 및 제3 절연층(170)이 생략된 구조를 갖는다. 이러한 경우, 트렌치(T) 내의 가변 저항 물질층(150)의 하면은 하부 도전 라인(110)과 직접 접하고, 트렌치(T) 내의 가변 저항 물질층(150)은 상면은 상부 도전 라인(190)과 직접 접한다. 가변 저항 물질층(150)과 접하는 부분에서 하부 도전 라인(110) 및 상부 도전 라인(190)은 각각 단위 메모리 셀의 하부 전극 및 상부 전극으로 이용될 수 있다.
제2 내지 제4 실시예의 장치의 제조 방법은, 전술한 제1 실시예의 제조 방법에서 생략된 구성 요소의 형성 단계를 생략한 것과 실질적으로 동일하므로, 그 상세한 설명은 하지 않기로 한다.
한편, 제1 실시예 내지 제4실시예의 장치에서 각 메모리 셀은 가변 저항 물질층(150)의 일단과 직렬 연결되는 선택 소자(selection device)를 더 포함할 수도 있다.
제1 실시예 내지 제4 실시예의 장치는 크로스 포인트 구조로서 메모리 셀이 하부 도전 라인(110) 또는 상부 도전 라인(190)을 통하여 서로 연결되어 있기 때문에, 선택된 메모리 셀을 구동하기 위하여 해당 도전 라인에 바이어스 인가시 비선택된 메모리 셀들을 통한 스니크 전류(sneak current)가 발생할 수 있다. 이를 방지하기 위하여 소정 임계 전압 이하에서 전류를 거의 흘리지 않는 선택 소자를 이용할 수 있다. 이하, 도 7a 및 도 7b를 참조하여 예시적으로 설명한다.
도 7a는 본 발명의 제5 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면이고, 도 7b는 본 발명의 제6 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면이다. 도 7a 및 도 7b는 본 발명의 제1 실시예의 장치에 선택 소자가 더 포함된 경우를 나타낸다.
도 7a를 참조하면, 하부 도전 콘택(130)과 가변 저항 물질층(150) 사이에 개재되어 가변 저항 물질층(150)의 하단과 직렬 연결되는 선택 소자(220)가 배치된다. 선택 소자(220) 사이에는 절연 물질(210)이 매립될 수 있다.
여기서, 선택 소자(220)로는 P-N 다이오드, 쇼트키 다이오드 등의 다이오드 등이 이용될 수 있으나, 본 발명이 이에 한정되는 것이다. 또한, 선택 소자(220)는 하부 도전 콘택(130)과 중첩하도록 배치될 수 있다.
도 7b를 참조하면 상부 도전 콘택(170)과 가변 저항 물질층(150) 사이에 개재되어 가변 저항 물질층(150)의 상단과 직렬 연결되는 선택 소자(220)가 배치된다. 이때, 선택 소자(220)는 상부 도전 콘택(180)과 중첩하도록 배치될 수 있다.
즉, 선택 소자(220)는 가변 저항 물질층(150)의 상단 또는 하단과 직렬 연결되고, 하부 도전 라인(110)과 상부 도전 라인(190)이 교차하는 영역에 형성될 수 있다. 도시하지는 않았지만 이러한 선택 소자(220)는 본 발명의 제2 내지 제4 실시예의 장치에도 더 포함될 수 있음은 물론이다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 하부 도전 라인
120: 제1 절연층 130: 하부 도전 콘택
140: 제2 절연층 150: 가변 저항 물질층
160: 절연 패턴 170: 제3 절연층
180: 상부 도전 콘택 190: 상부 도전 라인

Claims (16)

  1. 제1 방향으로 연장하는 복수의 제1 도전 라인;
    상기 제1 도전 라인 상부 또는 하부에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인;
    상기 제1 도전 라인과 상기 제2 도전 라인 사이에 배치되고, 상기 제2 방향으로 연장하면서 서로 마주보는 제1 및 제2 측벽과 제1 및 제2 측벽을 잇는 저면에 의해 정의되는 트렌치를 포함하는 절연층; 및
    상기 트렌치의 제1 및 제2 측벽과 저면을 따라 형성된 가변 저항 물질층을 포함하고,
    상기 트렌치의 제1 및 제2 측벽은, 서로 인접한 두개의 제2 도전 라인과 각각 중첩하는
    가변 저항 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 도전 라인과 상기 제2 도전 라인의 교차점에 배치되고, 상기 가변 저항 물질층과 상기 제1 도전 라인 사이에 개재되는 제1 도전 콘택을 더 포함하는
    가변 저항 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 도전 라인과 상기 제2 도전 라인의 교차점에 배치되고, 상기 가변 저항 물질층과 상기 제2 도전 라인 사이에 개재되는 제2 도전 콘택을 더 포함하는
    가변 저항 메모리 장치.
  4. 제1 항에 있어서,
    상기 제1 도전 라인과 상기 제2 도전 라인의 교차점에 배치되고, 상기 가변 저항 물질층과 상기 제1 도전 라인 사이에 개재되는 제1 도전 콘택; 및
    상기 제1 도전 라인과 상기 제2 도전 라인의 교차점에 배치되고, 상기 가변 저항 물질층과 상기 제2 도전 라인 사이에 개재되는 제2 도전 콘택을 더 포함하는
    가변 저항 메모리 장치.
  5. 제1 항에 있어서,
    상기 가변 저항 물질층이 형성된 상기 트렌치의 나머지 공간을 매립하는 절연 패턴을 더 포함하는
    가변 저항 메모리 장치.
  6. 제1 항에 있어서,
    상기 가변 저항 물질층은,
    상기 제2 방향으로 연장하는
    가변 저항 메모리 장치.
  7. 제4 항에 있어서,
    상기 제1 도전 콘택과 접하는 상기 가변 저항 물질층의 면적은, 상기 제2 도전 콘택과 접하는 상기 가변 저항 물질층의 면적보다 큰
    가변 저항 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 도전 라인 각각과 중첩하는 상기 트렌치의 제1 측벽 상의 상기 가변 저항 물질층이 제1 메모리 셀을 형성하고,
    상기 제1 도전 라인 각각과 중첩하는 상기 트렌치의 제2 측벽 상의 상기 가변 저항 물질층이 제2 메모리 셀을 형성하는
    가변 저항 메모리 장치.
  9. 제8 항에 있어서,
    상기 트렌치 각각에서, 상기 제1 및 제2 메모리 셀의 상기 가변 저항 물질층은 서로 연결되는
    가변 저항 메모리 장치.
  10. 제1 항에 있어서,
    상기 제1 도전 라인과 상기 제2 도전 라인이 교차하는 영역에 배치되고, 상기 가변 저항 물질층의 상단 또는 하단과 연결되는 선택 소자를 더 포함하는
    가변 저항 메모리 장치.
  11. 기판 상에 제1 방향으로 연장하는 복수의 제1 도전 라인을 형성하는 단계;
    상기 제1 도전 라인 상에 절연층을 형성하는 단계;
    상기 절연층을 선택적으로 식각하여, 제1 및 제2 측벽과 제1 및 제2 측벽을 잇는 저면에 의해 정의되는 트렌치를 형성하는 단계;
    상기 트렌치의 제1 및 제2 측벽과 저면을 따라 가변 저항 물질층을 형성하는 단계; 및
    상기 가변 저항 물질층 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인을 형성하는 단계를 포함하고,
    상기 트렌치의 상기 제1 및 제2 측벽은,
    상기 제1 방향으로 연장하면서, 서로 인접한 두 개의 제1 도전 라인과 각각 중첩하거나, 또는,
    상기 제2 방향으로 연장하면서 서로 인접한 두 개의 제2 도전 라인과 각각 중첩하는
    가변 저항 메모리 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 절연층 형성 단계 전에,
    제1 도전 라인과 상기 제2 도전 라인의 교차점에 배치되고, 상기 가변 저항 물질층과 상기 제1 도전 라인 사이에 개재되는 제1 도전 콘택을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  13. 제11 항에 있어서,
    상기 제2 도전 라인 형성 단계 전에,
    상기 제1 도전 라인과 상기 제2 도전 라인의 교차점에 배치되고, 상기 가변 저항 물질층과 상기 제2 도전 라인 사이에 개재되는 제2 도전 콘택을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  14. 제11 항에 있어서,
    상기 절연층 형성 단계 전에,
    제1 도전 라인과 상기 제2 도전 라인의 교차점에 배치되고, 상기 가변 저항 물질층과 상기 제1 도전 라인 사이에 개재되는 제1 도전 콘택을 형성하는 단계를 더 포함하고,
    상기 제2 도전 라인 형성 단계 전에,
    상기 제1 도전 라인과 상기 제2 도전 라인의 교차점에 배치되고, 상기 가변 저항 물질층과 상기 제2 도전 라인 사이에 개재되는 제2 도전 콘택을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  15. 제11 항에 있어서,
    상기 가변 저항 물질층 형성 단계는,
    상기 트렌치를 포함하는 상기 절연층의 프로파일을 따라 초기 가변 저항 물질층을 형성하는 단계;
    상기 초기 가변 저항 물질층 상에 절연 물질을 형성하는 단계; 및
    상기 절연층이 드러날 때까지 평탄화 공정을 수행하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  16. 제11 항에 있어서,
    상기 가변 저항 물질층 형성 단계 전 또는 후에,
    상기 제1 도전 라인과 상기 제2 도전 라인이 교차하는 영역에 배치되고, 상기 가변 저항 물질층의 상단 또는 하단과 연결되는 선택 소자를 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
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