KR102167317B1 - Beol 상호접속들에 대한 이전 층 자체-정렬형 비아 및 플러그 패터닝 - Google Patents

Beol 상호접속들에 대한 이전 층 자체-정렬형 비아 및 플러그 패터닝 Download PDF

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Abstract

BEOL(back end of line) 상호접속들에 대한 이전 층 자체-정렬형 비아 및 플러그 패터닝이 설명된다. 일 예에서, 집적 회로에 대한 상호접속 구조체는 기판 위에 배치되는 제1 층을 포함한다. 상호접속 구조체의 제1 층은 제1 방향으로 교호하는 금속 라인들 및 유전체 라인들의 격자를 포함한다. 상호접속 구조체의 제2 층이 제1 층 위에 배치된다. 제2 층은, 제1 방향에 수직인 제2 방향으로 교호하는 금속 라인들 및 유전체 라인들의 격자를 포함한다. 제2 층의 격자의 각각의 금속 라인은, 상호접속 구조체의 제1 층의 교호하는 금속 라인들 및 유전체 라인들에 대응하는 제1 유전체 재료 및 제2 유전체 재료의 교호하는 구분 영역들로 구성되는 리세싱된 유전체 라인 상에 배치된다.

Description

BEOL 상호접속들에 대한 이전 층 자체-정렬형 비아 및 플러그 패터닝{PREVIOUS LAYER SELF-ALIGNED VIA AND PLUG PATTERNING FOR BACK END OF LINE(BEOL) INTERCONNECTS}
본 발명의 실시예들은 반도체 구조체들 및 처리, 특히, BEOL(back end of line) 상호접속들에 대한 이전 층 자체-정렬형 비아 및 플러그 패터닝의 분야에 관한 것이다.
지난 수 십년 동안, 집적 회로들에서의 피쳐들의 스케일링은 지속적으로 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피쳐들로의 스케일링은 반도체 칩들의 제한된 면적 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 사이즈를 축소하는 것은 칩 상에 증가된 수의 메모리 또는 로직 디바이스들의 통합을 고려하여, 용량이 증가된 제품들의 제조에 적합하게 된다. 그러나, 점점 많은 용량을 향한 추진이 쟁점이 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다.
집적 회로들은, 비아들 위의 금속 라인들 또는 다른 상호접속들을 비아들 아래의 금속 라인들 또는 다른 상호접속들에 전기적으로 접속하기 위한, 본 기술분야에서 비아들(vias)로서 알려진 전기적 도전성 마이크로전자 구조체들을 통상 포함한다. 비아들은 통상적으로 리소그래피 공정에 의해 형성된다. 대표적으로, 포토레지스트 층이 유전체 층 위에 스핀 코팅될 수 있고, 이러한 포토레지스트 층은 패터닝된 마스크를 통해 패터닝된 화학 방사선에 노출될 수 있고, 그리고 나서 이러한 노출된 층은 포토레지스트 층에 개구를 형성하기 위해 현상될 수 있다. 다음으로, 포토레지스트 층에서의 개구를 에칭 마스크로서 사용하는 것에 의해 비아를 위한 개구가 유전체 층 내에 에칭될 수 있다. 이러한 개구는 비아 개구로서 지칭된다. 마지막으로, 비아 개구는 비아를 형성하는 하나 이상의 금속들 또는 다른 도전성 재료들로 채워질 수 있다.
과거에는, 비아들의 사이즈들 및 간격이 점진적으로 감소되었고, 적어도 일부 타입들의 집적 회로들(예를 들어, 진보된 마이크로프로세서들, 칩셋 컴포넌트들, 그래픽 칩들, 등)에 대해, 미래에 비아들의 사이즈들 및 간격이 계속 점진적으로 감소할 것으로 예상된다. 비아들의 사이즈의 하나의 척도는 비아 개구의 임계 치수(critical dimension)이다. 비아들의 간격의 하나의 척도는 비아 피치(pitch)이다. 비아 피치는 가장 가까운 인접 비아들 사이의 중심간 거리를 나타낸다.
이러한 리소그래피 공정들에 의해 매우 작은 피치들로 매우 작은 비아들을 패터닝할 때, 특히, 피치들이 약 70 나노미터(nm) 이하일 때 및/또는 비아 개구들의 임계 치수가 약 35nm 이하일 때, 몇 가지 도전과제들이 존재한다. 하나의 이러한 도전과제는, 비아들과 상부 상호접속들 사이의 오버레이(overlay) 및 비아들과 하부 랜딩(landing) 상호접속들 사이의 오버레이가, 일반적으로 비아 피치의 1/4 정도의 높은 허용오차들(tolerances)로 제어될 필요가 있다는 점이다. 비아 피치가 시간이 지남에 따라 더 작게 스케일링됨에 따라, 이러한 오버레이 허용오차들은 리소그래피 장비가 유지할 수 있는 것보다 훨씬 더 큰 비율로 스케일링되는 경향이 있다.
다른 이러한 도전과제는, 비아 개구들의 임계 치수들이 일반적으로 리소그래피 스캐너들의 해상도(resolution) 성능들보다 더 빠르게 스케일링되는 경향이 있다는 점이다. 축소(shrink) 기술들은 비아 개구들의 임계 치수들을 축소하기 위해 존재한다. 그러나, 축소량은, 최소 비아 피치에 의해서, 뿐만 아니라 축소 공정의 능력에 의해서, 충분히 OPC(optical proximity correction) 중립(neutral)이 되도록, 및 LWR(line width roughness) 및/또는 CDU(critical dimension uniformity)를 현저히 위태롭게 하지 않도록, 제한되는 경향이 있다.
또 다른 이러한 도전과제는, 임계 치수 버짓(budget)의 동일한 전체 분율(overall fraction)을 유지하기 위해 비아 개구들의 임계 치수들이 감소함에 따라 포토레지스트들의 LWR 및/또는 CDU 특성들이 일반적으로 개선될 필요가 있다는 점이다. 그러나, 현재 대부분의 포토레지스트들의 LWR 및/또는 CDU 특성들은, 비아 개구들의 임계 치수들이 감소하는 만큼 급격하게 개선되고 있지 않다.
또 다른 이러한 도전 과제는, 매우 작은 비아 피치들은 일반적으로 심지어 EUV(extreme ultraviolet) 리소그래피 스캐너들의 해상도 성능들 아래가 되는 경향이 있다는 점이다. 결과적으로, 통상 2개, 3개 또는 더 많은 상이한 리소그래피 마스크들이 사용될 수 있고, 이는 비용들을 증가시키는 경향이 있다. 일부 지점에서, 피치들이 계속 감소하면, 다수의 마스크들에도 불구하고, EUV 스캐너들을 사용하여 이러한 매우 작은 피치들을 위한 비아 개구들을 인쇄하는 것이 가능하지 않을 수 있다.
따라서, 비아 제조 기술들의 영역에 개선들이 필요하다.
도 1-13은, 본 발명의 일 실시예에 따라, 자체-정렬형 비아 및 금속 패터닝의 방법에서의 다양한 단계들을 나타내는 집적 회로 층들의 부분들을 도시하며, 여기서:
도 1은 이전 층 금속화 구조체에 대한 옵션들의 평면도 및 대응 단면도들을 도시하고;
도 2는 도 1의 하부 금속/ILD 격자 구조체 상의 DSA(directed self-assembly) 성장에 대한 옵션들의 평면도 및 대응 단면도들을 도시하고;
도 3은 일종의 폴리머를 제거한 다음의 도 2의 구조체의 평면도 및 대응 단면도들을 도시하고;
도 4는 금속 라인들 위에 희생성 재료 층을 형성한 다음의 도 3의 구조체의 평면도 및 대응 단면도들을 도시하고;
도 5는 폴리머 A를 영구 ILD(interlayer dielectric) 재료로 대체한 다음의 도 4의 구조체의 평면도 및 대응 단면도들을 도시하고;
도 6은 영구 ILD 라인들 상에 선택적 하드마스크를 형성한 다음의 도 5의 구조체의 평면도 및 대응 단면도들을 도시하고;
도 7은 희생성 B 라인들을 제거하고 영구 ILD 라인들로 대체한 다음의 도 6의 구조체의 평면도 및 대응 단면도들을 도시하고;
도 8은 트렌치를 형성(예를 들의 격자 정의)한 다음의 도 7의 구조체의 평면도 및 대응 단면도들을 도시하고;
도 9는 도 8의 트렌치들에 희생성 재료 격자를 형성한 다음의 도 8의 구조체의 평면도 및 대응 단면도들을 도시하고;
도 10은 마스크를 형성하여 패터닝하고 비아 위치들을 후속 에칭한 다음의 도 9의 구조체의 평면도 및 대응 단면도들을 도시하고;
도 11은 마스크 ?? 하드마스크를 제거하고 후속 플러그 패터닝 및 에칭한 다음의 도 10의 구조체의 평면도 및 대응 단면도들을 도시하고;
도 12는 마스크를 제거하고 금속 라인 트렌치를 에칭한 다음의 도 11의 구조체의 평면도 및 대응 단면도들을 도시하며;
도 13은 금속 라인을 퇴적하여 폴리쉬한 다음의 도 12의 구조체의 평면도 및 대응 단면도들을 도시한다.
도 14는 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
BEOL(back end of line) 상호접속들에 대한 이전 층 자체-정렬형 비아 및 플러그 패터닝이 설명된다. 이하의 설명에서는, 본 발명의 실시예들에 대한 철저한 이해를 제공하기 위해, 특정 집적 및 재료 체제와 같은, 많은 특정 상세사항들이 제시된다. 본 발명의 실시예들은 이러한 특정 상세사항들 없이도 실시될 수 있다는 점이 본 분야의 기술자에게 명백할 것이다. 다른 경우들에서, 집적 회로 설계 레이아웃들과 같은, 잘 알려진 피쳐들은, 본 발명의 실시예들을 불필요하게 불명료하게 하지 않기 위해 상세히 설명되지 않는다. 더욱이, 도면들에 도시되는 다양한 실시예들은 예시적인 표현들이며, 반드시 축척대로 그려진 것은 아니라는 점이 이해되어야 한다.
본 명세서에 설명되는 하나 이상의 실시예들은 이전 층 자체-정렬형 비아 및 플러그 패터닝에 관련된다. 본 명세서에 설명되는 공정들의 자체-정렬형 양상은, 이하 보다 상세히 설명되는 바와 같이, DSA(directed self-assembly) 메커니즘에 기초할 수 있다. 그러나, DSA-기반의 접근방식들 대신에, 또는 이와 조합하여, 선택적 성장 메커니즘들이 이용될 수 있다는 점이 이해되어야 한다. 일 실시예에서, 본 명세서에 설명되는 공정들은 라인의 백-엔드 피쳐 제조에 대한 자체-정렬형 금속화의 구현을 가능하게 한다.
문맥을 제공하기 위해, 대략 50 나노미터 피치 미만의 피쳐들의 패터닝 및 정렬은 반도체 제조 공정에 매우 비용이 많이 드는 많은 레티클들 및 임계 정렬 계획들을 요구한다.
일반적으로, 본 명세서에 설명되는 실시예들은 하부 층의 위치들에 기초하는 금속 및 비아 패턴들의 제조를 포함한다. 즉, 종래의 하향식 패터닝 접근방식들과 대조적으로, 금속 상호접속 공정이 효과적으로 반전되어 이전 층으로부터 위로 구축된다. 이는, ILD(interlayer dielectric)가 먼저 퇴적되고, 금속 및 비아 층들에 대한 패턴이 그 안에 후속하여 패터닝되는 종래의 접근방식과 대조적이다. 종래의 접근방식에서는, 이전 층에 대한 정렬이 리소그래피 스캐너 정렬 시스템을 사용하여 수행된다. ILD는 그리고 나서 에칭된다.
보다 구체적으로, 하나 이상의 실시예들은, 금속들("플러그들"이라 함) 사이에 도전성 비아들 및 비-도전성 스페이스들 또는 차단들을 구축하기 위한 템플릿으로서 하부 금속을 이용하는 접근방식에 관한 것이다. 정의에 의하면, 비아들은 이전 층 금속 패턴에 내려앉는데 사용된다. 이러한 맥락에서, 본 명세서에 설명되는 실시예들은 리소그래피 장비에 의한 정렬이 더 이상 비아 또는 플러그 배치들에 영향을 주지 않기 때문에 보다 강건한 상호접속 제조 스킴을 가능하게 한다. 이러한 상호접속 제조 스킴은, 많은 정렬/노출들을 절약하는데 사용될 수 있고, 전기 접촉을 향상시키는데 사용될 수 있고(예를 들어, 비아 저항을 감소시키는 것에 의함), 그렇지 않으면 종래의 접근방식들을 사용하여 이러한 피쳐들을 패터닝하는데 요구되는 총 처리 단계들 및 처리 시간을 감소하는데 사용될 수 있다.
이하 설명되는 바와 같이, 본 명세서에 설명되는 자체-정렬형 비아 및 금속 패터닝 접근방식들은 이하의 양상들 또는 속성들 중 하나 이상을 포함할 수 있다: (a) 상향식 초-자체-정렬형 비아/금속 패터닝 공정이 가능하게 된다; (b) 이전 층 금속이 위에 형성된 층 상의 비아들의 위치들을 지향하는데 사용된다; (c) 완전히 정렬되는 모든 가능한 비아 및 금속 라인 엔드 위치를 생성하지만 요구되거나 또는 원하는 비아 및 금속 라인 엔드 위치들만 유지하는 공정; (d) 비아들 및 금속 라인 엔드들의 위치 및 형상은 이전 층 패턴으로부터 미리 형성된다; (e) 아래의 및 위의 금속의 교차는 완전한 자체-정렬형 비아 위치들을 자연스럽게 형성한다; (f) 비아 및 플러그들 위치, 크기 및 형상은 하부 금속 층들로부터의 기존의 격자 리소그래피(grating lithography)에 의해 정의된다; (g) 비아 및 플러그 리소그래피는 하나 또는 다른 것을 선택하기 위해서만 요구되고 피쳐들의 위치, 형상, CDU, 거칠기, 또는 사이즈에 영향을 주지 않는다(예를 들어, LWR이 무관함); (h) 본 명세서에 설명되는 공정들은 업사이드 다운(upside down) 듀얼-다마신 또는 비아/플러그 우선 접근방식을 특징으로 할 수 있다; (i) 층 내의 비아 및 플러그 위치들의 선택에서 더 큰 허용오차가 달성되기 때문에 대응 리소그래피 포토레지스트 설계가 단순화될 수 있다(이는 "버킷(bucket)" 접근방식이라 할 수 있으며, 여기서 포토레지스트는 단지 복수의 생성된 홀들을 채우는데 사용되고, 여기서 특정 홀들만이 유지되거나 또는 삭제될 것으로 후속하여 선택된다); (j) 비아 및 플러그 포토레지스트 LWR은 결정적이지 않고 더 빠른 레지스트들이 사용될 수 있다; (k) 피쳐들의 사이즈는 단일 형상 및 사이즈로서 제조될 수 있고, EBDW(electron beam direct write) 공정들에 적용될 수 있다; 및 (k) 비아 설계 규칙들이 단순화되고 모든 가능한 비아들이 임의의 기하학적 구성으로 허용되며, 여기서 비아들의 사이즈는 위의 및 아래의 금속의 교차에 의해 완전히 정의된다.
도 1-13은, 본 발명의 일 실시예에 따라, 자체-정렬형 비아 및 금속 패터닝의 방법에서의 다양한 단계들을 나타내는 집적 회로 층들의 부분들을 도시한다. 각각의 설명되는 단계에서의 각각의 도해에서, 좌측에는 평면도들이 도시되고, 우측에는 대응 단면도들이 도시된다. 이러한 도면들은 대응 단면도들 및 평면도들로서 본 명세서에서 참조될 것이다.
도 1은, 본 발명의 일 실시예에 따라, 이전 층 금속화 구조체에 대한 옵션들의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도 및 대응 단면도 옵션 (a)를 참조하면, 시작 구조체(100)는 금속 라인들(102) 및 ILD(interlayer dielectric) 라인들(104)의 패턴을 포함한다. 자체-조립 재료들이 사용되면 도 1에 도시된 바와 같이, 시작 구조체(100)는 일정한 피치로 이격되고 일정한 폭을 갖는 금속 라인들을 갖는 격자형 패턴으로 패터닝될 수 있다. 지향성 선택적 성장 기법이 사용되면, 하부 패턴들이 단일 피치 또는 폭이어야 할 필요는 없다. 예를 들어, 이러한 패턴은 피치 2분할 또는 피치 4분할 접근방식에 의해 제조될 수 있다. 이러한 라인들 중 일부는, 단면도들에서 일 예로 도시되는 라인(102')과 같이, 하부 비아들과 관련될 수 있다.
다시 도 1을 참조하면, 대안적인 옵션들 (b)-(f)는 추가적 필름이 금속 라인들(102) 및 층간 유전체 라인들(104) 중 하나, 또는 양자 모두의 표면 상에 형성되는 (예를 들어, 이전 패터닝 공정으로부터 잔류하는 아티펙트로서 퇴적되거나, 성장되거나, 또는 남는) 상황들에 대처한다. 예 (b)에서, 추가적 필름(106)은 층간 유전체 라인들(104) 상에 배치된다. 예 (c)에서, 추가적 필름(108)은 금속 라인들(102) 상에 배치된다. 예 (d)에서, 추가적 필름(106)은 층간 유전체 라인들(104) 상에 배치되고, 추가적 필름(108)은 금속 라인들(102) 상에 배치된다. 더욱이, 금속 라인들(102) 및 층간 유전체 라인들(104)이 (a)에서는 동일 평면으로서 도시되더라도, 다른 실시예들에서, 이들은 동일 평면이 아니다. 예를 들어, (e)에서, 금속 라인들(102)은 층간 유전체 라인들(104) 위로 돌출한다. 예 (f)에서, 금속 라인들(102)은 층간 유전체 라인들(104) 아래로 리세싱된다.
다시 예들 (b)-(d)를 참조하면, 추가적 층(예를 들어, 층(106 또는 108))은, HM(hardmask) 또는 보호 층으로서 사용될 수 있거나, 후속 공정 단계들과 관련하여 이하 설명되는 선택적 성장 및/또는 자체-조립을 가능하게 하는데 사용될 수 있다. 이러한 추가적 층들은 또한 ILD 라인들을 추가적 처리로부터 보호하는데 사용될 수 있다. 또한, 금속 라인들 위에 다른 재료를 선택적으로 퇴적하는 것이 유사한 이유들로 유익할 수 있다. 다시 예들 (e) 및 (f)를 참조하면, ILD 라인들 또는 금속 라인들 중 어느 하나를 이들 중 어느 하나 또는 양자 모두의 표면들 상의 보호성/HM 재료들의 임의의 조합으로 리세싱하는 것 또한 가능할 수 있다. 대체로, 선택적 또는 지향성 자체-조립 공정에 대해 궁극적으로 하부 표면들을 준비하는 이러한 단계에 많은 옵션들이 존재한다.
일 실시예에서, 본 명세서 전반적으로 사용되는 바와 같이, 층간 유전체 라인들(104)의 재료와 같은, ILD(interlayer dielectric) 재료는, 유전체 또는 절연 재료의 층으로 조성되거나 또는 이를 포함한다. 적절한 유전체 재료들의 예들은, 이에 제한되는 것은 아니지만, 실리콘의 산화물들(예를 들어, 실리콘 이산화물(SiO2)), 도핑된 실리콘 산화물들(doped oxides of silicon), 불화 실리콘 산화물들(fluorinated oxides of silicon), 탄소 도핑된 실리콘 산화물들(carbon doped oxides of silicon), 본 기술분야에 알려진 다양한 저 유전율(low-k) 유전체 재료들, 및 이들의 조합을 포함한다. 이러한 층간 유전체 재료는, 예를 들어 CVD(chemical vapor deposition), PVD(physical vapor deposition)와 같은 종래의 기법들에 의해, 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
일 실시예에서는, 또한 본 명세서 전반적으로 사용되는 바와 같이, 금속 라인들(102)의 재료와 같은, 상호접속 재료가, 하나 이상의 금속 또는 다른 도전성 구조체들로 조성된다. 통상적인 예는 구리와 주변 ILD 재료 사이에 배리어 층들을 포함할 수 있거나 그렇지 않을 수 있는 구조체들 및 구리 라인들의 사용이다. 본 명세서에 사용되는 바와 같이, 금속이라는 용어는 다수의 금속들의 합금들, 스택들 및 다른 조합들을 포함한다. 예를 들어, 금속 상호접속 라인들은 배리어 층들, 상이한 금속들 또는 합금들의 스택들 등을 포함할 수 있다. 상호접속 라인들은 또한 트레이스들, 와이어들, 라인들, 금속 또는 간단하게 상호접속이라고 본 분야에서 종종 언급된다. 이하 더욱 설명되는 바와 같이, 더 낮은 상호접속 라인들의 상부 표면들이 자체-정렬형 비아 및 플러그 형성에 사용될 수 있다.
일 실시예에서, 본 명세서 전반적으로 또한 사용되는 바와 같이, 하드마스크로서 포함되면 층들(106 또는 108)과 같은, 하드마스크 재료들은, 층간 유전체 재료와 상이한 유전체 재료들로 조성된다. 일 실시예에서, 상이한 하드마스크 재료들은, 상호에게 및 하부 유전체와 금속 층들에게 상이한 성장성 또는 에치 선택성을 제공하도록 상이한 영역들에서 사용될 수 있다. 일부 실시예들에서, 하드마스크 층은 실리콘의 질화물(예를 들어, 실리콘 질화물)의 층 또는 실리콘의 산화물의 층, 또는 양자 모두, 또는 이들의 조합을 포함한다. 다른 적절한 재료들은 탄소계 재료들을 포함할 수 있다. 다른 실시예에서, 하드마스크 재료는 금속 종을 포함한다. 예를 들어, 하드마스크 또는 다른 상부 재료는 티타늄 또는 다른 금속의 질화물(예를 들어, 티타늄 질화물)의 층을 포함할 수 있다. 산소와 같은, 잠재적으로 더 적은 양의 다른 재료들이 이러한 층들 중 하나 이상에 포함될 수 있다. 대안적으로, 본 분야에 알려진 다른 하드마스크 층들이 특정 구현에 의존하여 사용될 수 있다. 이러한 하드마스크 층들은 CVD, PVD에 의해 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
도 1과 관련하여 설명되는 층들 및 재료들은 통상적으로, 집적 회로의 하부 디바이스 층(들)과 같은, 하부 반도체 기판 또는 구조체 상에 또는 그 위에 형성된다는 점이 이해되어야 한다. 일 실시예에서, 하부 반도체 기판은 집적 회로들을 제조하는데 사용되는 일반적인 작업재 대상(workpiece object)을 나타낸다. 이러한 반도체 기판은 종종, 웨이퍼, 또는 실리콘이나 다른 반도체 재료의 다른 부분을 포함한다. 적절한 반도체 기판들은, 이에 제한되는 것은 아니지만, 단결정 실리콘, 다결정 실리콘 및 SOI(silicon on insulator) 뿐만 아니라, 다른 반도체 재료들로 형성된 유사한 기판들을 포함한다. 제조 단계에 따라, 반도체 기판은 종종 트랜지스터들, 집적 회로 등을 포함한다. 이러한 기판은 또한 반도체 재료들, 금속들, 유전체들, 도펀트들, 및 반도체 기판들에서 통상 발견되는 다른 재료들을 포함할 수 있다. 더욱이, 도 1에 도시되는 구조체는 하부 하위 레벨 상호접속 층들 상에 제조될 수 있다.
도 2는, 본 발명의 일 실시예에 따라, 하부 금속/ILD 격자 구조체 상의 (예를 들어, 도 1에 도시된 바와 같은 구조체 상의) DSA(directed self-assembly) 성장에 대한 옵션들의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도를 참조하면, 구조체(110)는 교호하는 폴리머들 또는 교호하는 폴리머 컴포넌트들을 갖는 층을 포함한다. 예를 들어, 도시된 바와 같이, 폴리머 A(또는 폴리머 컴포넌트 A)가 도 1의 ILD(interlayer dielectric) 라인들(104) 상에 또는 그 위에 형성되고, 한편 폴리머 B(또는 폴리머 컴포넌트 B)가 도 1의 금속 라인들(102) 상에 또는 그 위에 형성된다. 이러한 단면도들을 참조하면, (a)에서는 폴리머 A(또는 폴리머 컴포넌트 A)가 ILD 라인들(104) 상에 형성되고, 폴리머 B(또는 폴리머 컴포넌트 B)가 금속 라인들(102) 상에 형성된다. (b)에서는, 폴리머 A(또는 폴리머 컴포넌트 A)가 ILD 라인들(104) 상에 형성되는 추가적 필름(106) 상에 형성되고, 한편 폴리머 B(또는 폴리머 컴포넌트 B)가 금속 라인들(102) 상에 형성된다. (c)에서는, 폴리머 A(또는 폴리머 컴포넌트 A)가 ILD 라인들(104) 상에 형성되고, 한편 폴리머 B(또는 폴리머 컴포넌트 B)가 금속 라인들(102) 상에 형성되는 추가적 필름(108) 상에 형성된다. (d)에서는, 폴리머 A(또는 폴리머 컴포넌트 A)가 ILD 라인들(104) 상에 형성되는 추가적 필름(106) 상에 형성되고, 폴리머 B(또는 폴리머 컴포넌트 B)가 금속 라인들(102) 상에 형성되는 추가적 필름(108) 상에 형성된다.
다시 도 2를 참조하면, 일 실시예에서, 하부 구조체(예를 들어, 도 1의 구조체(100))의 표면이 준비되면, PS-PMMA(polystyrene-polymethyl methacrylate)와 같은, 50-50 다이블록(diblock) 공중합체가 기판 상에 코팅되어 자체 조립을 유도하도록 어닐링되어, 도 2의 구조체(110)의 폴리머 A/폴리머 B 층에 이르게 된다. 이러한 일 실시예에서, 적절한 표면 에너지 조건들에 의해, 블록 공중합체들은 구조체(100)의 하부 재료에 기초하여 분리된다. 예를 들어, 특정 실시예에서, 폴리스티렌은 하부 금속 라인들(102)(또는 대응 금속 라인 캡 또는 하드마스크 재료)에 대해 선택적으로 정렬된다. 한편, 폴리메틸 메타클레이트는 ILD 라인들(104)(또는 대응 금속 라인 캡 또는 하드마스크 재료)에 대해 선택적으로 정렬된다.
따라서, 일 실시예에서는, 하부 금속 및 ILD 그리드가 BCP(block co-polymer, 즉, 폴리머 A/폴리머 B)에 재현된다. BCP 피치가 하부 격자 피치와 상응하면 이는 특히 그러할 수 있다. 폴리머 그리드(폴리머 A/폴리머 B)는, 일 실시예에서, 완전한 그리드로부터의 특정 작은 편차들에 대하여 강건하다. 예를 들어, 완전한 그리드가 금속을 갖는 산화물 등의 재료를 작은 플러그들이 효과적으로 배치하면, 완전한 폴리머 A/폴리머 B 그리드가 여전히 달성될 수 있다. 그러나, ILD 라인들 격자는, 일 실시예에서, ILD 백본의 금속 분열들이 없는, 이상적인 격자 구조체이므로, 폴리머의 양쪽 타입들(A 및 B)이, 이러한 경우에, ILD 같은 재료에 노출될 것인 반면 하나의 타입만이 금속에 노출되기 때문에, ILD 표면을 중성이 되게 하는 것이 필요할 수 있다.
일 실시예에서, 코팅되는 폴리머(폴리머 A/폴리머 B)의 두께는, 그 장소에 궁극적으로 형성되는 ILD의 궁극적인 두께와 대략 동일하거나, 또는 이보다 다소 더 두껍다. 일 실시예에서, 이하 보다 상세히 설명되는 바와 같이, 폴리머 그리드는 에치 레지스트로서가 아니라, 오히려 궁극적으로 그 주변에 영구 ILD 층을 성장시키기 위한 비계(scaffolding)로서 형성된다. 이와 같이, 폴리머(A/B)의 두께는 후속하여 형성되는 영구 ILD 층의 궁극적인 두께를 정의하는데 사용될 수 있기 때문에 중요할 수 있다. 즉, 일 실시예에서, 도 2에 도시되는 폴리머 격자는 대략 동일한 두께의 ILD 격자로 결국 대체된다.
일 실시예에서, 위에 언급된 바와 같이, 도 2의 폴리머 A/폴리머 B의 그리드는 블록 공중합체이다. 이러한 일 실시예에서, 블록 공중합체 분자는 공유결합으로 결합되는 단량체들(covalently bonded monomers)의 체인(chain)으로 형성되는 중합체 분자이다. 블록 공중합체에는, 적어도 2가지 상이한 타입들의 단량체들이 존재하고, 이들 상이한 타입들의 단량체들은 단량체들의 상이한 블록들 또는 연이은 시퀀스들(sequences) 내에 주로 포함된다. 도시된 블록 공중합체 분자는 폴리머 A의 블록 및 폴리머 B의 블록을 포함한다. 일 실시예에서, 폴리머 A의 블록은 공유결합으로 링크되는 단량체 A의 체인(예를 들어, A-A-A-A-A...)을 주로 포함하고, 한편 폴리머 B의 블록은 공유결합으로 링크되는 단량체 B의 체인(예를 들어, B-B-B-B-B...)을 주로 포함한다. 단량체들 A 및 B는 본 기술분야에 알려진 블록 공중합체들에 사용되는 상이한 타입들의 단량체들 중 임의의 것을 나타낼 수 있다. 예를 들어, 단량체 A는 폴리스티렌을 형성하는 단량체들을 나타낼 수 있고, 단량체 B는 폴리(메틸 메타크릴레이트)(PMMA)를 형성하는 단량체들 나타낼 수 있지만, 본 발명의 범위가 이에 제한되는 것은 아니다. 다른 실시예들에서는, 2개보다 많은 블록들이 존재할 수 있다. 또한, 다른 실시예들에서, 블록들 각각은 상이한 타입들의 단량체들 포함할 수 있다(예를 들어, 각각의 블록은 자체가 공중합체일 수 있다). 일 실시예에서, 폴리머 A의 블록 및 폴리머 B의 블록은 함께 공유결합으로 결합된다. 폴리머 A의 블록 및 폴리머 B의 블록은 대략 동일한 길이의 것일 수 있거나, 하나의 블록이 다른 블록보다 상당히 더 길 수 있다.
통상적으로, 블록 공중합체들의 블록들(예를 들어, 폴리머 A의 블록 및 폴리머 B의 블록)은 각각 상이한 화학적 성질들을 가질 수 있다. 일 예로서, 블록들 중 하나는 비교적 더 소수성(hydrophobic)이고(예를 들어, 물과 비친화적이고) 다른 블록은 비교적 더 친수성(hydrophilic)이다(예를 들어, 물과 친화적이다). 적어도 개념적으로, 블록들 중의 하나는 오일과 비교적 더 유사할 수 있고 다른 블록은 물과 비교적 더 유사할 수 있다. 폴리머들의 상이한 블록들 사이의 화학적 성질들에 있어서의 이러한 차이들은, 친수성-소수성 차이든 아니든 간에, 블록 공중합체 분자들이 자체-조립되게 할 수 있다. 예를 들어, 이러한 자체-조립은 폴리머 블록들의 미세 상(microphase) 분리에 기초할 수 있다. 개념적으로, 이것은 일반적으로 혼합되지 않는 오일 및 물의 상 분리와 유사할 수 있다. 유사하게, 폴리머 블록들 사이의 친수성의 차이(예를 들어, 하나의 블록은 비교적 소수성이고 다른 블록은 비교적 친수성이다)는 다른 것에 대한 화학적 비친화성으로 인하여 상이한 폴리머 블록들이 서로 "분리"하려고 시도하는 대략 유사한 미세 상 분리를 유발할 수 있다.
그러나, 일 실시예에서, 폴리머 블록들은 서로 공유결합으로 결합되기 때문에, 거시적 스케일(macroscopic scale)로 완전히 분리될 수 없다. 오히려, 주어진 타입의 폴리머 블록들은 매우 작은(예를 들어, 나노-사이즈의) 영역들 또는 상들에서 동일한 타입의 다른 분자들의 폴리머 블록들과 분리되거나(segregate) 또는 결합되는(conglomerate) 경향이 있을 수 있다. 이러한 영역들 또는 미세 상들의 특정 사이즈 및 형상은 일반적으로 폴리머 블록들의 상대 길이들에 적어도 일부 의존한다. 일 실시예에서는, 예를 들어(도 2에 도시되는 바와 같이), 2개의 블록 공중합체들에서, 블록들이 대략 동일한 길이이면, 교호하는 폴리머 A 라인들 및 폴리머 B 라인들의 그리드형 패턴이 생성된다. 다른 실시예에서(도시되지 않음), 2개의 블록 공중합체들에서, 블록들 중 하나가 다른 블록보다 더 길지만 다른 블록보다 너무 더 길지 않으면, 수직 원주형의(vertical columnar) 구조체들이 형성될 수 있다. 이러한 원주형 구조체들에서, 블록 공중합체 분자들은 열들(columns)의 내부로 미세 상 분리되는 자신의 더 짧은 폴리머 블록들, 및 열들로부터 멀리 연장되고 열들을 둘러싸는 자신의 더 긴 폴리머 블록들과 정렬될 수 있다. 예를 들어, 폴리머 A의 블록이 폴리머 B의 블록보다 더 길지만, 너무 더 길지 않으면, 다수의 블록 공중합체 분자들이 폴리머 A의 더 긴 블록들을 갖는 상에 의해 둘러싸이는 원주형 구조체들을 형성하는 폴리머 B의 자신의 더 짧은 블록들과 정렬하는 원주형 구조체들이 형성될 수 있다. 이것이 충분한 사이즈의 영역에서 발생하는 경우, 일반적으로 6각형으로 팩킹되는(hexagonally-packed) 원주형 구조체들의 2차원 어레이가 형성될 수 있다.
일 실시예에서, 폴리머 A/폴리머 B 격자는, 예를 들어, 브러시 또는 다른 코팅 공정에 의해, 도포되는 블록 공중합체 재료를 포함하는 비조립형 블록 공중합체 층 부분으로서 먼저 도포된다. 비조립형 양상은, 퇴적시에, 블록 공중합체가 아직 나노구조체들을 형성하기 위해 실질적으로 상 분리되지 않고/않거나 자체-조립되지 않은 시나리오들을 말한다. 이러한 비조립형 형태에서는, 블록 폴리머 분자들은 비교적 매우 랜덤화되어, 상이한 폴리머 블록들이 비교적 매우 랜덤하게 배향되고 위치되며, 이는 도 2의 결과 구조체와 관련하여 논의되는 조립형 블록 공중합체 층 부분과는 대조적이다. 비조립형 블록 공중합체 층 부분은 다양한 상이한 방식들로 도포될 수 있다. 예를 들어, 블록 공중합체는 용제에 용해되고 나서 표면 위에 스핀 코팅될 수 있다. 대안적으로, 비조립형 블록 공중합체는 표면 위에 스프레이 코팅되거나, 딥 코팅되거나, 액침 코팅되거나 또는 다른 방식으로 코팅되거나 도포될 수 있다. 블록 공중합체들을 도포하는 다른 방식들 뿐만 아니라 유사한 유기 코팅들을 도포하는 본 기술분야에 알려진 다른 방식들이 잠재적으로 사용될 수 있다. 그리고 나서, 비조립형 층은, 예를 들어, 비조립형 블록 공중합체 층 부분의 미세 상 분리 및/또는 자체-조립에 의해, 조립형 블록 공중합체 층 부분을 형성할 수 있다. 미세 상 분리 및/또는 자체-조립은, 블록 공중합체 분자들의 재배열 및/또는 재배치를 통해, 특히 블록 공중합체 분자들의 상이한 폴리머 블록들의 재배열 및/또는 재배치를 통해 발생한다.
이러한 일 실시예에서, 어닐링 처리는, 미세 상 분리 및/또는 자체-조립을 착수하거나, 가속화하거나, 그 품질을 향상시키거나, 또는 다른 방식으로 이를 촉진하기 위해서, 비조립형 블록 공중합체에 적용될 수 있다. 일부 실시예들에서, 이러한 어닐링 처리는 블록 공중합체의 온도를 증가시키도록 동작가능한 처리를 포함할 수 있다. 이러한 처리의 일 예는, 층을 베이킹(baking)하는 것, 오븐에서 또는 열 램프 아래에서 층을 가열시키는 것, 층에 적외선 방사를 가하는 것, 또는 다른 방식으로 층에 열을 가하거나 층의 온도를 증가시키는 것이다. 원하는 온도 증가는 일반적으로, 블록 공중합체 또는 집적 회로 기판의 임의의 다른 중요한 재료들 또는 구조체들을 손상시키지 않고 블록 폴리머의 미세 상 분리 및/또는 자체-조립의 비율을 현저하게 가속화하는데 충분할 것이다. 통상적으로, 이러한 가열은, 약 50℃ 내지 약 300℃ 사이의, 또는 약 75℃ 내지 약 250℃ 사이의 범위일 수 있지만, 블록 공중합체 또는 집적 회로 기판의 열 저하 제한들을 초과하지 않는다. 이러한 가열 또는 어닐링은, 미세 상 분리의 비율을 증가시키고/증가시키거나 미세 상 분리의 품질을 향상시키기 위해, 블록 공중합체 분자들을 더 이동성/유동성 있게 하도록 블록 공중합체 분자들에게 에너지를 제공하는 것을 도울 수 있다. 이러한 블록 공중합체 분자들의 미세 상 분리 또는 재배열/재배치는, 매우 작은 (예를 들어, 나노-스케일) 구조체들을 형성하기 위해 자체-조립에 이를 수 있다. 이러한 자체-조립은, 표면 장력, 분자 친화도들 및 비친화도들과 같은 힘들, 및 다른 표면-관련의 및 화학-관련의 힘들의 영향 아래에서 발생할 수 있다.
여하튼, 일부 실시예에서, 소수성-친수성 차이들에 기초하든 아니든, 블록 공중합체들의 자체-조립은, 매우 작은 주기적 구조체들(예를 들어, 정밀하게 이격된 나노 스케일 구조체들 또는 라인들)을 형성하는데 사용될 수 있다. 일부 실시예들에서, 이들은 비아 및 개구들을 형성하는데 궁극적으로 사용될 수 있는 나노-스케일 라인들 또는 다른 나노-스케일 구조체들을 형성하는데 사용될 수 있다. 일부 실시예에서, 블록 공중합체들의 지향성 자체 조립(directed self assembly)은, 이하 보다 상세히 설명되는 바와 같이, 상호접속들과 자체 정렬되는 비아들을 형성하는데 사용될 수 있다.
도 3은, 본 발명의 일 실시예에 따라, 일종의 폴리머를 제거한 다음의 도 2의 구조체의 평면도 및 대응 단면도들을 도시한다. 도 3을 참조하면, 폴리머 B는 금속 라인들(102)(또는 금속 라인들(102) 상에 형성된 하드마스크 또는 캡 층들)을 다시 노출시키도록 제거되고, 반면에 폴리머 A는 ILD 라인들(104)에 유지되어, 구조체(112)를 형성한다. 일 실시예에서는, 웨트 에치 또는 선택적 드라이 에치가 뒤따르는 DUV(deep ultra-violet) 플러드(flood) 노출이, 폴리머 B를 선택적으로 제거하는데 사용된다. (도시된 바와 같은) 금속 라인들(102)로부터 폴리머를 먼저 제거하는 대신에, ILD 라인들로부터의 제거가 그 대신 먼저 수행될 수 있다는 점이 이해되어야 한다.
도 4는, 본 발명의 일 실시예에 따라, 금속 라인들(102) 위에 희생성 재료 층을 형성한 다음의 도 3의 구조체의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도 및 대응 단면도 (b)를 참조하면, 구조체(114)는, 금속 라인들(102) 위에 또는 그 상에, 및, ILD 라인들(104) 위에 또는 그 상에 있는 폴리머 A 라인들 사이에, 형성되는 희생성 B 층을 포함한다. 일 실시예에서, 단면도 (a)를 참조하면, 저온 퇴적은 폴리머 A 라인들 사이의 트렌치들을, 예를 들어, 등각 층(116)으로서의 산화물(예를 들어, TiOx) 또는 다른 희생성 재료로 채운다. 이러한 등각 층(116)은 그리고 나서 드라이 에치 또는 CMP(chemical mechanical planarization)에 의해 금속 라인들(102) 위의 영역들로 제한된다. 그 결과적 층을 본 명세서에서 희생성 B라 하는데, 일부 실시예들에서 이러한 재료가 궁극적으로는 영구 ILD 재료로 대체되기 때문이다. 그러나 다른 실시예들에서, 영구 ILD 재료가 그 대신 이 단계에서 형성될 수 있다는 점이 이해되어야 한다. 희생성 재료가 사용되는 경우, 일 실시예에서, 이러한 희생성 재료는 공정에 사용되는 다른 재료들에 대해 필요한 퇴적 특성, 열적 안정성, 및 에치 선택성을 갖는다.
도 5는, 본 발명의 일 실시예에 따라서, 폴리머 A를 영구 ILD(interlayer dielectric) 재료로 대체한 다음의 도 4의 구조체의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도 및 대응 단면도 (c)를 참조하면, 구조체(118)는, ILD 라인들(104) 상에 또는 그 위에, 및 희생성 B 재료 라인들 사이에, 영구 ILD(interlayer dielectric) 라인들(120)을 포함한다. 일 실시예에서는, 단면도 (a)에 도시되는 바와 같이, 폴리머 A 라인들이 제거된다. 그리고 나서, 단면도 (b)를 참조하면, ILD 재료 층(119)이 결과적 구조체 위에 등각으로 형성된다. 등각 층(119)은 그리고 나서 드라이 에치 또는 CMP(chemical mechanical planarization) 공정에 의해 ILD 라인들(104) 위의 영역들에 제한된다. 일 실시예에서, 구조체(118)는 도 2의 폴리머(A/B) 격자를 하부 금속 격자와 상응하고 하부 격자와 정렬되는 매우 두꺼운 재료 격자(예를 들어, 영구 ILD(120) 및 희생성 B)로 대체한다. 이러한 2가지 상이한 재료들은, 이하 보다 상세히 설명되는 바와 같이, 플러그들 및 비아들에 대해 가능한 위치들을 궁극적으로 정의하는데 사용될 수 있다.
도 6은, 본 발명의 일 실시예에 따라, 영구 ILD 라인들 상에 선택적 하드마스크를 형성한 다음의 도 5의 구조체의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도 및 대응 단면도 (c)를 참조하면, 구조체(122)는 영구 ILD(interlayer dielectric) 라인들(120) 상에 형성되는 하드마스크 층(124)을 포함한다. 일 실시예에서, 단면도 (c)를 참조하면, 선택 성장 공정은 영구 ILD 라인들(120)의 표면들에 제한되게 하드마스크 층(124)을 형성하는데 사용된다. 다른 실시예에서는, 리세싱된 영구 ILD 라인들(120)을 갖는 구조체 상에 등각 재료 층(123)이 먼저 형성된다(단면도 (a)). 등각 층(123)은 그리고 나서 하드마스크 층(124)을 형성하도록 정기 에칭 또는 CMP 과정에 놓인다(단면도 (b)). 후자의 경우, ILD 라인들(120)이 희생성 B 재료에 대해 리세싱되고, 그리고 나서 비등각(평탄화) 하드마스크(123)가 결과적 격자 상에 퇴적된다. 이러한 재료(123)는 하드마스크의 정기 에칭 또는 폴리쉬 단계가 희생성 B 재료로부터 선택적으로 재료(123)을 제거하도록 리세싱된 ILD 라인들(120) 상에서 보다 희생성 B 라인들 상에서 더 얇다.
도 7은, 본 발명의 일 실시예에 따라, 희생성 B 라인들을 제거하고 영구 ILD 라인들(128)로 대체한 다음의 도 6의 구조체의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도 및 대응 단면도 (c)를 참조하면, 구조체(126)는 도 6 희생성 B 라인들의 위치에, 즉, 금속 라인들(102) 위에서 이와 정렬하여 영구 ILD 라인들(18)을 포함한다. 일 실시예에서, 희생성 B 재료는 제거되고(단면도 (a)), 예를 들어, 등각 층의 퇴적 및 후속 정기 에칭 또는 CMP 처리(단면도 (b))에 의해, 영구 ILD 라인들(128)로 대체된다(단면도 (c)). 일 실시예에서, 결과적 구조체(126)는 모든 가능한 플러그들의 위치들이 하드마스크(124)로 커버되고 모든 가능한 비아들이 노출된 영구 ILD 라인들(128)의 영역들에 있는 균일한 ILD 재료(영구 ILD 라인들(120) + 영구 ILD 라인들(128))를 포함한다. 이러한 일 실시예에서, 영구 ILD 라인들(120) 및 영구 ILD 라인들(128)은 동일한 재료로 조성된다. 다른 이러한 실시예에서, 영구 ILD 라인들(120) 및 영구 ILD 라인들(128)은 상이한 ILD 재료들로 조성된다. 각각의 경우에, 특정 실시예에 있어서, 영구 ILD 라인들(120)과 영구 ILD 라인들(128)의 재료들 사이의 경계선과 같은 구분이 최종 구조체(126)에서 관찰될 수 있다. 예시적인 경계션들(199)이 설명의 목적들로 도 7에 도시된다.
도 8은, 본 발명의 일 실시예에 따라, 트렌치를 형성(예를 들어, 격자 정의)한 다음의 도 7의 구조체의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도, 및, 각각, 축들, a-a', b-b', c-c' 및 d-d'에 따라 취해지는 대응 단면도들 (a)-(d)를 참조하면, 금속 라인들의 패턴 사이의 영역들을 궁극적으로 정의하는 구조체(130)에서의 격자는, 도 7의 격자에 수직인, 도 7의 구조체에서의 트렌치들(132)을 형성하는 것에 의해 정의된다. 일 실시예에서, 트렌치들(132)은 앞선 구조체들의 희생성 격자 내에 격자 패턴을 패터닝하여 에칭하는 것에 의해 형성된다. 일 실시예에서는, 그리드가 형성되어, 효과적으로, 모든 플러그들 및 비아들과 함께 동시에 궁극적으로 형성되는 금속 라인들 사이의 모든 스페이스들의 위치를 정의한다. 일 실시예에서, 트렌치들(132)은 하부 ILD 라인들(104) 및 금속 라인들(102)의 부분들을 드러낸다.
도 9는, 본 발명의 일 실시예에 따라, 도 8의 트렌치들에 희생성 재료 격자를 형성한 다음의 도 8의 구조체의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도, 및, 각각, 축들 a-a', b-b', c-c' 및 d-d'에 따라 취해지는 대응 단면도들 (a)-(d)을 참조하면, 층간 유전체 층 또는 희생성 층인, 재료 층(134)이 도 8의 구조체의 트렌치들(132)에 형성된다. 일 실시예에서, 재료 층(134)은 영구 ILD 재료 또는 희생성 층(예를 들어, 이는 에어 갭이 제조될 것이라면 나중에 제거될 수 있음)과 함께 등각 퇴적 및 후속 정기 에칭 또는 CMP에 의해 형성된다 . 전자의 경우, 재료 층(134)은 궁극적으로 동일한 금속 층 상에 후속하여 형성되는 병렬 금속 라인들 사이의 ILD 재료가 된다. 후자의 경우, 도시되는 바와 같이, 이러한 재료는 희생성 C 재료로서 참조될 수 있다. 일 실시예에서, 재료 층(134)은 다른 ILD 재료에 대해 및 하드마스크 층(128)에 대해 높은 에치 선택성을 갖는다.
도 10은, 본 발명의 일 실시예에 따라, 마스크를 형성하여 패터닝하고 비아 위치들을 후속하여 에칭한 다음의 도 9의 구조체의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도, 및, 각각, 축들, a-a' 및 b-b'를 따라 취해지는 대응 단면도들 (a) 및 (b)를 참조하면, 도 9의 구조체 상에 마스크(136)가 형성된다. 이러한 마스크는 그 안에 형성되는 개구들(137)을 갖도록, 예를 들어, 리소그래피 공정에 의해, 패터닝된다. 일 실시예에서, 이러한 개구들은 원하는 비아 패터닝에 기초하여 결정된다. 즉, 이 단계에서, (예를 들어, 플레이스홀더들(placeholders)로서의) 모든 가능한 비아들 및 플러그들이 패터닝되었고, 위의 및 아래의 궁극적 금속 층들에 자체 정렬된다. 여기서, 비아들 및 플러그 위치들의 서브세트는, 금속 라인 위치들을 에칭하는 위치들로서, 보존을 위해 선택된다. 일 실시예에서는, 즉, 금속 라인들(102)의 노출된 부분들의 위치들에서, 에칭될 비아들을 커트하거나 또는 선택하는데 ArF 또는 EUV 또는 전자빔(ebeam) 레지스트가 사용된다. 하드마스크(124) 및 재료 층(134)은 비아들의 형상 및 위치를 결정하는 실제 에치 마스크들로서 역할을 한다는 점이 이해되어야 한다. 마스크(136)는 단지 잔류 비아들이 에칭되는 것을 차단하는 역할을 한다. 이와 같이, 선택된 비아 위치들(즉, 금속 라인들(102)의 노출된 부분들 바로 위의 개구들(137)의 부분)의 주변 재료들(예를 들어, 하드마스크(124) 및 재료층(134))은 궁극적인 비아 제조를 위해 금속 라인들(102)의 선택된 부분들 위의 ILD 라인(128)을 제거하는데 사용되는 에치 공정에 대해 저항성이 있기 때문에 개구(137) 사이즈에 대한 허용오차가 완화된다. 일 실시예에서, 마스크(136)는, 토포그래픽 마스킹 부분(136c), ARC(anti-reflective coating) 층(136b), 및 포토레지스트 층(136b)으로 구성된다. 이러한 특정 실시예에서, 토포그래픽 마스킹 부분(136c)은 CHM(carbon hardmask) 층이고, 반사-방지 코팅(anti-reflective coating) 층(136b)은 실리콘 ARC 층이다.
도 11은, 본 발명의 일 실시예에 따라, 마스크 및 하드마스크를 제거하고 후속 플러그 패터닝 및 에칭한 다음의 도 10의 구조체의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도, 및, 각각, 축들, a-a' 및 b-b'를 따라 취해지는 대응 단면도들 (a) 및 (b)를 참조하면, 도 10에 도시된 마스크(136)는 비아 위치 패터닝 다음에 제거된다. 후속하여, 선택된 플러그 위치들을 커버하도록 제2 마스크(138)가 형성되어 패터닝된다. 구체적으로, 일 실시예에서는, 도 11에 도시되는 바와 같이, 플러그들이 궁극적으로 형성될 위치들에서 하드마스크(124)의 부분들이 보존된다. 즉, 이러한 단계에서, 하드마스크 플러그의 형태로 가능한 모든 플러그들이 존재한다. 도 11의 패터닝 단계는 플러그 보존을 위해 선택되는 곳들을 제외하고 모든 하드마스크(124) 부분들을 제거하는 역할을 한다. 이러한 패터닝은, 예를 들어, 통합된 유전체 층으로서, ILD 라인들(120 및 128)의 상당 부분을 효과적으로 노출시킨다.
도 12는, 본 발명의 일 실시예에 따라, 마스크 제거 및 금속 라인 트렌치 에칭한 다음의 도 11의 구조체의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도, 및, 각각, 축들, a-a' 및 b-b'를 따라 취해지는 대응 단면도들 (a) 및 (b)를 참조하면, 도 11에 도시된 마스크(138)는 비아 위치 패터닝 다음에 제거된다. 후속하여, 리세싱된 ILD 라인들(120' 및 128')을 제공하도록 ILD 라인들(120 및 128)의 노출된 부분들의 일부 에치가 수행된다. 리세스의 정도는, 원하는 금속 라인 두께의 깊이를 타겟으로 하는 바와 같이, 정기 에치 공정에 기초할 수 있다. 보존된 하드마스크(124) 부분들에 의해 보호되는 ILD 라인들(120)의 부분들은, 도 12에 도시되는 바와 같이, 이러한 에치에 의해 리세싱되지 않는다. 추가적으로, (희생성 재료 또는 영구 ILD 재료일 수 있는) 재료 층(134) 또한 에칭 또는 리세싱되지 않는다. (금속 라인들(102)의 노출된 부분들에 있는) 비아 위치들은 이미 에칭되었기 때문에 도 12에 의해 도시되는 공정 및 (하드마스크(124)가 보존된 위치들에 있는) 플러그들에 대해 리소그래피 단계가 필요하지 않다는 점이 이해되어야 한다.
도 13은, 본 발명의 일 실시예에 따라, 금속 라인을 퇴적 및 폴리쉬한 다음의 도 12의 구조체의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도, 및, 각각, 축들, a-a' 및 b-b'를 따라 취해지는 대응 단면도들 (a) 및 (b)를 참조하면, 금속 상호접속 라인들을 형성하는 금속은 도 12의 구조체 위에 등각으로 형성된다. 이러한 금속은 그리고 나서 금속 라인들(140)을 제공하도록, 예를 들어, CMP에 의해 평탄화된다. 이러한 금속 라인들은 미리 결정된 비아 위치들을 통해 하부 금속 라인들과 연결되고, 보존된 플러그들(142 및 144)에 의해 격리된다. 금속(예를 들어, 구리 및 관련된 배리어와 시드 층들) 퇴적 및 평탄화 공정은, 표준 BEOL(back end of line) 듀얼 다마신 처리의 것일 수 있다. 후속 제조 단계들에서, 재료 층 라인들(134)은 결과적 금속 라인들(140) 사이의 에어 갭들을 제공하도록 제거될 수 있다는 점이 이해되어야 한다.
도 13의 구조체는 후속 금속 라인/비아 및 ILD 층들을 형성하기 위한 토대로서 후속하여 사용될 수 있다. 대안적으로, 도 13의 구조체는 집적 회로에서의 최종 금속 상호접속 층을 나타낼 수 있다. 위 공정 단계들이 대안적인 순서로 실행될 수 있고, 모든 단계가 수행될 필요는 없고/없거나 추가적 공정 단계들이 수행될 수 있다는 점이 이해되어야 한다. 더욱이, 위 공정 흐름은 DSA(directed self-assembly)의 적용들에 촛점을 맞추었더라도, 선택적 성장 공정들이 이러한 공정 흐름의 하나 이상의 위치들에서 그 대신 사용될 수 있다. 여하튼, 결과적 구조체들은 하부 금속 라인들 상에 직접 중심을 두는 비아들의 제조를 가능하게 한다. 즉, 비아들은, 예를 들어, 불완전한 선택적 에치 처리로 인해, 하부 금속 라인들보다 더 두껍거나, 더 좁거나, 또는 이와 동일한 두께일 수 있다. 그럼에도 불구하고, 일 실시예에서, 비아들의 중심들은 금속 라인들의 중심들과 일직선으로 정렬된다(매치 업(match up)). 이와 같이, 일 실시예에서, 그렇지 않으면 용인되어야 할 종래의 리소그래프/듀얼 다마신 패터닝으로 인한 오프셋은, 본 명세서에서 설명되는 결과적 구조체들에 대해서는 인자가 아니다.
본 명세서에 개시되는 실시예들은 광범위한 상이한 타입들의 집적 회로들 및/또는 마이크로전자 디바이스들을 제조하는데 사용될 수 있다. 이러한 집적 회로들의 예는, 이에 제한되는 것은 아니지만, 프로세서들, 칩셋 컴포넌트들, 그래픽 프로세서들, 디지털 신호 프로세서들, 마이크로 제어기들 등을 포함한다. 다른 실시예들에서는, 반도체 메모리가 제조될 수 있다. 또한, 이러한 집적 회로들 또는 다른 마이크로전자 디바이스들이 본 분야에 알려진 광범위한 전자 디바이스들에 사용될 수 있다. 예를 들어, 컴퓨터 시스템들(예를 들어, 데스크톱, 랩톱, 서버), 셀룰러 폰들, 개인용 전자기기들 등에서. 이러한 집적 회로들은 시스템들에서 버스 및 다른 컴포넌트들과 연결될 수 있다. 예를 들어, 프로세서는 메모리, 칩셋 등에 하나 이상의 버스들에 의해 연결될 수 있다. 이러한 프로세서, 메모리, 및 칩셋 각각은 본 명세서에 설명되는 접근방식들을 사용하여 잠재적으로 제조될 수 있다.
도 14는 본 발명의 일 구현에 따른 컴퓨팅 디바이스(1400)를 도시한다. 컴퓨팅 디바이스(1400)는 보드(1402)를 수용한다. 보드(1402)는, 이에 제한되는 것은 아니지만, 프로세서(1404) 및 적어도 하나의 통신 칩(1406)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(1404)는 보드(1402)에 물리적으로 및 전기적으로 연결된다. 일부 구현들에서는 적어도 하나의 통신 칩(1406) 또한 보드(1402)에 물리적으로 및 전기적으로 연결된다. 추가적 구현들에서, 통신 칩(1406)은 프로세서(1404)의 일부이다.
그 응용들에 따라, 컴퓨팅 디바이스(1400)는 보드(1402)에 물리적으로 및 전기적으로 연결될 수 있거나 또는 연결되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 불휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 스토리지 디바이스를 포함한다.
통신 칩(1406)은, 컴퓨팅 디바이스(1400)로의 및 컴퓨팅 디바이스(1400)로부터의 데이터의 전달을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비-고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는 관련 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 의미하는 것은 아니지만, 일부 실시예들에서는 포함하지 않을 수도 있다. 통신 칩(1406)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어들, 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1400)는 복수의 통신 칩들(1406)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1406)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(1406)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(1400)의 프로세서(1404)는 프로세서(1404) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 발명의 구현들에 따라 구축되는, 이전 층 자체-정렬형 비아들 및 플러그들과 같은, 하나 이상의 구조체들을 포함한다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1406)은 또한 통신 칩(1406) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는, 본 발명의 구현들에 따라 구축되는, 이전 층 자체-정렬형 비아들 및 플러그들과 같은, 하나 이상의 구조체들을 포함한다.
추가적 구현들에서, 컴퓨팅 디바이스(1400) 내에 수용되는 다른 컴포넌트는, 본 발명의 구현들에 따라 구축되는, 이전 층 자체-정렬형 비아들 및 플러그들과 같은, 하나 이상의 구조체들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1400)는, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적 구현들에서, 컴퓨팅 디바이스(1400)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 BEOL(back end of line) 상호접속들에 대한 이전 층 자체-정렬형 비아 및 플러그 패터닝을 포함한다.
일 실시예에서, 집적 회로에 대한 상호접속 구조체는 기판 위에 배치되는 제1 층을 포함한다. 상호접속 구조체의 제1 층은 제1 방향으로 교호하는 금속 라인들 및 유전체 라인들의 격자를 포함한다. 상호접속 구조체의 제2 층이 제1 층 위에 배치된다. 제2 층은, 제1 방향에 수직인 제2 방향으로 교호하는 금속 라인들 및 유전체 라인들의 격자를 포함한다. 제2 층의 격자의 각각의 금속 라인은, 상호접속 구조체의 제1 층의 교호하는 금속 라인들 및 유전체 라인들에 대응하는 제1 유전체 재료 및 제2 유전체 재료의 교호하는 구분 영역들로 구성되는 리세싱된 유전체 라인 상에 배치된다.
일 실시예에서, 제2 층의 금속 라인은 제1 층의 금속 라인의 중심 및 제2 층의 금속 라인의 중심과 일직선으로 정렬되는 중심을 갖는 비아에 의해 제1 층의 금속 라인에 전기적으로 연결된다.
일 실시예에서, 제2 층의 금속 라인은 제1 층의 유전체 라인의 중심과 일직선으로 정렬되는 중심을 갖는 플러그에 의해 차단된다.
일 실시예에서, 제1 유전체 재료 및 제2 유전체 재료는 상이하다.
일 실시예에서, 제1 유전체 재료 및 제2 유전체 재료의 교호하는 구분 영역들은 경계선들에 의해 분리된다.
일 실시예에서, 제1 유전체 재료 및 제2 유전체 재료는 동일하다.
일 실시예에서, 집적 회로에 대한 상호접속 구조체를 제조하는 방법은 제1 방향을 갖는 교호하는 금속 라인 및 유전체 라인 격자 패턴으로 구성되는 이전 층 금속화 구조체를 제공하는 단계를 포함한다. 본 방법은 격자 패턴 위에 희생성 구조체를 형성하는 단계를 또한 포함한다. 본 방법은 격자 패턴의 금속 라인들 위에서 격자 패턴의 금속 라인들과 정렬되는 희생성 구조체의 부분들을 제1 유전체 층으로 대체하고, 격자 패턴의 유전체 라인들 위에서 격자 패턴의 유전체 라인들과 정렬되는 희생성 구조체의 부분들을 제2 유전체 층으로 대체하는 단계를 또한 포함한다. 본 방법은 제2 유전체 층에 하나 이상의 비아 위치들을 형성하여, 이전 층 금속화 구조체의 격자 패턴의 금속 라인들의 부분들을 노출시키는 단계를 또한 포함한다. 본 방법은 제1 유전체 층 및 제2 유전체 층의 부분들을 리세싱하는 단계를 또한 포함한다. 본 방법은 제1 유전체 층 및 제2 유전체 층의 리세싱된 부분들에는 복수의 금속 라인들을 형성하고 하나 이상의 비아 위치들에는 금속 비아들을 형성하는 단계를 또한 포함하고, 복수의 금속 라인들은, 제1 방향에 수직인 제2 방향을 갖는다.
일 실시예에서, 본 방법은 제1 유전체 층에 하나 이상의 플러그 위치들을 형성하는 단계를 더 포함한다.
일 실시예에서, 제1 유전체 층 및 제2 유전체 층의 리세싱된 부분들에서의 복수의 금속 라인들 중의 금속 라인은, 이전 층 금속화 구조체의 금속 라인의 중심 및 제1 유전체 층 및 제2 유전체 층의 리세싱된 부분들에서의 복수의 금속 라인들 중의 금속 라인의 중심과 일직선으로 정렬되는 중심을 갖는 비아에 의해, 이전 층 금속화 구조체의 금속 라인에 전기적으로 연결된다.
일 실시예에서, 복수의 금속 라인들 및 금속 비아들을 형성하는 단계는 금속 층을 형성하고 평탄화하는 단계를 포함한다.
일 실시예에서, 본 방법은 제1 유전체 층 및 제2 유전체 층의 리세싱된 부분들에서의 복수의 금속 라인들 사이에 에어-갭 구조체를 형성하는 단계를 더 포함한다.
일 실시예에서, 격자 패턴 위에 희생성 구조체를 형성하는 단계는 DSA(directed self-assembly) 기법을 이용하는 단계를 포함한다.
일 실시예에서, 희생성 구조체를 형성하는 단계는 50-50 다이블록(diblock) PS-PMMA(polystyrene-polymethyl methacrylate) 공중합체를 형성하는 단계를 포함한다.
일 실시예에서, 격자 패턴 위에 희생성 구조체를 형성하는 단계는 선택적 성장 기법을 이용하는 단계를 포함한다.
일 실시예에서, 제1 유전체 층 및 제2 유전체 재료 층을 형성하는 단계는 상이한 재료를 형성하는 단계를 포함한다.
일 실시예에서, 제1 유전체 층 및 제2 유전체 재료 층을 형성하는 단계는 동일한 재료를 형성하는 단계를 포함한다.
일 실시예에서, 집적 회로에 대한 상호접속 구조체를 제조하는 방법은 제1 방향을 갖는 교호하는 금속 라인 및 유전체 라인 격자 패턴으로 구성되는 이전 층 금속화 구조체를 제공하는 단계를 포함한다. 본 방법은 격자 패턴 위에 폴리머 구조체를 형성하는 단계를 또한 포함하고, 폴리머 구조체는 격자 패턴의 금속 라인들 위에 배치되고 격자 패턴의 금속 라인들과 정렬되는 제1 폴리머 종 및 격자 패턴의 유전체 라인들 위에 배치되고 격자 패턴의 유전체 라인들과 정렬되는 제2 폴리머 종을 포함한다. 본 방법은 폴리머 구조체로부터 제1 폴리머 종을 제거하는 단계를 또한 포함한다. 본 방법은 격자 패턴의 금속 라인들 위에서 격자 패턴의 금속 라인들과 정렬되며, 제2 폴리머 종에 인접하는 희생성 재료를 형성하는 단계를 또한 포함한다. 본 방법은 폴리머 구조체로부터 제2 폴리머 종을 제거하는 단계를 또한 포함한다. 본 방법은 격자 패턴의 유전체 라인들 위에서 격자 패턴의 유전체 라인들과 정렬되며, 희생성 재료에 인접하는 제1 영구 유전체 층을 형성하는 단계를 또한 포함한다. 본 방법은 희생성 재료를 제2 영구 유전체 층으로 대체하는 단계를 또한 포함하고, 제2 영구 유전체 재료 층은 격자 패턴의 금속 라인들의 위에 배치되고 격자 패턴의 금속 라인들과 정렬되며, 제1 영구 유전체 층에 인접한다. 본 방법은 제1 영구 유전체 층 및 제2 영구 유전체 층에 복수의 트렌치들을 형성하는 단계를 또한 포함하고, 복수의 트렌치들은, 제1 방향에 수직인 제2 방향을 갖는 격자 패턴을 갖는다. 본 방법은 복수의 트렌치들에 유전체 재료를 형성하는 단계를 또한 포함한다. 본 방법은 제2 영구 유전체 층에 하나 이상의 비아 위치들을 에칭하여, 이전 층 금속화 구조체의 격자 패턴의 금속 라인들의 부분들을 노출시키는 단계를 또한 포함한다. 본 방법은 제1 영구 유전체 층의 부분들 상에 하드마스크 패턴을 형성하는 것에 의해 하나 이상의 플러그 위치들을 보호하는 단계를 또한 포함한다. 본 방법은 제1 영구 유전체 층 및 제2 영구 유전체 층의 노출된 부분들을 리세싱하는 단계를 또한 포함한다. 본 방법은 제1 영구 유전체 층 및 제2 영구 유전체 층의 리세싱된 부분들에 금속 층을 형성하는 단계를 또한 포함한다.
일 실시예에서, 본 방법은 제1 영구 유전체 층 상에 하드마스크를 형성하는 단계를 더 포함하고, 하드마스크는 제2 영구 유전체 층에 비아 위치들을 에칭하는 동안 제1 영구 유전체 층을 보호하고, 하드마스크 패턴을 형성하는 것에 의해 하나 이상의 플러그 위치들을 보호하는 단계는 하드마스크로부터 하드마스크 패턴을 형성하는 단계를 포함한다.
일 실시예에서, 본 방법은 에어-갭 구조체를 형성하도록 복수의 트렌치들에서의 유전체 재료를 제거하는 단계를 더 포함한다.
일 실시예에서, 격자 패턴 위에 폴리머 구조체를 형성하는 단계는 DSA(directed self-assembly) 기법을 이용하는 단계를 포함한다.
일 실시예에서, 폴리머 구조체를 형성하는 단계는 50-50 다이블록(diblock) PS-PMMA(polystyrene-polymethyl methacrylate) 공중합체를 형성하는 단계를 포함한다.
일 실시예에서, 격자 패턴 위에 폴리머 구조체를 형성하는 단계는 선택적 성장 기법을 이용하는 단계를 포함한다.
일 실시예에서, 제1 영구 유전체 층 및 제2 영구 유전체 재료 층을 형성하는 단계는 상이한 재료를 형성하는 단계를 포함한다.
일 실시예에서, 제1 영구 유전체 층 및 제2 영구 유전체 재료 층을 형성하는 단계는 동일한 재료를 형성하는 단계를 포함한다.

Claims (24)

  1. 집적 회로에 대한 상호접속 구조체로서,
    기판 위에 배치되는 상기 상호접속 구조체의 제1 층- 상기 제1 층은 제1 방향으로 교호하는 금속 라인들 및 제1 유전체 라인들의 격자를 포함함 -; 및
    상기 제1 층 위에 배치되는 상기 상호접속 구조체의 제2 층- 상기 제2 층은, 상기 제1 방향에 수직인 제2 방향으로 교호하는 금속 라인들 및 제2 유전체 라인들의 격자를 포함하고, 상기 제2 층의 격자의 각각의 금속 라인은, 상기 상호접속 구조체의 제1 층의 교호하는 금속 라인들 및 제1 유전체 라인들에 대응하는 제1 유전체 재료 및 제2 유전체 재료의 교호하는 구분 영역들(alternating distinct regions)을 포함하는 리세싱된(recessed) 제3 유전체 라인 상에 배치됨 -
    을 포함하는 상호접속 구조체.
  2. 제1항에 있어서,
    상기 제2 층의 금속 라인은 상기 제1 층의 금속 라인의 중심 및 상기 제2 층의 금속 라인의 중심과 일직선으로(directly) 정렬되는 중심을 갖는 비아에 의해 상기 제1 층의 금속 라인에 전기적으로 연결되는 상호접속 구조체.
  3. 제1항에 있어서,
    상기 제2 층의 금속 라인은 상기 제1 층의 제1 유전체 라인의 중심과 일직선으로 정렬되는 중심을 갖는 플러그에 의해 차단되는(disrupted) - 상기 플러그는 금속들 사이의 비-도전성 스페이스들 또는 차단들임 - 상호접속 구조체.
  4. 제1항에 있어서,
    상기 제1 유전체 재료 및 상기 제2 유전체 재료는 상이한 상호접속 구조체.
  5. 제1항에 있어서,
    상기 제1 유전체 재료 및 상기 제2 유전체 재료의 교호하는 구분 영역들은 경계선들(seams)에 의해 분리되는 상호접속 구조체.
  6. 제1항에 있어서,
    상기 제1 유전체 재료 및 상기 제2 유전체 재료는 동일한 상호접속 구조체.
  7. 집적 회로에 대한 상호접속 구조체를 제조하는 방법으로서,
    제1 방향을 갖는 교호하는 금속 라인 및 유전체 라인 격자 패턴을 포함하는 이전 층 금속화 구조체(previous layer metallization structure)를 제공하는 단계;
    상기 격자 패턴 위에 희생성 재료 층을 형성하는 단계;
    상기 격자 패턴의 금속 라인들 위에서 상기 격자 패턴의 금속 라인들과 정렬되는 상기 희생성 재료 층의 부분들을 제1 유전체 층으로 대체하고, 상기 격자 패턴의 유전체 라인들 위에서 상기 격자 패턴의 유전체 라인들과 정렬되는 상기 희생성 재료 층의 부분들을 제2 유전체 층으로 대체하는 단계;
    상기 제1 유전체 층에 하나 이상의 비아 위치들을 형성하여, 상기 이전 층 금속화 구조체의 격자 패턴의 금속 라인들의 부분들을 노출시키는 단계;
    상기 제1 유전체 층 및 제2 유전체 층의 부분들을 리세싱하는 단계; 및
    상기 제1 유전체 층 및 제2 유전체 층의 리세싱된 부분들에는 복수의 금속 라인들을 형성하고 상기 하나 이상의 비아 위치들에는 금속 비아들을 형성하는 단계- 상기 복수의 금속 라인들은, 상기 제1 방향에 수직인 제2 방향을 가짐 -
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 제2 유전체 층에 하나 이상의 플러그 위치들을 형성하는 단계 - 상기 플러그들은 금속들 사이의 비-도전성 스페이스들 또는 차단들임 - 를 더 포함하는 방법.
  9. 제7항에 있어서,
    상기 제1 유전체 층 및 제2 유전체 층의 리세싱된 부분들에서의 복수의 금속 라인들 중의 금속 라인은, 상기 이전 층 금속화 구조체의 금속 라인의 중심 및 상기 제1 유전체 층 및 제2 유전체 층의 리세싱된 부분들에서의 복수의 금속 라인들 중의 금속 라인의 중심과 일직선으로 정렬되는 중심을 갖는 비아에 의해, 상기 이전 층 금속화 구조체의 금속 라인에 전기적으로 연결되는 방법.
  10. 제7항에 있어서,
    상기 복수의 금속 라인들 및 금속 비아들을 형성하는 단계는 금속 층을 형성하고 평탄화하는 단계를 포함하는 방법.
  11. 제7항에 있어서,
    상기 제1 유전체 층 및 제2 유전체 층의 리세싱된 부분들에서의 복수의 금속 라인들 사이에 에어-갭 구조체를 형성하는 단계를 더 포함하는 방법.
  12. 제7항에 있어서,
    상기 격자 패턴 위에 상기 희생성 재료 층을 형성하는 단계는 DSA(directed self-assembly) 기법을 이용하는 단계를 포함하는 방법.
  13. 제12항에 있어서,
    상기 희생성 재료 층을 형성하는 단계는 50-50 다이블록(diblock) PS-PMMA(polystyrene-polymethyl methacrylate) 공중합체를 형성하는 단계를 포함하는 방법.
  14. 제7항에 있어서,
    상기 격자 패턴 위에 상기 희생성 재료 층을 형성하는 단계는 선택적 성장 기법을 이용하는 단계를 포함하는 방법.
  15. 제7항에 있어서,
    상기 제1 유전체 층 및 상기 제2 유전체 층을 형성하는 단계는 상이한 재료를 형성하는 단계를 포함하는 방법.
  16. 제7항에 있어서,
    상기 제1 유전체 층 및 상기 제2 유전체 층을 형성하는 단계는 동일한 재료를 형성하는 단계를 포함하는 방법.
  17. 집적 회로에 대한 상호접속 구조체를 제조하는 방법으로서,
    제1 방향을 갖는 교호하는 금속 라인 및 유전체 라인 격자 패턴을 포함하는 이전 층 금속화 구조체를 제공하는 단계;
    상기 격자 패턴 위에 폴리머 구조체를 형성하는 단계- 상기 폴리머 구조체는 상기 격자 패턴의 금속 라인들 위에 배치되고 상기 격자 패턴의 금속 라인들과 정렬되는 제1 폴리머 종 및 상기 격자 패턴의 유전체 라인들 위에 배치되고 상기 격자 패턴의 유전체 라인들과 정렬되는 제2 폴리머 종을 포함함 -
    상기 폴리머 구조체로부터 상기 제1 폴리머 종을 제거하는 단계;
    상기 격자 패턴의 금속 라인들 위에서 상기 격자 패턴의 금속 라인들과 정렬되며, 상기 제2 폴리머 종에 인접하는 희생성 재료를 형성하는 단계;
    상기 폴리머 구조체로부터 상기 제2 폴리머 종을 제거하는 단계;
    상기 격자 패턴의 유전체 라인들 위에서 상기 격자 패턴의 유전체 라인들과 정렬되며, 상기 희생성 재료에 인접하는 제1 영구 유전체 층을 형성하는 단계;
    상기 희생성 재료를 제2 영구 유전체 층으로 대체하는 단계- 상기 제2 영구 유전체 층은 상기 격자 패턴의 금속 라인들의 위에 배치되고 상기 격자 패턴의 금속 라인들과 정렬되며, 상기 제1 영구 유전체 층에 인접함 -;
    상기 제1 영구 유전체 층 및 상기 제2 영구 유전체 층에 복수의 트렌치들을 형성하는 단계- 상기 복수의 트렌치들은, 상기 제1 방향에 수직인 제2 방향을 갖는 격자 패턴을 가짐 -;
    상기 복수의 트렌치들에 유전체 재료를 형성하는 단계;
    상기 제2 영구 유전체 층에 하나 이상의 비아 위치들을 에칭하여, 상기 이전 층 금속화 구조체의 격자 패턴의 금속 라인들의 부분들을 노출시키는 단계;
    상기 제1 영구 유전체 층의 부분들 상에 하드마스크 패턴을 형성하는 것에 의해 하나 이상의 플러그 위치들을 보호하는 단계 - 상기 플러그들은 금속들 사이의 비-도전성 스페이스들 또는 차단들임 -;
    상기 제1 영구 유전체 층 및 제2 영구 유전체 층의 노출된 부분들을 리세싱하는 단계; 및
    상기 제1 영구 유전체 층 및 제2 영구 유전체 층의 리세싱된 부분들에 금속 층을 형성하는 단계
    를 포함하는 방법.
  18. 제17항에 있어서,
    상기 제1 영구 유전체 층 상에 하드마스크를 형성하는 단계를 더 포함하고, 상기 하드마스크는 상기 제2 영구 유전체 층에 상기 비아 위치들을 에칭하는 동안 상기 제1 영구 유전체 층을 보호하고, 상기 하드마스크 패턴을 형성하는 것에 의해 상기 하나 이상의 플러그 위치들을 보호하는 단계는 상기 하드마스크로부터 상기 하드마스크 패턴을 형성하는 단계 - 상기 플러그들은 금속들 사이의 비-도전성 스페이스들 또는 차단들임 - 를 포함하는 방법.
  19. 제17항에 있어서,
    에어-갭 구조체를 형성하도록 상기 복수의 트렌치들에서의 유전체 재료를 제거하는 단계를 더 포함하는 방법.
  20. 제17항에 있어서,
    상기 격자 패턴 위에 상기 폴리머 구조체를 형성하는 단계는 DSA(directed self-assembly) 기법을 이용하는 단계를 포함하는 방법.
  21. 제20항에 있어서,
    상기 폴리머 구조체를 형성하는 단계는 50-50 다이블록(diblock) PS-PMMA(polystyrene-polymethyl methacrylate) 공중합체를 형성하는 단계를 포함하는 방법.
  22. 제17항에 있어서,
    상기 격자 패턴 위에 상기 폴리머 구조체를 형성하는 단계는 선택적 성장 기법을 이용하는 단계를 포함하는 방법.
  23. 제17항에 있어서,
    상기 제1 영구 유전체 층 및 상기 제2 영구 유전체 층을 형성하는 단계는 상이한 재료를 형성하는 단계를 포함하는 방법.
  24. 제17항에 있어서,
    상기 제1 영구 유전체 층 및 상기 제2 영구 유전체 층을 형성하는 단계는 동일한 재료를 형성하는 단계를 포함하는 방법.
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