KR102475024B1 - 제2 또는 제3 행 전이 금속 박막들의 퇴적을 위한 선천적으로 선택적인 전구체들 - Google Patents

제2 또는 제3 행 전이 금속 박막들의 퇴적을 위한 선천적으로 선택적인 전구체들 Download PDF

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Abstract

제2 또는 제3 행 전이 금속(예를 들어, 텅스텐 또는 루테늄) 박막들의 퇴적을 위한 선천적으로 선택적인 전구체들이 설명된다. 예에서, 제2 또는 제3 행 전이 금속 착물 형성을 위한 리간드 프레임워크는 리튬 착물을 포함한다.

Description

제2 또는 제3 행 전이 금속 박막들의 퇴적을 위한 선천적으로 선택적인 전구체들
본 발명의 실시예들은 반도체 구조체들 및 처리, 특히 제2 또는 제3 행 전이 금속 박막들의 퇴적을 위한 선천적으로 선택적인 전구체들의 분야에 있다.
지난 수십 년 동안, 집적 회로들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상의 기능 유닛들의 증가된 밀도를 가능하게 한다.
제1 양상에서, 집적 회로들은 전기적 도전성 마이크로 전자 구조체들을 보통 포함하며, 이들은 관련분야에서 비아들로서 알려져 있고, 비아들 위의 금속 라인들 또는 다른 인터커넥트들을 비아들 아래의 금속 라인들 또는 다른 인터커넥트들에 전기적으로 접속하기 위한 것이다. 비아들은 리소그래피 프로세스에 의해 통상적으로 형성된다. 대표적으로, 포토레지스트 층이 유전체 층 위에 스핀 코팅될 수 있고, 이러한 포토레지스트 층은 패터닝된 마스크를 통해 패터닝된 화학 방사선에 노출될 수 있고, 그리고 나서 이러한 노출된 층은 포토레지스트 층에 개구를 형성하기 위해 현상될 수 있다. 다음으로, 에칭 마스크로서 포토레지스트 층에서의 개구를 사용하여 유전체 층에서 비아를 위한 개구가 에칭될 수 있다. 이러한 개구는 비아 개구라고 지칭된다. 마지막으로, 비아 개구는 하나 이상의 금속들 또는 다른 도전성 재료들로 채워져 비아를 형성할 수 있다.
과거에는, 비아들의 크기들 및 간격이 점진적으로 감소되었으며, 적어도 일부 타입들의 집적 회로들(예를 들어, 진보된 마이크로프로세서들, 칩셋 컴포넌트들, 그래픽 칩들 등)에 대하여, 미래에 비아들의 크기들 및 간격이 계속해서 점진적으로 감소될 것으로 예상된다. 비아들의 크기의 하나의 척도는 비아 개구의 임계 치수(critical dimension)이다. 비아들의 간격의 하나의 척도는 비아 피치(via pitch)이다. 비아 피치는 가장 가까운 인접 비아들 사이의 중심간 거리(center-to-center distance)를 나타낸다. 이러한 리소그래피 프로세스들에 의해 매우 작은 피치들을 갖는 매우 작은 비아들을 패터닝할 때, 특히, 피치들이 약 70nm(nanometers) 이하일 때 및/또는 비아 개구들의 임계 치수들이 약 35nm 이하일 때, 몇 가지 도전과제들이 발생한다.
하나의 이러한 도전과제는, 비아들과 상부 인터커넥트들 사이의 오버레이(overlay) 및 비아들과 하부 랜딩(landing) 인터커넥트들 사이의 오버레이가 일반적으로 비아 피치의 1/4 정도의 높은 허용오차들(tolerances)로 제어될 필요가 있다는 점이다. 비아 피치들이 시간이 지남에 따라 훨씬 더 작게 스케일링됨에 따라, 이러한 오버레이 허용오차들은 리소그래피 장비가 따라갈 수 있는 것보다 훨씬 더 큰 비율로 이들과 함께 스케일링되는 경향이 있다. 다른 이러한 도전과제는 비아 개구들의 임계 치수들이 일반적으로 리소그래피 스캐너들의 해상도(resolution) 성능들보다 더 빠르게 스케일링되는 경향이 있다는 점이다. 축소 기술들은 비아 개구들의 임계 치수들을 축소시키기 위해 존재한다. 그러나, 축소량은, LWR(line width roughness) 및/또는 CDU(critical dimension uniformity)를 상당히 손상시키지는 않으며, 충분히 OPC(optical proximity correction) 중립적인 축소 프로세스의 성능에 의해서 뿐만 아니라 최소 비아 피치에 의해서 제한되는 경향이 있다. 또 다른 이러한 도전과제는, 임계 치수 예산의 동일한 전체 비율(overall fraction)을 유지하기 위해서, 비아 개구들의 임계 치수들이 감소하는 만큼 포토레지스트들의 LWR 및/또는 CDU 특성들이 일반적으로 향상될 필요가 있다는 점이다. 그러나, 현재 대부분의 포토레지스트들의 LWR 및/또는 CDU 특성들은 비아 개구들의 임계 치수들이 감소하는 만큼 급속하게 향상되고 있는 것은 아니다. 추가의 이러한 과제는, 매우 작은 비아 피치들이 일반적으로 심지어 EUV(extreme ultraviolet) 리소그래피 스캐너들의 해상도 성능들보다 작은 경향이 있다는 점이다. 결과적으로, 통상 2개, 3개 또는 더 많은 상이한 리소그래피 마스크들이 사용될 수 있고, 이는 비용들을 증가시키는 경향이 있다. 어느 시점에, 피치들이 계속 감소하면, 다수의 마스크들에도 불구하고, EUV 스캐너들을 사용하여 이러한 매우 작은 피치들을 위한 비아 개구들을 인쇄하는 것이 가능하지 않을 수 있다.
따라서, 비아 제조 기술들의 영역에서 향상들이 요구된다.
제2 양상에서, 디바이스 치수들이 계속해서 축소됨에 따라 트라이-게이트 트랜지스터들(tri-gate transistors)과 같은 멀티-게이트 트랜지스터들이 더 보편적이 되고 있다. 종래의 프로세스들에서, 트라이-게이트 또는 다른 비-평면 트랜지스터들은 벌크 실리콘 기판들 또는 절연체 상의 실리콘(silicon-on-insulator) 기판들 상에서 일반적으로 제조된다. 일부 경우들에서는, 벌크 실리콘 기판들이 그들의 더 낮은 비용과 기존의 고-수율 벌크 실리콘 기판 기반구조와의 호환성으로 인해 바람직하다. 그러나, 멀티-게이트 트랜지스터들을 스케일링하는 것은 부작용이 있었다. 이러한 마이크로 전자 회로의 기본 빌딩 블록들의 치수들이 감소됨에 따라 그리고 주어진 영역에 제조되는 기본 빌딩 블록들의 순수 개수가 증가됨에 따라, 이러한 빌딩 블록들을 제조하는데 사용되는 반도체 프로세스들에 대한 제약들이 상황을 압도하게 되었다.
따라서, 비-평면 트랜지스터 제조 기술들의 영역에서 향상들이 요구된다.
도 1은 안정화 지지체들로서 디아자부타디엔 리간드들을 사용하는 것에 의한 Fe, Co, Ni, Cr 및 Mn과 같은 금속의 종래의 선택적 CVD 퇴적의 상태를 도시하는 개략도이다.
도 2는, 본 발명의 실시예에 따른, 제2 및 제3 행 전이 금속 착물 형성을 위한 리간드 프레임워크들의 제1 부류(리간드 I) 및 제2 부류(리간드 II)의 형성을 도시하는 개략도이다.
도 3은, 본 발명의 실시예에 따른, 제2 및 제3 행 전이 금속 착물 형성을 위한 리간드 프레임워크들의 제1 부류(리간드 I)를 도시한다.
도 4는, 본 발명의 실시예에 따른, 제2 및 제3 행 전이 금속 착물 형성을 위한 리간드 프레임워크들의 제2 부류(리간드 II)를 도시한다.
도 5는, 본 발명의 실시예에 따른, 도 3 및 도 4의 리간드들로부터 유도되는 제2 및 제3 행 전이 금속 착물들의 예들을 도시한다.
도 6a 내지 도 6l은, 본 발명의 실시예에 따른, 자체-정렬형 비아 및 금속 패터닝의 방법에서의 다양한 작업들을 나타내는 집적 회로 층들의 부분들을 도시하며,
도 6a는 이전 층 금속화 구조체에 대한 선택사항들의 평면도 및 대응하는 단면도들을 도시하고;
도 6b는 도 6a의 구조체 위의 ILD(interlayer dielectric) 라인들의 형성 이후의 도 6a의 구조체의 평면도 및 대응하는 단면도들을 도시하고;
도 6c는 모든 플러그 위치들로부터의 모든 잠재적 비아 위치들의 선택적 구별 이후의 도 6b의 구조체의 평면도 및 대응하는 단면도들을 도시하고;
도 6da은 도 6c의 하부 금속 및 ILD 라인들의 노출된 부분들에 대한 구별 중합체 추가 이후의 도 6c의 구조체의 평면도 및 대응하는 단면도들을 도시하고;
도 6db는, 본 발명의 다른 실시예에 따른, 하부 금속 및 ILD 라인들의 노출된 부분들 상의 선택적 재료 퇴적 이후의 도 6b의 구조체의 단면도를 도시하고;
도 6e는 중합체의 하나의 종의 제거 이후의 도 6da의 구조체의 평면도 및 대응하는 단면도들을 도시하고;
도 6f는 중합체의 하나의 종의 제거시 개방되는 위치들에서의 ILD 재료의 형성 이후의 도 6e의 구조체의 평면도 및 대응하는 단면도들을 도시하고;
도 6g는 비아 패터닝 이후의 도 6f의 구조체의 평면도 및 대응하는 단면도들을 도시하고;
도 6h는 선택적인 금속 퇴적 프로세스를 사용하는 비아 형성 이후의 도 6g의 구조체의 평면도 및 대응하는 단면도들을 도시하고;
도 6i는 중합체의 제2 종의 제거 및 ILD 재료로의 대체 이후의 도 6h의 구조체의 평면도 및 대응하는 단면도들을 도시하고;
도 6j는 선택된 플러그 위치들에서의 레지스트 또는 마스크의 패터닝 이후의 도 6i의 구조체의 평면도 및 대응하는 단면도들을 도시하고;
도 6k는 하드마스크 제거 및 ILD 층 리세싱 이후의 도 6j의 구조체의 평면도 및 대응하는 단면도들을 도시하고;
도 6l은 금속 라인 형성 이후의 도 6k의 구조체의 평면도 및 대응하는 단면도들을 도시한다.
도 7a는, 본 발명의 실시예에 따른, 제2 또는 제3 행 전이 금속(예를 들어, 텅스텐 또는 루테늄) 박막의 퇴적을 위한 선천적으로 선택적인 전구체를 사용하여 형성되는 금속 게이트 채움 층을 갖는 핀들을 갖는 비-평면 반도체 디바이스의 단면도를 도시한다.
도 7b는, 본 발명의 실시예에 따른, 도 7a의 반도체 디바이스의 a-a' 축을 따라 취해지는 평면도를 도시한다.
도 8은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
도 9는 본 발명의 하나 이상의 실시예들을 구현하는 인터포저(interposer)이다.
제2 또는 제3 행 전이 금속(예를 들어, 텅스텐 또는 루테늄) 박막들의 퇴적을 위한 선천적으로 선택적인 전구체들이 설명된다. 이하의 설명에서는, 본 발명의 실시예들의 철저한 이해를 제공하기 위해, 구체적인 집적 및 재료 체제들과 같은 수많은 구체적인 상세사항들이 제시된다. 본 발명의 실시예들은 이러한 구체적인 상세사항들 없이 실시될 수 있다는 점이 관련분야에서의 기술자에게 명백할 것이다. 다른 경우들에서, 집적 회로 설계 레이아웃들과 같은 공지된 피처들은 본 발명의 실시예들을 불필요하게 불명료하게 하지 않기 위해 상세하게 설명되지는 않는다. 또한, 도면들에 도시되는 다양한 실시예들은 예시적인 표현들이며, 반드시 정확한 비율로 그려질 필요는 없다는 점이 이해되어야 한다.
본 명세서에 설명되는 하나 이상의 실시예들은 금속 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition)를 위한 전구체 및 프로세스 설계에 관한 것이다. 양상들은 등각 박형 금속 막들의 제조, 디바이스를 위한 박형 금속 막 합성, 인터커넥트 및 SOC(system-on-chip) 애플리케이션들을 포함할 수 있다. 이하 보다 상세히 설명되는 예시적인 실시예에서, 금속 표면(예를 들어, 구리 또는 코발트) 상에 제2 또는 제3 행 전이 금속(예를 들어, 텅스텐 또는 루테늄) 막이 선택적으로 퇴적되고, 텅스텐 또는 루테늄 표면 상에 DSA(directed self-assembly) 처리 방식이 후속하여 수행된다.
정황을 제공하기 위해, 다른 것 위의 한 표면 상에 금속을 선택적으로 퇴적하는 능력은 새로운 집적 및 패터닝 방식들을 가능하게 할 수 있을 뿐만 아니라 제조 작업들의 수를 감소시킬 수 있다. 본 명세서에 설명되는 하나 이상의 실시예들은 금속성 표면들 상의 전이 금속들의 ALD 또는 CVD를 가능하게 하는 빌트-인 구조적 피처들이 있는 전구체 부류의 사용을 포함한다. ALD 또는 CVD는 SiO2 또는 로우-k ILD들(interlayer dielectrics)과 같은 인접한 유전체 표면 상의 퇴적을 피하면서 행해진다. 선택성은 전구체에 선천적인 것이며, 이와 같이, 원하지 않는 표면의 화학적 패시베이션은 요구되지 않을 수 있다. 실시예에서, 본 명세서에 설명되는 분자들은 중합체 유닛들의 DSA(direct self-assembly)를 가능하게 하는 능력에 직접 영향을 미치는 금속들의 퇴적을 허용한다.
본 명세서에 설명되는 하나 이상의 실시예들은, 이웃하는 (예를 들어, low-k) 유전체 층들의 바람직하지 않은 금속성 오염을 회피하면서, 열적 ALD 또는 CVD에 의해 금속성 막들을 선택적으로 퇴적하기 위한 접근방식을 제공한다. 기판에 의존하여, 본 명세서에 설명되는 접근방식들은 금속성 또는 이웃하는 유전체 표면 중 어느 하나의 전-처리를 필요로 하거나 또는 필요로 하지 않고 "금속 상에 금속(metal on metal)"을 퇴적하기 위한 직접적인 방법을 제공한다.
본 명세서에 설명되는 선택적 퇴적 접근방식들의 상당한 이점들 이외에도, 기판 패시베이션의 우회 또는 선택성을 지향하기 위한 리소그래피 패터닝의 사용과 같은 제조에 대한 다른 이점들이 실현될 수 있다. 본 명세서에 설명되는 접근방식들은 다양한 상이한 금속들에 적용 가능할 수 있으며, 이하 보다 상세히 설명되는 바와 같이, 자체-정렬형 다음 층 인터커넥트 방식들에서 이용될 수 있다. 또한, 본 발명의 실시예들에 핵심적인 금속들(예를 들어, Ru, W)은 DSA 패터닝 방식들을 위한 기판 재료들로서의 상당한 조력자들이다.
보다 구체적으로, 본 명세서에 설명되는 실시예들은, 근접한 로우-k 유전체 기판들 상의 퇴적을 피하면서, 금속 표면들 상에 선택적으로 다양한 전이 금속 막들을 퇴적하는 접근방식들을 포함한다. 이러한 퇴적은 휘발성 금속 전구체를 사용하는 열적 ALD 또는 CVD에 의해 구체적인 리간드 메이크-업으로 달성되며, 적합한 공동-반응물을 사용할 수 있거나 또는 그렇지 않을 수 있다. 이러한 선택적 퇴적은 low-k 기판의 전처리를 사용하거나 사용하지 않고 달성된다. 이러한 프로세스의 성질(예를 들어, 전구체 타입, 표면들 및 퇴적 방식들)은 접근방식들을 DSA 집적 및 자체-정렬형 패터닝 방식들에 직접 적용될 수 있게 한다.
위에서 언급되지 않았듯이, 반도체 처리에서 금속들 상에 금속들을 선택적으로 퇴적하는 통일된 해결책이 현재 존재하지 않는다. 그러나, 본 발명의 실시예들은 제조의 관점에서 몇몇 일반적인 이점들을 제공한다. 첫째, 막 등각성을 최대화하기 위해 그리고 그렇지 않다면 플라즈마 강화 프로세스들로 관찰될 수 있는 디바이스 구조체들에 대한 손상을 최소화하기 위해 열적 ALD 또는 CVD에 의해 막들이 퇴적된다. 둘째, 열 퇴적 조건들 하에서 이에 제한되는 것은 아니지만 W(tungsten) 및 Ru(ruthenium)을 포함하는 다양한 금속들에 전구체 설계가 적용될 수 있다. 셋째, 일부 경우들에서, 노출된 경쟁 표면의 특별한 전처리 없이(예를 들어, 로우-k 유전체의 화학적 패시베이션 또는 금속 표면의 사전 세정 없이) 선택적 퇴적 프로세스가 달성된다. 넷째, 프로세스의 선택성을 정의하기 위한 리소그래피 패터닝 방식들 또는 마스크들의 사용을 프로세스가 요구하지 않는다. 대신에, 프로세스는 화학 반응에서의 선천적인 차이들에 의존한다. 다섯째, 금속 상의 선택적 금속 성장은 W 및 Ru와 같은 금속들에 대한 중합체 브러시 유닛들의 선택적 친화도로 인해 DSA에 의한 패터닝을 가능하게 하는데 사용될 수 있다.
안정화 지지체들로서 디아자부타디엔 리간드들을 사용하는 것에 의한 Fe, Co, Ni, Cr 및 Mn 금속의 선택적 CVD 퇴적이 이미 설명되었다는 것이 인식되어야 한다. 대다수의 경우들에서, 이러한 퇴적은 임의의 특별한 전처리를 필요로 하지 않고 달성된다. 이와 같이, 선택성의 성질은 전구체 자체 내에 내장된다. DFT(Density Functional Theory) 계산들은 이러한 경우들에서의 선택성이 리간드 프레임워크에 의해, 구체적으로 디아자부타디엔 리간드의 킬레이팅 부분에 위치되는 올레핀 C-C 결합을 통해 지향된다는 점을 밝혀냈다. 이러한 결합은 금속 기판들에 대한 높은 친화도를 가지며, 그 이유는, 금속 표면 자체로부터의 정규 σ-공여 결합(donating bond) 및 추가적 π-역 공여(back donation)를 통해, 전자가 풍부한 알켄과 표면 사이의 강한 결합을 시너지 배열이 돕기 때문이다.
도 1은 안정화 지지체들로서 디아자부타디엔 리간드들을 사용하는 것에 의한 Fe, Co, Ni, Cr 및 Mn과 같은 금속의 종래의 선택적 CVD 퇴적의 상태를 도시하는 개략도이다. 도 1을 참조하면, 방식 (a)는 각각의 질소 원자와 관련된 음 전하를 갖는 디아자부타디엔 리간드(102)의 형성을 도시한다. 하나 이상의 디아자부타디엔 리간드들(102)이 금속 착물(104)를 형성하는데 사용될 수 있으며 디아자부타디엔 리간드(102)는 금속 M(예를 들어, M = Fe, Co, Ni, Cr 또는 Mn)을 두 자리 형식으로 킬레이트화한다. 방식 (b)에 도시되는 바와 같이, 금속 착물(104)은, 도 1에 도시되는 바와 같이, 역-공여 메커니즘을 통해 금속(M) 층(106)을 퇴적시키는데 사용될 수 있다.
다시 도 1을 참조하면, 제1 및 제2/제3 행 금속들 사이의 결합 차이들로 인해, 동일한 리간드 모티프(즉, DABD(diazabutadiene))는 제2 및 제3 행 금속들에 직접 옮겨지거나 직접적인 방식으로 확장될 수 없다. M(DABD)x(예를 들어, x는 일반적으로 3이고 M = Ru 또는 W임) 형식의 호모렙틱 모티프들 접근될 수 있는 경우들에서, 이러한 종은 제1-행 대응물들에 비해 상당히 더 낮은 열적 안정성 및 휘발성 양자 모두를 보여주었다. 이론에 구속되어서는 안 되지만, 열 안정성 및 휘발성에서의 이러한 열화는 이러한 착물들에 관여되는 더 높은 분자량들에 부분적으로 기인하는 것일 수 있다. 대조적으로, 본 명세서에 설명되는 하나 이상의 실시예들에 따르면, 디아자부타디엔 계 착물에 관하여 위에 설명된 제한사항들을 극복하도록 설계되는 새로운 리간드들에 기초하는 선천적인 선택성을 사용하여, 제2 및 제3 행 전이 금속들, 주로 Ru 및 W로 우수한 열적 안정성 및 휘발성 속성들이 확장된다.
도 2는, 본 발명의 실시예에 따른, 제2 및 제3 행 전이 금속 착물 형성을 위한 리간드 프레임워크들의 제1 부류(리간드 I) 및 제2 부류(리간드 II)의 형성을 도시하는 개략도이다. 도 3은 제2 및 제3 행 전이 금속 착물 형성을 위한 리간드 프레임워크들의 제1 부류(리간드 I)을 도시한다. 도 4는 제2 및 제3 행 전이 금속 착물 형성을 위한 리간드 프레임워크들의 제2 부류(리간드 II)를 도시한다.
도 2의 방식 (a) 및 도 3의 대응하는 리간드 I을 참조하면, 리간드 I의 리튬 착물을 생성하는데 LDA(lithium diisopropylamide) 처리가 사용되며, 여기서 E는 N 또는 P이다. 도 2의 방식 (b) 및 도 4의 대응하는 리간드 II를 참조하면, 리간드 II의 리튬 착물을 생성하는데 LDA(lithium diisopropylamide) 처리가 뒤따르는 1차 아민 처리/축합이 사용되며, 여기서 E는 N 또는 P이고, 여기서 R은 Me(methyl), Et(ethyl), iPr(iso-propyl), tBu(tert-butyl), sec-Bu(sec-butyl), 또는 Me2N(dimethyl amino)이다. E와 관련된 메틸기들은 메틸보다 클 수 있지만, 휘발성 고려사항들에 대해 여전히 상대적으로 작을 수 있다는 점이 이해되어야 한다. 예를 들어, 다른 실시예에서, EMe2 대신에, EEt2(diethyl moiety)가 사용될 수 있다.
다시 도 2, 도 3 및 도 4를 참조하면, 설명되는 리간드 설계들은 제1 행 전이 금속들에 대한 디아자부타디엔 시스템들에 대해 위에 설명된 것과 동일한 라인들을 따라 제2 및 제3 행 전이 금속들에 대한 선택성을 달성하도록 구현될 수 있다. 구체적으로, 실시예에서, 올레핀 작용성의 존재는 금속 기판에 대한 친화도를 증가시키는데 사용된다. 실시예에서, 올레핀 결합은, 그러나, 알켄을 시스 형태로 고정하기 위한 선택적 탈양자화에 의해 생성된다. 디아자부타디엔들과 달리, 리간드 I 및 리간드 II 프레임워크들은 배위 헤테로원자들에서의 작은(예를 들어, Me, Et) R 치환기들의 직접적인 혼입을 허용한다. 이러한 조건은 고 휘발성에 필요할 수 있다. 도 3 및 4에 도시되는 음이온 염들은 W 또는 Ru와 같은 제2 및 제3 행 전이 금속의 호모- 및 헤테로렙틱 착물들의 합성을 위한 시작 재료들 역할을 한다.
도 5는, 본 발명의 실시예에 따른, 도 3 및 도 4의 리간드들로부터 유도되는 제2 및 제3 행 전이 금속 착물들의 예들을 도시한다. 도 5를 참조하면, 금속 착물 (a)는 리간드 타입 리간드 I의 3개의 리간드들을 갖는 예시적인 착물이며, 여기서 E는 N이다. 금속 착물 (b)는 리간드 타입 리간드 I의 3개의 리간드들을 갖는 예시적인 착물이며, 여기서 E는 P이다. 금속 착물 (c)는 리간드 타입 리간드 II의 3개의 리간드들을 갖는 예시적인 착물이며, 여기서 E는 N이다. 금속 착물 (d)는 리간드 타입 리간드 II의 3개의 리간드들을 갖는 예시적인 착물이며, 여기서 E는 P이다. 모든 착물들 (a)-(d)에 대해, 실시예에서, R2는 Me2 또는 Et2이고, R은, 이에 제한되는 것은 아니지만, Me(methyl), Et(ethyl), iPr(iso-propyl), tBu(tert-butyl), sec-Bu(sec-butyl), 또는 Me2N(dimethyl amino)와 같은 유기 그룹이고, M은, 이에 제한되는 것은 아니지만, W(tungsten) 또는 Ru(ruthenium)과 같은 제2 또는 제3 행 전이 금속이다. mer 이성질체들만이 도 5에 도시된다는 점이 이해되어야 한다. 본 명세서에 설명되는 실시예들은 구조체들 (a)-(d)의 이성질체들을 또한 고려한다.
다시 도 5를 참조하면, 실시예에서, 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물은 제2 또는 제3 행 전이 금속 층을 퇴적하는 원자 층 퇴적 또는 화학 기상 퇴적 처리 방식에서 사용된다. 하나의 이러한 실시예에서, 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물은 ALD 또는 CVD에 의해 고 순도 텅스텐 층을 퇴적하는데 사용된다. 다른 실시예에서, 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물은 ALD 또는 CVD에 의해 고 순도 루테늄 층을 퇴적하는데 사용된다. 이러한 ALD 또는 CVD 프로세스들은 선택적 퇴적 방식에 사용될 수 있다. 예를 들어, 일 실시예에서, 인터커넥트 제조를 위한 DSA(directed self-assembly)에 기초하는 집적 방식은 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물을 사용하는 퇴적을 포함한다. 퇴적된 막들 내의 미세한 불순물들로서의 질소, 탄소 또는 인의 존재는 ALD 또는 CVD 처리에서의 이러한 착물들의 사용의 표시일 수 있다는 점이 이해되어야 한다.
따라서, 실시예들은 선천적으로 선택적인 ALD/CVD 처리를 사용하여 초박형 등각 금속성 막들을 형성하는 것에 관한 것이다. 이에 제한되는 것은 아니지만, 비교적 낮은 온도에서, 대략 10 나노미터 이하의 두께를 갖는 고 순도의 박형 금속 막들을 제조하는 실시예들이 구현될 수 있다. 공동-반응물들은, 퇴적 프로세스에서 사용되면, H2로부터 NH3, TMA, 히드라진, 하이드로실란들, 보란들, O2, O3, H2O 등의 범위일 수 있다.
실시예에서, 박형 금속 막을 제조하는 방법은 기판 상의 또는 그 위의 금속 표면에 근접하게 전구체 분자들을 도입하는 단계를 포함한다. 전구체 분자들 각각은 3개의 헤테로렙틱 두 자리 리간드들과 착물을 이루는 제2 또는 제3 행 전이 금속 중심을 포함한다. 본 방법은 전구체 분자들로부터 리간드들을 열 분해시키는 단계에 의해 금속 표면 상에 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계를 또한 포함한다. 일 실시예에서, 전구체 분자들로부터 리간드들을 열 분해시키는 단계는 대략 섭씨 50도 내지 600도 범위의 온도로 가열하는 단계를 포함한다. 일 실시예에서, 금속 표면 상에 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계는 인접한 유전체 표면 상에 퇴적하지 않고 선택적으로 금속 표면 상에 퇴적하는 단계를 포함한다. 일 실시예에서, 금속 표면 상에 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계는 대략 10 나노미터 이하의 두께로 제2 또는 제3 행 전이 금속 층을 형성하는 단계를 포함한다. 일 실시예에서, 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계는 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition) 프로세스를 사용하는 단계를 포함한다. 일 실시예에서, 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계는 텅스텐 또는 루테늄 층을 퇴적하는 단계를 포함한다.
본 명세서에 설명되는 하나 이상의 실시예들은 ALD(atomic layer deposition) 및/또는 CVD(chemical vapor deposition)에 의한 금속 막들의 선택적 영역 퇴적에 관한 것이다. 정황을 제공하기 위해, 다른 것 위의 한 표면 상에 금속을 선택적으로 퇴적하는 능력은 새로운 집적 및 패터닝 방식들을 가능하게 할 수 있을 뿐만 아니라 그렇지 않으면 반도체 제조 프로세스와 관련되는 제조 작업들의 수를 감소시킬 수 있다. 본 발명의 실시예에 따르면, 위에 설명된 바와 같이, SiO2(silicon dioxide) 또는 로우-k ILD들(inter layer dielectric layers)과 같은 인접한 유전체 표면들 상의 퇴적을 회피하면서 금속 표면 상의 제2 또는 제3 행 전이 금속(예를 들어, 텅스텐 또는 루테늄)의 ALD 또는 CVD를 가능하게 하는 빌트-인 구조적 피처들로 전구체 부류가 설명된다.
제1 특정 실시예에서, 금속화 층 표면은 위에 설명된 ALD 또는 CVD 프로세스를 사용하여 강화된 DSA(direct self-assembly)를 위해 준비된다. 하나의 특정 실시예에서, 브러시 프로세스의 자체 조립을 지향하도록 금속 캡핑 층들이 형성되며, 그 예들이 이하 보다 상세히 설명된다. 제2 특정 실시예에서, 본 명세서에 설명되는 접근방식들은 상향식 채우기를 통한 무전해를 가능하게 하는데 사용될 수 있고, 또한 이하 보다 상세히 설명되는 자체-정렬형 상향식 인터커넥트 설계를 가능하게할 수 있다. 이와 같이, 하나 이상의 실시예들은, 이웃하는 (로우-k) 유전체 층들의 바람직하지 않은 금속성 오염을 회피하면서, ALD 또는 CVD 프로세스에 의해 제2 또는 제3 행 전이 금속(예를 들어, 텅스텐 또는 루테늄) 막들을 선택적으로 퇴적하기 위한 접근방식들을 제공한다. 이러한 프로세스들은 자체-정렬형 다음 층 인터커넥트 패터닝 방식에서 이용될 수 있으며, 그 가 이하 설명된다.
따라서, 본 명세서에 설명되는 하나 이상의 실시예들은 자체-정렬형 비아 및 플러그 패터닝에 관한 것이다. 본 명세서에서 설명되는 프로세스들의 자체-정렬형 양상들은, 이하 보다 상세히 설명되는 바와 같이, DSA(directed self-assembly) 메커니즘에 기초할 수 있다. 그러나, DSA-기반의 접근방식들 대신에, 또는 이와 조합하여, 선택적 성장 메커니즘들이 이용될 수 있다는 점이 이해되어야 한다. 실시예에서, 본 명세서에 설명되는 프로세스들은 라인 피처 제조의 백 엔드에 대해 선택적인 금속 퇴적을 사용하여 자체-정렬형 금속화의 실현을 가능하게 한다.
정황을 제공하기 위해, 대략 50 나노미터 미만의 피치로 피처들을 패터닝 및 정렬하는 것은 반도체 제조 프로세스에 대해 매우 비용이 많이 드는 많은 레티클들 및 임계 정렬 전략들을 요구한다. 일반적으로, 본 명세서에 설명되는 실시예들은 하부 층의 위치들에 기초하는 금속 및 비아 패턴들의 제조를 포함한다. 즉, 종래의 하향식 패터닝 접근방식들과 대조적으로, 금속 인터커넥트 프로세스가 효과적으로 반전되어 이전 층으로부터 위로 구축된다. 이것은, ILD(interlayer dielectric)가 먼저 퇴적되고, 금속 및 비아 층들에 대한 패턴이 그 안에 후속하여 패터닝되는 종래의 접근방식과 대조적이다. 종래의 접근방식에서는, 이전 층에 대한 정렬이 리소그래피 스캐너 정렬 시스템을 사용하여 수행된다. 다음으로 ILD가 에칭된다.
보다 구체적으로, 하나 이상의 실시예들은, 금속들 사이의 도전성 비아들 및 비-도전성 스페이스들 또는 차단들(interruptions)("플러그들(plugs)"이라 함)을 구축하기 위한 템플릿으로서 하부 금속을 이용하는 접근방식에 관한 것이다. 비아들은, 정의에 의해, 이전 층 금속 패턴 상에 랜딩하는데 사용된다. 이와 관련하여, 본 명세서에서 설명되는 실시예들은 더 강건한 인터커넥트 제조 방식을 가능하게 하는데, 이는 리소그래피 장비에 의한 정렬이 더 이상 의존되지 않기 때문이다. 이러한 인터커넥트 제조 방식은 다수의 정렬/노출들을 줄이는데 사용될 수 있고, (예를 들어, 비아 저항을 감소시킴으로써) 전기적 접촉을 향상시키는데 사용될 수 있으며, 그렇지 않다면 종래의 접근방식들을 사용하여 이러한 피처들을 패터닝하는데 필요한 전체 프로세스 작업들 및 처리 시간을 감소시키는데 사용될 수 있다.
이하 설명되는 바와 같이, 본 명세서에서 설명되는 자체-정렬형 비아 및 금속 패터닝 접근방식들 다음과 같은 양상들 또는 속성들 중 하나 이상을 포함할 수 있다: (a) 상향식 초-자체-정렬형 비아/금속 패터닝 프로세스가 가능하게 된다; (b) 위에 형성된 층 상의 비아들의 위치들을 지향하는데 이전 층 금속이 사용된다; (c) 모든 가능한 비아 및 금속 라인 엔드 위치를 생성하지만 요구되거나 또는 원하는 비아 및 금속 라인 엔드 위치들만 유지하는 프로세스; (d) 비아들 및 금속 라인 엔드들의 위치 및 형상은 이전 층 패턴으로부터 미리 형성된다; (e) 아래의 및 위의 금속의 교차는 완전한 자체-정렬형 비아 위치들을 자연스럽게 형성한다; (f) 비아 및 플러그들 위치, 크기 및 형상은 하부 금속 층들로부터의 기존의 격자 리소그래피(grating lithography)에 의해 정의된다; (g) 비아 및 플러그 리소그래피는 하나 또는 다른 것을 선택하기 위해서만 요구되고 피처들의 위치, 형상 또는 크기에 영향을 주지 않는다(예를 들어, LWR이 무관함); (h) 본 명세서에 설명되는 프로세스들은 업사이드 다운(upside down) 듀얼-다마신 또는 비아/플러그 우선 접근방식을 특징으로 할 수 있다; (i) 층 내에서 비아 및 플러그 위치들의 선택에 더 큰 허용오차가 달성되기 때문에 대응 리소그래피 포토레지스트 설계가 단순화될 수 있다(이는 "버킷(bucket)" 접근방식이라 지칭될 수 있으며, 여기서 포토레지스트는 단지 복수의 생성된 홀들을 채우는데 사용되고, 여기서 특정 홀들만이 유지되거나 또는 삭제될 것으로 후속하여 선택된다); (j) LWR은 결정적이지 않고 더 빠른 레지스트들이 사용될 수 있다; (k) 피처들의 크기는 단일 형상 및 크기로서 제조될 수 있고, EBDW(electron beam direct write) 프로세스들에 대해 적용 가능할 수 있다; 및 (k) 비아 설계 규칙들이 단순화되고 모든 가능한 비아들이 임의의 기하학적 구성으로 허용되며, 여기서 비아들의 크기는 위의 및 아래의 금속의 교차에 의해 완전히 정의된다.
도 6a 내지 도 6l은, 본 발명의 실시예에 따라, 자체-정렬형 비아 및 금속 패터닝의 방법에서의 다양한 작업들을 나타내는 집적 회로 층들의 부분들을 도시한다. 각각의 설명되는 작업에서의 각각의 도면에서, 좌측에는 평면도들이 도시되고, 우측에는 대응하는 단면도들이 도시된다. 이러한 도면들은 본 명세서에서 대응하는 단면도들 및 평면도들이라고 지칭될 것이다.
도 6a는, 본 발명의 실시예에 따른, 이전 층 금속화 구조체에 대한 선택사항들의 평면도 및 대응하는 단면도들을 도시한다. 이러한 평면도 및 대응하는 단면도 선택사항 (a)를 참조하면, 시작 구조체(600)는 금속 라인들(602) 및 ILD(interlayer dielectric) 라인들(604)의 패턴을 포함한다. 도 6a에 도시되는 바와 같이, 시작 구조체(600)는 일정한 피치로 이격되고 일정한 폭을 갖는 금속 라인들이 있는 격자형 패턴으로 패터닝될 수 있다(예를 들어, DSA 실시예에 대해, 그러나 지향성 선택적 성장 실시예에 대해 반드시 필요한 것은 아님). 이러한 패턴은, 예를 들어, 피치 2분할 또는 피치 4분할 접근방식에 의해 제조될 수 있다. 이러한 라인들 중 일부는, 단면도들에서 예로서 도시되는 라인(602')과 같이, 하부 비아들과 관련될 수 있다.
단면 (a)를 다시 참조하면, 제2 또는 제3 행 전이 금속 캡핑 층(608)이 금속 라인들(602) 상에 형성된다. 실시예에서, 제2 또는 제3 행 전이 금속 캡핑 층(608)은 ILD 라인들(604)에 선택적인 선천적으로 선택적인 퇴적 프로세스를 사용하여 형성된다. 하나의 이러한 실시예에서, 도 5의 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물은 제2 또는 제3 행 전이 금속 층을 퇴적하는 원자 층 퇴적 또는 화학 기상 퇴적 처리 방식에서 사용된다. 하나의 이러한 실시예에서, 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물은 ALD 또는 CVD에 의해 고 순도 텅스텐 층을 퇴적하는데 사용된다. 다른 실시예에서, 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물은 ALD 또는 CVD에 의해 고 순도 루테늄 층을 퇴적하는데 사용된다. 실시예에서, 제2 또는 제3 행 전이 금속 캡핑 층(608)은 후속하는 처리 작업들과 관련하여 이하 설명되는 선택적 성장 및/또는 자체-조립을 가능하게 하는데 사용된다.
다시 도 6a를 참조하면, 대안적인 선택사항 (b)는 추가 막(606)이 층간 유전체 라인들(604)의 표면 상에 형성되는(예를 들어, 이전 패터닝 프로세스로부터 남아있는 아티펙트로서 퇴적되거나, 성장되거나, 또는 남는) 상황에 대처한다. 또한, 금속 라인들(602) 및 층간 유전체 라인들(604)이 단면 (a)에서는 동일 평면 상에 있는 것으로서 도시되지만, 다른 실시예들에서, 이들은 동일 평면 상에 있지 않다. 예를 들어, 단면 (c)에서, 금속 라인들(602)은 층간 유전체 라인들(604) 위로 돌출한다.
다시 예시적 단면 (b)를 참조하면, 추가 층(606)은, HM(hardmask) 또는 보호 층으로서 사용될 수 있거나, 후속 처리 작업들과 관련하여 이하 설명되는 선택적 성장 및/또는 자체-조립을 가능하게 하는데 사용될 수 있다. 이러한 추가 층(606)은 또한 ILD 라인들을 추가의 처리로부터 보호하는데 사용될 수 있다. 다시 예 (c)를 참조하면, 604의 표면 상의 보호 하드 마스크 재료로 ILD 라인들을 리세싱하는 것 또한 가능할 수 있다. 대체로, 선택적 또는 지향성 자체-조립 프로세스에 대해 궁극적으로 하부 표면들을 준비하기 위한 이러한 단계에 많은 선택사항들이 존재한다.
실시예에서, 본 명세서 전반적으로 사용되는 바와 같이, 층간 유전체 라인들(604)의 재료와 같은, ILD(interlayer dielectric) 재료는, 유전체 또는 절연 재료의 층으로 조성되거나 또는 이를 포함한다. 적합한 유전체 재료들의 예들은, 이에 제한되는 것은 아니지만, 실리콘의 산화물들(예를 들어, SiO2(silicon dioxide)), 실리콘의 도핑된 산화물들, 실리콘의 플루오린화된 산화물들, 실리콘의 탄소 도핑된 산화물들, 관련분야에 알려진 다양한 로우-k 유전체 재료들, 및 이들의 조합을 포함한다. 층간 유전체 재료는, 예를 들어, CVD(chemical vapor deposition), PVD(physical vapor deposition)와 같은 종래의 기술들에 의해, 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
실시예에서, 또한 본 명세서 전반적으로 사용되는 바와 같이, 금속 라인들(602)의 재료와 같은, 인터커넥트 재료는, 하나 이상의 금속 또는 다른 도전성 구조체들로 조성된다. 흔한 예는, 구리와 주변 ILD 재료 사이에 배리어 층들을 포함할 수도 있고 포함하지 않을 수도 있는 구조체들과 구리 라인들의 사용이다. 본 명세서에 사용되는 바와 같이, 금속이라는 용어는 다수의 금속들의 합금들, 스택들, 및 다른 조합들을 포함한다. 예를 들어, 금속 인터커넥트 라인들은 배리어 층들, 상이한 금속들이나 합금들의 스택들 등을 포함할 수 있다. 인터커넥트 라인들은 때때로 관련분야에서 트레이스들, 와이어들, 라인들, 금속, 또는 단순히 인터커넥트라고 또한 지칭된다. 이하 더욱 설명될 바와 같이, 더 낮은 인터커넥트 라인들의 상단 표면들이 자체-정렬형 비아 및 플러그 형성을 위해 사용될 수 있다.
실시예에서, 본 명세서 전반적으로 또한 사용되는 바와 같이, 하드마스크로서 포함된다면 층(606)과 같은, 하드마스크 재료들은, 층간 유전체 재료와 상이한 유전체 재료들로 조성된다. 일 실시예에서, 상이한 하드마스크 재료들은, 서로에게 그리고 하부 유전체 및 금속 층들에게 상이한 성장 또는 에칭 선택성을 제공하기 위해 상이한 영역들에서 사용될 수 있다. 일부 실시예들에서, 하드마스크 층은 실리콘의 질화물(예를 들어, 실리콘 질화물)의 층 또는 실리콘의 산화물의 층, 또는 이들 양자 모두, 또는 이들의 조합을 포함한다. 다른 적합한 재료들은 탄소계 재료들을 포함할 수 있다. 다른 실시예에서, 하드마스크 재료는 금속 종을 포함한다. 예를 들어, 하드마스크 또는 다른 상부 재료는 티타늄이나 다른 금속의 질화물(예를 들어, 티타늄 질화물)의 층을 포함할 수 있다. 잠재적으로 더 적은 양의 다른 재료들, 예컨대 산소가 이러한 층들 중 하나 이상에 포함될 수 있다. 대안적으로, 관련분야에 알려진 다른 하드마스크 층들이 특정 구현에 의존하여 사용될 수 있다. 이러한 하드마스크 층들은 CVD, PVD에 의해 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
도 6a와 관련하여 설명된 층들 및 재료들은 집적 회로의 하부 디바이스 층(들)과 같은 하부 반도체 기판 또는 구조체 상에 또는 그 위에 통상적으로 형성된다는 점이 인식되어야 한다. 실시예에서, 하부 반도체 기판은 집적 회로들을 제조하는데 사용되는 일반적인 워크피스 오브젝트(workpiece object)를 나타낸다. 반도체 기판은 실리콘 또는 다른 반도체 재료의 웨이퍼 또는 다른 부분을 종종 포함한다. 적합한 반도체 기판들은, 이에 제한되는 것은 아니지만, 단결정 실리콘, 다결정질 실리콘 및 SOI(silicon on insulator) 뿐만 아니라, 다른 반도체 재료들로 형성되는 유사한 기판들을 포함한다. 이러한 반도체 기판은, 제조의 단계에 의존하여, 트랜지스터들, 집적 회로 등을 종종 포함한다. 이러한 기판은 반도체 재료들, 금속들, 유전체들, 도펀트들, 및 반도체 기판들에서 흔히 발견되는 다른 재료들을 또한 포함할 수 있다. 또한, 도 6a에 도시되는 구조체는 하부의 하위 레벨 인터커넥트 층들 상에 제조될 수 있다.
도 6b는, 본 발명의 일 실시예에 따른, 도 6a의 구조체 위의 ILD(interlayer dielectric) 라인들(610)의 형성 이후의 도 6a의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 이러한 평면도 및, 각각, 축들 a-a'와 c-c'를 따라 취해지는 대응하는 단면도들 (a) 및 (c)를 참조하면, ILD 라인들(610)은 하부 라인들(604)의 방향에 수직인 격자 구조체로 형성된다. 실시예에서, 라인들(610)의 재료의 블랭킷 필름은 화학 기상 퇴적 등의 기술들에 의해 퇴적된다. 실시예에서, 블랭킷 필름은 다음으로, 예를 들어, SBQP(spacer-based-quadruple-patterning) 또는 피치 4분할(pitch quartering)을 포함할 수 있는 리소그래피 및 에칭 처리를 사용하여 패터닝된다. 라인들(610)의 격자 패턴은 EUV 및/또는 EBDW 리소그래피, 지향성 자체-조립 등을 포함하는 다수의 방법들에 의해 제조될 수 있다는 점이 이해되어야 한다. 이하 보다 상세히 설명될 바와 같이, 후속 금속 층은 그에 따라 이전 금속 층에 대해 수직 방향으로 패터닝될 것인데, 이는 라인들(610)의 격자가 하부 구조체의 방향에 수직이기 때문이다. 일 실시예에서, 단일의 193nm 리소그래피 마스크가 이전 금속 층(602)에 대한 정렬/등록과 함께 사용된다(예를 들어, 라인들(610)의 격자는 이전 층 '플러그(plug)' 패턴에 대해 X축으로 그리고 이전 금속 격자에 대해 Y축으로 정렬됨). 단면 구조체들 (b) 및 (d)를 참조하면, 하드마스크(612)는 유전체 라인들(610) 상에 형성될 수 있거나, 또는 이들을 패터닝한 다음에 유지될 수 있다. 하드마스크(612)는 후속 패터닝 단계들 동안 라인들(610)을 보호하는데 사용될 수 있다. 이하 보다 상세히 설명되는 바와 같이, 격자 패턴에서의 라인들(610)의 형성은 이전 금속 라인들(602) 및 이전 ILD 라인들(604)(또는 602/604 상의 대응하는 하드마스크 층들)의 영역들을 노출시킨다. 노출된 영역들은 금속이 노출되는 모든 가능한 미래의 비아 위치들에 대응한다. 일 실시예에서, 이전 층 금속 층(예를 들어, 제2 또는 제3 행 전이 금속 캡핑 층(608)이 있는 라인(602)들)은 프로세스 흐름에서의 이러한 시점에서 보호되고, 라벨링되고, 브러싱되고, 등등이다.
도 6c는, 본 발명의 일 실시예에 따라, 모든 플러그 위치들로부터의 모든 잠재적 비아 위치들의 선택적 구별 이후의 도 6b의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 평면도 및 a-a', b-b', c-c' 및 d-d' 축을 따라 각각 취해진 대응하는 단면도들 (a)-(d)를 참조하면, ILD 라인들(610)의 형성 이후, 표면 수정 층(614)이 하부 ILD 라인들(604)의 노출된 영역들 상에 형성된다. 실시예에서, 표면 수정 층(614)은 유전체 층이다. 실시예에서, 표면 수정 층(614)은 선택적 상향식 성장 접근방식에 의해 형성된다. 하나의 이러한 실시예에서, 상향식 성장 접근방식은 하부 ILD 라인들(604) 상에 또는, 대안적으로, 금속 라인들(602)의 제2 또는 제3 행 전이 금속 캡핑 층(608) 상에 우선적으로 조립되는 하나의 중합체 컴포넌트를 갖는 DSA(directed self-assembly) 브러시 피복을 포함한다.
도 6da는, 본 발명의 실시예에 따라, 도 6c의 하부 금속 및 ILD 라인들의 노출된 부분들에 대한 구별 중합체 추가 이후의 도 6c의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 평면도 및 a-a', b-b', c-c' 및 d-d' 축을 따라 각각 취해진 대응하는 단면도들 (a)-(d)를 참조하면, 하부 제2 또는 제3 행 전이 금속 캡핑 층(608)/ILD(608/604) 격자의 노출된 부분들 상의 DSA(directed self-assembly) 또는 선택적 성장은 ILD 라인들(610) 사이의 교호 중합체들 또는 교호 중합체 컴포넌트들이 있는 개재 라인들(616)을 형성하는데 사용된다. 예를 들어, 도시되는 바와 같이, 중합체(616A)(또는 중합체 컴포넌트(616A))가 도 6c의 ILD(interlayer dielectric) 라인들(604)의 노출된 부분 상에 또는 그 위에 형성되는 한편, 중합체(616B)(또는 중합체 컴포넌트(616B))가 도 6c의 금속 라인들(602)의 제2 또는 제3 행 전이 금속 캡핑 층(608)의 노출된 부분 상에 또는 그 위에 형성된다. 중합체(616A)가 도 6c와 관련하여 설명되는 표면 수정 층(614) 상에 또는 그 위에 형성되더라도(도 6da의 단면도들 (b) 및 (d) 참조), 다른 실시예들에서는, 표면 수정 층(614)이 생략될 수 있고 교호 중합체들 또는 교호 중합체 컴포넌트들이 도 6b와 관련하여 설명되는 구조체에 직접 그 대신 형성될 수 있다는 점이 이해되어야 한다.
도 6da를 다시 참조하면, 실시예에서, 일단 하부 구조체(예를 들어, 도 6a의 구조체(600))의 표면이 (예를 들어, 도 6b의 구조체 또는 도 6c의 구조체와 같이) 준비되었거나, 직접 사용되면, 폴리스티렌-폴리메틸 메타크릴레이트(PS-PMMA)와 같은 50-50 2블록 공중합체가 기판 상에 피복되고, 자체-조립을 구동하도록 어닐링되어, 도 6da의 중합체(616A)/중합체(616B) 층(616)에 이르게 된다. 하나의 이러한 실시예에서, 적절한 표면 에너지 조건들을 이용하여, 블록 공중합체들은 ILD 라인들(610) 사이에 노출되는 하부 재료에 기초하여 분리된다. 예를 들어, 구체적인 실시예에서, 폴리스티렌은 하부 금속 라인들(602)의 제2 또는 제3 행 전이 금속 캡핑 층(608)의 노출된 부분들에 선택적으로 정렬한다. 한편, 폴리메틸 메타크릴레이트는 ILD 라인들(604)의 노출된 부분들에 선택적으로 정렬한다.
따라서, 실시예에서, ILD 라인들(610) 사이에 노출된 바와 같은 하부 금속 및 ILD 그리드는 블록 공중합체(BCP, 즉 중합체(616A)/중합체(616B)) 내에 재생성된다. 이것은 BCP 피치가 하부 격자 피치와 대응하면 특히 그러할 수 있다. 중합체 그리드(중합체(616A)/중합체(616B))는, 일 실시예에서, 완전한 그리드로부터의 특정의 작은 편차들에 대하여 강건하다. 예를 들어, 완전한 그리드가 금속을 갖는 산화물 등의 재료를 작은 플러그들이 효과적으로 배치하면, 완전한 중합체(616A)/중합체(616B) 그리드가 여전히 달성될 수 있다. 그러나, ILD 라인들 격자는, 일 실시예에서, ILD 백본의 금속 분열들이 없는, 이상적인 격자 구조체이므로, 중합체의 양쪽 타입들(616A 및 616B)이, 이러한 경우에, ILD 유사 재료에 노출될 것인 반면 하나의 타입만이 금속에 노출되기 때문에, ILD 표면을 중성이 되게 하는 것이 필요할 수 있다.
실시예에서, 피복된 중합체(중합체(616A)/중합체(616B))의 두께는 그의 위치에 궁극적으로 형성되는 ILD의 궁극적인 두께와 대략 동일하거나 약간 더 두껍다. 일 실시예에서, 이하 보다 상세히 설명되는 바와 같이, 중합체 그리드는 에칭 레지스트로서가 아니라, 오히려 궁극적으로 그 주변에 영구 ILD 층을 성장시키기 위한 지지체(scaffolding)로서 형성된다. 이와 같이, 중합체(616)(중합체(616A)/중합체(616B))의 두께는 후속하여 형성되는 영구 ILD 층의 궁극적인 두께를 정의하는데 사용될 수 있기 때문에 중요할 수 있다. 즉, 일 실시예에서, 도 6db에 도시되는 중합체 격자는 대략 동일한 두께의 ILD 격자로 결국 대체된다.
실시예에서, 위에 언급된 바와 같이, 도 6da의 중합체(616A)/중합체(616B)의 그리드는 블록 공중합체이다. 하나의 이러한 실시예에서, 블록 공중합체 분자는 공유결합으로 결합되는 단량체들(covalently bonded monomers)의 체인(chain)으로 형성되는 중합체 분자이다. 블록 공중합체에는, 적어도 2가지 상이한 타입들의 단량체들이 존재하고, 이러한 상이한 타입들의 단량체들은 단량체들의 상이한 블록들 또는 연이은 시퀀스들(sequences) 내에 주로 포함된다. 도시된 블록 공중합체 분자는 중합체(616A)의 블록 및 중합체(616B)의 블록을 포함한다. 실시예에서, 중합체(616A)의 블록은 공유결합으로 링크되는 단량체 A의 체인(예를 들어, A-A-A-A-A...)을 주로 포함하고, 한편 중합체(616B)의 블록은 공유결합으로 링크되는 단량체 B의 체인(예를 들어, B-B-B-B-B...)을 주로 포함한다. 단량체들 A 및 B는 관련분야에 알려진 블록 공중합체들에 사용되는 상이한 타입들의 단량체들 중 임의의 것을 나타낼 수 있다. 예를 들어, 단량체 A는 폴리스티렌을 형성하는 단량체들을 나타낼 수 있고, 단량체 B는 폴리(메틸 메타크릴레이트)(PMMA)를 형성하는 단량체들을 나타낼 수 있지만, 본 발명의 범위가 이에 제한되는 것은 아니다. 다른 실시예들에서는, 2개보다 많은 블록들이 존재할 수 있다. 또한, 다른 실시예들에서들, 블록들 각각은 상이한 타입들의 단량체들을 포함할 수 있다(예를 들어, 각각의 블록은 자체가 공중합체일 수 있다). 일 실시예에서, 중합체(616A)의 블록 및 중합체(616B)의 블록은 함께 공유결합으로 결합된다. 중합체(616A)의 블록 및 중합체(616B)의 블록은 대략 동일한 길이의 것일 수 있거나, 하나의 블록이 다른 블록보다 상당히 더 길 수 있다.
통상적으로, 블록 공중합체들의 블록들(예를 들어, 중합체(616A)의 블록 및 중합체(616B)의 블록)은 각각 상이한 화학적 속성들을 가질 수 있다. 일 예로서, 블록들 중 하나는 비교적 더 소수성(hydrophobic)이고(예를 들어, 물과 비친화적이고) 다른 블록은 비교적 더 친수성(hydrophilic)이다(예를 들어, 물과 친화적이다). 적어도 개념적으로, 블록들 중의 하나는 기름과 비교적 더 유사할 수 있고 다른 블록은 물과 비교적 더 유사할 수 있다. 중합체들의 상이한 블록들 사이의 화학적 속성들에 있어서의 이러한 차이들은, 친수성-소수성 차이든 아니든 간에, 블록 공중합체 분자들이 자체-조립되게 할 수 있다. 예를 들어, 이러한 자체-조립은 중합체 블록들의 미세 상 분리(microphase separation)에 기초할 수 있다. 개념적으로, 이것은 일반적으로 혼합되지 않는 기름과 물의 상 분리와 유사할 수 있다. 마찬가지로, 중합체 블록들 사이의 친수성에서의 차이들(예를 들어, 하나의 블록은 비교적 소수성이고 다른 블록은 비교적 친수성이다)은 다른 것에 대한 화학적 비친화도로 인하여 상이한 중합체 블록들이 서로로부터 "분리(separate)"하려고 시도하는 대략 유사한 마이크로 상 분리를 유발할 수 있다.
그러나, 실시예에서, 중합체 블록들은 서로 공유결합으로 결합되기 때문에, 이들은 거시적으로는 완전히 분리될 수 없다. 오히려, 주어진 타입의 중합체 블록들은 매우 작은(예를 들어, 나노-크기의) 영역들 또는 상들에서 동일한 타입의 다른 분자들의 중합체 블록들과 분리되거나 또는 집성되는 경향이 있을 수 있다. 이러한 영역들 또는 미세 상들의 특정 크기 및 형상은 일반적으로 중합체 블록들의 상대적 길이들에 적어도 일부 의존한다. 실시예에서, 예를 들어 (도 6da에 도시되는 바와 같이), 2개의 블록 공중합체들에서, 블록들이 대략 동일한 길이이면, 교호 중합체(616A) 라인들 및 중합체(616B) 라인들의 그리드형 패턴이 생성된다. 다른 실시예에서(도시되지 않음), 2개의 블록 공중합체들에서, 블록들 중 하나가 다른 블록보다 더 길지만 다른 블록보다 너무 더 길지 않으면, 원주형의(columnar) 구조체들이 형성될 수 있다. 이러한 원주형 구조체들에서, 블록 공중합체 분자들은 원주들(columns)의 내부로 미세 상 분리되는 자신들의 더 짧은 중합체 블록들, 및 원주들로부터 멀리 연장되고 원주들을 둘러싸는 자신들의 더 긴 중합체 블록들과 정렬될 수 있다. 예를 들어, 중합체(616A)의 블록이 중합체(616B)의 블록보다 더 길지만, 너무 더 길지 않으면, 다수의 블록 공중합체 분자들이 중합체(616A)의 더 긴 블록들을 갖는 상에 의해 둘러싸이는 원주형 구조체들을 형성하는 중합체(616B)의 자신의 더 짧은 블록들과 정렬하는 원주형 구조체들이 형성될 수 있다. 이것이 충분한 크기의 영역에서 발생할 때, 일반적으로 6각형으로 팩킹되는(hexagonally-packed) 원주형 구조체들의 2차원 어레이가 형성될 수 있다.
실시예에서, 중합체(616A)/중합체(616B) 격자는, 예를 들어, 브러시 또는 다른 피복 프로세스에 의해, 도포되는 블록 공중합체 재료를 포함하는 비조립형 블록 공중합체 층 부분으로서 먼저 도포된다. 비조립형 양상은, 퇴적시에, 블록 공중합체가 아직 나노구조들을 형성하기 위해 실질적으로 상 분리되지 않고/않거나 자체-조립되지 않은 시나리오들을 말한다. 이러한 비조립형 형태에서는, 블록 중합체 분자들은 비교적 매우 랜덤화되어, 상이한 중합체 블록들이 비교적 매우 랜덤하게 배향되고 위치되며, 이는 도 6da의 결과 구조체와 관련하여 논의되는 조립형 블록 공중합체 층 부분과는 대조적이다. 비조립형 블록 공중합체 층 부분은 다양한 상이한 방식들로 도포될 수 있다. 예를 들면, 블록 공중합체는 용제에 용해되고 나서 표면 위에 스핀 피복될 수 있다. 대안적으로, 비조립형 블록 공중합체는 표면 위에 스프레이 피복되거나, 딥 피복되거나, 액침 피복되거나, 또는 다른 방식으로 피복되거나 도포될 수 있다. 블록 공중합체들을 도포하는 다른 방식들뿐만 아니라 유사한 유기 피복들을 도포하는 관련분야에 알려진 다른 방식들이 잠재적으로 사용될 수 있다. 그리고 나서, 비조립형 층은, 예를 들어, 비조립형 블록 공중합체 층 부분의 미세 상 분리 및/또는 자체-조립에 의해, 조립형 블록 공중합체 층 부분을 형성할 수 있다. 미세 상 분리 및/또는 자체-조립은, 블록 공중합체 분자들의 재배열 및/또는 재배치를 통해, 특히 블록 공중합체 분자들의 상이한 중합체 블록들의 재배열 및/또는 재배치를 통해 발생한다.
하나의 이러한 실시예에서, 어닐링 처리는, 미세 상 분리 및/또는 자체-조립을 착수하거나, 가속화하거나, 그 품질을 향상시키거나, 또는 다른 방식으로 이를 촉진하기 위해서, 비조립형 블록 공중합체에 적용될 수 있다. 일부 실시예들에서, 이러한 어닐링 처리는 블록 공중합체의 온도를 증가시키도록 조작가능한 처리를 포함할 수 있다. 이러한 처리의 일 예는, 층을 베이킹(baking)하는 것, 오븐에서 또는 열 램프 아래에서 층을 가열시키는 것, 층에 적외선 방사를 가하는 것, 또는 다른 방식으로 층에 열을 가하거나 층의 온도를 증가시키는 것이다. 원하는 온도 증가는 일반적으로, 블록 공중합체 또는 집적 회로 기판의 임의의 다른 중요한 재료들 또는 구조체들을 손상시키지 않고 블록 중합체의 미세 상 분리 및/또는 자체-조립의 비율을 현저하게 가속화하기에 충분할 것이다. 흔히, 이러한 가열은, 약 섭씨 50도 내지 약 섭씨 300도 사이의, 또는 약 섭씨 75도 내지 약 섭씨 250도 사이의 범위일 수 있지만, 블록 공중합체 또는 집적 회로 기판의 열 저하 제한들을 초과하지 않는다. 이러한 가열 또는 어닐링은, 미세 상 분리의 비율을 증가시키고/증가시키거나 미세 상 분리의 품질을 향상시키기 위해, 블록 공중합체 분자들을 더 이동성/유동성 있게 하도록 블록 공중합체 분자들에게 에너지를 제공하는 것을 도울 수 있다. 이러한 블록 공중합체 분자들의 미세 상 분리 또는 재배열/재배치는, 매우 작은 (예를 들어, 나노-스케일) 구조체들을 형성하기 위해 자체-조립에 이를 수 있다. 이러한 자체-조립은, 표면 에너지, 분자 친화도들 및 다른 표면-관련의 및 화학-관련의 힘들의 영향 아래에서 발생할 수 있다.
여하튼, 일부 실시예들에서, 소수성-친수성 차이들에 기초하든 아니든, 블록 공중합체들의 자체-조립은, 매우 작은 주기적 구조체들(예를 들어, 정밀하게 이격된 나노 스케일 구조체들 또는 라인들)을 형성하는데 사용될 수 있다. 일부 실시예들에서, 이들은 비아 및 개구들을 형성하는데 궁극적으로 사용될 수 있는 나노-스케일 라인들 또는 다른 나노-스케일 구조체들을 형성하는데 사용될 수 있다. 일부 실시예들에서, 블록 공중합체들의 지향성 자체 조립(directed self-assembly)은, 이하 보다 상세히 설명되는 바와 같이, 인터커넥트들과 자체-정렬되는 비아들을 형성하는데 사용될 수 있다.
다시 도 6da을 참조하면, 실시예에서, DSA 프로세스에 대해, 하부 ILD/제2 또는 제3 행 전이 금속 캡핑 층(604/608) 표면들로부터의 방향 이외에도, 성장 프로세스는 ILD 라인들(610)의 재료의 측벽들에 의해 영향을 받을 수 있다. 이와 같이, 일 실시예에서, DSA는 (라인들(610)의 측벽들로부터의) 그래포에피택시(graphoepitaxy) 및 (하부 노출된 표면 특성들로부터의) 케모에피택시(chemoepitaxy)를 통해 제어된다. DSA 프로세스를 물리적으로 및 화학적으로 양쪽으로 제한하는 것은 이러한 프로세스를 결함률 관점으로부터 현저하게 도울 수 있다. 그 결과인 중합체들(616A/616B)은, 더 적은 자유도들을 갖고, 화학적(예를 들어, 하부 ILD 또는 금속 라인들의 제2 또는 제3 행 전이 금속 캡핑 층(608), 또는, 예를 들어, 브러시 접근방식에 의해 그곳에 이루어지는 표면 수정들) 및 물리적(예를 들어, ILD 라인들(610) 사이에 형성되는 트렌치들로부터의)을 통하는 모든 방향들에서 완전히 제한된다.
대안적인 실시예에서는, 선택적 성장 프로세스가 DSA 접근방식 대신에 사용된다. 도 6db는, 본 발명의 다른 실시예에 따라, 하부 금속 및 ILD 라인들의 노출된 부분들 상의 선택적 재료 퇴적 이후의 도 6b의 구조체의 단면도를 도시한다. 도 6db를 참조하면, 제1 재료 타입(800)은 하부 ILD 라인들(604)의 노출된 부분들 위에 성장된다. 제2의 상이한 재료 타입(802)이 하부 금속 라인들(602)의 제2 또는 제3 행 전이 금속 캡핑 층(608)의 노출된 부분 위에 성장된다. 실시예에서, 이러한 선택적 성장은 제1 및 제2 재료들 각각에 대한 퇴적(dep)-에칭(etch)-퇴적-에칭 접근방식에 의해 달성되어, 도 6db에 도시되는 바와 같이, 재료들 각각의 복수의 층들을 초래한다. 이러한 접근방식은 "버섯-머리(mushroom-top)" 형상의 필름들을 형성할 수 있는 종래의 선택적 성장 기술들에 비해 유리할 수 있다. 이러한 버섯 머리형 막 성장 경향은 교호적 퇴적/에칭/퇴적(퇴적-에칭-퇴적-에칭) 접근방식을 통하여 감소될 수 있다. 다른 실시예에서, 막은, ILD 위에 선택적으로 상이한 막이 뒤따르는 금속 위에 선택적으로 퇴적되고(또는 그 반대), 다수 횟수 반복되어 샌드위치형 스택을 생성한다. 다른 실시예에서는, 양자 모두의 재료들이 하부 기판의 각각의 노출된 영역 상에 선택적으로 성장하는 (예를 들어, CVD 스타일 프로세스에 의한) 반응 챔버에서 동시에 성장된다.
도 6e는, 본 발명의 실시예에 따라, 중합체의 하나의 종의 제거 이후의 도 6da의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 이러한 평면도, 및 축 a-a', b-b', c-c' 및 d-d'를 따라 각각 취해지는 대응하는 단면도들 (a)-(d)를 참조하면, 중합체 또는 중합체 부분(616A)은 ILD 라인들(604)(또는 ILD 라인들(604) 상에 형성되는 하드마스크 또는 캡 층들)을 다시 노출시키도록 제거되고, 반면에 중합체 또는 중합체 부분(616B)은 금속 라인들(602)의 제2 또는 제3 행 전이 금속 캡핑 층(608) 위에 유지된다. 실시예에서는, 습식 에칭 또는 선택적 건식 에칭이 뒤따르는 DUV(deep ultra-violet) 플러드(flood) 노출이, 중합체(616A)를 선택적으로 제거하는데 사용된다. (도시되는 바와 같이) ILD 라인들(604)로부터 중합체를 먼저 제거하는 대신, 금속 라인(602)의 제2 또는 제3 행 전이 금속 캡핑 층(608)으로부터의 제거가 대신 수행될 수 있다는 점이 이해되어야 한다. 대안적으로, 유전체 막이 이러한 영역 위에 선택적으로 성장되고, 혼합형 지지체(mixed scaffolding)는 사용되지 않는다.
도 6f는, 본 발명의 실시예에 따라, 중합체의 하나의 종의 제거시 개방되는 위치들에서의 ILD 재료의 형성 이후의 도 6e의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 이러한 평면도, 및, 축들, a-a', b-b', c-c' 및 d-d'를 따라 각각 취해지는 대응하는 단면도들 (a)-(d)를 참조하면, 하부 ILD 라인들(604)의 노출된 영역들은 영구 ILD(interlayer dielectric) 층(618)으로 채워진다. 이와 같이, 모든 가능한 비아 위치들 사이의 개구 스페이스들은, 도 6f의 평면도 및 단면도들 (b) 및 (d)에 도시되는 바와 같이, 그 상에 배치되는 하드마스크 층(620)을 포함하여 ILD 층(618)으로 채워진다. ILD 층(618)의 재료가 ILD 라인들(610)과 동일한 재료일 필요는 없다는 점이 이해되어야 한다. 실시예에서, ILD 층(618)은 퇴적 및 폴리쉬 프로세스에 의해 형성된다. ILD 층(618)이 동반 하드마스크 층(620)과 함께 형성되는 경우에, 특정 ILD 채움 재료가 사용될 수 있다(예를 들어, 홀들/트렌치들을 채우는 ILD의 중합체 캡슐화된 나노 입자들). 이러한 경우에, 폴리쉬 작업은 필요하지 않을 수 있다.
다시 도 6f를 참조하면, 일 실시예에서, 그 결과인 구조체는 균일한 ILD 구조체 (ILD 라인들(610) + ILD 층(618))를 포함하고, 모든 가능한 플러그들의 위치들은 하드마스크(620)에서 커버되며, 모든 가능한 비아들은 중합체(616B)의 영역들에 있다. 하나의 이러한 실시예에서, ILD 라인들(610) 및 ILD 층(618)은 동일한 재료로 구성된다. 다른 이러한 실시예에서, ILD 라인들(610) 및 ILD 층(618)은 상이한 ILD 재료들로 구성된다. 어느 경우에나, 구체적인 실시예에서, ILD 라인들(610) 및 ILD 층(618)의 재료들 사이의 이음매와 같은 차이가 최종 구조체에서 관측될 수 있다. 예시적인 이음매들(699)이 설명의 목적들로 도 6f에 도시된다.
도 6g는, 본 발명의 일 실시예에 따라, 비아 패터닝 이후의 도 6f의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 이러한 평면도, 및 축 a-a', b-b', c-c' 및 d-d'를 따라 각각 취해지는 대응하는 단면도들 (a)-(d)를 참조하면, 선택된 위치들에서의 중합체(616B)의 제거에 의해 비아 위치들(622A, 622B, 622C)이 개방된다. 실시예에서, 선택적 비아 위치 형성은 리소그래피 기술을 사용하여 달성된다. 하나의 이러한 실시예에서, 중합체(616B)는 애쉬(ash)에 의해 글로벌하게 제거되고 포토레지스트로 다시 채워진다. 이러한 포토레지스트는, 매우 민감하고, 잠상이 ILD에 의해(예를 들어, ILD 라인들(610) 및 ILD 층(618)에 의해)에 의해 양자 모두의 방향들에서 제한되기 때문에 (레지스트 톤에 따라서) 큰 산 확산 및 공격적 탈보호(aggressive deprotection) 또는 교차결합(crosslinking)을 가질 수 있다. 이러한 레지스트는, 특정 위치에서 비아가 요구되는지 여부에 따라 턴 "온(on)" 또는 "오프(off)"하는 디지털 스위치로서 역할을 한다. 이상적으로, 이러한 포토레지스트는, 넘치지 않고, 홀들만을 채우는데 사용될 수 있다. 실시예에서, 비아 위치들(622A, 622B 및 622C)은, 라인 에지 또는 LWR(line width roughness) 및 라인 파손 및/또는 반사가 제거되지 않으면 완화되도록 프로세스에 의해 완전히 제한된다. 실시예에서는, 낮은 투여량들(low doses)이 EUV/EBDW와 함께 사용되어 실행속도(runrate)를 현저히 향상시킨다. 일 실시예에서, EBDW의 사용에 의한 추가의 이점은, 필요한 개구들의 수를 현저하게 감소시키는 것뿐만 아니라 전달될 필요가 있는 투여량 낮추는 것에 의해 실행속도를 향상시킬 수 있는 유일한 단일 샷 타입/크기라는 것이다. 193nm 액침 리소그래피(immersion lithography)가 사용되는 경우에, 일 실시예에서, 이러한 프로세스 흐름은, 실제로 패터닝되는 비아의 크기가 웨이퍼 상의 실제 비아의 크기의 2배가되는 양쪽 방향들로 비아 위치들을 제한한다(예를 들어, 1:1 라인/스페이스 패턴들을 가정함). 대안적으로, 비아 위치들은, 유지될 필요가 있는 비아들이 포토레지스트에 의해 보호되고 남아있는 사이트들은 제거되어 ILD로 나중에 채워지는 역 톤(reverse tone)으로 선택될 수 있다. 이러한 접근방식은 패터닝 흐름의 종료시 2개의 분리된 금속 퇴적 단계들 보다는 오히려 단일 금속 채움/폴리쉬 프로세스를 허용할 수 있다.
도 6h는 비아 형성 이후의 도 6g의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 실시예에서 비아 형성은 원자 층 퇴적 또는 화학 기상 퇴적 처리 방식으로 도 5의 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물을 사용하여 형성되는 제2 또는 제3 행 전이 금속의 퇴적을 사용하여 행해진다. 다른 실시예들에서는, 그러나, 종래의 전기 도금 또는 무전해 도금이 사용된다.
도 6h의 평면도, 및 축 a-a', b-b', c-c' 및 d-d'를 따라 각각 취해지는 대응하는 단면도들 (a)-(d)를 다시 참조하면, 비아 위치들(622A, 622B, 622C)이 금속으로 채워져 비아들(624A, 624B, 624C)을 각각 형성한다. 실시예에서, 비아 위치들(622A, 622B 및 622C)은 위에 설명된 바와 같이 선천적으로 선택적인 금속 퇴적 프로세스를 사용하여 채워진다(또는 적어도 시드된다). 하나의 이러한 실시예에서, 선천적으로 선택적인 제2 또는 제3 행 전이 금속 ALD/CVD 프로세스는 모든 다른 노출된 유전체 재료들에 대해 선택적으로 비아 위치들(622A, 622B 및 622C)에 금속을 퇴적하는데 사용된다. 이와 같이, 본 발명의 실시예에 따르면, 비아 위치들(622A, 622B 및 622C)은 종래의 금속 오버-필 및 폴리싱 프로세스를 사용하지 않고 채워진다.
도 6i는, 본 발명의 실시예에 따른, 중합체의 제2 종의 제거 및 ILD 재료로의 대체 이후의 도 6h의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 이러한 평면도, 및, 축 a-a', b-b', c-c' 및 d-d'를 따라 각각 취해지는 대응하는 단면도들 (a)-(d)를 참조하면, 남아있는 중합체 또는 중합체 부분(616B)(예를 들어, 비아들 위치들이 선택되지 않은 곳)은 금속 라인들(602)을 다시 노출시키도록 제거된다. 후속하여, 도 6i에 도시되는 바와 같이, 남아있는 중합체 또는 중합체 부분(616B)이 제거된 위치들에 ILD 층(626)이 형성된다.
다시 도 6i를 참조하면, 실시예에서, 그 결과인 구조체는 균일한 ILD 구조체(ILD 라인들(610) + ILD 층(618) + ILD 층(626))을 포함하고, 모든 가능한 플러그들의 위치들은 하드마스크(620)로 커버된다. 하나의 이러한 실시예에서, ILD 라인들(610), ILD 층(618) 및 ILD 층(626)은 동일한 재료로 구성된다. 다른 이러한 실시예에서, ILD 라인들(610), ILD 층(618) 및 ILD 층(626) 중 2개는 동일한 재료로 구성되고, 세번째 것은 상이한 ILD 재료로 구성된다. 또 다른 이러한 실시예에서, ILD 라인들(610), ILD 층(618) 및 ILD 층(626) 모두가 서로에 대해 상이한 ILD 재료로 구성된다. 여하튼, 구체적인 실시예에서, ILD 라인들(610)과 ILD 층(626)의 재료들 사이의 이음매와 같은 구분이 최종 구조체에서 관찰될 수 있다. 예시적인 이음매들(697)이 설명의 목적들로 도 6i에 도시된다. 마찬가지로, ILD 층(618)과 ILD 층(626)의 재료들 사이의 이음매와 같은 구분이 최종 구조체에서 관찰될 수 있다. 예시적인 이음매들(698)이 설명의 목적들로 도 6i에 도시된다.
도 6j는, 본 발명의 실시예에 따른, 선택된 플러그 위치들에서의 레지스트 또는 마스크의 패터닝 이후의 도 6i의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 이러한 평면도, 및 축, a-a' 및 b-b'를 따라 각각 취해지는 대응하는 단면도들 (a) 및 (b)를 참조하면, 플러그 위치들(628A, 628B 및 628C)은 그 위치들 위에 마스크 또는 레지스트 층을 형성하는 것에 의해 보존된다. 이러한 보존 패터닝은 금속 엔드-투-엔드 리소그래피 패터닝(metal end-to-end lithographic patterning)이라 지칭될 수 있고, 후속하여 형성되는 금속 라인들에서의 브레이크들(breaks)이 요구되는 플러그 위치들이 결정된다. 플러그 위치들은 ILD 층(618)/하드마스크(620)가 배치되는 위치들에만 있을 수 있기 때문에, 플러그들은 이전 층 ILD 라인들(604) 위에서 발생할 수 있다는 점이 이해되어야 한다. 실시예에서, 이러한 패터닝은 리소그래피 단계를 사용하는 것에 의해 달성된다(예를 들어, EUV, EBDW 또는 액침 193nm). 실시예에서, 도 6j에 도시되는 프로세스는, 금속 사이의 스페이스들이 발생할 필요가 있는 영역들이 보존되는 포지티브 톤 패터닝 프로세스의 사용을 보여준다. 다른 실시예에서는, 그 대신 홀들을 개방하여 이러한 프로세스의 톤을 역전시키는 것이 또한 가능하다는 점이 이해되어야 한다.
도 6k는, 본 발명의 일 실시예에 따른, 하드마스크 제거 및 ILD 층 리세싱 이후의 도 6j의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 이러한 평면도, 및, 축, a-a' 및 b-b'를 따라 각각 취해지는 대응하는 단면도들 (a) 및 (b)를 참조하면, 리세싱된 ILD 층(618') 및 리세싱된 ILD 층(626')을 각각 형성하도록, 그들의 본래 최상단 표면들 아래의 이러한 층들을 에칭하는 것에 의해, 하드마스크(620)가 제거되고 ILD 층(618) 및 ILD 층(626)이 리세싱된다. ILD 층(618) 및 ILD 층(626)의 리세싱은 ILD 라인들(610)을 에칭하거나 또는 리세싱하지 않고 수행된다는 점이 이해되어야 한다. 이러한 선택성은 (단면도들 (a) 및 (b)에 도시되는 바와 같이) ILD 라인들 상의 하드마스크 층(612)의 사용에 의해 달성될 수 있다. 대안적으로, ILD 라인들(610)이 ILD 층(618) 및 ILD 층(626)과 상이한 ILD 재료로 구성되는 경우에, 선택적 에칭은 하드마스크(612) 없이도 사용될 수 있다. 이하 설명되는 바와 같이, ILD 라인들(610)에 의해 격리되는 것으로서, ILD 층(618) 및 ILD 층(626)의 리세싱은 금속 라인들의 제2 레벨에 대한 위치들을 제공하는 것이다. 이러한 리세스의 정도 또는 깊이는, 일 실시예에서, 그 상에 형성되는 금속 라인들의 원하는 궁극적인 두께에 기초하여 선택된다. 플러그 위치들(628A, 628B 및 628C)에서의 ILD 층(618)은 리세싱되지 않는다는 점이 이해되어야 한다.
도 6l은, 본 발명의 일 실시예에 따른, 금속 라인 형성 이후의 도 6k의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 이러한 평면도, 및, 축들, a-a', b-b' 및 c-c'를 따라 각각 취해지는 대응하는 단면도들 (a), (b) 및 (c)를 참조하면, 금속 인터커넥트 라인들을 형성하기 위한 금속이 도 6k의 구조체 위에 등각으로 형성된다. 이러한 금속은 다음으로, 예를 들어, CMP에 의해 평탄화되어, 금속 라인들(630)을 제공하며, 이들은 리세싱된 ILD 층(618') 및 리세싱된 ILD 층(626') 위의 위치들로 제한된다. 금속 라인들(630)은 미리 결정된 비아 위치들(624A, 624B, 624C)을 통해 하부 금속 라인들(602)과 결합된다(624B는 단면도 (c)에 도시되며; 설명의 목적으로 다른 비아(632)가 단면도 (b)에서 플러그(628B)에 바로 인접하게 도시되지만, 이것은 이전의 도면들과 일치하지 않는다는 점에 유의한다). 금속 라인들(630)은, ILD 라인들(610)에 의해 서로로부터 격리되고, 보존된 플러그들(628A, 628B 및 628C)에 의해 차단되거나 끊긴다. 도 6l에 도시되는 바와 같이, 플러그 위치들 상에 및/또는 ILD 라인들(610) 상에 남아있는 임의의 하드마스크가 프로세스 흐름의 이러한 부분에서 제거될 수 있다. 금속 라인들(630)을 형성하기 위한 금속(예를 들어, 구리 및 관련된 배리어 및 시드 층들) 퇴적 및 평탄화 프로세스는, 표준 BEOL(back end of line) 싱글 또는 듀얼 다마신 처리에 통상적으로 사용되는 것일 수 있다. 실시예에서, 후속 제조 단계들에서는, ILD 라인들(610)이 결과적 금속 라인들(630) 사이의 에어 갭들을 제공하도록 제거될 수 있다. 일 실시예에서, 금속 라인 형성은 원자 층 퇴적 또는 화학 기상 퇴적 처리 방식으로 도 5의 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물을 사용하여 형성되는 제2 또는 제3 행 전이 금속의 퇴적을 사용하여 행해진다. 다른 실시예들에서는, 종래의 전기 도금 또는 무전해 도금이 사용된다.
도 6l의 구조체는 후속 금속 라인/비아 및 ILD 층들을 형성하기 위한 토대로서 후속적으로 사용될 수 있다. 대안적으로, 도 6l의 구조체는 집적 회로에서의 최종 금속 인터커넥트 층을 나타낼 수 있다. 위의 프로세스 작업들이 대안적인 순서들로 실시될 수 있고, 모든 작업이 수행될 필요는 없고/없거나 추가적 프로세스 작업들이 실시될 수 있다는 점이 이해되어야 한다. 더욱이, 위 프로세스 흐름은 DSA(directed self-assembly)의 적용들에 초점을 맞추었더라도, 선택적 성장 프로세스들이 이러한 프로세스 흐름의 하나 이상의 위치들에서 그 대신 사용될 수 있다. 임의의 경우에, 그 결과인 구조체는 하부 금속 라인들 상에 직접 중심을 두는 비아들의 선택적 금속 퇴적(예를 들어, 제2 또는 제3 행 전이 금속 층의 선천적으로 선택적인 퇴적)에 의해, 제조를 가능하게 한다. 즉, 비아들은, 예를 들어, 불완전한 선택적 에칭 처리로 인해 하부 금속 라인들보다 넓거나, 좁거나, 또는 동일한 두께를 가질 수 있다. 그럼에도 불구하고, 실시예에서, 비아들의 중심들은 금속 라인들의 중심들과 직접 정렬(매치 업)된다. 이와 같이, 실시예에서, 달리 허용되어야 하는 통상적인 리소그래프/듀얼 다마신 패터닝으로 인한 오프셋은 본 명세서에서 설명되는 결과적인 구조체들에 대한 팩터가 아니다.
다른 양상에서, 본 명세서에서 설명되는 하나 이상의 실시예들은 PMOS 및 NMOS 디바이스 제조와 같은 반도체 디바이스들을 제조하는 것에 관한 것이다. 완성된 디바이스의 예로서, 도 7a 및 도 7b는, 본 발명의 실시예에 따른, 제2 또는 제3 행 전이 금속(예를 들어, 텅스텐 또는 루테늄) 박막의 퇴적을 위한 선천적으로 선택적인 전구체를 사용하여 형성되는 금속 게이트 채움 층을 갖는 비-평면 반도체 디바이스의 단면도 및 평면도(단면도의 a-a' 축을 따라 취해짐)를 각각 도시한다.
도 7a를 참조하면, 반도체 구조체 또는 디바이스(700)는 기판(702)으로부터 그리고 격리 영역(706) 내에 형성되는 비-평면 활성 영역들(예를 들어, 돌출 핀 부분(704) 및 서브-핀 영역(705)을 포함하는 핀 구조체)을 포함한다. 게이트 라인(708)은 비-평면 활성 영역의 돌출 부분들(704) 위에 뿐만 아니라 격리 영역(706)의 일부 위에 배치된다. 도시되는 바와 같이, 게이트 라인(708)은 게이트 전극(750) 및 게이트 유전체 층(752)을 포함한다. 일 실시예에서, 게이트 라인(708)은 유전체 캡 층(754)을 또한 포함할 수 있다. 게이트 콘택트(714)과 상부 게이트 콘택트 비아(716)가, 상부 금속 인터커넥트(760)와 함께, 이러한 관점으로부터 또한 보여지며, 이들 모두는 층간 유전체 스택들 또는 층들(770) 내에 배치된다. 도 7a의 관점으로부터 또한 보이는 바와 같이, 게이트 콘택트(714)는, 일 실시예에서, 격리 영역(706) 위에 배치되지만, 비-평면 활성 영역들 위에는 배치되지 않는다.
게이트 스택 형성과 관련하여 이하 보다 상세히 설명되는 실시예는 금속 게이트 전극의 적어도 일부에 대한 제2 또는 제3 행 전이 금속 층의 형성을 포함한다. 게이트 콘택트 또는 게이트 콘택트 비아 형성과 관련하여 이하 보다 상세히 설명되는 다른 실시예는 게이트 콘택트 또는 게이트 콘택트 비아의 적어도 일부에 대한 제2 또는 제3 행 전이 금속 층의 형성을 포함한다.
도 7b를 참조하면, 게이트 라인(708)은 돌출 핀 부분들(704) 위에 배치되는 것으로서 도시된다. 돌출 핀 부분들(704)의 소스 및 드레인 영역들(704A 및 704B)이 이러한 관점에서 보일 수 있다. 일 실시예에서, 이러한 소스 및 드레인 영역들(704A, 704B)은 돌출 핀 부분들(704)의 원래 재료의 도핑된 부분들이다. 다른 실시예에서는, 돌출 핀 부분들(704)의 재료가 제거되고, 예를 들어, 에피택셜 퇴적에 의해 다른 반도체 재료로 대체된다. 어느 경우에나, 소스 및 드레인 영역들(704A, 704B)은 유전체 층(706)의 높이 아래로, 즉, 서브-핀 영역(705) 내로 연장될 수 있다.
실시예에서, 반도체 구조체 또는 디바이스(700)는, 이에 제한되는 것은 아니지만, 핀-FET 또는 트라이-게이트 디바이스와 같은, 비-평면 디바이스이다. 이러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 바디로 조성되거나 또는 이러한 바디 내에 형성된다. 하나의 이러한 실시예에서, 게이트 라인들(708)의 게이트 전극 스택들은 3차원 바디의 적어도 상단 표면 및 한 쌍의 측벽들을 둘러싼다.
기판(702)은 제조 프로세스를 견딜 수 있고 전하가 이동할 수 있는 반도체 재료로 조성될 수 있다. 실시예에서, 기판(702)은, 활성 영역(704)을 형성하기 위해, 이에 제한되는 것은 아니지만, 인(phosphorus), 비소(arsenic), 붕소(boron) 또는 이것들의 조합과 같은, 전하 캐리어로 도핑되는 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 조성되는 벌크 기판이다. 일 실시예에서, 벌크 기판(702)에서의 실리콘 원자들의 농도는 97%보다 높다. 다른 실시예에서, 벌크 기판(702)은 별개의 결정 기판 위에 성장되는 에피텍시 층, 예를 들어, 붕소-도핑된 벌크 실리콘 단결정질 기판 위에 성장되는 실리콘 에피택셜 층으로 조성된다. 벌크 기판(702)은 대안적으로 III-V 족 재료로 조성될 수 있다. 실시예에서, 벌크 기판(702)은, 이에 제한되는 것은 아니지만, 갈륨 질화물(gallium nitride), 갈륨 인화물(gallium phosphide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 인듐 안티몬화물(indium antimonide), 인듐 갈륨 비화물(indium gallium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 인듐 갈륨 인화물(indium gallium phosphide), 또는 이것들의 조합과 같은, III-V족 재료로 조성된다. 일 실시예에서, 벌크 기판(702)은 III-Ⅴ 족 재료로 조성되고, 전하-캐리어 도펀트 불순물 원자들은, 이에 제한되는 것은 아니지만, 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같은 것들이다.
격리 영역(706)은 하부 벌크 기판으로부터 영구적 게이트 구조체의 부분들을 궁극적으로 전기적으로 격리하거나, 또는 이들의 격리에 기여하거나, 또는 핀 활성 영역들을 격리하는 것과 같이 하부 벌크 기판 내에 형성되는 활성 영역들을 격리하기에 적합한 재료로 조성될 수 있다. 예를 들어, 일 실시예에서, 격리 영역(706)은, 이에 제한되는 것은 아니지만, 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소-도핑된 실리콘 질화물과 같은 유전체 재료로 조성된다.
게이트 라인(708)은 게이트 유전체 층(752) 및 게이트 전극 층(750)을 포함하는 게이트 전극 스택으로 조성될 수 있다. 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 조성되고, 게이트 유전체 층은 하이-K 재료로 조성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 이에 제한되는 것은 아니지만, 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 규산염(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 규산염(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티탄산염(barium strontium titanate), 바륨 티탄산염(barium titanate), 스트론튬 티탄산염(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate), 또는 이들의 조합과 같은 재료로 조성된다. 또한, 게이트 유전체 층의 일부는 기판(702)의 상단 몇 개 층들로부터 형성되는 자연 산화물의 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층은 상단 하이-k 부분 및 반도체 재료의 산화물로 조성되는 하부 부분으로 조성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상단 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 바닥 부분으로 조성된다.
본 발명의 실시예에 따르면, 금속 게이트의 적어도 일부분은 선천적으로 선택적인 퇴적 프로세스를 사용하여 형성된다. 하나의 이러한 실시예에서, 도 5의 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물은 제2 또는 제3 행 전이 금속 층을 퇴적하는 원자 층 퇴적 또는 화학 기상 퇴적 처리 방식에서 사용된다. 하나의 이러한 실시예에서, 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물은 ALD 또는 CVD에 의해 고 순도 텅스텐 층을 퇴적하는데 사용된다. 다른 실시예에서, 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물은 ALD 또는 CVD에 의해 고 순도 루테늄 층을 퇴적하는데 사용된다. 실시예에서, 제2 또는 제3 행 전이 금속 층은 금속 게이트 전극의 일 함수 금속 층 위의 채움 층으로서 사용된다.
게이트 전극 스택들과 관련된 스페이서들은 자체-정렬 콘택트들과 같은 인접한 도전성 콘택트들로부터 영구 게이트 구조체를 궁극적으로 전기적으로 격리하거나, 또는 이러한 격리에 기여하기에 적합한 재료로 조성될 수 있다. 예를 들어, 일 실시예에서, 스페이서들은, 이에 제하되는 것은 아니지만, 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은 유전체 재료로 조성된다.
게이트 콘택트(714) 및 상부 게이트 콘택트 비아(716)는 도전성 재료로 조성될 수 있다. 실시예에서, 콘택트들 또는 비아들 중 하나 이상은 금속 종들로 조성된다. 이러한 금속 종은 텅스텐, 니켈 또는 코발트와 같은 순수한 금속일 수 있거나, 또는 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료)과 같은 합금일 수 있다. 본 발명의 다른 실시예에 따르면, 게이트 콘택트 또는 게이트 콘택트 비아의 적어도 일부는 선천적으로 선택적인 퇴적 프로세스를 사용하여 형성된다. 하나의 이러한 실시예에서, 도 5의 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물은 제2 또는 제3 행 전이 금속 층을 퇴적하는 원자 층 퇴적 또는 화학 기상 퇴적 처리 방식에서 사용된다. 하나의 이러한 실시예에서, 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물은 ALD 또는 CVD에 의해 고 순도 텅스텐 층을 퇴적하는데 사용된다. 다른 실시예에서, 착물들 (a)-(d) 또는 이들의 이성질체들 중 하나와 같은 착물은 ALD 또는 CVD에 의해 고 순도 루테늄 층을 퇴적하는데 사용된다.
실시예에서(도시되지는 않지만), 구조체(700)를 제공하는 것은 굉장히 엄격한 등록 예산(registration budget)으로 리소그래피 단계의 사용을 제거하면서 본질적으로 완벽하게 기존의 게이트 패턴과 정렬되는 콘택트 패턴의 형성을 포함한다. 하나의 이러한 실시예에서, 이 접근방식은 (예를 들어, 종래에 구현되는 건식 또는 플라즈마 에칭에 비해) 선천적으로 고도로 선택적인 습식 에칭을 사용하여 콘택트 개구들을 생성하는 것을 가능하게 한다. 실시예에서, 콘택트 플러그 리소그래피 작업과 조합하여 기존의 게이트 패턴을 이용함으로써 콘택트 패턴이 형성된다. 하나의 이러한 실시예에서, 이러한 접근방식은, 종래의 접근방식들에서 사용되는 바와 같이, 콘택트 패턴을 생성하기 위해 그렇지 않은 경우에 중대하던 리소그래피 작업에 대한 필요성의 제거를 가능하게 한다. 실시예에서, 트렌치 콘택트 그리드는 별도로 패터닝되지 않고, 오히려 폴리(게이트) 라인들 사이에 형성된다. 예를 들어, 하나의 이러한 실시예에서, 트렌치 콘택트 그리드는 게이트 격자 패터닝(gate grating patterning)에 후속하여 그렇지만 게이트 격자 절단들 이전에 형성된다.
더욱이, 게이트 스택 구조체(708)는 대체 게이트 프로세스(replacement gate process)에 의해 제조될 수 있다. 이러한 방식에서, 폴리실리콘 또는 실리콘 질화물 필라(pillar) 재료와 같은 더미 게이트 재료가 제거되고, 영구적 게이트 전극 재료로 대체될 수 있다. 하나의 이러한 실시예에서, 초기의 처리에서 수행되는 것과는 대조적으로, 영구적 게이트 유전체 층이 또한 이러한 프로세스에서 형성된다. 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 조성되고, SF6의 사용을 포함하는 건식 에칭 프로세스로 제거된다. 다른 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 조성되고, 수성 NH4OH 또는 테트라메틸암모늄 수산화물의 사용을 포함하는 습식 에칭 프로세스로 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 조성되고, 수성 인산을 포함하는 습식 에칭에 의해 제거된다.
실시예에서, 본 명세서에 설명되는 하나 이상의 접근방식들은 구조체(700)에 도달하기 위해 더미 및 대체 콘택트 프로세스와 조합하여 더미 및 대체 게이트 프로세스를 본질적으로 고려한다. 하나의 이러한 실시예에서, 대체 콘택트 프로세스는 영구적 게이트 스택의 적어도 일부분의 고온 어닐링을 허용하기 위해 대체 게이트 프로세스 이후에 수행된다. 예를 들어, 구체적인 이러한 실시예에서, 예를 들어, 게이트 유전체 층이 형성되는 이후의 영구적 게이트 구조체들의 적어도 일부분의 어닐링은, 대략 섭씨 600도보다 높은 온도로 수행된다. 이러한 어닐링은 영구적 콘택트들의 형성 이전에 수행된다.
다시 도 7a를 참조하면, 반도체 구조체 또는 디바이스(700)의 배열은 게이트 콘택트를 격리 영역들 위에 둔다. 이러한 배열은 레이아웃 공간의 비효율적인 사용으로서 보여질 수 있다. 그러나, 다른 실시예에서, 반도체 디바이스는 활성 영역 위에 형성되는 게이트 전극의 부분들과 접촉하는 콘택트 구조체들을 갖는다. 일반적으로, 게이트의 활성 부분 위에 및 트렌치 콘택트 비아와 동일한 층 내에 (비아와 같은) 게이트 콘택트 구조체를 형성하기 이전에 (예를 들어, 이에 추가하여), 본 발명의 하나 이상의 실시예들은 게이트 정렬된 트렌치 콘택트 프로세스를 먼저 사용하는 것을 포함한다. 이러한 프로세스는 반도체 구조체 제조를 위해, 예를 들어 집적 회로 제조를 위해 트렌치 콘택트 구조체들을 형성하도록 구현될 수 있다. 실시예에서, 트렌치 콘택트 패턴은 기존의 게이트 패턴에 정렬되는 것으로서 형성된다. 대조적으로, 종래의 접근방식들은 선택적 콘택트 에칭들과 조합하여 기존의 게이트 패턴에 대한 리소그래피 콘택트 패턴의 엄격한 등록이 있는 추가적 리소그래피 프로세스를 통상적으로 포함한다. 예를 들어, 종래의 프로세스는 콘택트 피처들의 개별 패터닝이 있는 폴리 (게이트) 그리드의 패터닝을 포함할 수 있다.
위에 설명되는 프로세스들의 모든 양상들이 본 발명의 실시예들의 사상 및 범위 내에 들도록 실시될 필요가 있는 것은 아니라는 점이 이해되어야 한다. 예를 들어, 일 실시예에서, 더미 게이트들이, 게이트 스택들의 활성 부분들 위에 게이트 콘택트들을 제조하기 이전에 형성될 필요가 반드시 있는 것은 아니다. 위에 설명되는 게이트 스택들이 실제로는 초기에 형성되는 대로의 영구적 게이트 스택들일 수 있다. 또한, 본 명세서에서 설명되는 프로세스들은 하나 또는 복수의 반도체 디바이스들을 제조하는데 사용될 수 있다. 이러한 반도체 디바이스들은 트랜지스터들 또는 유사한 디바이스들일 수 있다. 예를 들어, 실시예에서, 반도체 디바이스들은 로직 또는 메모리를 위한 MOS(metal-oxide semiconductor) 트랜지스터들이거나, 또는 바이폴라 트랜지스터들이다. 또한, 실시예에서, 반도체 디바이스들은 트라이 게이트 디바이스, 독립적으로 액세스되는 더블 게이트 디바이스, 또는 FIN-FET와 같은 3차원 아키텍처를 갖는다. 하나 이상의 실시예들은 10 나노미터(10 nm) 이하의 기술 노드에서 반도체 디바이스들을 제조하는데 특히 유용할 수 있다.
본 명세서에 개시되는 실시예들은 매우 다양한 상이한 타입의 집적 회로들 및/또는 마이크로 전자 디바이스들을 제조하는데 사용될 수 있다. 이러한 집적 회로들의 예들은, 이에 제한되는 것은 아니지만, 프로세서들, 칩셋 컴포넌트들, 그래픽 프로세서들, 디지털 신호 프로세서들, 마이크로-제어기들 등을 포함한다. 다른 실시예들에서는, 반도체 메모리가 제조될 수 있다. 또한, 이러한 집적 회로들 또는 다른 마이크로 전자 디바이스들은 관련분야에 알려진 광범위한 전자 디바이스들에서 사용될 수 있다. 예를 들어, 컴퓨터 시스템들(예를 들어, 데스크톱, 랩톱, 서버), 휴대 전화들, 개인용 전자 제품들 등에서. 이러한 집적 회로들은 시스템들에서 버스 및 다른 컴포넌트들과 연결될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스들에 의해 메모리, 칩셋 등에 연결될 수 있다. 프로세서, 메모리 및 칩셋 각각은 본 명세서에 개시된 접근방식들을 사용하여 잠재적으로 제조될 수 있다.
도 8은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(800)를 도시한다. 컴퓨팅 디바이스(800)는 보드(802)를 수용한다. 보드(802)는, 이에 제한되는 것은 아니지만, 프로세서(804) 및 적어도 하나의 통신 칩(806)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(804)는 보드(802)에 물리적으로 및 전기적으로 연결된다. 일부 구현들에서는, 적어도 하나의 통신 칩(806)이 또한 보드(802)에 물리적으로 및 전기적으로 연결된다. 추가 구현들에서, 통신 칩(806)은 프로세서(804)의 일부이다.
애플리케이션들에 의존하여, 컴퓨팅 디바이스(800)는 보드(802)에 물리적으로 및 전기적으로 연결될 수 있거나 또는 연결되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함한다.
통신 칩(806)은 컴퓨팅 디바이스(800)에 및 이로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는, 일부 실시예들에서는 그렇지 않을 수도 있지만, 관련 디바이스들이 배선들을 전혀 포함하지 않는다는 점을 암시하는 것은 아니다. 통신 칩(806)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어들, 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(800)는 복수의 통신 칩들(806)을 포함할 수 있다. 예를 들어, 제1 통신 칩(806)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(806)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(800)의 프로세서(804)는 프로세서(804) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 실시예들의 일부 실시예들에서, 프로세서의 집적 회로 다이는, 본 발명의 실시예들의 구현들에 따라 구축되는, 제2 또는 제3 행 전이 금속(예를 들어, 텅스텐 또는 루테늄) 박막들의 퇴적을 위한 선천적으로 선택적인 전구체들을 사용함으로써 적어도 부분적으로 형성되는 금속화 구조체들, 또는 제2 또는 제3 행 전이 금속(예를 들어, 텅스텐 또는 루테늄) 박막들의 퇴적을 위한 선천적으로 선택적인 전구체들을 사용함으로써 적어도 부분적으로 형성되는 금속 게이트 층을 포함하는 MOS 트랜지스터들과 같은 하나 이상의 구조체들을 포함한다. "프로세서(processor)"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(806)은 통신 칩(806) 내에 패키징되는 집적 회로 다이를 또한 포함한다. 본 발명의 실시예들의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는, 본 발명의 실시예들의 구현들에 따라 구축되는, 제2 또는 제3 행 전이 금속(예를 들어, 텅스텐 또는 루테늄) 박막들의 퇴적을 위한 선천적으로 선택적인 전구체들을 사용함으로써 적어도 부분적으로 형성되는 금속화 구조체들, 또는 제2 또는 제3 행 전이 금속(예를 들어, 텅스텐 또는 루테늄) 박막들의 퇴적을 위한 선천적으로 선택적인 전구체들을 사용함으로써 적어도 부분적으로 형성되는 금속 게이트 층을 포함하는 MOS 트랜지스터들과 같은 하나 이상의 구조체들을 포함한다.
추가의 구현들에서, 컴퓨팅 디바이스(800) 내에 수용되는 다른 컴포넌트들은, 본 발명의 실시예들의 구현들에 따라 구축되는, 제2 또는 제3 행 전이 금속(예를 들어, 텅스텐 또는 루테늄) 박막들의 퇴적을 위한 선천적으로 선택적인 전구체들을 사용함으로써 적어도 부분적으로 형성되는 금속화 구조체들, 또는 제2 또는 제3 행 전이 금속(예를 들어, 텅스텐 또는 루테늄) 박막들의 퇴적을 위한 선천적으로 선택적인 전구체들을 사용함으로써 적어도 부분적으로 형성되는 금속 게이트 층을 포함하는 MOS 트랜지스터들과 같은 하나 이상의 구조체들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(800)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
도 9는 본 발명의 하나 이상의 실시예들을 포함하는 인터포저(900)를 도시한다. 인터포저(900)는 제2 기판(904)에 제1 기판(902)를 브리징하는데 사용되는 개재 기판이다. 제1 기판(902), 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(904)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(900)의 목적은 더 넓은 피치로 접속을 확장하는 것 또는 상이한 접속으로 접속을 재라우팅하는 것이다. 예를 들어, 인터포저(900)는 집적 회로 다이를 BGA(ball grid array)(906)에 연결할 수 있으며, 이는 후속하여 제2 기판(904)에 연결될 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(902/904)은 인터포저(900)의 대향 측부들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(902/904)은 인터포저(900)의 동일한 측부에 부착된다. 그리고 추가 실시예들에서는, 인터포저(900)로 3개 이상의 기판들이 인터커넥트된다.
인터포저(900)는 에폭시 수지, 유리 섬유 강화 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 중합체 재료로 형성될 수 있다. 추가의 구현들에서, 인터포저는, 실리콘, 게르마늄, 및 다른 III-V 족 및 IV 족 재료들과 같이, 반도체 기판에 사용하기 위해 위에 설명되는 것과 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 연성 재료들로 형성될 수 있다.
인터포저는 이에 제한되는 것은 아니지만 TSV들(through-silicon vias)(912)을 포함하는 금속 인터커넥트들(908) 및 비아들(910)을 포함할 수 있다. 인터포저(900)는 수동 및 능동 디바이스들 양자 모두를 포함하는 임베디드 디바이스들(914)을 더 포함할 수 있다. 이러한 디바이스들은, 이에 제한되는 것은 아니지만, 커패시터들, 디커플링 커패시터들, 저항들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들, 및 ESD(electrostatic discharge) 디바이스들을 포함한다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들 같은 더 복잡한 디바이스들이 인터포저(900) 상에 또한 형성될 수 있다. 본 발명의 실시예에 따르면, 본 명세서에 개시되는 장치들 또는 프로세스들이 인터포저(900)의 제조에 사용될 수 있다.
따라서, 본 발명의 실시예들은, 제2 또는 제3 행 전이 금속(예를 들어, 텅스텐 또는 루테늄) 박막들의 퇴적을 위한 선천적으로 선택적인 전구체들을 포함한다.
실시예에서, 제2 또는 제3 행 전이 금속 착물 형성을 위한 리간드 프레임워크는 하기 화학식의 리튬 착물:
Figure 112017113648724-pct00001
, 또는 하기 화학식의 리튬 착물을 포함하고:
Figure 112017113648724-pct00002
, 여기서 E는 N(nitrogen) 또는 P(phosphorous)이고, R은 유기 그룹이다.
일 실시예에서, R은 Me(methyl), Et(ethyl), iPr(iso-propyl), tBu(tert-butyl), sec-Bu(sec-butyl), 및 Me2N(dimethyl amino)로 구성되는 그룹으로부터 선택된다.
일 실시예에서, 제2 또는 제3 행 전이 금속 착물은 하기 화학식의 금속 착물:
Figure 112017113648724-pct00003
, 또는 이의 이성질체, 또는 하기 화학식의 금속 착물:
Figure 112017113648724-pct00004
, 또는 이의 이성질체, 또는 하기 화학식의 금속 착물:
Figure 112017113648724-pct00005
, 또는 이의 이성질체, 또는 하기 화학식의 금속 착물:
Figure 112017113648724-pct00006
, 또는 이의 이성질체를 포함하고, 여기서 R2는 Me2(dimethyl) 또는 Et2(diethyl)이고, R은 유기 그룹이다.
일 실시예에서, R은 Me(methyl), Et(ethyl), iPr(iso-propyl), tBu(tert-butyl), sec-Bu(sec-butyl), 및 Me2N(dimethyl amino)로 구성되는 그룹으로부터 선택된다.
일 실시예에서, M은 W(tungsten) 및 Ru(ruthenium)으로 구성되는 그룹으로부터 선택된다.
일 실시예에서, 금속 박막을 제조하는 방법은 기판 상의 또는 그 위의 금속 표면에 근접하게 전구체 분자들을 도입하는 단계를 포함한다. 전구체 분자들 각각은 3개의 헤테로렙틱 두 자리 리간드들과 착물을 이루는 제2 또는 제3 행 전이 금속 중심을 포함한다. 본 방법은 전구체 분자들로부터 리간드들을 열 분해시키는 단계에 의해 금속 표면 상에 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계를 또한 포함한다.
일 실시예에서, 전구체 분자들로부터 리간드들을 열 분해시키는 단계는 대략 섭씨 50도 내지 600도 범위의 온도로 가열하는 단계를 포함한다.
일 실시예에서, 금속 표면 상에 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계는 인접한 유전체 표면 상에 퇴적하지 않고 선택적으로 금속 표면 상에 퇴적하는 단계를 포함한다.
일 실시예에서, 금속 표면 상에 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계는 대략 10 나노미터 이하의 두께로 제2 또는 제3 행 전이 금속 층을 형성하는 단계를 포함한다.
일 실시예에서, 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계는 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition) 프로세스를 사용하는 단계를 포함한다.
일 실시예에서, 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계는 텅스텐 층을 퇴적하는 단계를 포함한다.
일 실시예에서, 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계는 루테늄 층을 퇴적하는 단계를 포함한다.

Claims (20)

  1. W(tungsten) 또는 Ru(ruthenium) 착물 형성을 위한 리간드로서,
    하기 화학식의 리튬 착물:
    Figure 112022052629978-pct00007
    ,
    또는 하기 화학식의 리튬 착물이고:
    Figure 112022052629978-pct00008
    ,
    여기서 E는 N(nitrogen) 또는 P(phosphorous)이고, R은 Me(methyl), Et(ethyl), iPr(iso-propyl), tBu(tert-butyl), sec-Bu(sec-butyl), 및 Me2N(dimethyl amino)로 구성되는 그룹으로부터 선택되는 리간드.
  2. 삭제
  3. 제2 또는 제3 행 전이 금속 착물로서,
    하기 화학식의 금속 착물:
    Figure 112022052629978-pct00009
    ,
    또는 하기 화학식의 금속 착물:
    Figure 112022052629978-pct00010
    ,
    또는 하기 화학식의 금속 착물:
    Figure 112022052629978-pct00011
    ,
    또는 하기 화학식의 금속 착물:
    Figure 112022052629978-pct00012

    이고,
    여기서 R2는 Me2(dimethyl) 또는 Et2(diethyl)이고, R은 Me(methyl), Et(ethyl), iPr(iso-propyl), tBu(tert-butyl), sec-Bu(sec-butyl), 및 Me2N(dimethyl amino)로 구성되는 그룹으로부터 선택되고, M은 W(tungsten) 및 Ru(ruthenium)으로 구성되는 그룹으로부터 선택되는 제2 또는 제3 행 전이 금속 착물.
  4. 삭제
  5. 삭제
  6. 금속 박막을 제조하는 방법으로서,
    기판 상의 또는 그 위의 금속 표면에 근접하게 전구체 분자들을 도입하는 단계- 상기 전구체 분자들은 제3항의 제2 또는 제3 행 전이 금속 착물들임 -; 및
    상기 전구체 분자들로부터 상기 리간드들을 열 분해시키는 단계에 의해 상기 금속 표면 상에 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계
    를 포함하는 방법.
  7. 제6항에 있어서,
    상기 전구체 분자들로부터 상기 리간드들을 열 분해시키는 단계는 섭씨 50 내지 600도 범위의 온도로 가열하는 단계를 포함하는 방법.
  8. 제6항에 있어서,
    상기 금속 표면 상에 상기 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계는 인접한 유전체 표면 상에 퇴적하지 않고 상기 금속 표면 상에 선택적으로 퇴적하는 단계를 포함하는 방법.
  9. 제6항에 있어서,
    상기 금속 표면 상에 상기 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계는 상기 제2 또는 제3 행 전이 금속 층을 10 나노미터 이하의 두께로 형성하는 단계를 포함하는 방법.
  10. 제6항에 있어서,
    상기 제2 또는 3 행 전이 금속 층을 퇴적하는 단계는 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition) 프로세스를 사용하는 단계를 포함하는 방법.
  11. 제6항에 있어서,
    상기 제2 또는 3 행 전이 금속 층을 퇴적하는 단계는 텅스텐 층을 퇴적하는 단계를 포함하는 방법.
  12. 제6항에 있어서,
    상기 제2 또는 제3 행 전이 금속 층을 퇴적하는 단계는 루테늄 층을 퇴적하는 단계를 포함하는 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9112003B2 (en) 2011-12-09 2015-08-18 Asm International N.V. Selective formation of metallic films on metallic surfaces
TWI686499B (zh) 2014-02-04 2020-03-01 荷蘭商Ａｓｍ Ｉｐ控股公司 金屬、金屬氧化物與介電質的選擇性沉積
US10047435B2 (en) 2014-04-16 2018-08-14 Asm Ip Holding B.V. Dual selective deposition
US9490145B2 (en) 2015-02-23 2016-11-08 Asm Ip Holding B.V. Removal of surface passivation
US10428421B2 (en) 2015-08-03 2019-10-01 Asm Ip Holding B.V. Selective deposition on metal or metallic surfaces relative to dielectric surfaces
US10121699B2 (en) 2015-08-05 2018-11-06 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
US10566185B2 (en) 2015-08-05 2020-02-18 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
US10814349B2 (en) 2015-10-09 2020-10-27 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
US11081342B2 (en) 2016-05-05 2021-08-03 Asm Ip Holding B.V. Selective deposition using hydrophobic precursors
US10453701B2 (en) 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
US10373820B2 (en) 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
US9803277B1 (en) 2016-06-08 2017-10-31 Asm Ip Holding B.V. Reaction chamber passivation and selective deposition of metallic films
JP6735163B2 (ja) * 2016-06-22 2020-08-05 株式会社Adeka バナジウム化合物、薄膜形成用原料及び薄膜の製造方法
US11430656B2 (en) 2016-11-29 2022-08-30 Asm Ip Holding B.V. Deposition of oxide thin films
TWI758363B (zh) 2016-12-06 2022-03-21 美商應用材料股份有限公司 用於ald及cvd薄膜沉積之釕前驅物及其用法
CN109964311B (zh) * 2016-12-23 2024-03-01 英特尔公司 用于导电通孔制造的基于导电帽的方法及由此得到的结构
JP7169072B2 (ja) * 2017-02-14 2022-11-10 エーエスエム アイピー ホールディング ビー．ブイ． 選択的パッシベーションおよび選択的堆積
US11501965B2 (en) 2017-05-05 2022-11-15 Asm Ip Holding B.V. Plasma enhanced deposition processes for controlled formation of metal oxide thin films
WO2018213018A1 (en) 2017-05-16 2018-11-22 Asm Ip Holding B.V. Selective peald of oxide on dielectric
US10900120B2 (en) 2017-07-14 2021-01-26 Asm Ip Holding B.V. Passivation against vapor deposition
JP7146690B2 (ja) 2018-05-02 2022-10-04 エーエスエム アイピー ホールディング ビー．ブイ． 堆積および除去を使用した選択的層形成
CN110952081B (zh) * 2018-09-27 2022-04-29 Imec 非营利协会 用于形成互连部的方法和溶液
JP2020056104A (ja) 2018-10-02 2020-04-09 エーエスエム アイピー ホールディング ビー．ブイ． 選択的パッシベーションおよび選択的堆積
KR102283752B1 (ko) * 2018-12-20 2021-07-30 한국화학연구원 신규한 4족 전이금속 화합물 및 이의 제조방법
TWI819180B (zh) * 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
US11965238B2 (en) 2019-04-12 2024-04-23 Asm Ip Holding B.V. Selective deposition of metal oxides on metal surfaces
US11139163B2 (en) 2019-10-31 2021-10-05 Asm Ip Holding B.V. Selective deposition of SiOC thin films
TW202140832A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽在金屬表面上之選擇性沉積
TW202140833A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 相對於金屬表面在介電表面上之氧化矽的選擇性沉積
TW202204658A (zh) 2020-03-30 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 在兩不同表面上同時選擇性沉積兩不同材料

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112690B2 (en) * 2001-11-09 2006-09-26 National Research Council Of Canada Volatile noble metal organometallic complexes
EP1563117B1 (en) 2002-11-15 2010-01-06 President And Fellows Of Harvard College Atomic layer deposition using metal amidinates
CN1914150A (zh) * 2004-02-18 2007-02-14 株式会社艾迪科 烷氧基金属化合物、薄膜形成用原料和薄膜的制造方法
JP4632765B2 (ja) * 2004-10-21 2011-02-16 株式会社Ａｄｅｋａ アルコキシド化合物、薄膜形成用原料及び薄膜の製造方法
DE102006000823A1 (de) * 2006-01-05 2007-07-12 H. C. Starck Gmbh & Co. Kg Wolfram- und Molybdän-Verbindungen und ihre Verwendung für die Chemical Vapour Deposition (CVD)
US20090130466A1 (en) * 2007-11-16 2009-05-21 Air Products And Chemicals, Inc. Deposition Of Metal Films On Diffusion Layers By Atomic Layer Deposition And Organometallic Precursor Complexes Therefor
US7691984B2 (en) * 2007-11-27 2010-04-06 Air Products And Chemicals, Inc. Metal complexes of tridentate β-ketoiminates
US20090208670A1 (en) 2008-01-24 2009-08-20 Thompson David M Organometallic compounds, processes for the preparation thereof and methods of use thereof
US20090275164A1 (en) * 2008-05-02 2009-11-05 Advanced Technology Materials, Inc. Bicyclic guanidinates and bridging diamides as cvd/ald precursors
WO2012060428A1 (ja) * 2010-11-02 2012-05-10 宇部興産株式会社 （アミドアミノアルカン）金属化合物、及び当該金属化合物を用いた金属含有薄膜の製造方法
US9067958B2 (en) * 2013-10-14 2015-06-30 Intel Corporation Scalable and high yield synthesis of transition metal bis-diazabutadienes

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