DE102022100618A1 - Zugangstransistoren bei dual-gate-leitungskonfiguration und deren herstellungsverfahren - Google Patents

Zugangstransistoren bei dual-gate-leitungskonfiguration und deren herstellungsverfahren Download PDF

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    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

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Abstract

Eine Halbleiterstruktur weist ein zweidimensionales Array von Einheitszellstrukturen auf, die über einem Substrat liegen. Jede Einheitszellstruktur weist eine aktive Schicht, ein Gate-Dielektrikum, das unter der aktiven Schicht liegt, zwei Gate-Elektroden, die unter dem Gate-Dielektrikum liegen, und zwei Source-Elektroden und eine Drain-Elektrode, die über der aktiven Schicht liegen, auf. Wortleitungen liegen unter den aktiven Schichten. Jede Einheitszellstruktur weist Abschnitte einer jeweiligen Gruppe von vier Wortleitungen auf, welche zwei Wortleitungen, die elektrisch mit zwei Elektroden in der Einheitszellstruktur verbunden sind, und zwei zusätzliche Wortleitungen, die elektrisch von den beiden Elektroden in der Einheitszellstruktur isoliert sind, aufweisen.

Description

  • VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung mit der Seriennr. 63/186,382 mit dem Titel „BEOL Embedded Memory with improved noise immunity“, eingereicht am 10. Mai 2021, die durch Bezugnahme hierin aufgenommen ist.
  • ALLGEMEINER STAND DER TECHNIK
  • Es sind eine Vielfalt von Transistorstrukturen entwickelt worden, um verschiedene Gestaltungskriterien zu erfüllen. Dünnfilmtransistoren (TFT, Thin Film Transistors), die aus Oxidhalbleitern hergestellt sind, sind eine attraktive Option für die BEOL(Back-end-of-line)-Integration, da die TFTs bei niedrigen Temperaturen verarbeitet werden können und somit keine zuvor hergestellten Vorrichtungen beschädigen werden. Zum Beispiel beschädigen die Herstellungsbedingungen und -techniken nicht zuvor hergestellte Front-end-of-line(FEOL)- und Middle-end-of-line(MEOL)-Vorrichtungen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
  • Unter den Figuren, die mit einer Kombination aus einer Figurenzahl und einem alfabetischen Suffix gekennzeichnet sind, entsprechen Figuren mit derselben Figurenzahl einem selben Verarbeitungsschritt. Unter den Figuren mit einer Figurenzahl in einem Bereich von 2 bis 12 sind Figuren, die mit einer Kombination aus einer Figurenzahl und dem alfabetischen Suffix „A“ gekennzeichnet sind, Draufsichten. Unter den Figuren mit einer Figurenzahl in einem Bereich von 2 bis 12 sind Figuren, die mit einer Kombination aus einer Figurenzahl und einem alfabetischen Suffix, das aus „B“, „C“, „D“ oder „E“ ausgewählt ist, gekennzeichnet sind, jeweils vertikale Querschnittsansichten entlang einer vertikalen Ebene B - B', C - C', D - D' oder E - E' einer Struktur, die in einer Figur veranschaulicht ist, die mit derselben Figurenzahl und dem alfabetischen Index „A“ gekennzeichnet ist. Unter Figuren mit einer Figurenzahl in einem Bereich von 2 bis 12 sind die vertikalen Querschnittsebenen B - B', C - C', D - D' und E - E' in verschiedenen Draufsichten und verschiedenen vertikalen Querschnittsansichten, soweit zutreffend, gezeigt.
    • 1 ist eine vertikale Querschnittsansicht einer ersten beispielhaften Struktur nach der Bildung von komplementären Metalloxidhalbleitertransistoren (CMOS-Transistoren), von ersten Metall-Interconnect-Strukturen, die in Dielektrikumsmaterialschichten einer niedrigeren Ebene gebildet sind, und einer Isolationsdielektrikumsschicht gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2A-2E sind verschieden Ansichten eines Abschnitts einer Speicherarrayregion der ersten beispielhaften Struktur nach der Bildung einer prozessinternen Isolationsmatrixschicht und Wortleitungsgräben gemäß einer ersten Ausführungsform der vorliegenden Offenbarung.
    • 3A-3E sind verschiedene Ansichten des Abschnitts der Speicherarrayregion der ersten beispielhaften Struktur nach der Bildung von Wortleitungen gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 4A-4E sind verschiedene Ansichten des Abschnitts der Speicherarrayregion der ersten beispielhaften Struktur nach der Bildung von Wortleitungsverbindungs-Viastrukturen gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 5A-5E sind verschiedene Ansichten des Abschnitts der Speicherarrayregion der ersten beispielhaften Struktur nach der Bildung von Gate-Elektroden gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 6A-6E sind verschiedene Ansichten des Abschnitts der Speicherarrayregion der ersten beispielhaften Struktur nach der Bildung einer Gatedielektrikumschicht und einer kontinuierlichen aktiven Schicht gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 7A-7E sind verschiedene Ansichten des Abschnitts der Speicherarrayregion der ersten beispielhaften Struktur nach der Bildung von Stapeln eines Gate-Dielektrikums und einer aktiven Schicht gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 8A-8E sind verschiedene Ansichten des Abschnitts der Speicherarrayregion der ersten beispielhaften Struktur nach der Bildung einer Dielektrikumsschicht und von Source-Hohlräumen und Drain-Hohlräumen gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 9A-9E sind verschiedene Ansichten des Abschnitts der Speicherarrayregion der ersten beispielhaften Struktur nach der Bildung von Source-Elektroden und Drain-Elektroden gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 10A-10E sind verschiedene Ansichten des Abschnitts der Speicherarrayregion der ersten beispielhaften Struktur nach der Bildung einer ersten Dielektrikumsmaterialschicht einer oberen Ebene und von ersten Metall-Interconnect-Strukturen einer oberen Ebene gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 11A-11E sind verschiedene Ansichten des Abschnitts der Speicherarrayregion der ersten beispielhaften Struktur nach der Bildung einer zweiten Dielektrikumsmaterialschicht einer oberen Ebene und von zweiten Metall-Interconnect-Strukturen einer oberen Ebene gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 12A-12E sind verschiedene Ansichten des Abschnitts der Speicherarrayregion der ersten beispielhaften Struktur nach der Bildung von Kondensatorstrukturen gemäß der ersten Ausführungsform der vorliegenden Offenbarung. Eine Kondensatorebenen-Dielektrikumsmaterialschicht ist der Klarheit wegen nicht in 12A veranschaulicht.
    • 13 ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur nach der Bildung von zusätzlichen Dielektrikumsmaterialschichten einer oberen Ebene und von zusätzlichen Metall-Interconnect-Strukturen einer oberen Ebene gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 14 ist eine vertikale Querschnittsansicht einer alternativen Konfiguration der ersten beispielhaften Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 15A ist eine schematische vertikale Querschnittsansicht eines Abschnitts einer Einheitszelle innerhalb eines zweidimensionalen Arrays von Einheitszellen innerhalb der ersten beispielhaften Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 15B ist eine horizontale Querschnittsansicht entlang der horizontalen Ebene B-B' in 15A.
    • 16A ist eine schematische vertikale Querschnittsansicht eines Abschnitts der ersten beispielhaften Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 16B ist eine schematische perspektivische Ansicht des Abschnitts der ersten beispielhaften Struktur von 16A.
    • 17A ist eine schematische vertikale Querschnittsansicht eines Abschnitts der ersten beispielhaften Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 17B ist eine erste Draufsicht des Abschnitts der ersten beispielhaften Struktur in 17A, bei welcher eine erste Untergruppe von Strukturelementen veranschaulicht ist. Die vertikale Querschnittsebene A-A' ist die Ebene der vertikalen Querschnittsansicht von 17A.
    • 17C ist eine erste Draufsicht des Abschnitts der ersten beispielhaften Struktur in 17A, bei welcher eine zweite Untergruppe von Strukturelementen veranschaulicht ist. Die vertikale Querschnittsebene A-A' ist die Ebene der vertikalen Querschnittsansicht von 17A.
    • 18 ist eine perspektivische Ansicht einer Region der ersten beispielhaften Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 19A-19C sind perspektivische Ansichten einer Region der ersten beispielhaften Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 20 ist ein Schaltungsschema eines Abschnitts der ersten beispielhaften Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
    • 21A ist eine Draufsicht eines Abschnitts einer zweiten beispielhaften Struktur gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung.
    • 21B ist eine Draufsicht einer Untergruppe von Komponenten der zweiten beispielhaften Struktur auf Ebenen der Wortleitungen, der Wortleitungsverbindungs-Viastrukturen und der Gate-Elektroden gemäß der zweiten Ausführungsform der vorliegenden Offenbarung.
    • 22A-22C sind perspektivische Ansichten einer Region der zweiten beispielhaften Struktur gemäß der zweiten Ausführungsform der vorliegenden Offenbarung.
    • 23 ist ein schematisches Diagramm, das eine Konfiguration für Wortleitungen und Bitleitungen in der ersten und der zweiten beispielhaften Struktur gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 24 ist ein Flussdiagramm, das die allgemeinen Verarbeitungsschritte zur Herstellung der Halbleitervorrichtungen der vorliegenden Offenbarung veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Es werden nachfolgend spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten
  • Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unterhalb“, „unterer“, „oberhalb“, „oberer“ und dergleichen hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, verwendet werden. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden. Elemente mit denselben Bezugszeichen beziehen sich auf dasselbe Element und weisen mutmaßlich dieselbe Materialzusammensetzung und denselben Dickenbereich auf, soweit nicht ausdrücklich das Gegenteil angegeben ist.
  • Allgemein können die Strukturen und Verfahren der vorliegenden Offenbarung verwendet werden, um einen eingebetteten dynamischen Direktzugriffsspeicher (DRAM, Dynamic Random Access Memory) in Back-end-of-line-Strukturen (BEOL-Strukturen) in weiterentwickelten Knoten zu bilden. Solch ein eingebetteter DRAM kann einen Vorteil hinsichtlich der Vorrichtungsdichte im Vergleich zu statischem Direktzugriffsspeicher (SRAM, Static Random Access Memory) bieten. Der eingebettete DRAM der vorliegenden Offenbarung kann in einer gefalteten Bitleitungsarchitektur gebildet sein, welche ein verbessertes Differentialerfassungsfenster bereitstellen kann, indem eine primäre Bitleitung (BL) und eine Referenzbitleitung (BL') (d. h., eine komplementären Bitleitung, die als eine Referenz zum Betrieb der Erfassungsschaltung verwendet wird) nahe beieinander gehalten werden. Die vorliegende Offenbarung verwendet Transistoren (z. B. Dünnfilmtransistoren), die eine halbleitende aktive Metalloxidschicht aufweisen. Von daher kann der eingebettete DRAM der vorliegenden Offenbarung eine BEOL-Struktur aufweisen und belegt keinen Vorrichtungsbereich auf einer Front-end-of-line-Ebene (FEOL-Ebene), im Gegensatz zu auf einkristallinem Silizium basierenden Feldeffekttransistoren oder Finnenfeldeffekttransistoren, die einkristalline Halbleiterfinnen verwenden.
  • Unter Bezugnahme auf 1 wird eine erste beispielhafte Struktur gemäß einer ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht. Die erste beispielhafte Struktur weist ein Substrat 8 auf, welches ein Halbleitersubstrat, wie etwa ein im Handel erhältliches Siliziumsubstrat, sein kann. Das Substrat 8 kann eine Halbleitermaterialschicht 9 mindestens an einem oberen Abschnitt davon aufweisen. Die Halbleitermaterialschicht 9 kann ein Oberflächenabschnitt eines Bulkhalbleitersubstrats sein oder kann eine obere Halbleiterschicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats, Semiconductor-on-insulator substrate) sein. In einer Ausführungsform enthält die Halbleitermaterialschicht 9 ein einkristallines Halbleitermaterial, wie etwa einkristallines Silizium. In einer Ausführungsform kann das Substrat 8 ein einkristallines Siliziumsubstrat umfassen, das ein einkristallines Siliziummaterial enthält.
  • Flachgrabenisolationsstrukturen 720, die ein dielektrisches Material, wie etwa Siliziumoxid, enthalten, können in einem oberen Abschnitt der Halbleitermaterialschicht 9 gebildet sein. Geeignete dotierte Halbleiterwannen, wie etwa p-Wannen und n-Wannen, können innerhalb jedes Bereichs, der seitlich von einem Abschnitt der Flachgrabenisolationsstrukturen 720 eingeschlossen ist, gebildet sein. Feldeffekttransistoren 701 können über der oberen Fläche der Halbleitermaterialschicht 9 gebildet sein. Zum Beispiel kann jeder Feldeffekttransistor 701 eine Source-Elektrode 732, eine Drain-Elektrode 738, einen Halbleiterkanal 735, der einen Oberflächenabschnitt des Substrats 8 aufweist, der sich zwischen der Source-Elektrode 732 und der Drain-Elektrode 738 erstreckt, und eine Gate-Struktur 750 aufweisen. Der Halbleiterkanal 735 kann ein einkristallines Halbleitermaterial enthalten. Jede Gate-Struktur 750 kann eine Gatedielektrikumschicht 752, eine Gate-Elektrode 754, ein Gate-Abdeckungsdielektrikum 758 und einen dielektrischen Gate-Abstandshalter 756 aufweisen. Eine Source-seitigen Metallhalbleiterlegierungsregion 742 kann auf jeder Source-Elektrode 732 gebildet werden, und eine Drain-seitige Metallhalbleiterlegierungsregion 748 kann auf jeder Drain-Elektrode 738 gebildet werden.
  • Die erste beispielhafte Struktur kann eine Speicherarrayregion 100 aufweisen, in welcher ein Array von ferroelektrischen Speicherzellen anschließend gebildet werden kann. Die erste beispielhafte Struktur kann ferner eine periphere Region 200 aufweisen, in welcher eine Metallverdrahtung für das Array von ferroelektrischen Speichervorrichtungen bereitgestellt ist. Im Allgemeinen können die Feldeffekttransistoren 701 in der CMOS-Schaltungsanordnung 700 elektrisch mit einer Elektrode einer jeweiligen ferroelektrischen Speicherzelle durch eine jeweilige Gruppe von Metall-Interconnect-Strukturen verbunden sein.
  • Vorrichtungen (wie etwa Feldeffekttransistoren 701) in der peripheren Region 200 können Funktionen bereitstellen, die das Array von ferroelektrischen Speicherzellen, die anschließend zu bilden sind, betreiben. Insbesondere können Vorrichtungen in der peripheren Region eingerichtet sein, um den Programmierbetrieb, den Löschbetrieb und den Erfassungsbetrieb (Lesebetrieb) des Arrays von ferroelektrischen Speicherzellen zu steuern. Zum Beispiel können die Vorrichtungen in der peripheren Region eine Erfassungsschaltungsanordnung und/oder eine Programmierschaltungsanordnung aufweisen. Die Vorrichtungen, die auf der oberen Fläche der Halbleitermaterialschicht 9 gebildet sind, können komplementäre Metalloxidhalbleitertransistoren (CMOS-Transistoren, Complementary Metal-Oxide-Semiconductor transistors) und wahlweise zusätzliche Halbleitervorrichtungen (wie etwa Widerstände, Dioden, Kondensatorstrukturen usw.) umfassen und werden gemeinsam als CMOS-Schaltungsanordnung 700 bezeichnet.
  • Einer oder mehrere der Feldeffekttransistoren 701 in der CMOS-Schaltungsanordnung 700 können einen Halbleiterkanal 735 aufweisen, der einen Abschnitt der Halbleitermaterialschicht 9 in dem Substrat 8 enthält. Wenn die Halbleitermaterialschicht 9 ein einkristallines Halbleitermaterial, wie etwa einkristallines Silizium, enthält, kann der Halbleiterkanal 735 jedes Feldeffekttransistors 701 in der CMOS-Schaltungsanordnung 700 einen einkristallinen Halbleiterkanal, wie etwa einen einkristallinen Siliziumkanal, aufweisen. In einer Ausführungsform kann eine Mehrzahl von Feldeffekttransistoren 701 in der CMOS-Schaltungsanordnung 700 einen jeweiligen Knoten aufweisen, der anschließend elektrisch mit einem Knoten einer jeweiligen ferroelektrischen Speicherzelle verbunden wird, die anschließend zu bilden ist. Zum Beispiel kann eine Mehrzahl von Feldeffekttransistoren 701 in der CMOS-Schaltungsanordnung 700 eine jeweilige Source-Elektrode 732 oder eine jeweilige Drain-Elektrode 738 aufweisen, die anschließend elektrisch mit einem Knoten einer jeweiligen ferroelektrischen Speicherzelle verbunden wird, die anschließend zu bilden ist.
  • In einer Ausführungsform kann die CMOS-Schaltungsanordnung 700 eine Programmiersteuerschaltung aufweisen, die eingerichtet ist, um Gate-Spannungen einer Gruppe von Feldeffekttransistoren 701 zu steuern, die zum Programmieren einer jeweiligen ferroelektrischen Speicherzelle und zum Steuern von Gate-Spannungen von anschließend zu bildenden Transistoren verwendet werden. In dieser Ausführungsform kann die Programmiersteuerschaltung eingerichtet sein, um einen ersten Programmierungsimpuls, der eine jeweilige ferroelektrische Dielektrikumsmaterialschicht in einer ausgewählten ferroelektrischen Speicherzelle in einen ersten Polarisierungszustand, in welchem eine elektrische Polarisierung in der ferroelektrischen Dielektrikumsmaterialschicht zu einer ersten Elektrode der ausgewählten ferroelektrischen Speicherzelle zeigt, programmiert, und einen zweiten Programmierungsimpuls, der die ferroelektrische Dielektrikumsmaterialschicht in der ausgewählten ferroelektrischen Speicherzelle in einen zweiten Polarisierungszustand, in welchem die elektrische Polarisierung in der ferroelektrischen Dielektrikumsmaterialschicht zu einer zweiten Elektrode der ausgewählten ferroelektrischen Speicherzelle zeigt, programmiert, bereitzustellen.
  • In einer Ausführungsform kann das Substrat 8 ein einkristallines Siliziumsubstrat umfassen und können die Feldeffekttransistoren 701 einen jeweiligen Abschnitt des einkristallinen Siliziumsubstrats als einen halbleitenden Kanal aufweisen. So wie es hierin verwendet wird, bezieht sich ein „halbleitendes“ Element auf ein Element, das eine elektrische Leitfähigkeit im Bereich von 1,0 × 10-6 S/cm bis 1,0 × 105 S/cm besitzt. So wie es hierin verwendet wird, bezieht sich ein „Halbleitermaterial“ auf ein Material, das eine elektrische Leitfähigkeit im Bereich von 1,0 ×10-6 S/cm bis 1,0 × 105 S/cm bei fehlenden elektrischen Dotierungsmitteln darin besitzt und in der Lage ist, ein dotiertes Material zu produzieren, das eine elektrische Leitfähigkeit im Bereich von 1,0 S/cm bis 1,0 × 105 S/cm nach einer geeigneten Dotierung mit einem elektrischen Dotierungsmittel besitzt.
  • Gemäß einem Aspekt der vorliegenden Offenbarung können die Feldeffekttransistoren 701 anschließend elektrisch mit Drain-Elektroden und Gate-Elektroden von Zugangstransistoren verbunden sein, die halbleitende Metalloxidplatten aufweisen, die oberhalb der Feldeffekttransistoren 701 zu bilden sind. In einer Ausführungsform kann eine Untergruppe der Feldeffekttransistoren 701 anschließend elektrisch mit mindestens einer der Drain-Elektroden und der Gate-Elektroden verbunden werden. Zum Beispiel können die Feldeffekttransistoren 701 erste Wortleitungstreiber, die eingerichtet sind, um eine erste Gate-Spannung an ersten Wortleitungen durch eine erste Untergruppe von Metall-Interconnect-Strukturen einer unteren Ebene, die anschließend zu bilden sind, anzulegen, und zweite Wortleitungstreiber, die eingerichtet sind, um eine zweite Gate-Spannung an zweiten Wortleitungen durch eine zweite Untergruppe der Metall-Interconnect-Strukturen einer unteren Ebene anzulegen, aufweisen. Ferner können die Feldeffekttransistoren 701 Bitleitungstreiber, die eingerichtet sind, um eine Bitleitungsvorspannung an Bitleitungen, die anschließend zu bilden sind, anzulegen, und Leseverstärker, die eingerichtet sind, um einen elektrischen Strom zu erfassen, der durch die Bitleitungen während einer Leseoperation fließt, aufweisen.
  • Es können verschiedene Metall-Interconnect-Strukturen, die innerhalb von Dielektrikumsmaterialschichten gebildet sind, anschließend über dem Substrat 8 und den Halbleitervorrichtungen darauf (wie etwa den Feldeffekttransistoren 701) gebildet werden. In einem veranschaulichen Beispiel können die Dielektrikumsmaterialschichten zum Beispiel eine erste Dielektrikumsmaterialschicht 601, die eine Schicht sein kann, die die Kontaktstruktur umgibt, die mit der Source und den Drains verbunden ist (manchmal als Kontaktebenen-Dielektrikumsmaterialschicht 601 bezeichnet), eine erste Interconnectebenen-Dielektrikumsmaterialschicht 610 und eine zweite Interconnectebenen-Dielektrikumsmaterialschicht 620 umfassen. Die Metall-Interconnect-Strukturen können Vorrichtungskontakt-Viastrukturen 612, die in der ersten Dielektrikumsmaterialschicht 601 gebildet sind und eine jeweilige Komponente der CMOS-Schaltungsanordnung 700 kontaktieren, erste Metallleitungsstrukturen 618, die in der ersten Interconnectebenen-Dielektrikumsmaterialschicht 610 gebildet sind, erste Metall-Viastrukturen 622, die in einem unteren Abschnitt der zweiten Interconnectebenen-Dielektrikmsmaterialschicht 620 gebildet sind, und zweite Metallleitungsstrukturen 628, die in einem oberen Abschnitt der zweiten Interconnectebenen-Dielektrikumsmaterialschicht 620 gebildet sind, umfassen.
  • Jede der Dielektrikumsmaterialschichten (601, 610, 620) kann ein dielektrisches Material, wie etwa ein undotiertes Silikatglas, ein dotiertes Silikatglas, Organosilikatglas, amorpher fluorierter Kohlenstoff, poröse Varianten davon oder Kombinationen davon enthalten. Jede der Metall-Interconnect-Strukturen (41V, 41L, 42V und 42L) kann mindestens ein leitfähiges Material enthalten, welches eine Kombination einer metallischen Auskleidung (wie etwa ein Metallnitrid oder ein Metallcarbid) und eines metallischen Füllmaterials sein kann. Jede metallische Auskleidung kann TiN, TaN, WN, TiC, TaC und WC enthalten, und jeder metallische Füllmaterialabschnitt kann W, Cu, Al, Co, Ru, Mo, Ta, Ti, Legierungen davon und/oder Kombinationen davon enthalten. Es können auch andere geeignete metallische Auskleidungs- und metallische Füllmaterialien innerhalb des vorgesehenen Umfangs der Offenbarung verwendet werden. In einer Ausführungsform können die ersten Metall-Viastrukturen 622 und die zweiten Metallleitungsstrukturen 628 als integrierte Leitungs- und Viastrukturen durch einen Dual-Damascene-Prozess gebildet werden. Die Dielektrikumsmaterialschichten (601, 610, 620) werden hierin als Dielektrikumsmaterialschichten niedrigerer Ebene bezeichnet. Die Metall-Interconnect-Strukturen (612, 618, 622, 628), die innerhalb der Dielektrikumsmaterialschichten niedrigerer Ebene gebildet sind, werden hierin als Metall-Interconnect-Strukturen niedrigerer Ebene bezeichnet.
  • Wenngleich die vorliegende Offenbarung unter Verwendung einer Ausführungsform, in welcher ein Array von Speicherzellen über der zweiten Leitungs-und-Durchkontaktierungsebenen-Dielektrikumsmaterialschicht 620 gebildet sein kann, sind Ausführungsformen hierin ausdrücklich vorgesehen, in welchen das Array von Speicherzellen auf einer unterschiedlichen Metall-Interconnect-Ebene gebildet sein kann.
  • Ein Array von Transistoren und ein Array von ferroelektrischen Speicherzellen können anschließend über den Dielektrikumsmaterialschichten (601, 610, 620) abgeschieden werden, die darin die Metall-Interconnect-Strukturen (612, 618, 622, 628) gebildet haben. Die Gruppe aller Dielektrikumsmaterialschichten, die vor dem Bilden eines Arrays von Transistoren oder eines Arrays von ferroelektrischen Speicherzellen gebildet sind, wird gemeinsam als Dielektrikumsmaterialschichten niedrigerer Ebene (601, 610, 620) bezeichnet. Die Gruppe aller Metall-Interconnect-Strukturen, die innerhalb der Dielektrikumsmaterialschichten niedrigerer Ebene (601, 610, 620) gebildet ist, wird hierin als erste Metall-Interconnect-Strukturen (612, 618, 622, 628) bezeichnet. Im Allgemeinen können die ersten Metall-Interconnect-Strukturen (612, 618, 622, 628), die innerhalb von mindestens einer Dielektrikumsmaterialschicht niedrigerer Ebene (601, 610, 620) gebildet sind, über der Halbleitermaterialschicht 9 gebildet sein, die sich in dem Substrat 8 befindet.
  • Gemäß einem Aspekt der vorliegenden Offenbarung können Transistoren (z. B. Dünnfilmtransistoren (TFTs, Thin Film Transistors)) anschließend in einer Metall-Interconnect-Ebene gebildet werden, die über jenen Metall-Interconnect-Ebenen liegt, die die Dielektrikumsmaterialschichten niedrigerer Ebene (601, 610, 620) und die ersten Metall-Interconnect-Strukturen (612, 618, 622, 628) enthalten. In einer Ausführungsform kann eine planare Dielektrikumsmaterialschicht, die eine gleichmäßige Dicke aufweist, über den Dielektrikumsmaterialschichten niedrigerer Ebene (601, 610, 620) gebildet werden. Die planare Dielektrikumsmaterialschicht wird hierin als eine prozessinterne Isolationsmatrixschicht 635' bezeichnet. Die prozessinterne Isolationsmatrixschicht 635' enthält ein dielektrisches Material, wie etwa undotiertes Silikatglas, ein dotiertes Silikatglas, Organosilikatglas oder ein poröses dielektrisches Material, und kann durch chemische Dampfabscheidung abgeschieden werden. Die Dicke der prozessinternen Isolationsmatrixschicht 635' kann in einem Bereich von 20 nm bis 300 nm liegen, wenngleich auch kleinere und größere Dicken verwendet werden können. Zusätzliche isolierende Schichten können zu der prozessinternen Isolationsmatrixschicht 635 in darauffolgenden Verarbeitungsschritten hinzugefügt werden und die Dicke von dieser erhöhen.
  • Im Allgemeinen können Interconnectebenen-Dielektrikumsschichten (wie etwa die Dielektrikumsmaterialschicht niedrigerer Ebene (601, 610, 620)), die darin die Metall-Interconnect-Strukturen (wie etwa die ersten Metall-Interconnect-Strukturen (612, 618, 622, 628)) enthalten, über Halbleitervorrichtungen gebildet werden. Die prozessinterne Isolationsmatrixschicht 635' kann über den Interconnectebenen-Dielektrikumsschichten gebildet werden.
  • In einer Ausführungsform kann das Substrat 8 eine einkristalline Halbleitermaterialschicht (wie etwa eine Halbleitermaterialschicht 9) enthalten und können Feldeffekttransistoren (wie etwa komplementäre Metalloxidhalbleitertransistoren (CMOS-Transistoren)) einen jeweiligen Abschnitt der einkristallinen Halbleitermaterialschicht als eine jeweilige Kanalregion aufweisen, da eine jeweilige Kanalregion auf dem Substrat 8 gebildet werden kann.
  • Ein Speicherarray, das ein zweidimensionales Array von Einheitszellstrukturen aufweist, kann anschließend über der ersten beispielhaften Struktur gebildet werden, die in 1 veranschaulicht ist.
  • Unter Bezugnahme auf 2A-2E kann eine Fotoresistschicht (nicht gezeigt) über der prozessinternen Isolationsmatrixschicht 635' aufgebracht werden und lithografisch strukturiert werden, um eine Leitungs-und-Raum-Struktur zu bilden. Jede Leitungsstruktur in der strukturierten Fotoresistschicht kann entlang einer ersten horizontalen Richtung hd1 seitlich beabstandet sein und kann sich seitlich entlang einer zweiten horizontalen Richtung hd2, die senkrecht zu der ersten horizontalen Richtung hd1 ist, erstrecken. In einer Ausführungsform kann die Leitungs-und-Raum-Struktur in der strukturierten Fotoresistschicht eine periodische Struktur sein, die eine Periodizität entlang der ersten horizontalen Richtung hd1 aufweist. Ein Bereich zum Bilden einer Einheitszellstruktur ist mit einem gestrichelten Rechteck markiert, das mit „UC“ markiert ist, und wird hierin als ein Einheitszellbereich UC bezeichnet. Gemäß einer Ausführungsform der vorliegenden Offenbarung erstrecken sich mindestens vier Räume in der Leitungs-und-Raum-Struktur seitlich durch jeden Einheitszellbereich UC. Mit anderen Worten weist jeder Einheitszellbereich UC Segmente von mindestens vier Raumstrukturen auf.
  • Es kann ein anisotroper Ätzprozess durchgeführt werden, um die Struktur der Räume in einen oberen Abschnitt der prozessinternen Isolationsmatrixschicht 635' zu übertragen. Leitungsgräben, welche hierin als Wortleitungsgräben 19 bezeichnet werden, können in den Lücken gebildet werden, aus welchen das Material der prozessinternen Isolationsmatrixschicht 635' durch den anisotropen Ätzprozess entfernt wird. Die Wortleitungsgräben können sich seitlich entlang der zweiten horizontalen Richtung hd2 erstrecken und können entlang der ersten horizontalen Richtung hd1 seitlich voneinander beabstandet sein. In einer Ausführungsform können die Wortleitungsgräben 19 geradlinige Gräben umfassen, die gerade Seitenwände aufweisen, die sich seitlich entlang der zweiten horizontalen Richtung hd2 erstrecken. Die Wortleitungsgräben 19 können eine Periodizität entlang der ersten horizontalen Richtung hd1 aufweisen, die dieselbe wie die Breite des Einheitszellbereichs UC entlang der ersten horizontalen Richtung hd1 ist. In einer Ausführungsform können die Wortleitungsgräben 19 eine selbe Breite entlang der ersten horizontalen Richtung hd1 unabhängig von dem Standort besitzen. Die Tiefe der Wortleitungsgräben 19 kann in einem Bereich von 10 nm bis 300 nm, wie etwa von 30 nm bis 100 nm, liegen, wenngleich auch kleinere und größere Dicken verwendet werden können. Nach dem sequentiellen Nummerieren der Wortleitungsgräben 19 mit positiven ganzen Zahlen beginnend mit 1 entlang der ersten horizontalen Richtung können die Wortleitungsgräben 19 ungerade nummerierte Wortleitungsgräben 19, welche hierin als erste Wortleitungsgräben 19A bezeichnet werden, und gerade nummerierte Wortleitungsgräben 19, welche hierin als zweite Wortleitungsgräben 19B bezeichnet werden, umfassen. Die strukturierte Fotoresistschicht kann darauffolgend entfernt werden, zum Beispiel durch Veraschung.
  • Unter Bezugnahme auf 3A-3E kann mindestens ein metallisches Material in den Wortleitungsgräben 19 abgeschieden werden. Zum Beispiel können eine metallische Wortleitungsschicht, die ein metallisches Barrierematerial enthält, und eine metallische Wortleitungsfüllmaterialschicht, die ein metallisches Füllmaterial enthält, anschließend in den Wortleitungsgräben 19 und über der prozessinternen Isolationsmatrixschicht 635' abgeschieden werden. Die metallische Wortleitungsauskleidungsschicht kann ein metallisches Barrierematerial, wie etwa TiN, TaN, WN, TiC, TaC, WC oder einen Stapel davon, enthalten und kann durch eine physische Dampfabscheidung oder eine chemische Dampfabscheidung abgeschieden werden. Die Dicke der metallischen Wortleitungsauskleidungsschicht kann in einem Bereich von 1 nm bis 30 nm liegen, wenngleich auch kleinere und größere Dicken verwendet werden können. Die metallische Wortleitungsfüllmaterialschicht kann W, Cu, Al, Co, Ru, Mo, Ta, Ti, Legierungen davon und/oder Kombinationen davon enthalten. Die Dicke der metallischen Wortleitungsfüllmaterialschicht kann derart ausgewählt werden, dass jeder der Wortleitungsgräben 19 mit der Kombination aus der metallischen Wortleitungsauskleidungsschicht und der metallischen Wortleitungsfüllmaterialschicht gefüllt ist.
  • Ein Planarisierungsprozess, wie etwa ein chemisch-mechanischer Polierprozess (CMP-Prozess), kann durchgeführt werden, um Abschnitte der metallischen Wortleitungsauskleidungsschicht und der metallischen Wortleitungsfüllmaterialschicht, die über der horizontalen Ebene einschließlich der oberen Fläche der prozessinternen Isolationsmatrixschicht 635' liegen, zu entfernen. Jeder verbleibende angrenzende Abschnitt der metallischen Wortleitungsauskleidungsschicht und der metallischen Wortleitungsfüllmaterialschicht, der einen jeweiligen Wortleitungsgraben 19 füllt, bildet eine Wortleitung 3. Jede Wortleitung 3 kann eine metallische Wortleitungsauskleidung 4 und einen metallischen Wortleitungsfüllmaterialabschnitt 5 aufweisen. Jede metallische Wortleitungsauskleidung 4 ist ein Abschnitt der metallischen Wortleitungsauskleidungsschicht, die nach dem Planarisierungsprozess verbleibt. Jeder metallische Wortleitungsfüllmaterialabschnitt 5 ist ein Abschnitt der metallischen Wortleitungsfüllmaterialschicht, der nach dem Planarisierungsprozess verbleibt.
  • Die Wortleitungen 3 umfassen erste Wortleitungen 3A, die die ersten Wortleitungsgräben 19A füllen, und zweite Wortleitungen 3B, die die zweiten Wortleitungsgräben 19B füllen. Die ersten Wortleitungen 3A und die zweiten Wortleitungen 3B wechseln sich entlang der ersten horizontalen Richtung hd1 ab. Jede Einheitszelle UC weist Segmente von mindestens vier verschiedenen Wortleitungen 3 auf, welche mindestens zwei erste Wortleitungen 3A und mindestens zwei zweite Wortleitungen 3B aufweisen.
  • Unter Bezugnahme auf 4A-4B kann eine Isolationsmaterialschicht (welche hierin als eine Durchkontaktierungsebenenisolationsschicht bezeichnet wird) über der prozessinternen Isolationsmatrixschicht 635' abgeschieden werden und in die prozessinterne Isolationsmatrixschicht 635' aufgenommen werden. Die Dicke der prozessinternen Isolationsmatrixschicht 635' kann durch die Dicke der hinzugefügten Isolationsmaterialschicht erhöht werden, welche zum Beispiel in einem Bereich von 30 nm bis 300 nm, wie etwa von 60 nm bis 150 nm, liegen kann, wenngleich auch kleinere und größere Dicken verwendet werden können.
  • Es können Durchkontaktierungshohlräume durch die prozessinterne Isolationsmatrixschicht 635' gebildet werden, so dass obere Flächen der Wortleitungen 3 physisch an der Unterseite der Durchkontaktierungshohlräume freigelegt werden können. Gemäß einem Aspekt der vorliegenden Offenbarung können zwei Durchkontaktierungshohlräume innerhalb jedes Einheitszellbereichs UC gebildet werden. In einer Ausführungsform können obere Flächen von zwei ersten Wortleitungen 3A physisch in einem Einheitszellbereich UC freigelegt werden und können obere Flächen von zwei zweiten Wortleitungen 3B physisch in einem benachbarten Einheitszellbereich UC freigelegt werden, der entlang der zweiten horizontalen Richtung hd2 seitlich von dem Einheitszellbereich UC versetzt ist. Somit können sich die Arten von Wortleitungen 3 (d. h., die ersten Wortleitungen 3A oder die zweiten Wortleitungen 3B), die physisch unter den Durchkontaktierungshohlräumen freigelegt sind, entlang der zweiten horizontalen Richtung hd2 abwechseln. In einer Ausführungsform kann die Art der Wortleitungen 3, die physisch unter den Durchkontaktierungshohlräumen freigelegt ist, entlang der ersten horizontalen Richtung hd1 dieselbe sein und sich zwischen den ersten Wortleitungen 3A und den zweiten Wortleitungen 3B entlang der zweiten horizontalen Richtung hd2 abwechseln. Von daher können Standorte der Durchkontaktierungshohlräume entlang der zweiten horizontalen Richtung hd2 gestaffelt werden.
  • Mindestens ein metallisches Material kann in den Durchkontaktierungshohlräumen abgeschieden werden. Zum Beispiel können eine metallische Durchkontaktierungsauskleidungsschicht, die ein metallisches Barrierematerial enthält, und eine metallische Durchkontaktierungsfüllmaterialschicht, die ein metallisches Füllmaterial enthält, sequentiell in den Durchkontaktierungshohlräumen und über der prozessinternen Isolationsmatrixschicht 635' abgeschieden werden. Die metallische Durchkontaktierungsauskleidungsschicht kann ein metallisches Barrierematerial, wie etwa TiN, TaN, WN, TiC, TaC, WC oder einen Stapel davon, enthalten und kann durch physische Dampfabscheidung oder chemische Dampfabscheidung abgeschieden werden. Die Dicke der metallischen Durchkontaktierungsauskleidungsschicht kann in einem Bereich von 1 nm bis 30 nm liegen, wenngleich auch kleinere und größere Dicken verwendet werden können. Die metallische Durchkontaktierungsfüllmaterialschicht kann W, Cu, Al, Co, Ru, Mo, Ta, Ti, Legierungen davon und/oder Kombinationen davon enthalten. Die Dicke der metallischen Durchkontaktierungsfüllmaterialschicht kann derart ausgewählt werden, dass jeder der Durchkontaktierungshohlräume mit der Kombination der metallischen Durchkontaktierungsauskleidungsschicht und der metallischen Durchkontaktierungsfüllmaterialschicht gefüllt ist.
  • Ein Planarisierungsprozess, wie etwa ein chemisch-mechanischer Polierprozess (CMP-Prozess), kann durchgeführt werden, um Abschnitte der metallischen Durchkontaktierungsauskleidungsschicht und der metallischen Durchkontaktierungsfüllmaterialschicht, die über der horizontalen Ebene einschließlich der oberen Fläche der prozessinternen Isolationsmatrixschicht 635' liegen, zu entfernen. Jeder verbleibende angrenzende Abschnitt der metallischen Durchkontaktierungsauskleidungsschicht und der metallischen Durchkontaktierungsfüllmaterialschicht, der einen jeweiligen Durchkontaktierungshohlraum füllt, bildet eine Wortleitungsverbindungs-Viastruktur 12. Jede Wortleitungsverbindungs-Viastruktur 12 kann eine metallische Durchkontaktierungsauskleidung 13 und einen metallischen Durchkontaktierungsfüllmaterialabschnitt 14 aufweisen. Jede metallische Durchkontaktierungsauskleidung 13 ist ein Abschnitt der metallischen Durchkontaktierungsauskleidungsschicht, der nach dem Planarisierungsprozess verbleibt. Jeder metallische Durchkontaktierungsfüllmaterialabschnitt 14 ist ein Abschnitt der metallischen Durchkontaktierungsfüllmaterialschicht, der nach dem Planarisierungsprozess verbleibt.
  • Jede Einheitszelle UC weist ein Paar Wortleitungsverbindungs-Viastrukturen 12 auf. Im Allgemeinen kann jede der Wortleitungsverbindungs-Viastrukturen 12 auf einer oberen Fläche einer jeweiligen der Wortleitungen 3 gebildet werden.
  • Unter Bezugnahme auf 5A-5E kann eine zusätzliche Isolationsmaterialschicht (welche hierin als eine Gate-Ebenenisolationsschicht bezeichnet wird) über der prozessinternen Isolationsmatrixschicht 635' abgeschieden werden und in die prozessinterne Isolationsmatrixschicht 635' aufgenommen werden. Die Dicke der prozessinternen Isolationsmatrixschicht 635' kann durch die Dicke der hinzugefügten Isolationsmaterialschicht erhöht werden, welche zum Beispiel in einem Bereich von 30 nm bis 300 nm, wie etwa von 60 nm bis 150 nm, liegen kann, wenngleich auch kleinere und größere Dicken verwendet werden können. Die prozessinterne Isolationsmatrixschicht 635' wird eine Isolationsmatrixschicht 635, deren Dicke in anschließenden Verarbeitungsschritten nicht zunimmt.
  • Es können Gate-Hohlräume (nicht gezeigt) durch die Isolationsmatrixschicht 635 gebildet werden, so dass die oberen Flächen der Wortleitungsverbindungs-Viastrukturen 12 physisch an der Unterseite der Gate-Hohlräume freigelegt werden können. Gemäß einem Aspekt der vorliegenden Offenbarung können zwei Gate-Hohlräume innerhalb jedes Einheitszellbereichs UC gebildet werden. In einer Ausführungsform können obere Flächen von zwei Wortleitungsverbindungs-Viastrukturen 12 physisch in einem Einheitszellbereich UC freigelegt sein. Eine obere Fläche einer Wortleitungsverbindungs-Viastruktur 12 kann physisch an der Unterseite jedes Gate-Hohlraums freigelegt sein.
  • In einer Ausführungsform kann jeder der Gate-Hohlräume eine jeweilige rechteckige horizontale Querschnittsform besitzen. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann jeder der Gate-Hohlräume ein Paar erster Seitenwände, die parallel zu der ersten horizontalen Richtung hd1 sind, und ein Paar zweiter Seitenwände, die parallel zu der zweiten horizontalen Richtung hd2 sind, aufweisen. In einer Ausführungsform kann jeder Einheitszellbereich UC zwei diskrete Gate-Hohlräume aufweisen, die rechteckige horizontale Querschnittsformen besitzen, und können die Bereiche der beiden diskreten Gate-Hohlräume vollständig innerhalb des Einheitszellbereichs UC liegen. Die beiden diskreten Gate-Hohlräume innerhalb jedes Einheitszellbereichs UC können um eine gleichmäßige Trennungsdistanz seitlich voneinander beabstandet sein. Im Allgemeinen kann das Paar erster Seitenwände jedes Gate-Hohlraums parallel zu der ersten horizontalen Richtung hd1 sein oder nicht und kann das Paar zweiter Seitenwände jedes Gate-Hohlraums parallel zu der zweiten horizontalen Richtung hd2 sein oder nicht.
  • Mindestens ein metallisches Material kann in den Gate-Hohlräumen abgeschieden werden. Zum Beispiel können eine metallische Gate-Auskleidungsschicht, die ein metallisches Barrierematerial enthält, und eine metallische Gate-Füllmaterialschicht, die ein metallisches Füllmaterial enthält, sequentiell in den Gate-Hohlräumen und über der Isolationsmatrixschicht 635 abgeschieden werden. Die metallische Gate-Auskleidungsschicht kann ein metallisches Barrierematerial, wie etwa TiN, TaN, WN, TiC, TaC, WC oder einen Stapel davon, enthalten und kann durch eine physische Dampfabscheidung oder eine chemische Dampfabscheidung abgeschieden werden. Die Dicke der metallischen Gate-Auskleidungsschicht kann in einem Bereich von 1 nm bis 30 nm liegen, wenngleich auch kleinere und größere Dicken verwendet werden können. Die metallische Gate-Füllmaterialschicht kann W, Cu, Al, Co, Ru, Mo, Ta, Ti, Legierungen davon und/oder Kombinationen davon enthalten. Die Dicke der metallischen Gate-Füllmaterialschicht kann derart ausgewählt werden, dass jeder der Gate-Hohlräume mit der Kombination der metallischen Gate-Auskleidungsschicht und der metallischen Gate-Füllmaterialschicht gefüllt ist.
  • Ein Planarisierungsprozess, wie etwa ein chemisch-mechanischer Polierprozess (CMP-Prozess), kann durchgeführt werden, um Abschnitte der metallischen Gate-Auskleidungsschicht und der metallischen Gate-Füllmaterialschicht, die über der horizontalen Ebene einschließlich der oberen Fläche der prozessinternen Isolationsmatrixschicht 635 liegen, zu entfernen. Jeder verbleibende angrenzende Abschnitt der metallischen Gate-Auskleidungsschicht und der metallischen Gate-Füllmaterialschicht, die einen jeweiligen Gate-Hohlraum füllen, bildet eine Gate-Elektrode 15. Jede Gate-Elektrode 15 kann eine metallische Gate-Auskleidung 16 und einen metallischen Gate-Füllmaterialabschnitt 17 aufweisen. Jede metallische Gate-Auskleidung 16 ist ein Abschnitt der metallischen Gate-Auskleidungsschicht, der nach dem Planarisierungsprozess verbleibt. Jeder metallische Gate-Füllmaterialabschnitt 17 ist ein Abschnitt der metallischen Gate-Füllmaterialschicht, der nach dem Planarisierungsprozess verbleibt.
  • Ein Paar Gate-Elektroden 15 kann innerhalb jedes Einheitszellbereichs UC gebildet sein. Das Paar Gate-Elektroden 15 kann eine erste Gate-Elektrode 15A und eine zweite Gate-Elektrode 15B aufweisen. Jede Wortleitungsverbindungs-Viastruktur, die eine untere Fläche einer ersten Gate-Elektrode 15A kontaktiert, wird hierin als eine erste Wortleitungsverbindungs-Viastruktur 12 bezeichnet, welche eine obere Fläche von einer von zwei Wortleitungen (3A, 3B) kontaktiert, die unter der ersten Gate-Elektrode 15A liegen. Jede Wortleitungsverbindungs-Viastruktur, die eine untere Fläche einer zweiten Gate-Elektrode 15B kontaktiert, wird hierin als eine zweite Wortleitungsverbindungs-Viastruktur 12 bezeichnet, welche eine obere Fläche von einer von zwei Wortleitungen (3A, 3B) kontaktiert, die unter der zweiten Gate-Elektrode 15B liegen. Im Allgemeinen können eine erste Wortleitung 3A und eine zweite Wortleitung 3B unter einer ersten Gate-Elektrode 15A in einem Einheitszellbereich UC liegen und können eine zusätzliche erste Wortleitung 3A und eine zusätzliche zweite Wortleitung 3B unter einer zweiten Gate-Elektrode 15B in dem Einheitszellbereich UC liegen.
  • In einer Ausführungsform können zwei erste Wortleitungen 3A, die aus den vier Wortleitungen 3 ausgewählt werden, die sich durch einen Einheitszellbereich UC erstrecken, elektrisch mit einer jeweiligen der ersten Gate-Elektrode 15A und der zweiten Gate-Elektrode 15B innerhalb des Einheitszellbereichs UC verbunden sein. In einer anderen Ausführungsform können zwei zweite Wortleitungen 3B, die aus den vier Wortleitungen 3 ausgewählt werden, die sich durch einen Einheitszellbereich UC erstrecken, elektrisch mit einer jeweiligen der ersten Gate-Elektrode 15A und der zweiten Gate-Elektrode 15B innerhalb des Einheitszellbereichs UC verbunden sein. In einer Ausführungsform können für jedes benachbarte Paar Einheitszellbereiche UC, die zueinander benachbart sind und entlang der zweiten horizontalen Richtung hd2 seitlich voneinander beabstandet sind, die Gate-Elektroden 15 innerhalb eines der Einheitszellbereiche UC elektrisch mit zwei ersten Wortleitungen 3A verbunden sein und können die Gate-Elektroden 15 innerhalb eines anderen der Einheitszellbereiche UC elektrisch mit zwei zweiten Wortleitungen 3B verbunden sein.
  • In einer Ausführungsform kann jeder Einheitszellbereich C eine erste Gate-Elektrode 15A und eine zweite Gate-Elektrode 15B aufweisen und können sich vier Wortleitungen 3 unter den beiden Gate-Elektroden (15A, 15B) erstrecken. Zwei Wortleitungen (3A oder 3B) der vier Wortleitungen 3 können aktive Wortleitungen für einen ersten Einheitszellbereich UC sein, die elektrisch mit den beiden Gate-Elektroden (15A, 15B) verbunden sind, und die anderen beiden Wortleitungen (3B oder 3A) der viert Wortleitungen 3 können durchgehende Wortleitungen für den ersten Einheitszellbereich UC sein, die elektrisch von den beiden Gate-Elektroden (15A, 15B) isoliert sind. Innerhalb eines zweiten Einheitszellbereichs UC, der an die erste Einheitszelle UC angrenzt und seitlich von dem ersten Einheitszellbereich UC entlang der zweiten horizontalen Richtung hd2 beabstandet ist, werden die beiden Wortleitungen (3A oder 3B), die elektrisch mit den Gate-Elektroden (15A, 15B) in dem ersten Einheitszellbereich UC verbunden sind, durchgehende Wortleitungen, die elektrisch von einer beliebigen Gate-Elektrode (15A, 15B) innerhalb der zweiten Einheitszelle UC isoliert sind, und werden die beiden Wortleitungen (3B oder 3A), die elektrisch in dem ersten Einheitszellbereich UC schweben, aktive Wortleitungen für den zweiten Einheitszellbereich UC, die elektrisch mit den beiden Gate-Elektroden (15A, 15B) und dem zweiten Einheitszellbereich UC verbunden sind.
  • Innerhalb von jedem Einheitszellbereich UC kann eine erste Wortleitungsverbindungs-Viastruktur 12 eine untere Fläche einer ersten Gate-Elektrode 15A und eine obere Fläche einer der beiden aktiven Wortleitungen (welche zwei erste Wortleitungen 3A oder zwei zweite Wortleitungen 3B sein können) kontaktieren, und eine zweite Wortleitungsverbindungs-Viastruktur 12 kann eine untere Fläche einer zweiten Gate-Elektrode 15B und eine obere Fläche einer anderen der beiden aktiven Wortleitungen kontaktieren.
  • Unter Bezugnahme auf 6A-6E können eine Gatedielektrikumschicht 10C und eine kontinuierliche aktive Schicht 20C sequentiell über der Isolationsmatrixschicht 635 und den Gate-Elektroden 15 abgeschieden werden. Die Gatedielektrikumschicht 10C kann über der Isolationsmatrixschicht 635 und den Gate-Elektroden 15 durch Abscheiden mindestens eines Gate-Dielektrikumsmaterials gebildet werden. Die Gatedielektrikumschicht kann Siliziumoxid, Siliziumoxynitrid, ein dielektrisches Metalloxid (wie etwa Aluminiumoxid, Hafniumoxid, Yttriumoxid, Lanthanoxid usw.) oder einen Stapel davon enthalten, ist jedoch nicht darauf beschränkt. Andere geeignete dielektrische Materialien liegen innerhalb des vorgesehenen Umfangs der Offenbarung. Das Gate-Dielektrikumsmaterial kann durch Atomschichtabscheidung oder chemische Dampfabscheidung abgeschieden werden. Die Dicke der Gatedielektrikumschicht 10C kann in einem Bereich von 1 nm bis 100 nm liegen, wie etwa von 3 nm bis 30 nm, wenngleich auch kleinere und größere Dicken verwendet werden können.
  • Die kontinuierliche aktive Schicht 20C, die ein halbleitendes Material enthält, kann über der Gatedielektrikumschicht 10C abgeschieden werden. Die kontinuierliche aktive Schicht 20C kann eine unstrukturierte (d. h., deckende) Halbleitermaterialschicht sein. In einer Ausführungsform kann die kontinuierliche aktive Schicht 20C ein Verbundhalbleitermaterial enthalten. In einer Ausführungsform umfasst das halbleitende Material ein Material, das eine elektrische Leitfähigkeit in einem Bereich von 1,0 S/m bis 1,0 ×105 S/m nach einer geeigneten Dotierung mit elektrischen Dotierungsmitteln (welche p-Dotierungsmittel oder n-Dotierungsmittel sein können) bereitstellt. Beispielhafte halbleitende Materialien, die für die kontinuierliche aktive Schicht 20C verwendet werden können, umfassen Indiumgalliumzinkoxid (IGZO), Indiumwolframoxid, Indiumzinkoxid, Indiumzinnoxid, Galliumoxid, Indiumoxid, dotiertes Zinkoxid, dotiertes Indiumoxid, dotiertes Kadmiumoxid und verschiedene sonstige dotierte Varianten, die davon abgeleitet sind. Im Allgemeinen kann die kontinuierliche aktive Schicht 20C Oxide von mindestens einem Metall, wie etwa mindestens zwei Metallen und/oder mindestens drei Metallen, die aus In, Zn, Ga, Sn, Pb, Zr, Sr, Ru, Mn, Mg, Nb, Ta, Hf, Al, La, Sc, Ti, V, Cr, Mo, W, Fe, Co, Ni, Pd, Ir, Ag und viele Kombinationen der vorherigen ausgewählt sind, aufweisen. Einige der Metallelemente können mit einer Dotierkonzentration, z. B. mit einem atomaren Prozentsatz von weniger als 1,0 %, vorhanden sein. Andere geeignete halbleitende Materialien liegen innerhalb des vorgesehenen Umfangs der Offenbarung. In einer Ausführungsform kann das halbleitende Material der kontinuierlichen aktiven Schicht 20C Indiumgalliumzinkoxid umfassen.
  • Die kontinuierliche aktive Schicht 20C kann ein polykristallines halbleitendes Material oder ein amorphes halbleitendes Material, das anschließend zu einem polykristallinen halbleitenden Material getempert werden kann, das eine größere Durchschnittskorngröße aufweist, enthalten. Die kontinuierliche aktive Schicht 20C kann durch physische Dampfabscheidung abgeschieden werden, wenngleich andere geeignete Abscheidungsprozesse verwendet werden können. Die Dicke der kontinuierlichen aktiven Schicht 20C kann in einem Bereich von 1 nm bis 300 nm liegen, wie etwa von 2 nm bis 100 nm und/oder von 4 nm bis 50 nm, wenngleich auch kleinere und größere Dicken verwendet werden können.
  • Unter Bezugnahme auf 7A-7E kann eine Fotoresistschicht 43 über der kontinuierlichen aktiven Schicht 20C aufgebracht werden und litografisch strukturiert werden, um einen diskreten strukturierten Fotoresistmaterialabschnitt zu bilden. Jeder strukturierte Abschnitt der Fotoresistschicht 43 kann innerhalb des Bereichs eines jeweiligen der Einheitszellbereiche UC liegen. Ein einzelner diskreter strukturierter Fotoresistmaterialabschnitt kann innerhalb jedes Einheitszellbereichs UC gebildet werden. Der Bereich jedes strukturierten Abschnitts der Fotoresistschicht 43 kann den Bereich eines halbleitenden Metalloxidabschnitts, der anschließend aus der kontinuierlichen aktiven Schicht 20C zu strukturieren ist, definieren. In einer Ausführungsform kann jeder strukturierte Abschnitt der Fotoresistschicht 43 eine horizontale Querschnittsform eines Rechtecks oder eines abgerundeten Rechtecks besitzen.
  • Die Struktur in der Fotoresistschicht 43 kann durch die kontinuierliche aktive Schicht 20C und die Gatedielektrikumschicht 10C durch Durchführen eines anisotropen Ätzprozesses übertragen werden. Der strukturierte Abschnitt der kontinuierlichen aktiven Schicht 20C weist ein zweidimensionales Array von aktiven Schichten 20 auf. Der strukturierte Abschnitt der Gatedielektrikumschicht 10C weist ein zweidimensionales Array von Gate-Dielektrika 10 auf. Es kann ein zweidimensionales Array von Schichtstapeln eines Gate-Dielektrikums 10 und einer aktiven Schicht 20 gebildet werden. Seitenwände des Gate-Dielektrikums 10 und der aktiven Schicht 20 innerhalb jedes Schichtstapels können vertikal übereinstimmen, d. h., können innerhalb einer selben vertikalen Ebene liegen. Die Fotoresistschicht 43 kann darauffolgend entfernt werden, zum Beispiel durch Veraschung.
  • In einer Ausführungsform kann jede aktive Schicht 20 eine horizontale Querschnittsform eines Rechtecks oder eines abgerundeten Rechtecks besitzen. In einer Ausführungsform kann jede aktive Schicht 20 eine seitliche Abmessung entlang der ersten horizontalen Richtung hd1 in einem Bereich von 60 nm bis 1.000 nm, wie etwa von 100 nm bis 300 nm, aufweisen, wenngleich auch kleinere und größere seitliche Abmessungen verwendet werden können. In einer Ausführungsform kann jede aktive Schicht 20 eine seitliche Abmessung entlang der zweiten horizontalen Richtung hd2 in einem Bereich von 20 nm bis 500 nm, wie etwa von 40 nm bis 250 nm, aufweisen, wenngleich auch kleinere und größere seitliche Abmessungen verwendet werden können. Das Verhältnis der seitlichen Abmessung entlang der ersten horizontalen Richtung hd1 zu der seitlichen Abmessung entlang der zweiten horizontalen Richtung hd2 in jeder aktiven Schicht 20 kann in einem Bereich von 0,5 bis 4, wie etwa von 1 bis 2, liegen, wenngleich auch kleinere und größere Verhältnisse verwendet werden können.
  • Im Allgemeinen kann eine Halbleitermaterialschicht, wie etwa die kontinuierliche aktive Schicht 20C und die Gatedielektrikumschicht 10C, in das zweidimensionale Array von Schichtstapeln (10, 20) strukturiert werden. Jeder Schichtstapel weist ein Gate-Dielektrikum 10 und eine aktive Schicht 20 auf. Die aktive Schicht 20 kann ein halbleitendes Metalloxidmaterial enthalten und/oder besteht im Wesentlichen aus diesem. Jede der aktiven Schichten 20 kann ein Paar Seitenwände der Länge nach, die sich entlang einer Kanalrichtung (d. h., der Richtung des Stromflusses zwischen einer Source-Elektrode und einer Drain-Elektrode) erstrecken, und ein Paar Seitenwände der Breite nach, die sich entlang einer Richtung, die senkrecht zu der Kanalrichtung ist, erstrecken, aufweisen. In einer Ausführungsform kann das Paar Seitenwände der Breite nach parallel zu einer Längsrichtung der Wortleitungen 3 sein und kann das Paar Seitenwände der Länge nach senkrecht zu der Längsrichtung der Wortleitungen 3 sein.
  • Gemäß einem Aspekt der vorliegenden Offenbarung kann ein zweidimensionales Array von Schichtstapeln (10, 20) über einem zweidimensionalen Array von Gate-Elektroden 15 gebildet werden. Jeder der Schichtstapel (10, 20) kann ein Gate-Dielektrikum 10 und eine aktive Schicht 20 aufweisen. Jede der aktiven Schichten 20 weist eine Bereichsüberlappung mit einer jeweiligen Gruppe von zwei Gate-Elektroden (15A, 15B), einer jeweiligen Gruppe von zwei Wortleitungen (3A oder 3B) und einer jeweiligen Gruppe von zwei zusätzlichen Wortleitungen (3B oder 3A) auf und überlappt diese. Die jeweilige Gruppe von zwei Wortleitungen (3A oder 3B) kann elektrisch mit der jeweiligen Gruppe von zwei Gate-Elektroden (15A, 15B) verbunden sein, und die jeweilige Gruppe von zwei zusätzlichen Wortleitungen (3B oder 3A) kann elektrisch von der jeweiligen Gruppe von zwei Gate-Elektroden (15A, 15B) isoliert sein. Bei Einheitszellbereichen UC des ersten Typs, die ungefähr 50 % aller Einheitszellbereiche UC sind, kann eine Gruppe von zwei ersten Wortleitungen 3A elektrisch mit der jeweiligen Gruppe von zwei Gate-Elektroden (15A, 15B) verbunden sein und kann eine jeweilige Gruppe von zwei zweiten Wortleitungen 3B elektrisch von der jeweiligen Gruppe von zwei Gate-Elektroden (15A, 15B) isoliert sein. Bei Einheitszellbereichen UC des zweiten Typs, die ungefähr 50 % aller Einheitszellbereiche UC sind, kann eine Gruppe von zwei zweiten Wortleitungen 3B elektrisch mit der jeweiligen Gruppe von zwei Gate-Elektroden (15A, 15B) verbunden sein und kann eine jeweilige Gruppe von zwei ersten Wortleitungen 3A elektrisch von der jeweiligen Gruppe von zwei Gate-Elektroden (15A, 15B) isoliert sein.
  • Strukturen innerhalb jedes Einheitszellbereichs UC weisen Folgendes auf: eine aktive Schicht 20, die ein Halbleitermaterial enthält (welches ein Verbundhalbleitermaterial, wie etwa ein halbleitendes Metalloxidmaterial, sein kann); ein Gate-Dielektrikum 10, das unter der aktiven Schicht 20 liegt; eine erste Gate-Elektrode 15A, die unter einem ersten Abschnitt des Gate-Dielektrikums 10 liegt; eine zweite Gate-Elektrode 15B, die unter einem zweiten Abschnitt des Gate-Dielektrikums 10 liegt; und mindestens vier Wortleitungen (3A, 3B), die eine Bereichsüberlappung mit der aktiven Schicht 20 in einer Draufsicht aufweisen und unter der aktiven Schicht 20 liegen. Eine erste Wortleitung (3A oder 3B), die aus den mindestens vier Wortleitungen (3A, 3B) ausgewählt wird, ist elektrisch mit der ersten Gate-Elektrode 15A verbunden, eine zweite Wortleitung (3A oder 3B), die aus den mindestens vier Wortleitungen ausgewählt wird, ist elektrisch mit der zweiten Gate-Elektrode 15B verbunden, und alle Wortleitungen, die aus den mindestens vier Wortleitungen (3A, 3B) ausgewählt werden, die sich von der ersten Wortleitung (3A oder 3B) und der zweiten Wortleitung (3A oder 3B) unterscheiden, sind elektrisch von der ersten Gate-Elektrode 15A und der zweiten Gate-Elektrode 15B isoliert. In Ausführungsformen, in welchen zwei erste Wortleitungen 3A elektrisch mit der ersten Gate-Elektrode 15A und der zweiten Gate-Elektrode 15B in einem Einheitszellbereich UC verbunden sind, sind zwei zweite Wortleitungen 3B elektrisch von der ersten Gate-Elektrode 15A und der zweiten Gate-Elektrode 15B in dem Einheitszellbereich UC isoliert. In Ausführungsformen, in welchen zwei zweite Wortleitungen 3B elektrisch mit der ersten Gate-Elektrode 15A und der zweiten Gate-Elektrode 15B in einem Einheitszellbereich UC verbunden sind, sind zwei erste Wortleitungen 3A elektrisch von der ersten Gate-Elektrode 15A und der zweiten Gate-Elektrode 15B in dem Einheitszellbereich UC isoliert.
  • In einer Ausführungsform können jede der ersten Gate-Elektrode 15A und der zweiten Gate-Elektrode 15B eine Breite entlang einer Kanalrichtung aufweisen (d. h., der Richtung des elektrischen Stroms in der aktiven Schicht 20), welche dieselbe wie die seitliche Trennungsrichtung zwischen benachbarten Paaren einer Source-Elektrode und einer Drain-Elektrode, die anschließend gebildet werden, ist. In einer Ausführungsform kann die Breite jeder der ersten Gate-Elektrode 15A und der zweiten Gate-Elektrode 15B mehr als doppelt so groß wie die Breite jeder der Wortleitungen 3 entlang der ersten horizontalen Richtung hd1 sein.
  • Unter Bezugnahme auf 8A-8E kann eine Dielektrikumsschicht 40 über einem zweidimensionalen Array von Schichtstapeln eines Gate-Dielektrikums 10 und einer aktiven Schicht 20 abgeschieden werden. Die Dielektrikumsschicht 40 wird auch als Dünnfilmtransistorebenen(TFT-Ebenen)-Dielektrikumsschicht, d. h., eine Dielektrikumsschicht, die auf der Ebene der Dünnfilmtransistoren liegt, bezeichnet. Die Dielektrikumsschicht 40 enthält ein dielektrisches Material, wie etwa undotiertes Silikatglas, ein dotiertes Silikatglas, Organosilikatglas oder ein Stapel davon. Wahlweise kann die Dielektrikumsschicht 40 planarisiert werden, um eine flache obere Fläche bereitzustellen. Die Dicke der Dielektrikumsschicht 40 gemessen von einer Grenzfläche mit der Isolationsmatrixschicht 635 kann in einem Bereich von 100 nm bis 1.000 nm, wie etwa von 200 nm bis 500 nm, liegen, wenngleich auch kleinere oder größere Dicken verwendet werden können.
  • Eine Fotoresistschicht 47 kann über der Dielektrikumsschicht 40 aufgebracht werden und litografisch strukturiert werden, um diskrete Öffnungen darin zu bilden. In einer Ausführungsform können drei rechteckige Öffnungen in der Fotoresistschicht 47 innerhalb jedes Einheitszellbereichs UC gebildet sein. Die drei rechteckigen Öffnungen weisen zwei Source-Öffnungen zum Definieren von seitlichen Ausmaßen von Source-Elektroden, die anschließend innerhalb des Einheitszellbereichs UC zu bilden sind, und eine Drain-Öffnung zum Definieren von seitlichen Ausmaßen einer Drain-Elektrode, die anschließend innerhalb des Einheitszellbereichs UC zu bilden ist, auf.
  • Die Struktur der Leitungsgräben und der diskreten Öffnungen in der Fotoresistschicht 47 kann durch die Dielektrikumsschicht 40 übertragen werden, um Source-Hohlräume 51 und Drain-Hohlräume 59 zu bilden. Ein Paar Source-Hohlräume 51 kann über jeder aktiven Schicht 20 gebildet sein. Insbesondere kann das Paar Source-Hohlräume 51 an Endabschnitten einer jeweiligen der aktiven Schichten 20 gebildet sein, die entlang der ersten horizontalen Richtung hd1 seitlich beabstandet sind. Der Bereich jedes Source-Hohlraums 51 kann vollständig innerhalb des Bereichs einer darunterliegenden aktiven Schicht 20 liegen. Ein Abschnitt einer oberen Fläche einer aktiven Schicht 20 kann physisch an der Unterseite jedes Source-Hohlraums 51 freigelegt sein. Ein Drain-Hohlraum 59 kann über jeder aktiven Schicht 20 zwischen einem jeweiligen Paar Source-Hohlräume 51 gebildet sein. Ein Abschnitt einer oberen Fläche einer aktiven Schicht 20 kann physisch an der Unterseite jedes Drain-Hohlraums 59 freigelegt sein. Die Fotoresistschicht 47 kann darauffolgend entfernt werden, zum Beispiel durch Veraschung.
  • Unter Bezugnahme auf 9A-9E kann mindestens ein leitfähiges Material in den Hohlräumen (51, 59) und über der Dielektrikumsschicht 40 abgeschieden werden. Das mindestens eine leitfähige Material kann ein metallisches Auskleidungsmaterial und ein metallisches Füllmaterial umfassen. Das metallische Auskleidungsmaterial kann ein leitfähiges metallisches Nitrid oder ein leitfähiges metallisches Carbid, wie etwa TiN, TaN, WN, TiC, TaC und/oder WC, umfassen. Das metallische Füllmaterial kann W, Cu, Al, Co, Ru, Mo, Ta, Ti, Legierungen davon und/oder Kombinationen davon umfassen. Es können auch andere geeignete Materialien innerhalb des vorgesehenen Umfangs der Offenbarung verwendet werden.
  • Überschüssige Abschnitte des mindestens einen leitfähigen Materials können von oberhalb der horizontalen Ebene einschließlich der oberen Fläche der Dielektrikumsschicht 40 durch einen Planarisierungsprozess entfernt werden, welcher einen CMP-Prozess und/oder einen Aussparungsätzprozess verwenden kann. Es können andere geeignete Planarisierungsprozesse verwendet werden. Jeder verbleibende Abschnitt des mindestens einen leitfähigen Materials, der einen Source-Hohlraum 51 füllt, bildet eine Source-Elektrode 52. Jeder verbleibende Abschnitt des mindestens einen leitfähigen Materials, der einen Drain-Hohlraum 59 füllt, bildet eine Drain-Elektrode 56.
  • In einer Ausführungsform kann jede Source-Elektrode 52 eine metallische Source-Auskleidung 53, die ein verbleibender Abschnitt des metallischen Auskleidungsmaterials ist, und einen metallischen Source-Füllmaterialabschnitt 54, der ein verbleibender Abschnitt des metallischen Füllmaterials ist, aufweisen. Jede Drain-Elektrode 56 kann eine metallische Drain-Auskleidung 57, die ein verbleibender Abschnitt des metallischen Auskleidungsmaterials ist, und einen metallischen Drain-Füllmaterialabschnitt 58, der ein verbleibender Abschnitt des metallischen Füllmaterials ist, aufweisen. Jede obere Wortleitung 3 kann eine metallische Gate-Auskleidung 4, die ein verbleibender Abschnitt des metallischen Auskleidungsmaterials ist, und einen metallischen Gate-Füllmaterialabschnitt 5, der ein verbleibender Abschnitt des metallischen Füllmaterials ist, aufweisen. Im Allgemeinen können eine erste Source-Elektrode 52, eine Drain-Elektrode 56 und eine zweite Source-Elektrode 52 auf einem jeweiligen Abschnitt einer oberen Fläche jeder aktiven Schicht 20 gebildet sein. Die Drain-Elektrode 56 ist zwischen einer ersten Source-Elektrode 52 und einer zweiten Source-Elektrode 52 gebildet.
  • Im Allgemeinen können ein erster Transistor und ein zweiter Transistor in jedem Einheitszellbereich UC gebildet sein. Der erste Transistor und der zweite Transistor weisen eine aktive Schicht 20, die sich über einem Substrat 8 als ein kontinuierlicher Materialabschnitt befindet, und eine Gruppe von Elektrodenstrukturen (52, 15, 56), die sich auf der aktiven Schicht 20 befinden, auf und können von einer Seite zu einer anderen Seite entlang einer ersten horizontalen Richtung hd1 eine erste Source-Elektrode 52, eine erste Gate-Elektrode 15A, eine Drain-Elektrode 56, eine zweite Gate-Elektrode 15B und eine zweite Source-Elektrode 52 aufweisen. Ein erster Abschnitt der aktiven Schicht 20, der sich seitlich zwischen der ersten Source-Elektrode 52 und der Drain-Elektrode 56 erstreckt, kann einen ersten Halbleiterkanal aufweisen, und ein zweiter Abschnitt der aktiven Schicht 20, der sich seitlich zwischen der zweiten Source-Elektrode 52 und der Drain-Elektrode 56 erstreckt, kann einen zweiten Halbleiterkanal aufweisen. Obere Flächen der ersten Source-Elektrode 52, der Drain-Elektrode 56 und der zweiten Source-Elektrode 52 können sich innerhalb einer horizontalen Ebene (d. h., koplanar) einschließlich einer oberen Fläche der Dielektrikumsschicht 40 befinden.
  • Im Allgemeinen liegt eine Gruppe von zwei Source-Elektroden 52 und einer Drain-Elektrode 56 auf jeder der aktiven Schichten 20. Eine erste Source-Elektrode 52 kontaktiert einen ersten Endabschnitt der aktiven Schicht 20 und eine zweite Source-Elektrode 52 kontaktiert einen zweiten Endabschnitt der aktiven Schicht 20. Eine Drain-Elektrode 56 kontaktiert einen mittleren Abschnitt der aktiven Schicht 20. In einer Ausführungsform kann die Trennungsrichtung zwischen der ersten Source-Elektrode 52 und der zweiten Source-Elektrode 52 dieselbe wie die erste horizontale Richtung hd1 sein.
  • Unter Bezugnahme auf 10A-10E können mindestens eine erste Dielektrikumsmaterialschicht oberer Ebene 70 und/oder erste Metall-Interconnect-Strukturen oberer Ebene (72, 74, 76, 78) über der Dielektrikumsschicht 40 gebildet sein. Die mindestens eine erste Dielektrikumsmaterialschicht oberer Ebene 70 kann eine erste Durchkontaktierungsebenen-Dielektrikumsmaterialschicht, in der Source-Kontakt-Viastrukturen 72 und Drain-Kontakt-Viastrukturen 76 gebildet sind, und eine erste Leitungsebenen-Dielektrikumsmaterialschicht, in der erste Source-Verbindungspads 74 und Bitleitungen 78 eingebettet sind, aufweisen. In dieser Ausführungsform kann die erste Durchkontaktierungsebenen-Dielektrikumsmaterialschicht zuerst gebildet werden und können die Source-Kontakt-Viastrukturen 72 und die Drain-Kontakt-Viastrukturen 76 durch die erste Durchkontaktierungsebenen-Dielektrikumsmaterialschicht gebildet werden. Die erste Leitungsebenen-Dielektrikumsmaterialschicht kann anschließend über der ersten Durchkontaktierungsebenen-Dielektrikumsmaterialschicht gebildet werden, und die ersten Source-Verbindungspads 74 und die Bitleitungen 78 können anschließend durch die erste Leitungsebenen-Dielektrikumsmaterialschicht auf einer jeweiligen der Source-Kontakt-Viastrukturen 72 und den Drain-Kontakt-Viastrukturen 76 gebildet werden.
  • Alternativ können die erste Durchkontaktierungsebenen-Dielektrikumsmaterialschicht und die erste Leitungsebenen-Dielektrikumsmaterialschicht als eine einzige Dielektrikumsmaterialschicht gebildet werden und kann ein Dual-Damascene-Prozess durchgeführt werden, um integrierte Leitungs- und Viastrukturen zu bilden. Die integrierten Leitungs- und Viastrukturen weisen integrierte Source-seitige Leitungs- und Viastrukturen einschließlich einer jeweiligen Kombination einer Source-Kontakt-Viastruktur 72 und eines ersten Source-Verbindungspads 74 und integrierte Drain-seitige Leitungs- und Viastrukturen 76 einschließlich einer jeweiligen Kombination von Drain-Kontakt-Viastrukturen 76 und einer Bitleitung 78, die einstückig innerhalb der Drain-Kontakt-Viastrukturen 76 gebildet ist, auf. In einer Ausführungsform erstreckt sich jede Bitleitung 78 seitlich entlang der ersten horizontalen Richtung hd1 und kann elektrisch mit einer Gruppe von Drain-Elektroden 56 verbunden sein, die entlang der ersten horizontalen Richtung hd1 angeordnet sind.
  • Im Allgemeinen können Source-Kontakt-Viastrukturen 72 auf den Source-Elektroden 52 gebildet sein und kann eine Drain-Kontakt-Viastruktur 76 auf den Drain-Elektroden 56 gebildet sein. Bitleitungen 78 können auf der Drain-Kontakt-Viastruktur 76 gebildet sein, so dass sich jede der Bitleitungen 78 seitlich entlang einer horizontalen Richtung erstreckt, die senkrecht zu der Längsrichtung der Wortleitungen 3 ist. Die Bitleitungen 78 können sich seitlich entlang einer horizontalen Richtung (wie etwa der ersten horizontalen Richtung hd1) erstrecken, die sich von der zweiten horizontalen Richtung hd2 unterscheidet. In einer Ausführungsform kann jede der aktiven Schichten 20 eine rechteckige horizontale Querschnittsform besitzen, die erste Seiten, die parallel zu der ersten horizontalen Richtung hd1 sind, und zweite Seiten, die parallel zu der zweiten horizontalen Richtung hd2 sind, aufweist.
  • Unter Bezugnahme auf 11A-11E können mindestens eine zweite Dielektrikumsmaterialschicht oberer Ebene 80 und zweite Metall-Interconnect-Strukturen oberer Ebene (82, 84) über der mindestens einen ersten Dielektrikumsmaterialschicht oberer Ebene 70 gebildet sein. Die mindestens eine zweite Dielektrikumsmaterialschicht oberer Ebene 80 kann eine zweite Durchkontaktierungsebenen-Dielektrikumsmaterialschicht, in der Source-Verbindungs-Viastrukturen 82 gebildet sind, und eine zweite Leitungsebenen-Dielektrikumsmaterialschicht, in der zweite Source-Verbindungspads 84 gebildet sind, aufweisen. In dieser Ausführungsform kann die zweite Durchkontaktierungsebenen-Dielektrikumsmaterialschicht gebildet werden und können die Source-Kontakt-Viastrukturen 82 durch die zweite Durchkontaktierungsebenen-Dielektrikumsmaterialschicht gebildet werden. Die zweite Leitungsebenen-Dielektrikumsmaterialschicht kann anschließend über der zweiten Durchkontaktierungsebenen-Dielektrikumsmaterialschicht gebildet werden, und die zweiten Source-Verbindungspads 84 können anschließend durch die zweite Leitungsebenen-Dielektrikumsmaterialschicht auf einer jeweiligen der Source-Verbindungs-Viastrukturen 82 gebildet werden.
  • Alternativ können die zweite Durchkontaktierungsebenen-Dielektrikumsmaterialschicht und die zweite Leitungsebenen-Dielektrikumsmaterialschicht als eine einzige Dielektrikumsmaterialschicht gebildet werden und kann ein Dual-Damascene-Prozess durchgeführt werden, um integrierte Leitungs- und Viastrukturen zu bilden. Die integrierten Leitungs- und Viastrukturen umfassen integrierte Source-seitige Leitungs- und - Viastrukturen einschließlich einer jeweiligen Kombination einer Source-Verbindungs-Viastruktur 82 und eines zweiten Source-Verbindungspads 84.
  • Im Allgemeinen können Dielektrikumsmaterialschichten oberer Ebene (70, 80) über der Dielektrikumsschicht 40 gebildet werden. Source-Verbindungsmetallinterconnectstrukturen (72, 74, 82, 84) können innerhalb der Dielektrikumsmaterialschichten oberer Ebene (70, 80) gebildet werden, welche verwendet werden können, um jede der Source-Elektroden 52 elektrisch mit einem leitfähigen Knoten einer jeweiligen Kondensatorstruktur, die anschließend zu bilden ist, zu verbinden. Innerhalb jedes Einheitszellbereichs UC können erste Source-Verbindungsmetallinterconnectstrukturen (72, 74, 82, 84) verwendet werden, um eine elektrische Verbindung zwischen einer ersten Source-Elektrode 52 mit einem ersten leitfähigen Knoten einer ersten Kondensatorstruktur, die anschließend zu bilden ist, bereitzustellen, und können zweite Source-Verbindungsmetallinterconnectstrukturen (72, 74, 82, 84) verwendet werden, um eine elektrische Verbindung zwischen einer zweiten Source-Elektrode 52 und einem zweiten leitfähigen Knoten einer zweiten Kondensatorstruktur, die anschließend zu bilden ist, bereitzustellen.
  • Unter Bezugnahme auf 12A-12E können Kondensatorstrukturen 98 gebildet werden, die innerhalb einer Kondensatorebenen-Dielektrikumsmaterialschicht 90 gebildet sind. Zum Beispiel können Source-seitige Platten 92 (auch als erste Kondensatorplatten bezeichnet) auf oberen Flächen der zweiten Source-Verbindungspads 84 durch Abscheiden und Strukturieren eines ersten leitfähigen Materials gebildet werden, welches ein metallisches Material oder ein stark dotiertes Halbleitermaterial sein kann. Wahlweise kann eine dielektrische Ätzstoppschicht 89 auf einer oberen Fläche der zweiten Dielektrikumsmaterialschicht oberer Ebene 80 gebildet sein. Ein Knoten-Dielektrikum 94 kann auf jeder Source-seitigen Platte 92 durch Abscheiden eines Knoten-Dielektrikummaterials, wie etwa Siliziumoxid und/oder ein dielektrisches Metalloxid (z. B. Aluminiumoxid, Lanthanoxid und/oder Hafniumoxid) gebildet werden. Eine Masse-seitige Platte 96 (auch als eine zweite Kondensatorplatte bezeichnet) kann auf physisch freigelegten Flächen des Knoten-Dielektrikums durch Abscheiden und Strukturieren eines zweiten leitfähigen Materials gebildet werden, welches ein metallisches Material oder ein stark dotiertes Halbleitermaterial sein kann. Es sei darauf hingewiesen, dass der Bereich der Einheitszelle UC auf der Ebene der Kondensatorstrukturen 98 bezüglich des Bereichs der Einheitszelle UC auf den Ebenen der Dielektrikumsmaterialschichten oberer Ebene (70, 80) verlagert worden ist, so dass jede Einheitszelle UC ein Paar einer Gesamtheit von Kondensatorstrukturen 98 als angrenzende Strukturen aufweist. Die zweidimensionale Periodizität der Einheitszelle UC ist dieselbe unabhängig von den Ebenen, auf welchen der Bereich der Einheitszelle UC definiert ist.
  • Jede angrenzende Kombination einer Source-seitige Platte 92, eines Knoten-Dielektrikums 94 und einer Masse-seitigen Platte 96 kann eine Kondensatorstruktur 98 bilden. Ein Paar Kondensatorstrukturen 98 kann innerhalb jedes Einheitszellbereichs UC gebildet sein. Somit können eine erste Kondensatorstruktur 98 und eine zweite Kondensatorstruktur 98 innerhalb jedes Einheitszellbereichs UC gebildet sein. Ein erster leitfähiger Knoten (wie etwa eine Source-seitige Platte 92) der ersten Kondensatorstruktur 98 ist elektrisch mit einer darunterliegenden ersten Source-Elektrode 52 verbunden und ein zweiter leitfähiger Knoten (wie etwa eine andere Source-seitige Platte 92) der zweiten Kondensatorstruktur 98 ist elektrisch mit einer darunterliegenden zweiten Source-Elektrode 52 verbunden.
  • Im Allgemeinen können die Feldeffekttransistoren 701, die sich auf dem Substrat 8 befinden, elektrisch mit den verschiedenen Knoten der Transistoren verbunden sein, die innerhalb der Dielektrikumsschicht 40 gebildet sind. Eine Untergruppe der Feldeffekttransistoren 701 kann elektrisch mit mindestens einer der Drain-Elektroden 56, der ersten Gate-Elektroden 15A und der zweiten Gate-Elektroden 15B verbunden sein. Eine untere Fläche eines ersten leitfähigen Knotens einer ersten Kondensatorstruktur 98 kann eine obere Fläche einer jeweiligen der ersten Source-Verbindungsmetallinterconnectstrukturen (72, 74, 82, 84) kontaktieren. Eine untere Fläche eines zweiten leitfähigen Knotens einer zweiten Kondensatorstruktur 98 kann eine obere Fläche einer jeweiligen der zweiten Source-Verbindungsmetallinterconnectstrukturen (72, 74, 82, 84) kontaktieren.
  • Die Kondensatorebenen-Dielektrikumsmaterialschicht 90 kann über den Kondensatorstrukturen 98 gebildet sein. Jede der Kondensatorstrukturen 98 kann innerhalb der Kondensatorebenen-Dielektrikumsmaterialschicht 90 gebildet und seitlich von dieser umgeben sein, welche eine der Dielektrikumsmaterialschichten oberer Ebene (70, 80, 90) ist.
  • In einer Ausführungsform kann jede der Source-seitigen Platten 92 elektrisch mit einer jeweiligen der Source-Elektroden 52 verbunden sein (d. h., elektrisch kurzgeschlossen sein). Jede der Masse-seitigen Platten 96 kann zum Beispiel durch Bilden eines Arrays von leitfähigen Viastrukturen (nicht gezeigt) elektrisch geerdet werden, die die Masse-seitige Platten 96 kontaktieren und mit einer darüberliegenden metallischen Platte (nicht gezeigt) verbunden sind. Im Allgemeinen können die Kondensatorstrukturen 98 über einer horizontalen Ebene einschließlich einer oberen Fläche der Bitleitungen 78 gebildet werden. Jede der Kondensatorstrukturen 98 weist einen Knoten auf, der elektrisch mit einer jeweiligen der Source-Elektroden 52 verbunden ist.
  • Eine Einheitszellstruktur ist innerhalb eines Volumens gebildet, das seitlich von dem Einheitszellbereich UC begrenzt wird. Die erste beispielhafte Struktur kann ein zweidimensionales Array von Einheitszellstrukturen aufweisen. In einer Ausführungsform kann jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen Folgendes aufweisen: eine erste Kondensatorstruktur 98, die eine erste Source-seitige Platte 92 aufweisen kann, die elektrisch mit der ersten Source-Elektrode 52 verbunden ist; und eine zweite Kondensatorstruktur 98, die eine zweite Source-seitige Platte 92 aufweisen kann, die elektrisch mit der zweiten Source-Elektrode 52 verbunden ist.
  • In einer Ausführungsform kann jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen Folgendes aufweisen: eine erste Source-seitige Metall-Interconnect-Struktur (72, 74, 82, 84), die mindestens eine erste leitfähige Viastruktur (72, 82) aufweisen kann und eine elektrische Verbindung zwischen der ersten Source-Elektrode 52 und der ersten Source-seitigen Platte 92 bereitstellt; und eine zweite Source-seitige Metall-Interconnect-Struktur (72, 74, 82, 84), die mindestens eine zweite leitfähige Viastruktur (72, 82) aufweisen kann und eine elektrische Verbindung zwischen der zweiten Source-Elektrode 52 und der zweiten Source-seitigen Platte 92 bereitstellt.
  • In einer Ausführungsform kann jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen eine Bitleitungskontaktstruktur 76 aufweisen, die eine obere Fläche der Drain-Elektrode 56 kontaktiert und eine untere Fläche einer jeweiligen der Bitleitungen 78 kontaktiert. In einer Ausführungsform können die Feldeffekttransistoren 701 unter den mindestens vier Wortleitungen 3 innerhalb jeder Einheitszellstruktur liegen. Die Feldeffekttransistoren 701 können einen jeweiligen Abschnitt des Substrats (welcher ein einkristallines Halbleitermaterial enthalten kann) als eine jeweilige Kanalregion aufweisen.
  • Unter Bezugnahme auf 13 ist die erste beispielhafte Struktur nach dem Bilden eines zweidimensionalen Arrays von Speicherzellen 99 über der Isolationsmatrixschicht 635 veranschaulicht. Verschiedene zusätzliche Metall-Interconnect-Strukturen (632, 668) können in der Isolationsmatrixschicht 635, der Dielektrikumsschicht 40 und den Dielektrikumsmaterialschichten oberer Ebene (70, 80, 90) gebildet werden. Die zusätzlichen Metall-Interconnect-Strukturen (632, 668) können zum Beispiel zweite Metall-Viastrukturen 632 umfassen, die durch die Isolationsmatrixschicht 635 und die Dielektrikumsschicht 40 auf einer oberen Fläche einer jeweiligen der zweiten Metallleitungsstrukturen 628 gebildet sein können. Ferner können die zusätzlichen Metall-Interconnect-Strukturen (632, 668) zum Beispiel Metallleitungsstrukturen aufweisen, die in oberen Abschnitten der Kondensatorebenen-Dielektrikumsmaterialschicht 90 gebildet sind, welche hierin als sechste Metallleitungsstrukturen 668 bezeichnet werden.
  • Eine zusätzliche Interconnectebenen-Dielektrikumsmaterialschicht und zusätzliche Metall-Interconnect-Strukturen können anschließend gebildet werden. Zum Beispiel kann eine siebte Interconnectebenen-Dielektrikumsmaterialschicht 670, in der siebte Metallleitungsstrukturen 678 und sechste Metall-Viastrukturen 672 eingebettet sind, oberhalb der Kondensatorebenen-Dielektrikumsmaterialschicht 90 gebildet werden. Wenngleich die vorliegende Offenbarung unter Verwendung einer Ausführungsform beschrieben wird, in welcher sieben Ebenen von Metallleitungsstrukturen verwendet werden, werden hierin ausdrücklich Ausführungsformen berücksichtigt, in welchen eine kleinere oder größere Anzahl von Interconnect-Ebenen verwendet werden.
  • Unter Bezugnahme auf 14 kann eine alternative Konfiguration der ersten beispielhaften Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung von der ersten beispielhaften Struktur, die in 13 veranschaulicht ist, durch vertikales Stapeln von mehreren zweidimensionalen Arrays von Speicherzellen 99 abgeleitet werden. Wenngleich eine Konfiguration, bei welcher vier zweidimensionale Arrays von Speicherzellen 99 vertikal gestapelt sind, in 14 veranschaulicht ist, werden hierin ausdrücklich zusätzliche Konfigurationen berücksichtigt, bei welchen zwei, drei, fünf oder mehr zweidimensionale Arrays von Speicherzellen 99 vertikal gespeichert sind.
  • Verschiedene zusätzliche Ansichten der ersten beispielhaften Struktur von 12A-12C sind in 15A, 15B, 16A, 16B, 17A-17C, 18 und 19A-19C veranschaulicht. 15A ist eine schematische vertikale Querschnittsansicht eines Abschnitts einer Einheitszelle innerhalb eines zweidimensionalen Arrays von Einheitszellen innerhalb der ersten beispielhaften Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung. 15B ist eine horizontale Querschnittsansicht entlang der horizontalen Ebene B-B' in 15A. 16A ist eine schematische vertikale Querschnittsansicht eines Abschnitts der ersten beispielhaften Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung. 16B ist eine schematische perspektivische Ansicht des Abschnitts der ersten beispielhaften Struktur von 16A. 17A ist eine schematische vertikale Querschnittsansicht eines Abschnitts der ersten beispielhaften Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung. 17B ist eine erste Draufsicht des Abschnitts der ersten beispielhaften Struktur in 17A, bei welcher eine erste Untergruppe von Strukturelementen veranschaulicht ist. Die vertikale Querschnittsebene A-A' ist die Ebene der vertikalen Querschnittsansicht von 17A. 17C ist eine erste Draufsicht des Abschnitts der ersten beispielhaften Struktur in 17A, bei welcher eine zweite Untergruppe von Strukturelementen veranschaulicht ist. Die vertikale Querschnittsebene A-A' ist die Ebene der vertikalen Querschnittsansicht von 17A. 18 ist eine perspektivische Ansicht einer Region der ersten beispielhaften Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung. 19A-19C sind perspektivische Ansichten einer Region der ersten beispielhaften Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 20 ist ein Schaltungsschema eines Abschnitts der ersten beispielhaften Struktur gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht. Das Schaltungsschema veranschaulicht acht Dünnfilmtransistoren, die innerhalb von vier benachbarten Einheitszellbereichen UC gebildet sind, die entlang der zweiten horizontalen Richtung hd2 in den zuvor beschriebenen ersten beispielhaften Strukturen angeordnet sind. Ein Paar Bitleitungen (BL, BL') (welche ein Paar Bitleitungen 78 in den zuvor beschriebenen ersten beispielhaften Strukturen umfassen) können mit einem Leseverstärker SA verbunden sein. Jede Wortleitung (WL1, WL2, WL3, WL4) kann mit Gate-Elektroden 15 jedes anderen Transistors entlang der Längsrichtung der Wortleitungen (WL1, WL2, WL3, WL4) verbunden sein. Bezüglich der vier Wortleitungen entsprechen die Wortleitung WL1 und die Wortleitung WL3 den ersten Wortleitungen 3A und entsprechen die Wortleitung WL2 und die Wortleitung WL4 den zweiten Wortleitungen 3B.
  • Das Paar Bitleitungen (BL, BL') weist eine primäre Bitleitung BL und eine komplementäre Bitleitung BL' auf. Während dem Erfassen jeder Speicherzelle, die mit der primären Bitleitung BL verbunden ist, fungiert die komplementäre Bitleitung BL' als eine Referenzbitleitung. Während dem Erfassen jeder Speicherzelle, die mit der komplementären Bitleitung BL' verbunden ist, fungiert die primäre Bitleitung BL als eine Referenzbitleitung. Die gefaltete Bitleitungskonfiguration, die in 20 veranschaulicht ist, verstärkt die Rauschimmunität des Arrays von Speicherzellen und erhöht das Signal-Rausch-Verhältnis des Arrays von Speicherzellen während dem Erfassen, da der Großteil des Rauschens, das während dem Erfassen vorhanden ist, Gleichtaktrauschen ist.
  • Unter Bezugnahme auf 21A, 21B und 22A-22C ist eine zweite beispielhafte Struktur gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht. Die zweite beispielhafte Struktur kann von der ersten beispielhaften Struktur durch scheitelwinkliges Drehen von Elemente zwischen einer ersten horizontalen Ebene einschließlich der unteren Flächen der Gate-Elektroden 15 und einer zweiten horizontalen Ebene einschließlich der oberen Flächen der Source-Elektroden 52 und der Drain-Elektroden 56 um eine vertikale Achse, die senkrecht zu der oberen Fläche des Substrats 8 ist, um einen Rotationswinkel, der nicht ein Vielfaches von π/2 ist (d. h., 90 Grad), abgeleitet werden. Mit anderen Worten kann der Rotationswinkel größer als 0 Grad und kleiner als 90 Grad, größer als 90 Grad und kleiner als 180 Grad, größer als 180 Grad und kleiner als 270 Grad oder größer als 270 Grad und kleiner als 360 Grad sein. In einer Ausführungsform kann der Rotationswinkel in einem Bereich von 1 Grad bis 89 Grad, in einem Bereich von 91 Grad bis 179 Grad, in einem Bereich von 181 Grad bis 269 Grad oder in einem Bereich von 271 Grad bis 359 Grad liegen. In einer Ausführungsform kann der Rotationswinkel in einem Bereich von 5 Grad bis 85 Grad, in einem Bereich von 95 Grad bis 175 Grad, in einem Bereich von 185 Grad bis 265 Grad oder in einem Bereich von 275 Grad bis 355 Grad liegen. In einer Ausführungsform kann der Rotationswinkel in einem Bereich von 10 Grad bis 80 Grad, in einem Bereich von 100 Grad bis 170 Grad, in einem Bereich von 190 Grad bis 260 Grad oder in einem Bereich von 280 Grad bis 350 Grad liegen. In einer Ausführungsform kann der Rotationswinkel in einem Bereich von 20 Grad bis 70 Grad, in einem Bereich von 110 Grad bis 160 Grad, in einem Bereich von 200 Grad bis 250 Grad oder in einem Bereich von 290 Grad bis 340 Grad liegen. In einer Ausführungsform kann der Rotationswinkel in einem Bereich von 30 Grad bis 60 Grad, in einem Bereich von 120 Grad bis 150 Grad, in einem Bereich von 210 Grad bis 240 Grad oder in einem Bereich von 300 Grad bis 330 Grad liegen.
  • Die Standorte der Wortleitungsverbindungs-Viastrukturen 12 können neu mutatis mutandis angeordnet werden, um elektrische Verbindungen zwischen den Wortleitungen 3 und den Gate-Elektroden 15 bereitzustellen. Die elektrischen Verbindungen zwischen den Wortleitungen 3 und den Gate-Elektroden 15 können dieselben Schaltungsschemas wie bei der ersten beispielhaften Struktur aufweisen. Die Standorte der Source-Kontakt-Viastrukturen 72 und der Drain-Kontakt-Viastrukturen 76 können neu mutatis mutandis angeordnet werden, um elektrische Verbindungen zwischen den Source-Elektroden 52 und den Source-Verbindungspads 74 und zwischen den Drain-Elektroden 56 und den Bitleitungen 78 bereitzustellen. Die elektrischen Verbindungen zwischen den Source-Elektroden 52 und den Source-Verbindungspads 74 können dieselben Schaltungsschemas wie bei der ersten beispielhaften Struktur aufweisen. Die elektrischen Verbindungen zwischen den Drain-Elektroden 56 und den Bitleitungen 78 können dieselben Schaltungsschemas wie bei der ersten beispielhaften Struktur aufweisen.
  • In einigen Ausführungsformen können die Source-Kontakt-Viastrukturen 72 vertikal verlängert sein. In dieser Ausführungsform können die Source-Verbindungspads 74 und die Source-Verbindungs-Viastrukturen 82 weggelassen werden und können die zweiten Source-Verbindungspads 84 in Richtung auf die oberen Flächen der zweiten Kontakt-Viastrukturen 72 gebildet werden.
  • Im Allgemeinen können eine Gatedielektrikumschicht 10C und eine Halbleitermaterialschicht (wie etwa eine kontinuierliche aktive Schicht 20C) über den Gate-Elektroden 15 abgeschieden werden. Die Halbleitermaterialschicht und die Gatedielektrikumschicht 10C können in das zweidimensionale Array der Schichtstapel (10, 20) strukturiert werden. Jeder der Schichtstapel (10, 20) kann ein Gate-Dielektrikum 10 und eine aktive Schicht 20 aufweisen. In einer Ausführungsform kann jede der aktiven Schichten 20 zwei Seitenwände, die nicht senkrecht und nicht parallel zu einer Längsrichtung der Wortleitungen 3 (wie etwa die zweite horizontale Richtung hd2) sind, und zwei zusätzliche Seitenwände, die senkrecht zu den beiden Seitenwänden sind, aufweisen. In einer Ausführungsform kann jede der aktiven Schichten 20 eine rechteckige horizontale Querschnittsform besitzen, die zwei Paare paralleler Seiten aufweist, die nicht parallel und nicht senkrecht zu der ersten horizontalen Richtung hd1 oder der zweiten horizontalen Richtung hd2 sind. Die beiden Paare paralleler Seiten können zwei erste Seiten, die parallel zueinander sind, und zwei zweite Seiten, die parallel zueinander und senkrecht zu den beiden ersten Seiten sind, aufweisen. In einer Ausführungsform können sich die Bitleitungen 78 seitlich entlang der ersten horizontalen Richtung hd1 erstrecken und können sich die Wortleitungen 3 seitlich entlang der zweiten horizontalen Richtung hd2 erstrecken. In einer Ausführungsform kann die zweite horizontale Richtung hd2 senkrecht zu der ersten horizontalen Richtung hd1 sein.
  • In einer Ausführungsform ist die Trennungsrichtung zwischen der ersten Source-Elektrode 52 und der zweiten Source-Elektrode 52 (d. h., die Kanalrichtung, die die Richtung des Stromflusses innerhalb der aktiven Schicht 20 ist) nicht parallel zu der ersten horizontalen Richtung hd1 und nicht parallel zu der zweiten horizontalen Richtung hd2.
  • In einer Ausführungsform sind die aktiven Schichten 20 innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen mit einer ersten Periodizität entlang einer dritten horizontalen Richtung hd3, die nicht parallel zu der ersten horizontalen Richtung hd1 und nicht parallel zu der zweiten horizontalen Richtung hd2 ist, und mit einer zweiten Periodizität entlang einer vierten horizontalen Richtung hd4, die senkrecht zu der dritten horizontalen Richtung ist, angeordnet.
  • Unter Bezugnahme auf 23 veranschaulicht ein schematisches Diagramm eine Konfiguration für Wortleitungen (WL1, WL2, WL3, WL4) und Bitleitungen (BL, BL') in der ersten und der zweiten beispielhaften Struktur gemäß Ausführungsformen der vorliegenden Offenbarung. Die gefaltete Bitleitungskonfiguration verwendet eine elektrische Verbindung jeder Wortleitung 3 mit jeder anderen Gate-Elektrode 15 entlang der Längsrichtung der Wortleitungen 3 und kann somit ein verbessertes Signal-Rausch-Verhältnis bereitstellen.
  • Unter Bezugnahme auf 24 veranschaulicht ein Flussdiagramm die allgemeinen Verarbeitungsschritte zur Herstellung der Halbleitervorrichtungen der vorliegenden Offenbarung.
  • Unter Bezugnahme auf Schritt 2410 und 1, 2A-2E, 3A-3E, 21A, 21B und 22A-22C sind die Wortleitungen 3 über einem Substrat 8 gebildet.
  • Unter Bezugnahme auf Schritt 2420 und 4A - 4E, 21, 21B und 22A - 22C sind Wortleitungsverbindungs-Viastrukturen 12 auf den Wortleitungen 3 gebildet.
  • Unter Bezugnahme auf Schritt 2430 und 5A - 5E, 21A, 21B und 22A - 22C sind Gate-Elektroden 15 über den Wortleitungsverbindungs-Viastrukturen 12 gebildet.
  • Unter Bezugnahme auf Schritt 2440 und 6A - 6E, 7A - 7E, 21A, 21B und 22A - 22C kann ein zweidimensionales Array von Schichtstapeln (10, 20) über den Gate-Elektroden 15 gebildet werden. Jeder der Schichtstapel (10, 20) kann ein Gate-Dielektrikum 15 und eine aktive Schicht 20 aufweisen. Jede der aktiven Schichten 20 weist eine Bereichsüberlappung mit einer jeweiligen Gruppe von zwei Gate-Elektroden (15A, 15B), einer jeweiligen Gruppe von zwei Wortleitungen (3A oder 3B) und einer jeweiligen Gruppe von zwei zusätzlichen Wortleitungen (3B oder 3A) auf und liegt über diesen. Die jeweilige Gruppe von zwei Wortleitungen (3A oder 3B) kann elektrisch mit der jeweiligen Gruppe von zwei Gate-Elektroden (15A, 15B) verbunden sein, und die jeweilige Gruppe von zwei zusätzlichen Wortleitungen (3B oder 3A) kann elektrisch von der jeweiligen Gruppe von zwei Gate-Elektroden (15A, 15B) isoliert sein.
  • Unter Bezugnahme auf Schritt 2450 und 8A - 19C, 21A und 21B und 22A - 22C kann eine Gruppe von zwei Source-Elektroden 52 und einer Drain-Elektrode 56 auf jeder der aktiven Schichten 20 gebildet sein.
  • Unter Bezugnahme auf alle Zeichnungen und gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung wird eine Halbleiterstruktur, die ein zweidimensionales Array von Einheitszellstrukturen aufweisen kann, die über einem Substrat 8 liegen, bereitgestellt. Jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen kann Folgendes aufweisen: eine aktive Schicht 20, die ein Halbleitermaterial enthält; ein Gate-Dielektrikum 10, das unter der aktiven Schicht 20 liegt; eine erste Gate-Elektrode 15A, die unter einem ersten Abschnitt des Gate-Dielektrikums 10 liegt; eine zweite Gate-Elektrode 15B, die unter einem zweiten Abschnitt des Gate-Dielektrikums 10 liegt; eine erste Source-Elektrode 52, die einen ersten Endabschnitt der aktiven Schicht 20 kontaktiert; eine zweite Source-Elektrode 52, die einen zweiten Endabschnitt der aktiven Schicht 20 kontaktiert; und eine Drain-Elektrode 56, die einen mittleren Abschnitt der aktiven Schicht 20 kontaktiert. Die Halbleitervorrichtung kann ferner Wortleitungen 3 aufweisen, die unter den aktiven Schichten 20 liegen, seitlich entlang einer ersten horizontalen Richtung hd1 beabstandet sind und sich seitlich entlang einer zweiten horizontalen Richtung hd2 erstrecken. Jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen kann Abschnitte einer jeweiligen Gruppe von vier Wortleitungen 3, die aus den Wortleitungen 3 ausgewählt werden, aufweisen, und die jeweilige Gruppe von vier Wortleitungen 3 kann zwei Wortleitungen (3a oder 3B), die elektrisch mit der ersten Gate-Elektrode 15A oder der zweiten Gate-Elektrode 15B verbunden sind, und zwei zusätzliche Wortleitungen (3B oder 3A), die elektrisch von der ersten Gate-Elektrode 15A und der zweiten Gate-Elektrode 15B isoliert sind, aufweisen.
  • In einer Ausführungsform kann jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen Folgendes aufweisen: eine erste Wortleitungsverbindungs-Viastruktur 12, die eine untere Fläche der ersten Gate-Elektrode 15A und eine obere Fläche einer der beiden Wortleitungen (3A oder 3B) kontaktiert; und eine zweite Wortleitungsverbindungs-Viastruktur 12, die eine untere Fläche der zweiten Gate-Elektrode 15B und eine obere Fläche einer anderen der beiden Wortleitungen (3A oder 3B) kontaktiert.
  • In einer Ausführungsform weist jede der ersten Gate-Elektrode 15A und der zweiten Gate-Elektrode 15B eine Breite entlang einer Trennungsrichtung zwischen der ersten Source-Elektrode 52 und der zweiten Source-Elektrode 52 auf; und die Breite jeder der ersten Gate-Elektrode 15A und der zweiten Gate-Elektrode 15B ist mehr als doppelt so groß wie eine Breite jeder der Wortleitungen 3 entlang der ersten horizontalen Richtung hd1. Diese Konfiguration sichert eine ausreichende Überlagerungstoleranz zur Bildung der Wortleitungsverbindungs-Viastrukturen 12.
  • In einer Ausführungsform ist die Trennungsrichtung zwischen der ersten Source-Elektrode 52 und der zweiten Source-Elektrode 52 dieselbe wie die erste horizontale Richtung hd1 (wie bei der ersten beispielhaften Struktur).
  • In einer Ausführungsform ist die Trennungsrichtung zwischen der ersten Source-Elektrode 52 und der zweiten Source-Elektrode 52 nicht parallel zu der ersten horizontalen Richtung hd1 und nicht parallel zu der zweiten horizontalen Richtung hd2 (wie bei der zweiten beispielhaften Struktur).
  • In einer Ausführungsform kann jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen Folgendes aufweisen: eine erste Kondensatorstruktur 98, die eine erste Source-seitige Platte 92 aufweist, die elektrisch mit der ersten Source-Elektrode 52 verbunden ist; und eine zweite Kondensatorstruktur 98, die eine zweite Source-seitige Platte 92 aufweist, die elektrisch mit der zweiten Source-Elektrode 52 verbunden ist. In einer Ausführungsform kann jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen Folgendes aufweisen: eine erste Source-seitige Metall-Interconnect-Struktur (72, 74, 82, 84), die mindestens eine erste leitfähige Viastruktur (72, 82) aufweist und eine elektrische Verbindung zwischen der ersten Source-Elektrode 52 und der ersten Source-seitigen Platte 92 bereitstellt; und eine zweite Source-seitige Metall-Interconnect-Struktur (72, 74, 82, 84), die mindestens eine zweite leitfähige Viastruktur (72, 82) aufweist und eine elektrische Verbindung zwischen der zweiten Source-Elektrode 52 und der zweiten Source-seitigen Platte 92 bereitstellt.
  • In einer Ausführungsform kann die Halbleiterstruktur Bitleitungen 78 aufweisen, die sich seitlich entlang einer horizontalen Richtung (wie etwa der ersten horizontalen Richtung hd1) erstrecken, die sich von der zweiten horizontalen Richtung hd2 unterscheidet, wobei jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen eine Bitleitungskontaktstruktur 76 aufweisen kann, die eine obere Fläche der Drain-Elektrode 56 kontaktiert und eine untere Fläche einer jeweiligen der Bitleitungen 78 kontaktiert.
  • In einer Ausführungsform erstrecken sich die Bitleitungen 78 seitlich entlang der ersten horizontalen Richtung hd1; und besitzt jede der aktiven Schichten 20 eine rechteckige horizontale Querschnittsform, die erste Seiten, die parallel zu der ersten horizontalen Richtung hd1 sind, und zweite Seiten, die parallel zu der zweiten horizontalen Richtung hd2 sind, aufweist (wie bei der ersten beispielhaften Struktur).
  • In einer Ausführungsform erstrecken sich die Bitleitungen 78 seitlich entlang der ersten horizontalen Richtung hd1; besitzt jede der aktiven Schichten 20 eine rechteckige horizontale Querschnittsform, die erste Seiten aufweist, die nicht parallel zu der ersten horizontalen Richtung hd1 und nicht parallel zu der zweiten horizontalen Richtung hd2 sind; und sind die aktiven Schichten innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen mit einer ersten Periodizität entlang einer dritten horizontalen Richtung hd3, die nicht parallel zu der ersten horizontalen Richtung hd1 und nicht parallel zu der zweiten horizontalen Richtung hd2 ist, und mit einer zweiten Periodizität entlang einer vierten horizontalen Richtung hd4, die senkrecht zu der dritten horizontalen Richtung hd3 ist (wie bei der zweiten beispielhaften Struktur veranschaulicht), angeordnet.
  • In einer Ausführungsform enthalten die aktiven Schichten 20 ein halbleitendes Metalloxidmaterial; kann das Substrat 8 eine einkristalline Halbleitermaterialschicht (wie etwa eine Halbleitermaterialschicht 9) aufweisen; und Feldeffekttransistoren 701, die einen jeweiligen Abschnitt der einkristallinen Halbleitermaterialschicht als eine jeweilige Kanalregion aufweisen, befinden sich auf dem Substrat 8 und liegen unter dem zweidimensionalen Array von Einheitszellstrukturen.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird eine Halbleiterstruktur bereitgestellt, welche Folgendes aufweisen kann: eine aktive Schicht 20, die ein Halbleitermaterial enthält und über einem Substrat 8 liegt; ein Gate-Dielektrikum 10, das unter der aktiven Schicht 20 liegt; eine erste Gate-Elektrode 15A, die unter einem ersten Abschnitt des Gate-Dielektrikums 10 liegt; eine zweite Gate-Elektrode 15B, die unter einem zweiten Abschnitt des Gate-Dielektrikums 10 liegt und seitlich von der ersten Gate-Elektrode 15A beabstandet ist; eine erste Source-Elektrode 52, die einen ersten Endabschnitt der aktiven Schicht 20 kontaktiert; eine zweite Source-Elektrode 52, die einen zweiten Endabschnitt der aktiven Schicht 20 kontaktiert; eine Drain-Elektrode 56, die einen mittleren Abschnitt der aktiven Schicht 20 kontaktiert; und mindestens vier Wortleitungen 3, die eine Bereichsüberlappung mit der aktiven Schicht 20 in einer Draufsicht aufweisen und unter der aktiven Schicht 20 liegen, wobei eine erste Wortleitung (3A oder 3B), die aus den mindestens vier Wortleitungen 3 ausgewählt wird, elektrisch mit der ersten Gate-Elektrode 15A verbunden ist, wobei eine zweite Wortleitung (3A oder 3B), die aus den mindestens vier Wortleitungen 3 ausgewählt wird, elektrisch mit der zweiten Gate-Elektrode 15B verbunden ist, und alle Wortleitungen 3, die aus den mindestens vier Wortleitungen 3 ausgewählt werden, die sich von der ersten Wortleitung (3A oder 3B) und der zweiten Wortleitung (3A oder 3B) unterscheiden, elektrisch von der ersten Gate-Elektrode 15A und der zweiten Gate-Elektrode 15B isoliert sind.
  • In einer Ausführungsform kann die Halbleiterstruktur Folgendes aufweisen: eine Drain-Kontakt-Viastruktur 76, die eine obere Fläche der Drain-Elektrode 56 kontaktiert; und eine Bitleitung 78, die die Drain-Kontakt-Viastruktur 76 kontaktiert und sich seitlich über die erste Source-Elektrode 52 und die zweite Source-Elektrode 52 erstreckt.
  • In einer Ausführungsform kann die Halbleiterstruktur Folgendes aufweisen: eine erste Kondensatorstruktur 98, die eine erste Source-seitige Platte 92 aufweist, die elektrisch mit der ersten Source-Elektrode 52 verbunden ist; und eine zweite Kondensatorstruktur 98, die eine zweite Source-seitige Platte 92 aufweist, die elektrisch mit der zweiten Source-Elektrode 52 verbunden ist.
  • In einer Ausführungsform kann die Halbleiterstruktur Folgendes aufweisen: eine erste Source-seitige Metall-Interconnect-Struktur (72, 74, 82, 84), die mindestens eine erste leitfähige Viastruktur (72, 84) aufweist und eine elektrische Verbindung zwischen der ersten Source-Elektrode 52 und der ersten Source-seitige Platte 92 bereitstellt; eine zweite Source-seitige Metall-Interconnect-Struktur (72, 74, 82, 84), die mindestens eine zweite leitfähige Viastruktur (72, 82) aufweist und eine elektrische Verbindung zwischen der zweiten Source-Elektrode 52 und der zweiten Source-seitigen Platte 92 bereitstellt; und einen Feldeffekttransistor 701, der unter den mindestens vier Wortleitungen 3 liegt und einen jeweiligen Abschnitt des Substrats 8 als eine jeweilige Kanalregion aufweist.
  • In einer Ausführungsform kann die Halbleiterstruktur einen Leseverstärker SA aufweisen, der Feldeffekttransistoren 701 aufweist und einen Eingangsknoten aufweist, der elektrisch mit der Bitleitung 78 verbunden ist. Die Feldeffekttransistoren 701 können sich auf dem Substrat 8 befinden und eine jeweilige Kanalregion aufweisen, die ein einkristallines Halbleitermaterial enthält. Die Kanalregionen können Abschnitte eines einkristallinen Halbleitermaterials einer Halbleitermaterialschicht 9 innerhalb des Substrats sein oder können ein selbes einkristallines Material als das einkristalline Halbleitermaterial einer Halbleitermaterialschicht 9 innerhalb des Substrats 8 enthalten (wie in Ausführungsformen, die Gate-all-around-Feldeffekttransistoren verwenden).
  • Im Allgemeinen ist es schwierig, Halbleitervorrichtungen herunterzuskalieren oder zusätzliche Vorrichtungen in weiterentwickelten Knoten einzubetten. Zum Beispiel ist es schwierig, DRAM-Vorrichtungen zu skalieren und in Sub-20nm-Vorrichtungsknoten einzubetten. Die gefaltete Bitleitungsarchitektur kann effektiv das Signal-Rausch-Verhältnis verbessern, beinhaltet jedoch einen Bereichsnachteil und manchmal einen die Gestaltungsregel verletzenden Leitungsstil, wenn sie in den Standard-Logikprozess eingefügt wird.
  • Die Strukturen und Verfahren der vorliegenden Offenbarung verwenden Transistoren, wie etwa BEOL-Dünnfilmtransistoren (TFT's), als Zugangstransistoren für DRAM-Kondensatorstrukturen, und sind mit einer CMOS-under-Array(CuA)-Konfiguration, d. h., einer Konfiguration, bei welcher Feldeffekttransistoren, die einkristalline Kanäle verwenden, innerhalb eines Speicherarrays bereitgestellt sind, kompatibel. Die gefaltete Bitleitungsarchitektur kann für das DRAM-Array der vorliegenden Offenbarung ohne Bereichsnachteil verwendet werden.
  • Die kompakte gemeinsame Drain-Konfiguration, bei welcher ein Paar Dünnfilmtransistoren eine Drain-Elektrode gemeinsam nutzen, kann verwendet werden, um ein bereichseffizientes Layout zusammen mit SRAM-Arrays hinsichtlich der Bereichseffizienz bei weiterentwickelten Knoten bereitzustellen. Wahlweise können Jumper-Leiten und/oder abgeschrägte, asymmetrische Paargestaltungen verwendet werden, um den Einheitsvorrichtungsbereich unter Verwendung der gefalteten Bitleitungsarchitektur, die ein hohes Signal-Rausch-Verhältnis bereitstellt, weiter zu verringern.
  • Die Strukturen und Verfahren der vorliegenden Offenbarung stellen ein All-BEOL 1T1C DRAM-Array bereit, das mit der CMOS-under-Array(CuA)-Konfiguration kompatibel ist, um die Verwendung des FEOL-Vorrichtungsbereichs zu minimieren. Das BEOL DRAM-Array der vorliegenden Offenbarung kann vertikal gestapelt werden, um mehrere Ebenen von BEOL DRAM-Arrays bereitzustellen.
  • Das Vorherige erläutert Merkmale verschiedener Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung leicht als Grundlage zum Gestalten oder Abändern anderer Prozesse und Strukturen zum Erreichen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden kann. Ein Fachmann sollte auch realisieren, dass sich solche äquivalenten Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung entfernen und er verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen kann, ohne sich von dem Wesen und Umfang der vorliegenden Offenbarung zu entfernen.

Claims (20)

  1. Halbleiterstruktur, die ein zweidimensionales Array von Einheitszellstrukturen aufweist, die über einem Substrat liegen, wobei jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen Folgendes aufweist: eine aktive Schicht, die ein Halbleitermaterial enthält; ein Gate-Dielektrikum, das unter der aktiven Schicht liegt; eine erste Gate-Elektrode, die unter einem ersten Abschnitt des Gate-Dielektrikums liegt; eine zweite Gate-Elektrode, die unter einem zweiten Abschnitt des Gate-Dielektrikums liegt; eine erste Source-Elektrode, die einen ersten Endabschnitt der aktiven Schicht kontaktiert; eine zweite Source-Elektrode, die einen zweiten Endabschnitt der aktiven Schicht kontaktiert; und eine Drain-Elektrode, die einen mittleren Abschnitt der aktiven Schicht kontaktiert; wobei die Halbleiterstruktur ferner Wortleitungen aufweist, die unter den aktiven Schichten liegen, entlang einer ersten horizontalen Richtung seitlich voneinander beabstandet sind und sich seitlich entlang einer zweiten horizontalen Richtung erstrecken, wobei jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen Abschnitte einer jeweiligen Gruppe von 12 ausgewählt aus den Wortleitungen aufweist und die jeweilige Gruppe von vier Wortleitungen zwei Wortleitungen, die elektrisch mit der ersten Gate-Elektrode oder der zweiten Gate-Elektrode verbunden sind, und zwei zusätzliche Wortleitungen, die elektrisch von der ersten Gate-Elektrode und der zweiten Gate-Elektrode isoliert sind, aufweist.
  2. Halbleiterstruktur nach Anspruch 1, wobei jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen Folgendes aufweist: eine erste Wortleitungsverbindungs-Viastruktur, die eine untere Fläche der ersten Gate-Elektrode und eine obere Fläche von einer der zwei Wortleitungen kontaktiert; und eine zweite Wortleitungsverbindungs-Viastruktur, die eine untere Fläche der zweiten Gate-Elektrode und eine obere Fläche einer anderen der zwei Wortleitungen kontaktiert.
  3. Halbleiterstruktur nach Anspruch 1 oder 2, wobei die erste Gate-Elektrode und die zweite Gate-Elektrode eine jeweilige Breite entlang einer Trennungsrichtung zwischen der ersten Source-Elektrode und der zweiten Source-Elektrode aufweisen; und wobei die Breite jeder der ersten Gate-Elektrode und der zweiten Gate-Elektrode mehr als doppelt so groß wie eine Breite jeder der Wortleitungen entlang der ersten horizontalen Richtung ist.
  4. Halbleiterstruktur nach Anspruch 3, wobei die Trennungsrichtung zwischen der ersten Source-Elektrode und der zweiten Source-Elektrode gleich der ersten horizontalen Richtung ist.
  5. Halbleiterstruktur nach Anspruch 3, wobei die Trennungsrichtung zwischen der ersten Source-Elektrode und der zweiten Source-Elektrode nicht parallel zu der ersten horizontalen Richtung ist und nicht parallel zu der zweiten horizontalen Richtung ist.
  6. Halbleiterstruktur nach einem der vorherigen Ansprüche, wobei jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen Folgendes aufweist: eine erste Kondensatorstruktur, die eine erste Source-seitige Platte aufweist, die elektrisch mit der ersten Source-Elektrode verbunden ist; und eine zweite Kondensatorstruktur, die eine zweite Source-seitige Platte aufweist, die elektrisch mit der zweiten Source-Elektrode verbunden ist.
  7. Halbleiterstruktur nach Anspruch 6, wobei jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen Folgendes aufweist: eine erste Source-seitige Metall-Interconnect-Struktur, die mindestens eine erste leitfähige Viastruktur aufweist und eine elektrische Verbindung zwischen der ersten Source-Elektrode und der ersten Source-seitigen Platte bereitstellt; und eine zweite Source-seitige Metall-Interconnect-Struktur, die mindestens eine zweite leitfähige Viastruktur aufweist und eine elektrische Verbindung zwischen der zweiten Source-Elektrode und der zweiten Source-seitigen Platte bereitstellt.
  8. Halbleiterstruktur nach einem der vorherigen Ansprüche, die ferner Bitleitungen aufweist, die sich seitlich entlang einer horizontalen Richtung erstrecken, die verschieden von der zweiten horizontalen Richtung ist, wobei jede Einheitszellstruktur innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen eine Bitleitungskontaktstruktur aufweist, die eine obere Fläche der Drain-Elektrode kontaktiert und eine untere Fläche einer jeweiligen der Bitleitungen kontaktiert.
  9. Halbleiterstruktur nach Anspruch 8, wobei sich die Bitleitungen seitlich entlang der ersten horizontalen Richtung erstrecken, wobei jede der aktiven Schichten eine rechteckige horizontale Querschnittsform aufweist, die erste Seiten parallel zu der ersten horizontalen Richtung und zweite Seiten parallel zu der zweiten horizontalen Richtung aufweist.
  10. Halbleiterstruktur nach Anspruch 8, wobei sich die Bitleitungen seitlich entlang der ersten horizontalen Richtung erstrecken, wobei jede der aktiven Schichten eine rechteckige horizontale Querschnittsform aufweist, die erste Seiten aufweist, welche nicht parallel zu der ersten horizontalen Richtung und nicht parallel zu der zweiten horizontalen Richtung sind, wobei die aktiven Schichten innerhalb des zweidimensionalen Arrays von Einheitszellstrukturen mit einer ersten Periodizität entlang einer dritten horizontalen Richtung angeordnet sind, die nicht parallel zu der ersten horizontalen Richtung und nicht parallel zu der zweiten horizontalen Richtung ist, und mit einer zweiten Periodizität entlang einer vierten horizontalen Richtung angeordnet sind, die senkrecht zu der dritten horizontalen Richtung ist.
  11. Halbleiterstruktur nach einem der vorherigen Ansprüche, wobei die aktiven Schichten ein halbleitendes Metalloxidmaterial enthalten, wobei das Substrat eine einkristalline Halbleitermaterialschicht aufweist, wobei Feldeffekttransistoren, die einen jeweiligen Abschnitt der einkristallinen Halbleitermaterialschicht als eine jeweilige Kanalregion aufweisen, auf dem Substrat und unter dem zweidimensionalen Array von Einheitszellstrukturen liegen.
  12. Halbleiterstruktur aufweisend: eine aktive Schicht, die ein Halbleitermaterial enthält und über einem Substrat liegt; ein Gate-Dielektrikum, das unter der aktiven Schicht liegt; eine erste Gate-Elektrode, die unter einem ersten Abschnitt des Gate-Dielektrikums liegt; eine zweite Gate-Elektrode, die unter einem zweiten Abschnitt des Gate-Dielektrikums liegt und seitlich von der ersten Gate-Elektrode beabstandet ist; eine erste Source-Elektrode, die einen ersten Endabschnitt der aktiven Schicht kontaktiert; eine zweite Source-Elektrode, die einen zweiten Endabschnitt der aktiven Schicht kontaktiert; eine Drain-Elektrode, die einen mittleren Abschnitt der aktiven Schicht kontaktiert; und mindestens vier Wortleitungen, die eine Bereichsüberlappung mit der aktiven Schicht in einer Draufsicht aufweisen und unter der aktiven Schicht liegen, wobei eine erste Wortleitung, die aus den mindestens vier Wortleitungen ausgewählt ist, elektrisch mit der ersten Gate-Elektrode verbunden ist, eine zweite Wortleitung, die aus den mindestens vier Wortleitungen ausgewählt ist, elektrisch mit der zweiten Gate-Elektrode verbunden ist, und alle anderen der mindestens vier Wortleitungen außer der ersten Wortleitung und der zweiten Wortleitung elektrisch von der ersten Gate-Elektrode und der zweiten Gate-Elektrode isoliert sind.
  13. Halbleiterstruktur nach Anspruch 12, ferner aufweisend: eine Drain-Kontakt-Viastruktur, die eine obere Fläche der Drain-Elektrode kontaktiert; und eine Bitleitung, die die Drain-Kontakt-Viastruktur kontaktiert und sich seitlich über die erste Source-Elektrode und die zweite Source-Elektrode erstreckt.
  14. Halbleiterstruktur nach Anspruch 12 oder 13, ferner aufweisend: eine erste Kondensatorstruktur, die eine erste Source-seitige Platte aufweist, die elektrisch mit der ersten Source-Elektrode verbunden ist; und eine zweite Kondensatorstruktur, die eine zweite Source-seitige Platte aufweist, die elektrisch mit der zweiten Source-Elektrode verbunden ist.
  15. Halbleiterstruktur nach Anspruch 14, ferner aufweisend einen Leseverstärker, der Feldeffekttransistoren und einen Eingangsknoten aufweist, der elektrisch mit der Bitleitung verbunden ist, wobei sich die Feldeffekttransistoren auf dem Substrat befinden und eine jeweilige Kanalregion aufweisen, die ein einkristallines Halbleitermaterial enthält.
  16. Verfahren zum Bilden einer Halbleiterstruktur, umfassend: Bilden von Wortleitungen über einem Substrat; Bilden von Wortleitungsverbindungs-Viastrukturen auf den Wortleitungen; Bilden von Gate-Elektroden über den Wortleitungsverbindungs-Viastrukturen; Bilden eines zweidimensionalen Arrays von Schichtstapeln über den Gate-Elektroden, wobei jeder der Schichtstapel ein Gate-Dielektrikum und eine aktive Schicht aufweist, wobei jede der aktiven Schichten eine Bereichsüberlappung mit einer jeweiligen Gruppe von zwei Gate-Elektroden, einer jeweiligen Gruppe von zwei Wortleitungen und einer jeweiligen Gruppe von zwei zusätzlichen Wortleitungen aufweist und über diesen liegt, wobei die jeweilige Gruppe von zwei Wortleitungen elektrisch mit der jeweiligen Gruppe von zwei Gate-Elektroden verbunden ist, und wobei die jeweilige Gruppe von zwei zusätzlichen Wortleitungen elektrisch von der jeweiligen Gruppe von zwei Gate-Elektroden isoliert ist; und Bilden einer Gruppe von zwei Source-Elektroden und einer Drain-Elektrode auf jeder der aktiven Schichten.
  17. Verfahren nach Anspruch 16, ferner umfassend: Bilden von Source-Kontakt-Viastrukturen auf der Gruppe von zwei Source-Elektroden und einer Drain-Kontakt-Viastruktur auf den Drain-Elektroden; und Bilden von Bitleitungen auf den Drain-Elektroden, wobei sich jede der Bitleitungen seitlich entlang einer horizontalen Richtung erstreckt, die senkrecht zu einer Längsrichtung der Wortleitungen ist.
  18. Verfahren nach Anspruch 17, ferner umfassend: Bilden von Kondensatorstrukturen über einer horizontalen Ebene einschließlich einer oberen Fläche der Bitleitungen, wobei jede der Kondensatorstrukturen einen Knoten aufweist, der elektrisch mit einer jeweiligen der Source-Elektroden verbunden ist.
  19. Verfahren nach einem der vorherigen Ansprüche 16 bis 18, ferner umfassend: Abscheiden einer Gatedielektrikumschicht und einer Halbleitermaterialschicht über den Gate-Elektroden; Strukturieren der Halbleitermaterialschicht und der Gatedielektrikumschicht in das zweidimensionale Array von Schichtstapeln, wobei jede der aktiven Schichten zwei Seitenwände, die parallel zu einer Längsrichtung der Wortleitungen sind, und zwei zusätzliche Seitenwände, die senkrecht zu der Längsrichtung der Wortleitungen sind, aufweist.
  20. Verfahren nach einem der vorherigen Ansprüche 16 bis 18, ferner umfassend: Abscheiden einer Gatedielektrikumschicht und einer Halbleitermaterialschicht über den Gate-Elektroden; Strukturieren der Halbleitermaterialschicht und der Gatedielektrikumschicht in das zweidimensionale Array von Schichtstapeln, wobei jede der aktiven Schichten zwei Seitenwände, die nicht senkrecht und nicht parallel zu einer Längsrichtung der Wortleitungen sind, und zwei zusätzliche Seitenwände, die senkrecht zu den beiden Seitenwänden sind, aufweist.
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