KR20140073161A - 반도체 장치 및 그의 형성방법 - Google Patents

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Abstract

반도체 장치의 형성방법이 개시된다, 상기 방법은 기판에 제1 영역들 및 상기 제1 영역들 사이의 제2 영역을 갖는 활성 영역들을 정의하는 소자분리막을 형성하고, 상기 기판에 제1 방향으로 연장하고 상기 활성 영역들을 가로지르는 제1 트렌치 및 상기 제1 트렌치의 바닥에 연결되고 상기 제2 영역의 양측에서 상기 제1 방향으로 연장하는 한 쌍의 제2 트렌치들을 형성하고, 그리고 상기 제2 트렌치들 내에 게이트들을 형성하는 것을 포함한다.

Description

반도체 장치 및 그의 형성방법{SEMICONDCUTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그의 형성 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 고집적화 경향이 심화되고 있다. 반도체 장치의 고집적화를 위하여, 반도체 장치의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 장치의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 일 과제는 고집적화된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 일 과제는 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 일 과제는 고집적화된 반도체 장치의 형성방법을 제공하는데 있다.
본 발명이 해결하고자 하는 일 과제는 신뢰성이 향상된 반도체 장치의 형성방법을 제공하는데 있다.
본 발명은 반도체 장치를 제공한다. 상기 장치는 기판, 상기 기판에 소자분리막에 의하여 정의되고 제1 영역들 및 상기 제1 영역들 사이의 제2 영역을 갖는 활성 영역; 상기 제1 방향으로 연장하고 상기 활성 영역 및 상기 소자분리막을 가로지르는 제1 트렌치; 상기 제1 트렌치의 바닥에 연결되고 상기 제1 영역들 및 상기 제2 영역 사이에 제공되는 한 쌍의 제2 트렌치들; 및 상기 제2 트렌치들 내에 제공된 게이트들을 포함한다.
상기 제1 영역들은 상기 제1 트렌치의 양측에 제공되고, 상기 제2 영역은 상기 제2 트렌치들 사이에 제공되고, 상기 제2 영역의 상부면은 상기 제1 영역들의 상부면보다 낮을 수 있다.
상기 장치는 상기 제1 트렌치를 채우고 상기 제2 영역을 노출하는 제1 홀을 갖는 트렌치 절연막을 더 포함할 수 있다.
상기 트렌치 절연막은 상기 기판 위로 돌출되고, 상기 제1 방향으로 연장할 수 있다.
상기 장치는 상기 제1 영역들과 접하는 스토리지 노드 콘택들; 및 상기 스트로지 노드 콘택들 상의 스토리지 노드들을 더 포함할 수 있다.
상기 장치는 상기 제1 홀 내에 제공되고 상기 제2 영역과 접하는 비트라인 콘택; 및 상기 비트라인 콘택에 연결되고, 상기 트렌치 절연막 상에 제공되어 상기 제1 방향에 교차하는 제2 방향으로 연장하는 비트 라인을 더 포함할 수 있다.
일 실시예에서, 상기 트렌치 절연막은: 상기 제1 홀 보다 크고 상기 게이트들의 적어도 일부를 노출하는 제2 홀을 갖는 제1 절연막; 및 상기 제2 홀 내에 제공되고, 상기 노출된 게이트들을 덮는 제2 절연막을 포함할 수 있다.
일 실시예에서, 상기 트렌치 절연막은: 상기 제1 트렌치의 측벽들에 형성되는 스페이서 절연막들; 및 상기 스페이서 절연막들 사이의 갭 영역 내에 제공되고, 상기 제2 영역을 노출하는 갭 절연막을 포함할 수 있다. 상기 제1 방향으로 마주보는 상기 비트라인 콘택의 측벽들은 상기 비트 라인의 측벽들에 정렬될 수 있다.
본 발명은 반도체 장치의 형성방법을 제공한다. 상기 방법은 기판에 제1 영역들 및 상기 제1 영역들 사이의 제2 영역을 갖는 활성 영역들을 정의하는 소자분리막을 형성하고; 상기 기판에 제1 방향으로 연장하고 상기 활성 영역들 및 상기 소자분리막을 가로지르는 제1 트렌치, 및 상기 제1 트렌치의 바닥에 연결되고 상기 제2 영역의 양측에서 상기 제1 방향으로 연장하는 한 쌍의 제2 트렌치들을 형성하고; 그리고 상기 제2 트렌치들 내에 게이트들을 형성하는 것을 포함할 수 있다.
상기 방법은 상기 제1 트렌치를 채우고 상기 제2 영역을 노출하는 제1 홀을 갖는 트렌치 절연막을 형성하고; 상기 제1 홀 내에 상기 제2 영역과 접하는 비트라인 콘택들을 형성하고; 그리고 상기 트렌치 절연막 상에, 상기 비트라인 콘택들에 연결되고 상기 제1 방향에 교차하는 제2 방향으로 연장하는 비트 라인을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 제1 트렌치 및 제2 트렌치들을 형성하는 것은: 상기 기판 상에, 상기 제1 방향으로 연장하는 마스크막을 형성하고; 상기 마스크막을 사용하여 상기 기판을 식각하여 상기 제1 트렌치를 형성하고; 상기 제1 트렌치의 측벽들에 스페이서막들을 형성하고; 상기 스페이서막들 사이의 상기 제1 트렌치 내에 갭 절연막을 형성하고; 그리고 상기 스페이서막들을 제거한 후, 상기 마스크막 및 상기 갭 절연막을 사용하여 상기 제1 트렌치의 바닥면을 식각하여 상기 제2 트렌치들을 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 제1 트렌치 및 제2 트렌치들을 형성하는 것은: 상기 기판 상에, 상기 제1 방향으로 연장하고, 상기 제1 영역들과 상기 제2 영역 사이의 상기 기판을 노출하는 마스크막을 형성하고; 상기 마스크막을 사용하여 상기 기판을 식각하여, 상기 제2 트렌치들을 형성하고; 그리고 상기 제2 영역의 기판을 리세스하여, 상기 제2 트렌치들 상의 상기 제1 트렌치를 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 트렌치 절연막을 형성하는 것은: 상기 제1 트렌치를 채우되, 상기 제1 홀 보다 크고 상기 게이트들의 적어도 일부를 노출하는 제2 홀을 갖는 제1 절연막을 형성하고; 그리고 상기 제2 홀 내에 제공되고, 상기 노출된 게이트들을 덮는 제2 절연막을 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 트렌치 절연막을 형성하는 것은: 상기 제1 트렌치의 측벽들에, 상기 제1 방향으로 연장하고 상기 제2 영역을 노출하는 스페이서 절연막들을 형성하고; 상기 스페이서 절연막들 사이의 갭 영역 내에 비트라인 콘택 도전막을 형성하고; 상기 비트 라인들을 식각 마스크로 상기 비트라인 콘택 도전막을 식각하여, 상기 비트라인 콘택들을 형성하고; 그리고 상기 비트라인 콘택들 사이의 상기 갭 영역 내에, 갭 절연막을 형성하는 것을 포함할 수 있다.
본 발명의 개념 및 이에 따른 실시예에 의하면, BCAT의 워드 라인들의 높이의 산포를 줄일 수 있다. 이에 따라 반도체 장치의 신뢰성이 더욱 향상될 수 있다.
도 1a 및 도 1b는 본 발명의 개념을 설명하는 단면도들이다.
도 2a는 본 발명의 개념의 제1 실시예에 따른 반도체 장치의 레이아웃이다.
도 2b는 도 2a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도를 나타낸다.
도 3a 내지 11a는 본 발명의 개념의 제1 실시예에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 평면도들이다.
도 3b, 4b, 4c, 4d, 4e, 5b, 6b, 7b, 7c, 8b, 9b, 10b 및 11b는 본 발명의 개념의 제1 실시예에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다.
도 12a는 본 발명의 개념의 제2 실시예에 따른 반도체 장치의 레이아웃이다.
도 12b는 도 12a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도를 나타낸다.
도 13a 내지 17a는 본 발명의 개념의 제2 실시예에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 평면도들이다.
도 13b, 14b, 15b, 16b 및 17b는 본 발명의 개념의 제2 실시예에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다.
도 18a는 본 발명의 개념의 제3 실시예에 따른 반도체 장치의 레이아웃이다.
도 18b는 도 18a를 A-A'선, B-B'선, C-C'선 및 D-D'선으로 자른 단면도를 나타낸다.
도 19a 내지 22a는 본 발명의 개념의 제3 실시예에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 평면도들이다.
도 19b 내지 22b는 본 발명의 개념의 제3 실시예에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다.
도 23a는 본 발명의 개념의 제4 실시예에 따른 반도체 장치의 레이아웃이다.
도 23b는 도 23a를 A-A'선, B-B'선, C-C'선 및 D-D'선으로 자른 단면도를 나타낸다.
도 24는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 25는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 연결되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 또한, "적어도 하나"는 최소한 하나와 동일한 의미로 사용되며 하나 또는 그 이상을 선택적으로 지칭할 수 있다.
이하, 도면들을 참조하여, 본 발명의 개념 및 이에 따른 실시예들에 대해 상세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 개념을 설명하는 반도체 장치의 단면도들이다. 도 1a는 일반적인 기술에 따른 것이고, 도 1b는 본 발명의 개념에 따른 것이다.
도 1a를 참조하여, 한 쌍의 서로 이웃한 트렌치들(3) 내에 도전막(5)이 형성되고, 도전막(5)이 리세스될 수 있다. 리세스된 도전막(7)의 상부면은 기판(1)의 상부면보다 낮을 수 있다. 리세스된 도전막(7)은 BCAT(buried channel arrary transistor)의 게이트(즉, 워드 라인)로 사용될 수 있다. 도전막(5)은 폴리실리콘, 금속 실리사이드 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 도전막(5)을 리세스하는 것은, 도전막(5)을 에치-백하는 공정에 의하여 수행될 수 있다. 반도체 장치의 고집적화로 인하여 트렌치(3)의 폭이 감소함에 따라, 리세스된 도전막(7)의 상부면의 높이가 균일하지 않은 분포를 가질 수 있다. 더욱이, 최근에는 트렌치(3)의 폭이 에치-백 공정에 의하여 도전막을 리세스하기 어려운 크기로 근접하고 있다. 이에 따라, 리세스된 도전막(7)을 포함하는 셀들의 산포가 증가될 수 있다. 이와 함께, 트렌치(3)의 폭이 좁아짐에 따라, 트렌치(3) 내에 도전막(5)을 채우는 것에 어려움이 있을 수 있다.
도 1b를 참조하여, 트렌치(3)는 제1 트렌치(3a) 및 제2 트렌치들(3b)을 포함한다. 제2 트렌치들(3b)은 제1 트렌치(3a)의 바닥에 연결되어 아래로 연장한다. 제1 트렌치(3a)는 제2 트렌치들(3b) 보다 넓은 폭을 가질 수 있다. 이에 따라, 반도체 장치의 고집적화로 인하여 트렌치(3)의 폭이 감소하더라도, 트렌치(3) 내에 도전막(5)을 채우는 것이 보다 용이할 뿐만 아니라, 에치-백 공정이 용이하여 리세스된 도전막(7)의 상부면의 높이가 균일할 수 있다. 에 따라, 리세스된 도전막(7)을 포함하는 셀들의 신뢰성이 향상될 수 있다.
(제1 실시예의 구조)
도 2a는 본 발명의 개념의 제1 실시예에 따른 반도체 장치의 레이아웃이다. 도 2b는 도 2a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도를 나타낸다.
도 2a 및 2b를 참조하면, 활성 영역(11)을 정의하는 소자분리막(13)이 기판(10)에 제공된다. 기판(10)은 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)을 포함할 수 있다. 기판(10)은 제1 도전형, 예를 들어 P형의 실리콘 기판일 수 있다. 셀 어레이 영역(CAR)에서, 활성 영역(11)은 평면적으로 제1 방향(D1)으로 길쭉한 바 형태를 가질 수 있다. 활성 영역(11)은 복수개로, 제1 방향(D1)을 따라 서로 평행하게 배치될 수 있다. 활성 영역(11)은 제1 방향에 교차하는 제2 방향(D2)을 따라 배치될 수 있다. 활성 영역(11)은 제1 영역들(11a) 및 제1 영역들(11a) 사이의 제2 영역(11b)을 가질 수 있다. 제1 영역들(11a)은 활성 영역(11)의 가장자리들이 배치되고, 제2 영역(11b)은 활성 영역(11)의 중앙에 배치될 수 있다. 제1 영역들(11a) 및 제2 영역(11b)은 제2 도전형, 예를 들어 N형의 도전형을 가질 수 있다.
복수개의 워드 라인들(WL)이 기판(10) 내에 제공되어, 활성 영역(11)과 소자분리막(13)을 가로질러 제2 방향(D2)으로 연장할 수 있다. 제1 방향(D1)은 제2 방향(D2)에 경사질 수 있다. 워드 라인들(WL)은 폴리실리콘, 금속 실리사이드 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 트렌치(15)가 제2 방향(D2)으로 연장하고 활성 영역(11)을 가로질러 제공된다. 트렌치(15)는 제1 영역들(11a) 사이의 기판(10)에 배치되는 제1 트렌치(15a), 및 제1 트렌치(15a)의 바닥에 연결되고 제1 영역들(11a) 및 제2 영역(11b) 사이의 기판(10)에 제공되는 한 쌍의 제2 트렌치들(15b)을 포함할 수 있다. 제1 트렌치(15a)는 제2 트렌치들(15b) 보다 넓은 폭을 가질 수 있다. 워드 라인들(WL)은 제2 트렌치들(15b) 내에 형성된다. 제1 영역들(11a)은 제1 트렌치(15a)의 양측에 제공되고, 제2 영역(11b)은 제2 트렌치들(15b) 사이에 제공된다. 제2 영역(11b)의 상부면은 제1 영역들(11a)의 기판(10)의 상부면보다 낮다. 워드 라인들(WL)의 상부면은 제2 영역(11b)의 기판(10)의 상부면 보다 낮을 수 있다. 워드 라인들(WL)은 메모리 셀의 게이트로 될 수 있다. 워드 라인들(WL)과 기판(10) 사이에 게이트 절연막(17)이 개재된다.
트렌치 절연막(30)이 제1 트렌치(15a)를 채운다. 트렌치 절연막(30)은 제2 영역(11b)을 노출하는 제1 홀(H1)을 가질 수 있다. 트렌치 절연막(30)은 기판(10) 위로 돌출되고, 제2 방향(D2)으로 연장할 수 있다. 트렌치 절연막(30)은 제1 내지 제3 절연막들(31, 33, 35)을 포함할 수 있다. 제2 절연막(33)은 제1 트렌치(15a) 내에 제공되어, 제2 방향(D2)으로 연장할 수 있다. 제2 절연막(33)은 제1 홀(H1) 보다 크고 워드 라인들(WL)의 적어도 일부를 노출하는 제2 홀(H2)을 가질 수 있다. 제3 절연막(35)은 제2 홀(H2) 내에 스페이서형으로 제공되고 워드 라인들(WL)을 덮을 수 있다. 제3 절연막(35)은 제2 영역(15b)을 노출하는 제1 홀(H1)을 가질 수 있다. 제1 절연막(31)은 제1 트렌치(15a)의 측벽들과 제2 절연막(33) 사이, 및 워드 라인들(WL)과 제2 절연막(33) 사이에 제공될 수 있다. 제1 절연막(31)의 측벽은 제2 절연막(33)의 측벽과 정열될 수 있다. 제2 절연막(32)은 실리콘 산화막이고, 제1 및 제3 절연막들(31, 35)은 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 게이트 절연막(17)은 제1 트렌치(11a)의 측벽들과 제1 절연막(31) 사이로 연장할 수 있다.
제1 층간 절연막(21)이 기판(10) 상에 제공된다. 제1 층간 절연막(21)의 상부면은 트렌치 절연막(30)의 상부면과 동일한 높이에 제공될 수 있다.
비트라인 콘택들(DC)이 제1 홀(H1) 내에 제공되고 제2 영역(11b)과 접할 수 있다. 비트라인 콘택들(DC)은 금속실리사이드막, 폴리실리콘막, 금속질화막, 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 비트 라인(BL)이 트렌치 절연막(30) 상에 제공되어, 제1 방향 및 제2 방향에 교차하는 제3 방향을 따라 제1 층간 절연막(21) 상으로 연장한다. 제2 방향(D2) 및 제3 방향(D3)은 서로 직교할 수 있다. 비트 라인(BL)은 비트라인 콘택들(DC)을 통하여 제2 영역(11b)에 연결된다. 비트 라인(BL)은 금속함유막일 수 있다. 비트 라인(BL) 상에 캐핑 패턴(75)이 제공될 수 있다. 비트 라인(BL)의 측벽에 스페이서막(77)이 제공될 수 있다. 캐핑 패턴(75) 및 스페이서막(77)은, 예를 들어 실리콘 산화막 또는 실리콘 질화막일 수 있다.
제2 층간 절연막(40)이 제1 층간 절연막(21) 및 트렌치 절연막(30) 상에 제공될 수 있다. 셀 어레이 영역(CAR)에서, 제2 층간 절연막(40)은 비트 라인(BL)을 덮을 수 있다.
셀 어레이 영역(CAR)에서, 스토리지 노드 콘택들(BC)이 제1 및 제2 층간 절연막들(21, 40)을 관통하여 제공될 수 있다. 스토리지 노드 콘택들(BC)은 제1 영역들(11a)과 접할 수 있다.
제2 층간 절연막(40) 상에 식각 정지막(41)이 제공될 수 있다. 식각 정지막(41)은 스토리지 노드 콘택들(BC)을 노출시킬 수 있다. 스토리지 노드 콘택들(BC) 상에 정보 저장 요소가 형성될 수 있다. 본 실시예의 반도체 장치는 DRAM일 수 있다. 정보 저장 요소는 캐패시터(CP)일 수 있다. 구체적으로, 셀 어레이 영역(CAR)에서 식각 정지막(41) 상에 스토리지 노드들, 즉 하부전극들(51)이 형성된다. 하부전극들(51)은 식각 저지막(41)을 관통하여 스토리지 노드 콘택들(BC)과 전기적으로 연결될 수 있다. 그러나, 데이터 저장 요소는 이에 한정되지 않고, PRAM 및 RRAM의 가변저항 요소 또는 MRAM의 MTJ일 수도 있다.
유전막(53)이 하부전극들(51)의 상부면과 측면들을 콘포말하게 덮을 수 있다. 유전막(53)은 고유전율을 가지는 금속산화물을 포함할 수 있다. 상부전극(57)이 유전막(53)을 콘포말하게 덮을 수 있다. 캐패시터(CP)는 하부전극(51), 유전막(53) 및 상부전극(55)을 포함할 수 있다. 상부전극(55)은, 예를 들면 티타늄질화막일 수 있다. 상부전극(55)은 플레이트 전극(57)으로 덮일 수 있다. 플레이트 전극(57)은, 예를 들면 텅스텐을 포함할 수 있다. 플레이트 전극(57)은 하부전극들(51) 사이의 공간을 채울 수 있다.
주변 회로 영역(PCR)에서, 기판(10) 상에 주변 게이트 절연막(71) 및 주변 게이트(70)가 배치된다. 주변 게이트(70)는 차례로 적층된 제1 게이트막(72)과 제2 게이트막(73)을 포함할 수 있다. 제1 게이트막(72)은 폴리실리콘일 수 있으며, 제2 게이트막(73)은 금속함유막일 수 있다. 제2 게이트막(73)은 비트라인(BL)과 동일한 물질을 포함할 수 있다. 이와 같이, 셀 어레이 영역(CAR)의 비트라인(BL)의 물질을 주변회로 영역(PCR)의 게이트 물질로도 사용하므로, 게이트를 위한 추가적인 증착 공정을 필요로 하지 않아 공정을 단순화할 수 있으며, 층간 절연막의 두께를 감소시킬 수 있다. 스페이서막(77)이 주변 게이트(70)의 측벽을 덮을 수 있다. 캐핑 패턴(75)은 비트라인(BL)과 주변 게이트(70)의 상부면을 덮일 수 있다.
주변 불순물 영역들(79)이 주변 게이트(70)의 양측의 기판(10)에 제공된다. 주변회로 영역(PCR)의 기판(10)은 제2 층간 절연막(40)으로 덮일 수 있다. 비트라인(BL)은 캐핑 패턴(75)을 관통하는 제1 주변 콘택(53), 식각 정지막(41) 상에 배치되는 주변 배선(55), 및 제2 층간 절연막(40)과 식각 정지막(41)을 관통하는 제2 주변 콘택(54)에 의해 주변 불순물 영역(79)과 전기적으로 연결될 수 있다.
(제1 실시예의 형성방법)
본 발명의 개념의 제1 실시예에 따른 반도체 장치의 형성방법이 설명된다. 도 3a 내지 11a는 본 발명의 개념의 제1 실시예에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 평면도들로, 도 2a에 대응된다. 도 3b, 4b, 4c, 4d, 4e, 5b, 6b, 7b, 7c, 8b, 9b, 10b 및 11b는 본 발명의 개념의 제1 실시예에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 단면도들로서, 도 2b에 대응된다.
도 3a 및 도 3b를 참조하여, 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)을 포함하는 기판(10)이 제공된다. 기판(10)은 제1 도전형, 예를 들어 P형의 실리콘 기판일 수 있다. 소자분리막(13)이 기판(10)에 형성되어, 활성 영역(11)을 정의한다. 소자분리막(13)은 STI(Shallow Trench Isolation)와 같은 방법을 이용하여 형성될 수 있다. 소자분리막(13)은 예를 들면, 실리콘 산화막일 수 있다.
셀 어레이 영역(CAR)에서, 활성 영역(11)은 평면적으로 제1 방향(D1)으로 길쭉한 바 형태를 가질 수 있다. 활성 영역(11)은 복수개로, 제1 방향(D1)을 따라 서로 평행하게 배치될 수 있다. 활성 영역(11)은 제1 방향에 교차하는 제2 방향(D2)을 따라 배치될 수 있다. 활성 영역(11)은 제1 영역들(11a) 및 제1 영역들(11a) 사이의 제2 영역(11b)을 가질 수 있다. 제1 영역들(11a)은 활성 영역(11)의 가장자리들이 배치되고, 제2 영역(11b)은 활성 영역(11)의 중앙에 배치될 수 있다. 활성 영역(11)의 상부(12)에 제2 도전형(예를 들어, N형)의 불순물 이온이 도핑될 수 있다.
도 4a 및 도 4b를 참조하여, 복수개의 제1 마스크 패턴(20)이 기판(10) 상에 형성될 수 있다. 셀 어레이 영역(CAR)에서, 제1 마스크 패턴(20)은 제2 방향(D2)으로 연장하는 라인 형태일 수 있다. 제1 마스크 패턴(20)은 활성 영역(11)과 소자분리막(13)을 가로지를 수 있다. 제1 마스크 패턴(20)은 활성 영역(11)의 제1 영역들(11a)을 덮고, 제1 영역들(11a) 사이를 노출할 수 있다. 제1 마스크 패턴(20)은 주변 회로 영역(PCR)을 덮을 수 있다. 제1 마스크 패턴(20)은 하부 마스크 패턴(21) 및 상부 마스크 패턴(22)을 포함할 수 있다. 하부 마스크 패턴(21)은, 예를 들어 실리콘 산화막일 수 있다. 상부 마스크 패턴(22)은, 예를 들어 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
셀 어레이 영역(CAR)에서, 제1 마스크 패턴(20)을 식각 마스크로 이용하여 기판(10)을 패터닝하여 제1 트렌치(15a)를 형성한다. 제1 트렌치(15a)의 바닥은 소자분리막(13)의 하부면보다 높게 형성된다. 라이너 질화막(23)이 제1 트렌치(15a) 및 제1 마스크 패턴(20) 상에 형성될 수 있다.
도 4c를 참조하여, 한 쌍의 스페이서막들(24)이 제1 트렌치(15a)의 측벽들 상에 형성될 수 있다. 스페이서막들(24)은 제2 방향(D2)으로 연장한다. 스페이서막들(24)의 두께는 제1 트렌치(15a)의 폭의 절반보다 작다. 예를 들어, 스페이서막들(24)의 두께는 대략 제1 트렌치(15a)의 폭의 1/3일 수 있다. 스페이서막들(24)은, 예를 들어 실리콘 산화막일 수 있다.
제1 갭 절연막(26)이 스페이서막들(24) 사이의 제1 트렌치(15a) 내에 형성될 수 있다. 제1 갭 절연막(26)은 스페이서막들(24)과 식각 선택성을 갖는 물질일 수 있다. 제1 갭 절연막(26)은, 예를 들어 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
도 4d 및 4e를 참조하여, 제1 갭 절연막(26)을 식각하여, 그의 상부가 스페이서막들(24)의 상부보다 낮게되도록 리세스한다. 제1 갭 절연막(26)을 리세스하는 것은 습식식각 공정으로 수행될 수 있다. 이때, 상부 마스크 패턴(22)도 제1 갭 절연막(26)과 유사한 높이로 리세스될 수 있다. 이어서, 스페이서막들(24)을 선택적으로 제거하여, 제1 트렌치(15a) 바닥의 라이너 질화막(23)이 노출할 수 있다. 제1 갭 절연막(26)은 제2 영역(11b) 상에만 잔존할 수 있다.
도 5a 및 5b를 참조하여, 제1 마스크 패턴(20) 및 제1 갭 절연막(26)을 마스크로 제1 트렌치(15a)의 바닥면을 식각하여, 제2 트렌치들(15b)을 형성한다. 제2 트렌치들(15b)의 바닥은 소자분리막(13)의 하부면보다 높게 형성된다.
도 6a 및 도 6b를 참조하여, 상부 마스크 패턴(22) 및 제1 갭 절연막(26)이 선택적으로 제거된다. 이때, 라이너 질화막(23)이 제거될 수 있다. 이에 따라, 제1 트렌치(15a) 및 제2 트렌치들(15b)의 바닥면 및 측벽들이 노출될 수 있다. 제2 트렌치들(15b) 사이의 기판(10)은 활성 영역(10)의 제2 영역(11b)이다. 기판(10)의 상부면 및 소자분리막(13) 상의 하부 마스크 패턴(21)이 노출될 수 있다. 상부 마스크 패턴(22) 및 제1 갭 절연막(26)이 실리콘 질화막 또는 실리콘 산화질화막인 경우, 이들은 인산을 포함하는 식각 용액을 사용하여 제거될 수 있다.
제1 트렌치(15a) 및 제2 트렌치들(15b)의 바닥면 및 측벽들에 게이트 절연막(17)이 형성될 수 있다. 게이트 절연막(17)은, 예를 들어 기판(10)을 열산화하는 것에 의하여 형성된 실리콘 산화막일 수 있다.
도 7a 및 도 7b를 참조하여, 제2 트렌치들(15b) 내에 워드 라인들(WL)이 형성될 수 있다. 워드 라인들(15b)을 형성하는 것은, 제1 및 제2 트렌치들(15a, 15b) 내에 도전막을 형성하고, 그리고 도전막을 리세스하는 것을 포함할 수 있다. 리세스에 의하여 워드 라인들(WL)의 상부면은 제2 영역(11b)의 기판(10)의 상부면 보다 낮을 수 있다. 도전막을 리세스하는 것은 에치-백 공정에 의하여 수행될 수 있다. 도전막은 폴리실리콘, 금속 실리사이드 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다.
트렌치(15)는 상부에 형성되고 넓은 폭을 갖는 제1 트렌치(15a) 및 아래에 형성되고 보다 좁은 폭을 갖는 제2 트렌치들(15b)을 포함한다. 따라서, 트렌치(15)의 폭이 감소하더라도, 워드 라인들(WL)을 위한 도전막이 트렌치(15) 내에 용이하게 채워질 수 있으며, 에치-백 공정이 보다 용이할 수 있다. 이에 따라 워드 라인들(WL)의 상부면의 높이 균일할 수 있다.
도 7c를 참조하여, 희생막(27)이 제1 트렌치(15a)를 채우도록 형성될 수 있다. 희생막(27)은 실리콘 산화막과 식각 선택성이 있는 막으로, 예를 들어 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 주변회로 영역(PCR)에서의 하부 마스크 패턴(21)이 제거되어 기판(10)이 노출될 수 있다. 이하, 하부 마스크 패턴(21)은 제1 층간 절연막(21)으로 지칭될 것이다. 주변회로 영역(PCR)에서, 주변회로 게이트 절연막(71) 및 제1 게이트막(72)이 형성될 수 있다. 주변회로 게이트 절연막(71)은 기판을 열산화하여 형성될 수 있다. 제1 게이트막(72)은 폴리실리콘막일 수 있다. 셀 어레이 영역(CAR)에서의 주변회로 게이트 절연막(71) 및 제1 게이트막(72)은 제거될 수 있다. 이후, 희생막(27)은 제거될 수 있다.
도 8a 및 도 8b를 참조하여, 제1 절연막(31)이 제1 트렌치(15a)의 측벽들 및 바닥면 상에 형성될 수 있다. 제1 절연막(31)은, 예를 들어 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 제2 절연막(33)이 제1 절연막(31) 상에 형성되어, 제1 트렌치(15a)를 채울 수 있다. 제2 절연막(33)은, 예를 들어 실리콘 산화막일 수 있다. 제1 절연막(31)은 제2 절연막(33), 즉 실리콘 산화막의 형성과정에서 워드 라인들(WL)이 산화되는 것을 방지할 수 있다.
제1 절연막(31) 및 제2 절연막(33)은 제2 방향(D2)으로 연장할 수 있다. 포토리지스트 패턴(미도시)을 사용한 식각 공정으로, 제1 절연막(31) 및 제2 절연막(33)이 패터닝되어 제1 홀(H1)이 형성될 수 있다. 제1 홀(H1)은 제2 영역(11b) 및 제2 영역(11b)에 인접한 워드 라인들(WL)의 적어도 일부를 노출할 수 있다.
도 9a 및 도 9b를 참조하여, 제3 절연막(35)이 제1 홀(H1)의 측벽에 형성될 수 있다. 제3 절연막(35)은, 예를 들어 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 제3 절연막(35)은 제1 홀(H1)의 측벽 상에 형성된 스페이서막일 수 있다. 제3 절연막(35)은 워드 라인들(WL)을 덮을 수 있다. 이에 따라, 제3 절연막(35)은 제1 홀(H1)보다 작은 크기의 제2 홀(H2)을 가질 수 있다. 제2 홀(H2)은 제2 영역(11b)을 노출할 수 있다.
트렌치 절연막(30)은 제1 내지 제3 절연막들(31, 33, 35)을 포함할 수 있다. 트렌치 절연막(30)의 상부면은 제1 층간 절연막(21)의 상부면과 동일한 높이일 수 있다. 제2 홀(H2)을 통하여 제2 영역(11b)에 제2 도전형(예를 들어 P형)의 불순물 이온이 주입될 수 있다.
도 10a 및 도 10b를 참조하여, 제2 홀(H2) 내에 비트라인 콘택들(DC)이 형성되어, 제2 영역(11b)과 접할 수 있다. 비트라인 콘택들(DC)의 상부면은 트렌치 절연막(30) 및 제1 층간 절연막(21)의 상부면과 동일한 높이일 수 있다. 비트라인 콘택들(DC)은 도핑된 반도체 물질(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등), 금속질화막(ex, 질화티타늄, 질화탄탈륨 등), 및 금속막(ex, 텅스텐, 티타늄, 탄탈륨 등)을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 비트라인 콘택들(DC)은 제3 절연막(35)에 의하여 워드 라인들(WL)과 절연될 수 있다. 추가적인 공정 없이 BCAT의 비트라인 콘택들(DC)에 연결되는 제2 영역(11b)이 기판(10)의 상부면 아래로 리세스될 수 있다.
이어서, 도 11a 및 도 11b를 참조하여, 도전막(미도시)이 기판(10) 상에 형성될 수 있다. 도전막은, 예를 들어 도핑된 반도체 물질(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등), 금속질화막(ex, 질화티타늄, 질화탄탈륨 등), 및 금속막(ex, 텅스텐, 티타늄, 탄탈륨 등)을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 도전막 상에 캐핑막(미도시)이 형성될 수 있다. 캐핑막 및 도전막이 패터닝된다. 패터닝에 의하여, 캐핑막은 캐핑 패턴(75)으로 되고, 도전막은 셀 어레이 영역(CAR)에서의 비트 라인(BL) 및 주변회로 영역(PCR)에서의 제2 게이트막(73)으로 될 수 있다. 이와 함께, 제1 게이트막(72)도 제2 게이트막(73)에 정렬되도록 패터닝될 수 있다.
셀 어레이 영역(CAR)에서, 비트 라인(BL)은 트렌치 절연막(30) 및 제1 층간 절연막(21) 상에 제공되어, 제1 방향 및 제2 방향에 교차하는 제3 방향으로 연장한다. 제2 방향(D2)은 제3 방향(D3)과 직교할 수 있다. 비트 라인(BL)은 비트라인 콘택들(DC)을 통하여 제2 영역(11b)에 연결된다. 비트 라인(BL)은 금속 함유막일 수 있다. 비트 라인(BL)은 주변회로 영역(PCR)으로 연장할 수 있다. 주변 회로 영역(PCR)에서, 주변회로 게이트(70)는 차례로 적층된 제1 게이트막(72)과 제2 게이트막(73)을 포함할 수 있다. 제2 게이트막(73)은 비트라인(BL)과 동일한 물질을 포함할 수 있다. 이와 같이, 셀 어레이 영역(CAR)의 비트라인(BL)의 물질을 주변회로 영역(PCR)의 게이트 전극 물질로도 사용하므로, 게이트 전극을 위한 추가적인 증착 공정을 필요로 하지 않아 공정을 단순화할 수 있다.
스페이서막(77)이 비트 라인(BL) 및 주변 게이트(70)의 측벽에 형성될 수 있다. 캐핑 패턴(75)은 비트 라인(BL)과 주변 게이트(70)의 상부에 제공될 수 있다.
주변 불순물 영역들(79)이 주변회로 게이트(70)의 양측의 기판(10)에 제공된다.
도 2a 및 도 2b를 재차 참조하여, 제2 층간 절연막(40)이 제1 층간 절연막(21) 및 트렌치 절연막(30) 상에 형성될 수 있다. 제2 층간 절연막(40)은, 예를 들어 실리콘 산화막일 수 있다. 셀 어레이 영역(CAR)에서, 제2 층간 절연막(40)은 비트 라인(BL)을 덮을 수 있다. 주변회로 영역(PCR)에서, 제2 층간 절연막(40)은 주변 게이트(70)를 덮을 수 있다. 셀 어레이 영역(CAR)에서, 스토리지 노드 콘택들(BC)이 제1 및 제2 층간 절연막들(21, 40)을 관통하여 제공될 수 있다. 스토리지 노드 콘택들(BC)은 제1 영역들(11a)과 접할 수 있다.
제2 층간 절연막(40) 상에 식각 정지막(41)이 형성될 수 있다. 식각 정지막(41)은, 예를 들어 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
주변회로 영역(PCR)에서, 주변 배선(55)이 식각 정지막(41) 상에 형성될 수 있다. 주변 배선(55)은 식각 정지막(41) 및 캐핑 패턴(75)을 관통하는 제1 주변 콘택(53)을 통하여 비트 라인(BL)과 연결될 수 있다. 주변 배선(55)은 식각 정지막(41) 및 제2 층간 절연막(40)을 관통하는 제2 주변 콘택(54)을 통하여 주변 불순물 영역(79)과 전기적으로 연결될 수 있다. 주변 배선(55) 및 주변 콘택들(53, 55)은 금속함유막일 수 있다.
셀 어레이 영역(CAR)에서, 식각 정지막(41)은 스토리지 노드 콘택들(BC)을 노출시킬 수 있다. 스토리지 노드 콘택들(BC) 상에 정보 저장 요소가 형성될 수 있다. 본 실시예에서, 데이터 저장 요소로 커패시터(CP)를 예를 들어 설명한다. 본 실시예의 반도체 장치는 DRAM일 수 있다. 정보 저장 요소는 캐패시터(CP)일 수 있다. 구체적으로, 셀 어레이 영역(CAR)에서 식각 정지막(41) 상에 스토리지 노드들, 즉 하부전극들(51)이 형성된다. 하부전극들(51)은 식각 저지막(41)을 관통하여 스토리지 노드 콘택들(BC)과 전기적으로 연결될 수 있다. 그러나, 데이터 저장 요소는 이에 한정되지 않고, PRAM 및 RRAM의 가변저항 요소 또는 MRAM의 MTJ일 수도 있다.
유전막(53)이 하부전극들(51)의 상부면과 측면들을 콘포말하게 덮도록 형성될 수 있다. 유전막(53)은 고유전율을 가지는 금속산화물을 포함할 수 있다. 상부전극(57)이 유전막(53)을 콘포말하게 덮도록 형성될 수 있다. 캐패시터(CP)는 하부전극(51), 유전막(53) 및 상부전극(55)을 포함할 수 있다. 상부전극(55)은, 예를 들면 티타늄 질화막일 수 있다. 상부전극(55)은 플레이트 전극(57)으로 덮일 수 있다. 플레이트 전극(57)은, 예를 들면 텅스텐을 포함할 수 있다. 플레이트 전극(57)은 하부전극들(51) 사이의 공간을 채울 수 있다.
본 발명의 개념에 따른 본 실시예에 의하면, 반도체 장치의 고집적화로 인하여 트렌치(15)의 폭이 감소하더라도, 워드 라인들(WL)의 상부면의 높이가 균일할 수 있다. 이에 따라, BCAT 셀들의 산포가 감소하여 신뢰성이 향상될 수 있다.
(제2 실시예의 구조)
도 12a는 본 발명의 개념의 제2 실시예에 따른 반도체 장치의 레이아웃이다. 도 12b는 도 12a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도를 나타낸다. 도 2a 및 도 2b를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 도 12a 및 도 12b를 참조하여, 제1 트렌치(15a)의 측벽과 제2 트렌치들(15b)의 측벽들이 정열될 수 있다.
(제2 실시예의 형성방법)
본 발명의 개념의 제2 실시예에 따른 반도체 장치의 형성방법이 설명된다. 도 13a 내지 17a는 본 발명의 개념의 제2 실시예에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 평면도들로, 도 12a에 대응된다. 도 13b, 14b, 15b, 16b 및 17b는 본 발명의 개념의 제2 실시예에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 단면도들로서, 도 12b에 대응된다.
도 13a 및 도 13b를 참조하여, 도 3a 및 도 3b를 참조하여 설명된 기판(10) 상에 제2 마스크 패턴(25)이 형성된다. 제2 마스크 패턴(25)은 다른 마스크 패턴, 예를 들면 ACL(amorphous carbon layer)에 의하여 패터닝될 수 있다.
셀 어레이 영역(CAR)에서, 제2 마스크 패턴(25)은 제2 방향(D2)으로 연장하는 라인 형태일 수 있다. 제2 마스크 패턴(25)은 활성 영역(11)과 소자분리막(13)을 가로지를 수 있다. 제2 마스크 패턴(25)은 활성 영역(11)의 제1 영역들(11a) 및 제2 영역(11b)을 덮고, 그들 사이의 기판(10)을 노출할 수 있다. 제2 마스크 패턴(25)은 주변 회로 영역(PCR)을 덮을 수 있다. 제2 마스크 패턴(25)은, 예를 들어 실리콘 산화막일 수 있다.
도 14a 및 도 14b를 참조하여, 셀 어레이 영역(CAR)에서, 제2 마스크 패턴(25)을 식각 마스크로 이용하여 기판(10)을 식각하여 제2 트렌치들(15b)을 형성한다. 제2 트렌치들(15b)의 바닥은 소자분리막(13)의 하부면보다 높게 형성된다.
도 15a 및 도 15b를 참조하여, 제2 영역(11b)을 노출하는 제3 마스크 패턴(28)을 형성한다. 제3 마스크 패턴(28)은 SOH(Spin on Hardmask)막으로 형성될 수 있다. 상기 SOH 막은 탄화수소 계열의 절연막일 수 있다. 제3 마스크 패턴(28)은 제2 방향(D2)으로 연장하는 라인 형태일 수 있다. 제3 마스크 패턴(28)은 활성 영역(11)과 소자분리막(13)을 가로지를 수 있다.
도 16a 및 도 16b를 참조하여, 제3 마스크 패턴(28)을 마스크로 제2 마스크 패턴(25) 및 기판(10)을 식각하여, 제2 영역(11b)을 리세스한다. 제2 영역(11b)의 상부면은 제1 영역들(11a)의 상부면보다 낮다. 이에 따라, 제2 트렌치들(15b) 위에, 제2 트렌치들(15b) 각각 보다 넓은 폭을 갖는 제1 트렌치(15a)가 형성될 수 있다. 제1 트렌치(15a)의 측벽들과 제2 트렌치들(15b)의 측벽들이 정열될 수 있다. 제1 및 제2 트렌치들(15a, 15b)은 제2 방향(D2)으로 연장하는 라인 형태일 수 있다. 제1 및 제2 트렌치들(15a, 15b)은 활성 영역(11)과 소자분리막(13)을 가로지를 수 있다.
도 17a 및 도 17b를 참조하여, 제1 트렌치(15a) 및 제2 트렌치들(15b)의 바닥면 및 측벽들에 게이트 절연막(17)이 형성될 수 있다. 게이트 절연막(17)은, 예를 들어 기판(10)을 열산화하는 것에 의하여 형성된 실리콘 산화막일 수 있다.
제2 트렌치들(15b) 내에 워드 라인들(WL)이 형성될 수 있다. 워드 라인들(WL)을 형성하는 것은, 제1 및 제2 트렌치들(15a, 15b) 내에 도전막을 형성하고, 그리고 도전막을 리세스하는 것을 포함할 수 있다. 리세스에 의하여 워드 라인들(WL)의 상부면은 제2 영역(11b)의 기판(10)의 상부면 보다 낮을 수 있다. 도전막은 폴리실리콘, 금속 실리사이드 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다.
이어서, 본 발명의 개념의 제1 실시예에 따른 반도체 장치의 형성방법과 유사한 방법으로, 도 12a 및 도 12b와 같은 본 발명의 개념의 제2 실시예에 따른 반도체 장치가 형성될 수 있다. 제2 마스크 패턴(25)은 도 12a 및 도 12b에서 제1 층간 절연막(21)로 표기된다.
(제3 실시예의 구조)
도 18a는 본 발명의 개념의 제3 실시예에 따른 반도체 장치의 레이아웃이다. 도 18b는 도 18a를 A-A'선, B-B'선, C-C'선 및 D-D'선으로 자른 단면도를 나타낸다. 도 2a 및 도 2b를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18a 및 도 18b를 참조하여, 트렌치 절연막(30)은 제1 트렌치(15a)의 측벽들에 형성되는 한 쌍의 스페이서 절연막들(37), 및 스페이서 절연막들(37) 사이의 갭 영역 내에 제공되는 제2 갭 절연막(39)을 포함할 수 있다. 스페이서 절연막들(37)은 제2 방향(D2)으로 연장할 수 있다. 스페이서 절연막들(37)은 워드 라인들(WL)을 덮을 수 있다. 스페이서 절연막들(37) 및 제2 갭 절연막(39)은 제2 영역(11b)을 노출할 수 있다. 스페이서 절연막들(37)은 기판(10)의 위로 돌출되고, 제1 층간 절연막(21)의 상부면과 같은 높이의 상부면을 가질 수 있다. 제2 갭 절연막(39)은 제1 층간 절연막(21) 상으로 연장하여, 셀 어레이 영역(CAR)에서의 비트라인(BL) 및 주변회로 영역(PCR)에서의 주변 게이트(70)를 덮을 수 있다.
비트라인 콘택들(DC)이 스페이서 절연막들(37) 사이에 제공되어, 제2 영역(11b)과 접할 수 있다. 비트라인 콘택들(DC)은 금속실리사이드막, 폴리실리콘막, 금속질화막, 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 제2 방향(D2)으로 마주보는 비트라인 콘택들(DC)의 측벽들은 비트 라인(BL)의 측벽들에 정렬된다.
(제3 실시예의 형성방법)
본 발명의 개념의 제3 실시예에 따른 반도체 장치의 형성방법이 설명된다. 도 19a 내지 22a는 본 발명의 개념의 제3 실시예에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 평면도들로, 도 18a에 대응된다. 도 19b 내지 22b는 본 발명의 개념의 제3 실시예에 따른 반도체 장치를 형성하는 과정을 순차적으로 나타내는 단면도들로서, 도 18b에 대응된다.
도 19a 및 도 19b를 참조하여, 도 7a 내지 도 7c를 참조하여 설명된 제1 트렌치(15a)의 측벽들에 스페이서 절연막들(37)이 형성된다. 스페이서 절연막들(37)은 기판(10) 상에, 제1 트렌치(15a)를 완전히 채울지 않도록, 절연막(미도시)을 형성하고, 절연막을 이방성 식각하는 공정에 의하여 형성될 수 있다. 스페이서 절연막들(37)은 제2 방향(D2)으로 연장하고, 제2 영역(11b)을 노출할 수 있다. 스페이서 절연막들(37) 사이에 갭 영역(38)이 제공될 수 있다. 제2 영역(11b)은 갭 영역(38)으로 노출될 수 있다.
도 20a 및 도 20b를 참조하여, 스페이서 절연막들(37) 사이의 갭 영역(38) 내에 비트라인 콘택 도전막(78)을 형성한다. 비트라인 콘택 도전막(78)은 기판(10) 상에 형성되고, 평탄화되어 갭 영역(38) 내에만 잔존할 수 있다. 비트라인 콘택 도전막(78)은 제2 방향(D2)으로 연장할 수 있다. 비트라인 콘택 도전막(78)은 도핑된 반도체 물질(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등), 금속질화막(ex, 질화티타늄, 질화탄탈륨 등), 및 금속막(ex, 텅스텐, 티타늄, 탄탈륨 등)을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다.
도 21a 및 도 21b를 참조하여, 제2 게이트막(73)이 기판(10) 상에 형성될 수 있다. 제2 게이트막(73)은, 예를 들어 도핑된 반도체 물질(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등), 금속질화막(ex, 질화티타늄, 질화탄탈륨 등), 및 금속막(ex, 텅스텐, 티타늄, 탄탈륨 등)을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 제2 게이트막(73) 상에 캐핑막(75)이 형성될 수 있다. 캐핑막(75)은, 예를 들어 실리콘 산화막 또는 실리콘 질화막일 수 있다.
도 22a 및 도 22b를 참조하여, 제2 게이트막(73)이 패터닝된다. 셀 어레이 영역(CAR)에서 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 제3 방향(D3)으로 연장할 수 있다. 이와 함께, 제1 게이트막(72) 및 비트라인 콘택 도전막(78)이 패터닝될 수 있다. 비트라인 콘택 도전막(78)은 비트 라인(BL)을 식각 마스크로 식각되어, 비트라인 콘택들(DC)을 형성할 수 있다.
도 18a 및 도 18b를 재차 참조하여, 비트라인 콘택들(DC) 사이의 상기 갭 영역(38) 내에, 제2 갭 절연막(39)이 형성될 수 있다. 제2 갭 절연막(39)은 비트 라인(BL) 및 주변 게이트(70)를 덮을 수 있다. 이어서, 본 발명의 개념의 제1 실시예에 따른 반도체 장치의 형성방법과 유사한 방법으로, 도 18a 및 도 18b와 같은 본 발명의 개념의 제3 실시예에 따른 반도체 장치가 형성될 수 있다.
(제4 실시예의 구조)
도 23a는 본 발명의 개념의 제4 실시예에 따른 반도체 장치의 레이아웃이다. 도 23b는 도 23a를 A-A'선, B-B'선, C-C'선 및 D-D'선으로 자른 단면도를 나타낸다. 도 18a 및 도 18b를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 도 23a 및 도 23b를 참조하여, 제1 트렌치(15a)의 측벽과 제2 트렌치들(1b)의 측벽들이 정열될 수 있다.
본 발명의 개념의 제4 실시예에 따른 반도체 장치는 본 발명의 개념의 제3 실시예에 따른 반도체 장치의 형성방법과 유사한 방법으로 형성될 수 있다.
도 24는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 24를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device),및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키버퍼(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 25는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 25를 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 전술한 실시예들에 개시된 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 상기 기억장치(1210) 및/또는 상기 컨터롤러(1220)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 26은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 26은 참조하면, 본 발명의 개념에 의한 실시예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명의 개념에 의한 실시 예들에 따른 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판;
    상기 기판에 제공되어 소자분리막에 의하여 정의되고, 제1 영역들과 상기 제1 영역들 사이의 제2 영역을 갖는 활성 영역;
    상기 제1 방향으로 연장하여 상기 기판에 제공되고, 상기 활성 영역 및 상기 소자분리막을 가로지르는 제1 트렌치;
    상기 제1 트렌치의 바닥에 연결되고 상기 제1 영역들 및 상기 제2 영역 사이에 제공되는 한 쌍의 제2 트렌치들; 및
    상기 제2 트렌치들 내에 제공된 게이트들을 포함하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제1 영역들은 상기 제1 트렌치의 양측에 제공되고, 상기 제2 영역은 상기 제2 트렌치들 사이에 제공되고,
    상기 제2 영역의 상부면은 상기 제1 영역들의 상부면보다 낮은 반도체 장치.
  3. 청구항 2에 있어서,
    상기 제1 트렌치를 채우고 상기 제1 방향으로 연장하고, 상기 제2 영역을 노출하는 제1 홀을 갖는 트렌치 절연막을 더 포함하는 반도체 장치.
  4. 청구항 3에 있어서,
    상기 제1 영역들과 접하는 스토리지 노드 콘택들; 및
    상기 스트로지 노드 콘택들 상의 스토리지 노드들을 더 포함하는 반도체 장치.
  5. 청구항 3에 있어서,
    상기 제1 홀 내에 제공되고 상기 제2 영역과 접하는 비트라인 콘택; 및
    상기 비트라인 콘택에 연결되고, 상기 트렌치 절연막 상에 제공되어 상기 제1 방향에 교차하는 제2 방향으로 연장하는 비트 라인을 더 포함하는 반도체 장치.
  6. 청구항 5에 있어서,
    상기 트렌치 절연막은:
    상기 제1 홀 보다 크고 상기 게이트들의 적어도 일부를 노출하는 제2 홀을 갖는 제1 절연막; 및
    상기 제2 홀 내에 제공되고, 상기 노출된 게이트들을 덮는 제2 절연막을 포함하는 반도체 장치.
  7. 기판에 제1 영역들 및 상기 제1 영역들 사이의 제2 영역을 갖는 활성 영역들을 정의하는 소자분리막을 형성하고;
    상기 기판에 제1 방향으로 연장하고 상기 활성 영역들 및 상기 소자분리막을 가로지르는 제1 트렌치, 및 상기 제1 트렌치의 바닥에 연결되고 상기 제2 영역의 양측에서 상기 제1 방향으로 연장하는 한 쌍의 제2 트렌치들을 형성하고; 그리고
    상기 제2 트렌치들 내에 게이트들을 형성하는 것을 포함하는 반도체 장치의 형성방법.
  8. 청구항 7에 있어서,
    상기 제1 트렌치를 채우고 상기 제2 영역을 노출하는 제1 홀을 갖는 트렌치 절연막을 형성하고;
    상기 제1 홀 내에 상기 제2 영역과 접하는 비트라인 콘택들을 형성하고; 그리고
    상기 트렌치 절연막 상에, 상기 비트라인 콘택들에 연결되고 상기 제1 방향에 교차하는 제2 방향으로 연장하는 비트 라인을 형성하는 것을 더 포함하는 반도체 장치의 형성방법.
  9. 청구항 8에 있어서,
    상기 제1 트렌치 및 제2 트렌치들을 형성하는 것은:
    상기 기판 상에, 상기 제1 방향으로 연장하는 마스크막을 형성하고;
    상기 마스크막을 사용하여 상기 기판을 식각하여 상기 제1 트렌치를 형성하고;
    상기 제1 트렌치의 측벽들에 스페이서막들을 형성하고;
    상기 스페이서막들 사이의 상기 제1 트렌치 내에 갭 절연막을 형성하고; 그리고
    상기 스페이서막들을 제거한 후, 상기 마스크막 및 상기 갭 절연막을 사용하여 상기 제1 트렌치의 바닥면을 식각하여 상기 제2 트렌치들을 형성하는 것을 포함하는 반도체 장치의 형성방법.
  10. 청구항 8에 있어서,
    상기 제1 트렌치 및 제2 트렌치들을 형성하는 것은:
    상기 기판 상에, 상기 제1 방향으로 연장하고, 상기 제1 영역들과 상기 제2 영역 사이의 상기 기판을 노출하는 마스크막을 형성하고;
    상기 마스크막을 사용하여 상기 기판을 식각하여, 상기 제2 트렌치들을 형성하고; 그리고
    상기 제2 영역의 기판을 리세스하여, 상기 제2 트렌치들 상의 상기 제1 트렌치를 형성하는 것을 포함하는 반도체 장치의 형성방법.
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