KR20110086357A - 반도체 소자 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 61
- 238000002955 isolation Methods 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
본 발명은 액티브 영역의 오픈 면적을 확장시켜 액티브 영역과의 콘택면적을 증가시킬 수 있는 반도체 소자 및 그 제조 방법을 개시한다. 반도체 소자는 액티브 영역이 제1방향으로 연장되어 배열되고 상기 제1방향으로 연장되는 리세스부가 상기 액티브 영역내에 배열되는 반도체 기판, 상기 액티브 영역을 가로질러 제2방향으로 연장되어 상기 반도체 기판에 매립된 게이트 구조물, 상기 게이트 구조물의 일측 상기 리세스부내에 배열되어 상기 트렌치의 저면의 상기 액티브 영역과 콘택되는 비트라인 콘택, 상기 게이트 구조물과 교차하여 상기 액티브 영역을 가로질러 연장되고 상기 반도체 기판상에 배열되어 상기 비트라인 콘택과 콘택되는 비트라인 구조물 및 상기 게이트의 타측에 배열되어, 상기 액티브 영역의 상면과 콘택되는 스토리지 노드 콘택을 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는 액티브영역의 오픈 면적을 증가시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도를 증가시키기 위해 셀 레이아웃(cell layout)을 변경시킴으로써 제한된 면적 내에 보다 많은 회로 패턴들을 집적시킬 수 있는 여러 가지 방법들이 제시되고 있다. 디램 소자는 크기가 축소됨에 따라 소자 분리막과 스토리지 노드 콘택간의 오버랩 면적이 감소하게 되고, 이에 따라 셀의 동작 저항이 감소하게 된다. 이는 6F2 셀 레이아웃 구조에서 더욱 심화된다.
또한, 반도체 소자의 집적도를 증가시키기 위한 방법으로, 플래너 게이트(Planar Gate) 대신에 리세스 게이트(Recess Gate) 또는 매립형 게이트(Buried Gate)가 사용된다.이러한 매립형 게이트 구조에서는 비트라인 콘택(bit line contact)과 스토리지노드 콘택(storage node contact)을 라인 타입(line type)으로 형성하기 위하여 아이솔레이션 게이트(isolation gate)를 사용하고 있다. 그러나 이 경우 칩 면적 중에서 셀 면적이 커지게 되고, 기존 트렌치 타입 소자분리막보다 누설전류가 증가하는 단점이 있다.
또한 반도체 소자의 집적도가 증가할수록 콘택홀 패턴의 선폭(CD: Critical Dimension)이 작아지기 때문에 홀 타입(hole type)의 콘택홀 패턴을 마스크 상에서 정의하기 어려울 뿐 아니라 홀 타입의 콘택홀을 식각할 때도 액티브영역이 오픈되지 않는 문제가 발생할 수 있다. 더욱이 홀 타입의 콘택을 사용하는 경우 액티브영역의 오픈 면적을 모두 사용할 수 없어 접촉 저항이 증가하는 문제가 있다.
본 발명은 액티브 영역의 오픈 영역을 확대시켜 콘택면적을 증가시킬 수 있는 반도체 소자 및 그 제조방법을 제공하고자 하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 액티브 영역이 제1방향으로 연장되어 배열되고 상기 제1방향으로 연장되는 리세스부가 상기 액티브 영역내에 배열되는 반도체 기판, 상기 액티브 영역을 가로질러 제2방향으로 연장되어 상기 반도체 기판에 매립된 게이트 구조물, 상기 게이트 구조물의 일측 상기 리세스부 내에 배열되어 상기 트렌치의 저면의 상기 액티브 영역과 콘택되는 비트라인 콘택, 상기 게이트 구조물과 교차하여 상기 액티브 영역을 가로질러 연장되고 상기 반도체 기판상에 배열되어 상기 비트라인 콘택과 콘택되는 비트라인 구조물 및 상기 게이트의 타측에 배열되어 상기 액티브 영역의 상면과 콘택되는 스토리지 노드 콘택을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자는 액티브 영역에 리세스부가 배열되고 상기 리세스부의 저면에 게이트용 트렌치가 배열된 반도체 기판, 상기 트렌치내에 매립된 게이트 전극, 상기 리세스부내의 상기 게이트의 일측에 배열되고 상기 리세스부의 저면의 상기 액티브 영역의 일부분과 콘택되는 비트라인 콘택, 상기 비트라인 콘택상에 배열되어 상기 비트라인 콘택과 콘택되는 비트라인 및 상기 게이트의 타측 상기 액티브 영역상에 배열되어 적어도 리세스부의 일부분과 콘택되는 스토리지 노드 콘택을 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법은 반도체 기판의 액티브 영역을 일정 깊이만큼 식각하여 리세스부를 형성하는 단계, 상기 리세스부 하부의 액티브 영역내에 매립 게이트 구조물을 형성하는 단계; 상기 매립 게이트 구조물 일측의 상기 액티브 영역의 일부분을 노출시켜 주는 비트라인 콘택홀을 구비하는 제1절연막을 상기 리세스부내에 매립하는 단계, 상기 비트라인 콘택홀내에 비트라인 콘택을 형성하는 단계, 상기 비트라인 콘택과 콘택되도록 상기 제1절연막상에 비트라인 구조물을 형성하는 단계, 상기 비트라인 구조물의 상면이 노출되도록 상기 반도체 기판의 전면상에 제2절연막을 형성하는 단계, 상기 제1 및 제2절연막을 식각하여 상기 매립 게이트 구조물의 타측의 액티브 영역의 일부분이 노출되도록 스토리지 노드 콘택홀을 형성하는 단계 및 상기 스토리지 노드 콘택홀내에 스토리지 노드 콘택을 형성하는 단계를 포함한다.
본 발명의 반도체 소자 및 그 제조방법에 따르면, 액티브 영역을 식각하여 트렌치를 형성하고, 상기 트렌치 하부에 매립 게이트를 형성하여, 스토리지 노드와 콘택될 액티브 영역의 오픈 영역을 확대시켜 줌으로써 콘택저항을 감소시켜 줄 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도.
도 2은 도 1의 반도체 소자의 II-II 선에 따른 단면도.
도 3 내지 도 12는 도 2의 반도체 소자의 제조방법을 설명하기 위한 단면도들.
도 2은 도 1의 반도체 소자의 II-II 선에 따른 단면도.
도 3 내지 도 12는 도 2의 반도체 소자의 제조방법을 설명하기 위한 단면도들.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 평면도를 도시한 것이다. 도 2는 도 1의 II-II 선에 따른 단면도를 도시한 것이다.
도 1 및 도 2를 참조하면, 반도체 기판(100)상에는 소자분리막에 의해 정의된 액티브 영역(110)이 형성되며, 각 액티브 영역(110)에는 상기 액티브 영역(110)의 장축 방향(II-II 선 방향)을 따라 연장되는 리세스부(115)가 배열된다. 상기 각 액티브 영역(110)의 상기 리세스부(115)에는 상기 액티브 영역(110)의 장축 방향과 사선 방향에서 교차하도록 게이트 구조물(145)이 2개씩 배열된다.
비트라인 구조물(170)은 상기 게이트 구조물(145)과 상호 직교되게 배열되며, 상기 액티브 영역(110)의 장축과 사선 방향으로 교차되도록 배열된다. 상기 게이트 구조물(145)은 상기 리세스부(115)내에 배열되는 트렌치(140)내에 배열되고, 게이트 절연막, 게이트 전극(141) 및 캡핑막(145)을 포함하는 매립 게이트 구조물 형태를 갖는다. 상기 게이트 전극(141)은 상기 액티브 영역(110)과 교차되는 부분에 배열될 수 있다. 상기 비트라인 구조물(170)은 배리어 메탈층(171), 비트라인 도전층(173) 및 하드 마스크층(175)이 적층된 적층 구조물 형태로 형성된다.
상기 비트라인 구조물(170)은 게이트 구조물사이의 액티브 영역(110)과 비트라인 콘택(165)을 통해 전기적으로 연결되며, 스토리지노드 콘택(195)은 상기 리세세스부(115)의 측벽 및 저면의 액티브 영역(110)과 콘택되도록 형성된다.
도 3 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 도 3 내지 도 12는 도 2의 II-II 선에 따른 단면도이다.
도 3를 참조하면, 반도체 기판(100) 상부에 패드 산화막(미도시) 및 하드마스크층(질화막 또는 폴리실리콘)을 순차적으로 형성한다. 이어서 반도체 기판(100)의 소정 부분이 노출될 때까지 하드마스크층 및 패드 산화막을 패터닝하여, 하드마스크층 및 패드 산화막이 적층된 소자분리용 마스크 패턴(미도시)을 형성한다.
상기 소자분리용 마스크 패턴을 식각 마스크로 하여, 상기 반도체 기판(100)의 노출된 소정 부분을 일정 깊이만큼 식각하여 트렌치를 형성한다. 다음, 상기 트렌치가 매립되도록 절연막(예컨대, 산화막)을 형성한 후, 패드 마스크 패턴이 노출될 때까지 절연막을 식각하여 액티브 영역(110)을 정의하는 소자분리막(120)을 형성한다. 도면상에는 도시되지 않았으나, 상기 소자 분리막(120)을 형성하기 전에, 트렌치의 내측면에 라이너 질화막과 라이너 산화막을 더 형성할 수도 있다.
도 4를 참조하면, 상기 소자 분리막(120)이 형성된 상기 반도체 기판(100)상에 마스크 패턴(미도시)을 형성하여 상기 액티브 영역(110)의 일부분을 노출시켜 준다. 상기 마스크 패턴을 이용하여 상기 액티브 영역(110)의 상기 노출된 일부분을 식각하여 리세스부(115)를 형성한다.
도 5를 참조하면, 상기 리세스부(115)를 포함한 상기 반도체 기판(100)상에, 하드 마스크층(130)을 상기 리세스부(115)가 매립되도록 형성한다. 이어서, 상기 하드 마스크층(130)상에 감광막(135)을 형성한다. 상기 감광막(135)은 게이트 마스크(미도시)를 이용하여 패터닝되어 게이트 형성영역에 대응하는 상기 하드 마스크층의 일부분을 노출시켜 준다.
도 6을 참조하면, 상기 감광막(135)을 이용하여 상기 하드 마스크층(130)의 상기 노출된 부분을 식각하여 하드 마스크 패턴(미도시)을 형성한다. 상기 하드 마스크 패턴은 상기 게이트 형성영역인 상기 액티브 영역(110)의 리세스부(115)의 저면의 일부분을 노출시켜 준다. 이때 상기 하드 마스크 패턴은 상기 소자 분리막(120)의 일부분을 노출시켜 줄 수 있다.
상기 하드 마스크 패턴을 마스크로 하여, 상기 액티브 영역(120)의 상기 노출된 부분을 일정 깊이만큼 식각하여 게이트용 트렌치(140)를 형성한다. 이때, 게이트용 트렌치(140)는 소자 분리막(120)에도 형성될 수 있다. 상기 액티브 영역(110)에 배열되는 게이트용 트렌치(140)는 상기 리세스부(115)의 저면으로부터 일정 깊이만큼 식각되므로, 상기 반도체 기판(100)의 표면으로부터 일정 깊이만큼 식각되는 소자 분리막(120)에 배열된 트렌치(140)보다는 상대적으로 하부에 배열될 수 있다. 이어서, 상기 하드 마스크 패턴을 제거한다.
도 7을 참조하면, 상기 게이트용 트렌치(140)의 내측면에 게이트 절연막(미도시)을 형성한다. 상기 게이트 절연막은 상기 게이트용 트렌치(140)의 상기 내측면을 산화시켜 형성한 산화막을 포함할 수 있다. 이어서, 상기 게이트용 트렌치(140)가 매립되도록 상기 반도체 기판(100)상에 게이트 전극물질(미도시)을 매립하고, 에치백하여 상기 게이트용 트렌치(140)의 저부에 게이트 전극(141)을 형성한다. 이때 게이트 전극(141)은 TiN의 배리어막과 텅스텐막과 같은 메탈막을 포함할 수 있다.
다음, 상기 게이트용 트렌치(140)가 매립되도록 상기 반도체 기판(100)상에 절연막(미도시)을 형성하고, 에치백하여 상기 게이트용 트렌치(140)내의 상기 게이트 전극(141)상에 캡핑막(143)을 형성한다. 따라서, 상기 게이트용 트렌치(140)내에 매립된 게이트 절연막, 게이트 전극(141) 및 캡핑막(143)으로 된 매립형 게이트 구조물(145)를 형성한다.
도 8을 참조하면, 상기 리세스부(115)가 매립되도록 상기 반도체 기판(100)의 전면상에 절연막(150)을 형성한다. 상기 절연막(150)을 CMP 및/또는 에치백하여 상기 리세스부(115)내에 매립시켜 준다. 상기 절연막(150)은 고밀도 플라즈마(HDP) 산화막을 포함할 수 있다. 상기 절연막(150)을 패터닝하여, 상기 게이트 구조사이의 액티브 영역(110)이 노출시켜 주는 비트라인 콘택홀(155)을 상기 절연막(150)에 형성한다.
도 9를 참조하면, 상기 비트라인 콘택홀(155)의 내측면을 포함하는 기판 전면상에 스페이서용 절연막(미도시)을 형성한다. 상기 스페이서용 절연막은 질화막을 포함할 수 있다. 상기 절연막을 에치백하여 상기 비트라인 콘택홀(155)의 내측벽에 비트라인 콘택 스페이서(160)를 형성한다. 이때, 스페이서 절연막(160)은 유전율이 낮은 질화막 또는 산화막으로 형성되는 것이 바람직하다.
이어서, 상기 비트라인 콘택 스페이서(160)에 의해 한정되는 상기 비트라인 콘택홀(155)의 내부가 완전히 매립되도록 기판 전면에 걸쳐 도전막(미도시)을 형성한다. 상기 도전막은 폴리 실리콘막을 포함할 수 있다. 상기 도전막을 CMP 및/또는 에치백 공정을 통해 식각하여 상기 비트라인 콘택홀(155)내에 비트라인 콘택(165)를 형성한다.
도 10을 참조하면, 기판 전면상에 배리어막(171), 비트라인(173) 및 비트라인 하드 마스크층(175)을 순차 적층한 다음, 패터닝하여 비트라인 구조(170)을 형성한다. 상기 배리어막(171)은 Ti/TiN 또는 TixSix 와 같은 실리사이드를 포함할 수 있다. 상기 비트라인(173)은 텅스텐과 같은 메탈막을 포함할 수 있다. 상기 비트라인 하드 마스크층(175)은 아몰포스 카본층(amorphous carbon layer; ACL) 또는 SOC(Spin On Coating) 방식의 폴리머(polymer)를 이용하여 형성할 수 있다. 도면상에는 도시되지 않았으나, 상기 비트 라인 하드 마스크층(175)상에 SiON 막으로 된 반사 방지막(Anti Reflective Coating; ARC)이 더 형성될 수도 있다.
도 11을 참조하면, 상기 비트라인 구조물(170)를 포함한 기판 전면에, 층간 절연막(180)을 상기 비트라인 구조물(170)가 덮혀지도록 충분히 두껍게 형성한다. 상기 층간 절연막(180)은 BPSG막을 포함할 수 있다. 상기 층간 절연막(180)을 상기 비트라인 구조물(170)의 상면이 노출되도록 CMP 및/또는 에치백하여 평탄화시켜 준다.
본 발명의 실시예에서는 사진식각 공정을 통해 비트라인 구조물(170)를 형성하는 것을 개시하였으나, 다마신 공정을 통해 비트라인 구조물(170)를 형성할 수 있다. 즉, 상기 비트라인 콘택(165)을 형성한 다음, 기판 전면에 걸쳐 층간 절연막(180)을 형성한다. 다마신 공정을 통해 상기 층간 절연막(180)에 다마신 패턴을 형성하고, 상기 다마신 패턴내에 배리어막(171), 비트라인(175) 및 비트라인 하드 마스크패턴(175)을 매립시켜 비트라인 구조물(170)를 형성할 수 있다.
도 12를 참조하면, 상기 층간 절연막(180)과 상기 절연막(150)을 식각하여 상기 스토리지 노드 콘택홀(190)을 형성한다. 이후, 상기 스토리지 노드 콘택홀(190)이 매립되도록 상기 층간 절연막(180)상에 도전막을 형성한다. 이때, 도전막은 도핑된 폴리실리콘이 사용될 수 있다.상기 도전막을 CMP 및/또는 에치백하여 상기 스토리지 노드 콘택홀(190)에 매립되는 스토리지 노드 콘택(195)을 도 2와 같이 형성한다.
도면에 도시되지는 않았으나 스토리지노드 콘택 상부에 캐패시터를 형성하고 그 상부에 각종 메탈라인을 형성하는 후속공정을 진행할 수 있다.
상술한 본 발명의 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
110: 반도체 기판 110: 액티브 영역
115: 리세스부 120: 소자 분리막
130: 하드 마스크층 140: 트렌치
141: 게이트 전극 143: 게이트 캡핑막
145: 게이트 구조물 150: 절연막
155: 비트라인 콘택홀 160: 비트라인 콘택 스페이서
165: 비트라인 콘택 170: 비트라인 구조물
171: 배리어막 173: 비트라인
175: 비트라인 하드 마스크층 180: 층간 절연막
190: 스토리지 노드 콘택홀 195: 스토리지 노드 콘택
115: 리세스부 120: 소자 분리막
130: 하드 마스크층 140: 트렌치
141: 게이트 전극 143: 게이트 캡핑막
145: 게이트 구조물 150: 절연막
155: 비트라인 콘택홀 160: 비트라인 콘택 스페이서
165: 비트라인 콘택 170: 비트라인 구조물
171: 배리어막 173: 비트라인
175: 비트라인 하드 마스크층 180: 층간 절연막
190: 스토리지 노드 콘택홀 195: 스토리지 노드 콘택
Claims (16)
- 액티브 영역이 제1방향으로 연장되어 배열되고, 상기 제1방향으로 연장되는 리세스부가 상기 액티브 영역내에 배열되는 반도체 기판;
상기 액티브 영역을 가로질러 제2방향으로 연장되어 상기 반도체 기판에 매립된 게이트 구조물;
상기 게이트 구조물의 일측 상기 리세스부내에 배열되어, 상기 트렌치의 저면의 상기 액티브 영역과 콘택되는 비트라인 콘택;
상기 게이트 구조물과 교차하여 상기 액티브 영역을 가로질러 연장되고, 상기 반도체 기판상에 배열되어 상기 비트라인 콘택과 콘택되는 비트라인 구조물; 및
상기 게이트의 타측에 배열되어, 상기 액티브 영역의 상면과 콘택되는 스토리지 노드 콘택을 포함하는 반도체 소자. - 제1항에 있어서, 상기 액티브 영역은 그의 장축이 상기 제1방향으로 연장되며,
상기 제1방향은 상기 제2방향에 대하여 일정 각을 이루는 사선 방향인 것을 특징으로 하는 반도체 소자. - 제1항에 있어서, 상기 스토리지 노드 콘택은 적어도 일부분이 상기 리세스부의 측벽 및 상기 저면의 액티브 영역과 콘택되도록 배열되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 비트라인 콘택과 상기 스토리지 노드 콘택은 폴리실리콘막으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 게이트 구조물중 상기 액티브 영역과 교차하는 일부분은 상기 리세스부의 저면의 상기 액티브 영역내에 매립되는 것을 특징으로 하는 반도체 소자.
- 제5항에 있어서, 상기 게이트 구조물의 상면은 상기 리세스부의 상기 저면과 동일하거나 낮은 것을 특징으로 하는 반도체 소자.
- 액티브 영역에 리세스부가 배열되고, 상기 리세스부의 저면에 게이트용 트렌치가 배열된 반도체 기판;
상기 트렌치내에 매립된 게이트 전극;
상기 리세스부내의 상기 게이트의 일측에 배열되고, 상기 리세스부의 저면의 상기 액티브 영역의 일부분과 콘택되는 비트라인 콘택;
상기 비트라인 콘택상에 배열되어, 상기 비트라인 콘택과 콘택되는 비트라인 구조물; 및
상기 게이트의 타측 상기 액티브 영역상에 배열되어, 적어도 리세스부의 일부분과 콘택되는 스토리지 노드 콘택을 포함하는 반도체 소자. - 제7항에 있어서, 상기 리세스부내에 매립되고, 상기 리세스부의 상기 저면의 상기 액티브 영역의 상기 일부분을 노출시키는 비트라인 콘택홀을 포함하는 제1절연막을 더 포함하며,
상기 비트라인 구조물은 상기 비트라인 콘택홀내에 매립되는 것을 특징으로 하는 반도체 소자. - 제8항에 있어서, 상기 게이트 양측과 상기 제1절연막사이에 배열된, 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서, 상기 스페이서는 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제8항에 있어서, 상기 비트라인 구조물 양측의 상기 반도체 기판의 전면상에 배열되는 제2절연막을 더 포함하며,
상기 제1 및 제2절연막에 걸쳐, 적어도 리세스부의 일부분을 노출시켜 주며, 상기 스토리지 노드 콘택이 매립되는 스토리지 노드 콘택홀이 배열되는 것을 특징으로 하는 반도체 소자. - 제11항에 있어서, 상기 스토리지 노드 콘택은 상기 리세스부의 상기 저면의일부분 및 일측면과 적어도 콘택되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 액티브 영역을 일정 깊이만큼 식각하여 리세스부를 형성하는 단계;
상기 리세스부 하부의 액티브 영역내에 매립 게이트 구조물을 형성하는 단계;
상기 매립 게이트 구조물 일측의 상기 액티브 영역의 일부분을 노출시켜 주는 비트라인 콘택홀을 포함하는 제1절연막을 상기 리세스부내에 매립하는 단계;
상기 비트라인 콘택홀내에 비트라인 콘택을 형성하는 단계;
상기 비트라인 콘택과 콘택되도록 상기 제1절연막상에 비트라인 구조물을 형성하는 단계;
상기 비트라인 구조물의 상면이 노출되도록 상기 반도체 기판의 전면상에 제2절연막을 형성하는 단계;
상기 제1 및 제2절연막을 식각하여, 상기 매립 게이트 구조물의 타측의 액티브 영역의 일부분이 노출되도록 스토리지 노드 콘택홀을 형성하는 단계; 및
상기 스토리지 노드 콘택홀내에 스토리지 노드 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조방법. - 제13항에 있어서, 상기 매립 게이트 구조물을 형성하는 단계는
상기 리세스부가 매립되도록 상기 반도체 기판상에 하드 마스크층을 형성하는 단계;
상기 하드 마스크층을 패터닝하여 상기 리세스부의 저면의 상기 액티브 영역의 일부분을 노출시켜 주는 하드 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 이용하여 상기 액티브 영역의 상기 노출된 일부분을 식각하여 트렌치를 형성하는 단계; 및
상기 트렌치내에 게이트 절연막, 게이트 메탈층 및 캡핑층을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. - 제13항에 있어서, 상기 제1절연막을 상기 리세스부내에 매립하는 단계와 상기 비트라인 콘택을 형성하는 단계 사이에, 상기 비트라인 콘택홀의 내측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제13항에 있어서, 상기 스토리지 노드 콘택홀을 형성하는 단계는
상기 리세스부의 저면 일부분과 일측면의 상기 액티브 영역이 노출되도록 형성하되, 상기 스토리지 노드 콘택은 상기 리세스부의 상기 저면 일부분과 상기 일측면과 적어도 콘택되어지는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100006040A KR101095063B1 (ko) | 2010-01-22 | 2010-01-22 | 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100006040A KR101095063B1 (ko) | 2010-01-22 | 2010-01-22 | 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110086357A true KR20110086357A (ko) | 2011-07-28 |
| KR101095063B1 KR101095063B1 (ko) | 2011-12-20 |
Family
ID=44922778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100006040A KR101095063B1 (ko) | 2010-01-22 | 2010-01-22 | 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101095063B1 (ko) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140073161A (ko) * | 2012-12-06 | 2014-06-16 | 삼성전자주식회사 | 반도체 장치 및 그의 형성방법 |
| US9349633B2 (en) | 2013-12-06 | 2016-05-24 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
| KR101843442B1 (ko) * | 2012-06-21 | 2018-05-14 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
| US10153283B2 (en) | 2016-04-06 | 2018-12-11 | Samsung Electronics Co., Ltd. | Semiconductor devices including conductive contacts and insulation patterns arranged in an alternating sequence and methods of fabricating the same |
| KR20190131885A (ko) * | 2018-05-18 | 2019-11-27 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| CN112909071A (zh) * | 2019-12-04 | 2021-06-04 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN113764416A (zh) * | 2020-06-02 | 2021-12-07 | 中国科学院微电子研究所 | 半导体结构及其形成方法、动态随机存储器、电子设备 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101927717B1 (ko) | 2012-08-30 | 2018-12-11 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20160001426A (ko) | 2014-06-27 | 2016-01-06 | 삼성전자주식회사 | 반도체 소자 |
-
2010
- 2010-01-22 KR KR1020100006040A patent/KR101095063B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101843442B1 (ko) * | 2012-06-21 | 2018-05-14 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
| KR20140073161A (ko) * | 2012-12-06 | 2014-06-16 | 삼성전자주식회사 | 반도체 장치 및 그의 형성방법 |
| US9087728B2 (en) | 2012-12-06 | 2015-07-21 | Samsung Electronics Co., Ltd. | Semiconductor device |
| US9349633B2 (en) | 2013-12-06 | 2016-05-24 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
| US10153283B2 (en) | 2016-04-06 | 2018-12-11 | Samsung Electronics Co., Ltd. | Semiconductor devices including conductive contacts and insulation patterns arranged in an alternating sequence and methods of fabricating the same |
| KR20190131885A (ko) * | 2018-05-18 | 2019-11-27 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| CN112909071A (zh) * | 2019-12-04 | 2021-06-04 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN113764416A (zh) * | 2020-06-02 | 2021-12-07 | 中国科学院微电子研究所 | 半导体结构及其形成方法、动态随机存储器、电子设备 |
| CN113764416B (zh) * | 2020-06-02 | 2023-12-05 | 中国科学院微电子研究所 | 半导体结构及其形成方法、动态随机存储器、电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101095063B1 (ko) | 2011-12-20 |
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