CN113811988A - 完全对准消去处理及来自此处理的电子装置 - Google Patents

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Abstract

描述了形成连接在两个方向上延伸的两条金属线的完全对准的过孔的方法。完全对准的过孔沿着两个方向与第一金属线和第二金属线对准。在与第一金属层电接触的第二金属层的顶部上图案化第三金属层。图案化的第三金属层与第二金属层的顶部未对准。使第二金属层凹陷以暴露第二金属层的侧面并移除未对准第三金属层的侧面的部分。

Description

完全对准消去处理及来自此处理的电子装置
技术领域
本公开内容的实施方式大体涉及电子装置和电子装置制造领域。更具体地，本公开内容的实施方式提供了用于使用消去处理(subtractive process)来产生具有完全对准的过孔(via)和/或触点(contact)的电子装置的方法。
背景技术
电子装置(诸如个人电脑、工作站，计算机服务器，大型主机)及其他与计算机相关的设备(诸如打印机、扫描仪和硬盘驱动器)使用了提供大量数据存储能力同时又降低了功耗的存储装置。有两种主要类型的随机存取存储单元(动态和静态)，其非常适合在电子装置中使用。可对动态随机存取存储器(DRAM)进行编程，以存储代表两个二进制值之一的电压，但是需要定期重新编程或“刷新”，以在很短的周期内保持这个电压。静态随机存取存储器(SRAM)之所以这样称呼是因为它们不需要定期刷新。
先前已经使用“双镶嵌”制造技术来生产芯片上电互连，其中经由装置结构的各个层产生孔(aperture)，且用导电材料填充孔以在层之间及在位于各层上的装置特征之间形成互连。然而，对于基于10nm节点和较小特征尺寸的芯片而言，存在间隙填充和电阻率的限制，这使得使用以前依赖的“双镶嵌”制造技术不切实际。
当前的处理经常在互连制造期间遭遇过孔对准问题。在进阶(advanced)技术节点上，过孔对准误差几乎没有或没有裕度(margin)。已经开发了消去方案以允许形成与下层金属线(Mx)自对准的过孔(Vx)。然而，顶部金属线(Mx+1)并未自对准，这可能会导致对准误差。
因此，存在有形成减少或消除过孔对准误差的电子装置的方法的需求。
发明内容
本公开内容的实施方式涉及一种形成完全对准的过孔的方法。图案化在第二金属层的顶部上的第三金属层。第二金属层与第一金属层电接触。图案化的第三金属层与第二金属层未对准，使得暴露第二金属层的顶部的一部分。使第二金属层的顶部凹陷以暴露与图案化的第三金属层对准的第二金属层的侧面。第二金属层的顶部从第三金属层的底部凹陷一定距离。
本公开内容的另外的实施方式涉及一种形成完全对准的过孔的方法。在第二金属层上的图案化的金属衬垫的顶部上形成图案化的第三金属层。第二金属层与第一金属层电接触。图案化的第三金属层和图案化的金属衬垫与第二金属层未对准，使得第二金属层的顶部的一部分经由在图案化的第三金属层和图案化的金属衬垫中的开口暴露。第二金属层穿过图案化的第三金属层和图案化的金属衬垫中的开口而凹陷，以降低第二金属层的顶部并暴露与图案化的第三金属层的侧面对准的第二金属层的侧面及与金属衬垫的底表面间隔一段距离的第二金属层的顶表面。第二金属层的表面与金属衬垫的底表面间隔开约
Figure BDA0003331220760000023
至约
Figure BDA0003331220760000024
的范围内的距离。
本公开内容的其他实施方式涉及一种电子装置。所述电子装置包括第二金属层，第二金属层经由第一蚀刻终止层与第一金属层接触。第二金属层具有顶部部分，顶部部分具有暴露的侧面和凹陷的顶表面。暴露的侧面具有长度。介电层在第二金属层的部分周围。介电层具有顶表面，顶表面与第二金属层的凹陷的顶表面实质上齐平。图案化的金属衬垫位于第二金属层和介电层上。图案化的金属衬垫具有暴露电介质的顶表面和第二金属层的凹陷的顶表面的开口。图案化的金属衬垫与第二金属层的凹陷的顶表面和介电层的顶表面间隔开一定距离，从而形成间隙。间隙实质上等于第二金属层的暴露的侧面的长度。间隙的长度在约
Figure BDA0003331220760000021
至约
Figure BDA0003331220760000022
的范围内。图案化的第三金属层在图案化的金属衬垫上。图案化的第三金属层具有暴露电介质的终止表面和第二金属层的凹陷的顶表面的开口。
附图说明
为了可详细地理解本公开内容的上述特征的方式，可藉由参考实施方式来获得以上简要概述的本公开内容的更具体的描述，一些实施方式显示在附随的附图中。然而，应当注意，附随的附图中仅显示了本公开内容的典型实施方式，且因此不应被认为是对其范围的限制，因为本公开内容可允许其他等效的实施方式。于此所描述的实施方式藉由示例而显示且不限于附随的附图的各图，在附随的附图中，相似的元件符号指示相似的元件。
图1显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图2显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图3显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图4显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图5显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图6显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图7显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图8显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图9显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图10显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图11显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图12显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图13显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图14显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图15显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图16显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图17显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图18显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；
图19显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图；及
图20显示了根据本公开内容的一个或多个实施方式的电子装置的等距视图。
具体实施方式
在描述本公开内容的几个示例性实施方式之前，应理解，本公开内容不限于在以下描述中阐述的配置或处理步骤的细节。本公开内容能够具有其他实施方式并且能够以各种方式被实施或执行。
如在本说明书和附随的权利要求书中所使用的，术语“前驱物”、“反应物”、“反应气体”和类似者可互换使用，以指代可与基板表面反应的任何气态物种。
如于此所使用的，“基板”是指在制造处理期间在其上执行膜处理的任何基板或基板上形成的材料表面。例如，根据应用，可在其上执行处理的基板表面包括诸如硅、氧化硅、应变硅、绝缘体上硅(SOI)、碳掺杂的氧化硅、非晶硅、掺杂的硅、锗、砷化镓、玻璃、蓝宝石之类的材料以及诸如金属、金属氮化物、金属合金和其他导电材料之类的任何其他材料。基板包括(但不限于)半导体晶片。可将基板暴露于预处置(pretreament)处理以抛光、蚀刻、还原、氧化、羟基化、退火和/或烘烤基板表面。除了直接在基板本身的表面上进行膜处理之外，在本公开内容中，所披露的任何膜处理步骤还可在形成在基板上的底层(under-layer)上进行，如下面更详细地披露的，且术语“基板表面”旨在如包括上下文指示的这样的底层。因此，例如，在膜/层或部分膜/层已经沉积在基板表面上的情况下，新沉积的膜/层的暴露表面变成基板表面。
本公开内容的一个或多个实施方式有利地提供了一种方法，能够基于消去方案使过孔完全对准(相对于底部线和顶部线)。完全对准的消去方案的实施方式允许形成具有或不具有金属阻挡层/衬垫的电子装置。一些实施方式有利地提供了在两个正交导线(orthogonal wire)方向上的过孔的完全对准。
本方法提供了与半导体装置结合使用的自对准互连结构，而无需使用填充有接触材料的过孔。相反地，所有接触材料都沉积在共形层中，使得不需要用导电材料填充任何微导管。随后，经由包括接触材料层的层堆叠干式蚀刻图案，使得接触材料的柱(pillar)向上延伸以提供从下层基底层延伸的互连，下层基底层含有与半导体装置上的表面配合的触点。接触材料的柱通常是金属，但可为能够传递电流的掺杂陶瓷组成物或导电聚合物材料。还应理解，所产生的互连结构不必呈垂直柱的形式，而是可呈其他形状，这些形状可使用消去技术从共形层的堆叠中进行处理。
下文的描述关于金属柱的产生，因为这很可能是自对准互连结构的经常使用的形式；然而，无意将实施方式限制为一种导电路径的形式，导电路径包括金属、掺杂的陶瓷组成物，或可为掺杂或未掺杂的导电聚合物材料，以提供互连路径。意图是当在以下结构的描述中提及“金属”时，应理解也意图包括可以共形层的形式施加的其他导电材料。
近年来，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)和/或电镀铜已被用作选择的互连材料。然而，当特征尺寸为10nm节点(16nm HPCD)时，由于铜的eMFP(电子平均自由路径)(其为约39nm)，有效电阻率在约6μΩ-cm的范围内。当特征尺寸在7nm节点(11nm HPCD)时，由于铜的eMFP，有效电阻率在约6.5μΩ-cm的范围内；并且当特征尺寸在5nm节点(7nm HPCD)时，铜的有效电阻率在约11.5μΩ-cm的范围内。在7nm节点时，且尤其是在5nm节点时，金属(诸如钴(eMFP约为9.5nm，而铜的eMFP为39)或钨(eMFP约为19nm))和硅化物(藉由示例而非藉由限制)在有效电阻率方面变得可与铜竞争。例如，铜和钴在5nm节点时均具有约12μΩ-cm的有效电阻率，且钨具有约13.5μΩ-cm的有效电阻率。有效电阻率是金属在纳米尺寸时的电阻率。由于纳米尺寸中加剧的电子散射，金属的有效电阻高于本质电阻(intrinsic resistance)(“主体电阻率(bulk resistivity)”或“大尺寸电阻率”)。
本公开内容的实施方式产生了一种互连结构，互连结构包括沉积多层材料，随后使用消去技术(诸如干式蚀刻技术或原子层蚀刻(ALE))。必要时，所形成的导电互连被介电材料包围。
藉由使用包括线金属的不同的层的堆叠；蚀刻具有相对较高电导率成分的终止材料层(以金属或掺杂陶瓷或聚合物材料的形式)；以及，图案化构成光刻堆叠的转移层(通常包括硬掩蔽材料)；并且藉由应用消去技术以在堆叠内形成期望的结构，例如，可能形成柱形式的互连导管，而不需要用流体导电材料填充微小的毛细管(capillary)。上面描述的形成互连结构的方法使得有可能进行到16nm节点及以下的装置。
图1显示了示例性的层的起始“堆叠”的三维视图，堆叠将用于形成对下一代半导体装置有用的那种互连结构。本领域技术人员将认识到示例性堆叠100仅是一种可能的配置，且不应被视为限制本公开内容的范围。在所示的实施方式中，基板101具有形成在其上的氧化物层102。基板可为于此所描述的任何合适的材料。仅出于描述目的，基板101将被讨论为硅基板。氧化物层102可从基板表面生长或可沉积在基板表面上。例如，可氧化硅基板以形成氧化物层102，或可在基板101上沉积(如，藉由气相沉积处理)氧化硅膜。
所示的实施方式包括可选的金属衬垫103。这个衬垫也可从堆叠100中省略。例如，若第一金属层104对氧化物层102具有良好的粘附性，则可选的金属衬垫103可为多余的并省略。可选的金属衬垫103可为能够增加第一金属层104对氧化物层102的粘附性的任何合适的材料。可选的金属衬垫103可藉由本领域技术人员已知的任何合适的技术来沉积，包括(但不限于)原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、蒸发或电镀。
第一金属层104(也称为第一导电层)在可选的金属衬垫103上；或若省略了可选的金属衬垫103，则在氧化物层102上。第一金属层104可为藉由本领域技术人员已知的任何合适的技术而沉积的任何合适的层。在一些实施方式中，第一金属层104是共形层。用于第一金属层104的合适材料包括(但不限于)钨(W)、钴(Co)、钌(Ru)、钼(Mo)、铝(Al)、铜(Cu)、硅化物、石墨烯或其组合。在一些实施方式中，第一金属层104包括钨(W)、钴(Co)、钌(Ru)、钼(Mo)、铝(Al)、铜(Cu)、硅化物或石墨烯的一种或多种。在一些实施方式中，第一金属层104基本上由钨(W)、钴(Co)、钌(Ru)、钼(Mo)、铝(Al)、铜(Cu)、硅化物或石墨烯的一种或多种组成。如本说明书和附随的权利要求书中所使用的，术语“基本上由……组成”是指标的膜(subject film)、物种等大于或等于所宣称材料的约95％、98％、99％或99.5％。若对于一种材料宣称了一种以上的成分(如，膜基本上由钨和钴组成)，则所宣称成分的总和大于或等于约95％、98％、99％或99.5％。在一些实施方式中，第一金属层104包括掺杂有少量其他金属的纯金属。例如，铜、钨、钌或钼掺杂有最高5％的掺杂剂(如，铝，锰等)。基本上由掺杂的金属组成的第一金属层104是指第一金属层104包括高达5原子％的掺杂剂。在一些实施方式中，掺杂剂包括铝、锰、磷、astitine或硼的一种或多种。
具有低电阻率的第一蚀刻终止层106覆盖在第一金属层104上。第一蚀刻终止层106可为任何合适的材料，包括(但不限于)钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、W、Co、Ru、铌(Nb)、氮化铌(NbN)及其组合的共形层，其使用选自CVD、PVD、ALD的技术而沉积，沉积物来自蒸发的金属源、金属镀层，或可为Ti的氧化物，其掺杂有诸如硅化物之类的掺杂剂。在一些实施方式中，第一蚀刻终止层106包括氮化硅钛(TiSiN)、氮化硅钽(TaSiN)或氮化硅钨(WSiN)的一种或多种，或基本上由上述材料的一种或多种组成。
第二金属层108形成在第一蚀刻终止层106上。第二金属层108可(但不必是)与上述的第一金属层104相同。在一些实施方式中，第二金属层108包括与第一金属层104相同的组成。在一些实施方式中，第二金属层108包括与第一金属层104不同的组成。如于此所使用的，不同的组成包括(但不限于)具有不同物理性质的相同材料的组成，或由不同技术形成的相同材料的组成。在一些实施方式中，第一金属层104和第二金属层108包括钌、钼或钨的一种或多种。在一些实施方式中，第一金属层104包括钌、钼或钨的一种或多种或基本上由上述材料的一种或多种组成。在一些实施方式中，第二金属层108包括钌、钼或钨的一种或多种或基本上由上述材料的一种或多种组成。在一些实施方式中，第一金属层104和第二金属层108包括相同的金属或基本上由相同的金属组成。
第二蚀刻终止层110覆盖在第二金属层108上。第二蚀刻终止层110的组成可(但不必是)与第一蚀刻终止层106相同。使第一蚀刻终止层106和第二蚀刻终止层110为相同材料可简化处理。在一些实施方式中，第二蚀刻终止层110包括与第一蚀刻终止层106相同的组成。在一些实施方式中，第二蚀刻终止层110包括与第一蚀刻终止层106不同的组成。在一些实施方式中，第一蚀刻终止层106和第二蚀刻终止层110包括相同的材料或基本上由相同的材料组成。在一些实施方式中，第一蚀刻终止层106和第二蚀刻终止层110包括不同的材料。合适的蚀刻终止层材料包括(但不限于)氮化钛(TiN)、钽(Ta)或氮化钽(TaN)。在一些实施方式中，省略第二蚀刻终止层110，且随后的硬掩模层112同时用作蚀刻终止层110和硬掩模层112。
硬掩模层112覆盖在第二蚀刻终止层110上。硬掩模层与上面的“光刻堆叠”结合使用，以经由以上描述的下层110、108、106和104转移装置图案。硬掩模层112可为单层或多层的组合。硬掩模层112于此没有描述，但是可使用本领域已知的能够在10nm节点(16nmHPCD)或更低时提供图案的材料和图案化技术来制造。在一些实施方式中，硬掩模层112包括金属或介电掩模材料。合适的介电材料包括(但不限于)氧化硅(SiO)、氮化硅(SiN)、碳化硅(SiC)、氧化铝(AlOx)、氮化铝(AlN)及其组合。本领域技术人员将认识到，使用类似SiO的化学式(formula)来表示氧化硅并不意味着在元素之间的任何特定化学计量关系。该化学式仅标识了膜的主要元素。
图2显示了类似于图1的实施方式的电子装置200，其中在其上形成有底部抗反射涂层(BARC)214和光刻胶216。所示的光刻胶216用沟槽218图案化；然而，本领域技术人员将认识到图案可为任何合适的形状或多种形状的组合。
图3显示了类似于图2在M1线蚀刻处理之后的电子装置300。M1线蚀刻处理产生与光刻胶216中的沟槽218相对应的开口。在所示的实施方式中，沟槽315形成为穿过BARC214、硬掩模层112、第二蚀刻终止层110和第二金属层108，以分别形成图案化的BARC 314、图案化的硬掩模层312、图案化的第二蚀刻终止层310和图案化的第二金属层308。所示的M1线蚀刻处理在第一蚀刻终止层106处终止。在一些实施方式中，第一蚀刻终止层106也被图案化。形成图案化的层可在单个处理或多个处理中执行。
图4显示了类似于图3在移除光刻胶216和图案化的BARC 314，从而留下图案化的硬掩模层312之后的电子装置400。光刻胶216和图案化的BARC 314的移除可藉由本领域技术人员已知的任何合适的技术来完成，包括(但不限于)各向异性蚀刻和化学机械平坦化(chemical-mechanical planarization，CMP)。
图5显示了类似于图4在形成第二底部抗反射涂层(BARC)520和第二图案化的光刻胶522之后的电子装置500。所示的第二图案化的光刻胶522相对于沟槽315以一定角度对准。所示的实施方式显示了相对于沟槽315以约90°对准的具有开口523的第二图案化的光刻胶522；然而，本领域技术人员将认识到在第二图案化的光刻胶522和沟槽315之间的角度可在约10°至约90°的范围内。第二BARC 520和第二图案化的光刻胶522的沉积可藉由本领域技术人员已知的任何合适的技术来完成。
图6显示了类似于图5在经由图案化的第二光刻胶522中的开口523进行各向异性蚀刻之后的电子装置600。所示的蚀刻处理已移除了未被光刻胶材料覆盖的第二BARC 520和图案化的硬掩模层312的部分，分别留下了图案化的第二BARC 620和图案化的硬掩模层612。所示的蚀刻处理在图案化的第二蚀刻终止层310和第一蚀刻终止层106处终止。留下位于第二图案化的BARC 522和图案化的第二蚀刻终止层310下方(相对于蚀刻方向)的装置的部分。
图7显示了类似于图6在移除图案化的第二光刻胶522和图案化的第二BARC 620之后的电子装置700。图案化的第二光刻胶522和图案化的第二BARC 620可被分别地或在相同处理中移除。
图8显示了类似于图7在蚀刻处理以移除未被图案化的硬掩模层612覆盖的第二蚀刻终止层310的部分之后的电子装置800。这种处理使图案化的第二金属层308的顶部309暴露在图案化的硬掩模层612和图案化的第二蚀刻终止层810之间的空间811中。
图9显示了类似于图8在蚀刻以移除第二金属层308和第一蚀刻终止层106的部分，以在第一蚀刻终止层906的焊垫(pad)上形成第二金属的柱(过孔908)之后的电子装置900。蚀刻还经由沟槽315将图案转移到第一金属层104，以形成图案化的第一金属层904。
图10显示了类似于图9在蚀刻可选的金属衬垫103的暴露部分，以留下图案化的可选金属衬垫1003之后的电子装置1000。在没有可选的金属衬垫103的实施方式中，可跳过这个蚀刻处理。
图11显示了类似于图10在沉积介电层1124之后的电子装置1100。介电层1124可藉由本领域技术人员已知的任何合适的技术来沉积。在一些实施方式中，介电层1124包括低k电介质。在一些实施方式中，低k电介质藉由可流动的CVD处理来沉积。
图12显示了类似于图11在介电层1124的化学机械平坦化(CMP)之后的电子装置1200。CMP处理从介电层1124移除材料，以降低介电层1124、图案化的硬掩模层612和图案化的第二蚀刻终止层810的顶部1125，以暴露图案化的第二金属层(过孔908)。图案化的第二金属层(过孔908)也称为第一过孔(V1或Vx)。第一金属层也称为M1或Mx。第一过孔将图案化的第一金属层904连接到第一过孔之上的尚未藉由也被称为M1-V1或Mx-Vx的组合而形成的层。
图13显示了类似于图12在其上形成层堆叠之后的电子装置1300。层堆叠类似于以一定角度旋转的图1的层堆叠。层堆叠包括可选的第二金属衬垫1330，其可如上所述被省略。第三金属层1332、第三蚀刻终止层1334、第四金属层1336、第四蚀刻终止层1338、第二硬掩模层1340、第二BARC 1342和第三图案化的光刻胶1344。出于说明性目的，第三图案化的光刻胶1344的沟槽1346的图案不同于第一过孔的图案。所示的图案不应被视为限制本公开内容的范围。
图14显示了类似于图13在已执行类似于图3所示的处理之后的电子装置1400。简而言之，经由在第三图案化的光刻胶1344中的沟槽1346蚀刻第二BARC 1342、第二硬掩模层1340和第四蚀刻终止层1338，以将图案转移到第四蚀刻终止层1338，以分别形成图案化的第二BARC 1442、图案化的第二硬掩模层1440和图案化的第四蚀刻终止层1438。
图15显示了类似于图14在已执行类似于图4所示的处理之后的电子装置1500。简而言之，已经蚀刻了第三图案化的光刻胶1344和图案化的第二BARC 1442，并且将图案1346、1446蚀刻到第四金属层1336中，以产生具有图案1546的图案化的第四金属层1536。
图16显示了类似于图15在沉积第四BARC 1646和第四图案化的光刻胶1648(类似于图5)之后的电子装置1600。第四BARC 1646可与介电层1124相同或与其不同。沉积第四图案化的光刻胶1648，并藉由本领域技术人员已知的任何合适的技术(如，光刻法)来形成图案1650。
图17显示了类似于图16在将图案1650转移到图案化的第二硬掩模层1440中，以形成具有类似于图案1650的图案1750的图案化的硬掩模层1740之后的电子元件1700。也移除第四光刻胶1648和第四BARC 1646。
图18显示了类似于图17在将图案1750转移到第三金属层1332中，以形成图案化的第三金属层1332之后的电子装置1800。修改图案化的第四金属层1436和图案化的第四蚀刻终止1438以分别变成图案化的第四金属层1836和图案化的第四蚀刻终止1838。第三金属层1332用作经由过孔908与第一金属线(M1或Mx)电接触的第二金属线(M2或Mx+1)。在一些实施方式中，介电层1124和第二电介质2024防止在设计为绝缘的电线位置处的电泄漏/短路。
所示的实施方式显示了图案化的第三金属层1832相对于过孔908的不对准1855。这些特征的不对准1855可能导致在相邻过孔之间的电短路。图19显示了类似于图18在使介电层1124的顶部1125和第二金属层(过孔908)的顶部909凹陷之后的电子装置1900。凹陷的介电层1124暴露第二金属层(过孔908)的长度Lv。暴露的第二金属层(过孔908)的长度Lv与介电层1124凹陷的量和第二金属层908的顶部909凹陷的量成正比。在一些实施方式中，暴露的第二金属层(过孔908)的长度在约
Figure BDA0003331220760000111
到约
Figure BDA0003331220760000112
的范围内，或在约
Figure BDA0003331220760000113
到约
Figure BDA0003331220760000114
的范围内，或在约
Figure BDA0003331220760000115
到约
Figure BDA0003331220760000116
的范围内，或在约
Figure BDA0003331220760000117
到约
Figure BDA0003331220760000118
的范围内，或约
Figure BDA0003331220760000119
到约
Figure BDA00033312207600001110
的范围内。在一些实施方式中，暴露的第二金属层的长度Lv大于或等于约
Figure BDA00033312207600001111
或
Figure BDA00033312207600001112
该长度Lv与在第二金属层的顶部到可选的金属衬垫或第三金属层的底部之间的距离相同。第三蚀刻终止1334用作用于凹陷处理的掩模，以保持过孔908的对准。
使介电层凹陷降低了第二金属层(过孔908)的顶部909以暴露第二金属层(过孔908)的侧面911。因为第三蚀刻终止1334用作掩模，所以第二金属层的侧面911与图案化的第三金属层1832的侧面1833对准。凹陷处理降低了第二金属层(过孔908)的顶部909，并产生或增加了从第三金属层1830的底部1831到顶部909的距离。
在所示的实施方式中，存在可选的第二金属衬垫1330，其将第三金属层1830的底部1831与第二金属层(过孔908)的顶部909隔开。在这种情况下，使顶部909凹陷会增加在顶部909和第三金属线的底部1831之间的距离，并在顶部909和可选的第二金属衬垫1330的底部1331之间产生距离。
图20显示了类似于图19在沉积第二电介质2024并平坦化顶部2025以暴露第四金属层1836作为第二过孔之后的电子装置2000。在一些实施方式中，第二过孔(V2)可将第二金属线(第三金属层1832)与藉由相似或不同方法沉积的后续金属线连接。
在描述于此所讨论的材料和方法的上下文中(特别是在以下的权利要求书范围的上下文中)术语“一(a)”和“一(an)”和“所述(the)”以及类似指代的使用应解释为皆涵盖单数和复数，除非于此另外指出或与上下文明显矛盾。除非于此另外指出，否则于此的数值的范围的列举仅旨在用作分别指代落入该范围内的每个单独值的简写方法，且每个单独值都被并入说明书中，如同其于此被单独列举一样。除非于此另外指出或与上下文明显矛盾，否则于此描述的所有方法可以任何合适的顺序执行。除非另外主张，否则于此提供的任何和所有示例或示例性语言(如“诸如”)的使用仅旨在更好地阐明材料和方法，且不对范围构成限制。说明书中的任何语言都不应解释为指示任何未要求保护的元件对于实施所披露的材料和方法为必须的。
在整个说明书中，对“一个实施方式”、“某些实施方式”、“一个或多个实施方式”或“一实施方式”的引用是指结合该实施方式而描述的具体特征、结构、材料或特性包括在本公开内容的至少一个实施方式中。因此，在整个说明书的各个地方中出现的短语诸如“在一个或多个实施方式中”、“在某些实施方式中”、“在一个实施方式中”或“在一实施方式中”不一定是指本公开内容的相同实施方式。在一个或多个实施方式中，具体特征、结构、材料或特性以任何合适的方式组合。
尽管已经参照具体实施方式描述了本公开内容，但是应当理解，这些实施方式仅是本公开内容的原理和应用的说明。对于本领域技术人员将显而易见的是，在不背离本公开内容的精神和范围的情况下，可对本公开内容的方法和设备进行各种修改和变化。因此，本公开内容意图包括在附随的权利要求书范围及其等同物的范围内的修改和变化。

Claims (15)

1.一种形成多个完全对准的过孔的方法，所述方法包括以下步骤：
图案化在第二金属层的顶部上的第三金属层，所述第二金属层与第一金属层电接触，图案化的第三金属层与所述第二金属层未对准，使得暴露所述第二金属层的所述顶部的一部分；和
使所述第二金属层的所述顶部凹陷以暴露与所述图案化的第三金属层对准的所述第二金属层的多个侧面并使所述第二金属层的顶部从所述第三金属层的底部凹陷一定距离。
2.如权利要求1所述的方法，其中可选的金属衬垫位于所述第二金属层的所述顶部与所述第三金属层的所述底部之间，且使所述第二金属层的所述顶部凹陷在所述第二金属层的所述顶部和所述可选的金属衬垫的底部之间产生一距离。
3.如权利要求1所述的方法，进一步包括以下步骤：在所述第二金属层的凹陷的顶部和所述第三金属层上沉积介电层。
4.如权利要求3所述的方法，其中所述介电层包括高k介电材料。
5.如权利要求3所述的方法，其中所述介电层覆盖在所述第三金属层上的第四金属层的顶部。
6.如权利要求1至3中任一项所述的方法，其中在所述第二金属层与所述第三金属层之间的接触具有小于或等于约20μΩ-cm的有效电阻率。
7.如权利要求1至3中任一项所述的方法，其中在所述第二金属层与所述第三金属层之间的接触具有小于或等于约20nm的电子平均自由路径。
8.如权利要求1至3中任一项所述的方法，其中图案化的第四金属层和图案化的第四蚀刻终止层用作用于图案化所述第三金属层的掩模。
9.一种形成多个完全对准的过孔的方法，所述方法包括以下步骤：
在第二金属层上的图案化的金属衬垫的顶部上形成图案化的第三金属层，所述第二金属层与第一金属层电接触，所述图案化的第三金属层和所述图案化的金属衬垫与所述第二金属层未对准，使得所述第二金属层的顶部的一部分经由在所述图案化的第三金属层和所述图案化的金属衬垫中的所述开口暴露；和
使所述第二金属层穿过所述图案化的第三金属层和所述图案化的金属衬垫中的所述开口而凹陷，以降低所述第二金属层的所述顶部并暴露与所述图案化的第三金属层的多个侧面对准的所述第二金属层的多个侧面及与所述金属衬垫的底表面间隔一段距离的所述第二金属层的顶表面，所述第二金属层的所述顶表面与所述金属衬垫的所述底表面间隔开约
Figure FDA0003331220750000021
至约
Figure FDA0003331220750000022
的范围内的距离。
10.如权利要求9所述的方法，进一步包括以下步骤：在所述第二金属层的凹陷的顶部、所述图案化的元线和所述图案化的第三金属层上沉积介电层。
11.如权利要求10所述的方法，其中所述介电层包括高k介电材料。
12.如权利要求9所述的方法，其中在所述第二金属层与所述第三金属层之间的接触具有小于或等于约20μΩ-cm的有效电阻率。
13.如权利要求9所述的方法，其中在所述第二金属层与所述第三金属层之间的接触具有小于或等于约20nm的电子平均自由路径。
14.如权利要求9所述的方法，其中图案化的第四金属层和图案化的第四蚀刻终止层用作用于图案化所述第三金属层的掩模。
15.一种电子装置，包括：
第二金属层，所述第二金属层经由第一蚀刻终止层与第一金属层接触，所述第二金属层具有顶部部分，所述顶部部分具有多个暴露的侧面和凹陷的顶表面，所述暴露的侧面具有一长度；
介电层，所述介电层具有顶表面，所述顶表面与所述第二金属层的所述凹陷的顶表面实质上齐平；
图案化的金属衬垫，所述图案化的金属衬垫位于所述第二金属层和所述介电层上，所述图案化的金属衬垫具有暴露所述电介质的顶表面和所述第二金属层的凹陷的顶表面的多个开口，所述图案化的金属衬垫与所述第二金属层的所述凹陷的顶表面和所述介电层的所述顶表面间隔开一定距离，从而形成间隙，所述间隙实质上等于所述第二金属层的所述暴露的侧面的所述长度，所述间隙的长度在约
Figure FDA0003331220750000023
至约
Figure FDA0003331220750000024
的范围内；和
图案化的第三金属层，所述图案化的第三金属层在所述图案化的金属衬垫上，所述图案化的第三金属层具有暴露所述电介质的所述终止表面和所述第二金属层的凹陷的顶表面的多个开口。
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