KR100566146B1 - 교차점 자기메모리 집적회로용 자기정렬된 도전라인 - Google Patents

교차점 자기메모리 집적회로용 자기정렬된 도전라인 Download PDF

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Abstract

자기메모리디바이스를 형성하는 방법이 개시된다. 일 실시예에서, 복수의 제1도전라인들이 반도체작업물 위에 형성된다. 복수의 자기물질라인들은 복수의 제1도전라인들의 대응하는 것들 위에 형성되고, 복수의 제2도전라인들은 반도체작업물위에 형성된다. 복수의 제2도전라인들은 제1도전라인들 및 자기물질라인들과 교차한다. 이들 제2라인들은 자기물질라인이 패터닝되는 동안에 마스크로서 사용될 수 있다.

Description

교차점 자기메모리 집적회로용 자기정렬된 도전라인{SELF-ALIGNED CONDUCTIVE LINE FOR CROSS-POINT MAGNETIC MEMORY INTEGRATED CIRCUITS}
본 특허출원은 2001년 1월 24일 출원된 가출원번호 제 60/263,990호를 기초로 한 것이며, 본 명세서에서 인용참조되고 있다.
본 발명의 바람직한 실시예는 일반적으로 교차점 자기메모리 집적회로들(ICs)에 관한 것이다. 더욱 상세하게는, 바람직한 실시예는 교차점 자기메모리 IC들용 자기정렬된 도전라인들에 관한 것이다.
도 1a는 자기메모리 IC(101)의 단면도를 도시한다. 메모리 IC는 IC의 어레이영역(103)내에 복수의 자기메모리셀들을 포함하여 이루어진다. 상기 셀들은 각각 상부금속라인(140)과 하부금속라인(150) 사이에 개재된 자기스택(120)을 포함하여 이루어진다. 상부 및 하부금속라인들은 ILD(interlevel dielectric)층(110)내에 매입되는 직각방향으로 뻗어있다(run). 상부 및 하부금속라인들은 메모리어레이의 비트라인 및 워드라인으로 역할한다. 비트라인 및 워드라인의 교차부에 셀이 위치된다.
다양한 메모리셀들의 층들의 정렬은 그라운드규칙(ground rules)이 줄어듦에 따라 보다 중요해진다. 예를 들어, 층들사이의 오정렬들로 인해 라인 대 라인 및/ 또는 레벨 대 레벨의 전기 단락이 유발될 수 있다.
상기 설명으로부터 알 수 있듯이, 셀들을 형성하기 위해서 사용되는 다양한 층들의 오정렬들을 없애거나 감소시키는 자기메모리셀들을 형성하기 위한 공정을 제공하는 것이 바람직하다.
제1실시형태에서, 본 발명은 자기메모리디바이스를 형성하는 방법을 제공한다. 복수의 제1도전라인들은 (예를 들어 비트라인들 또는 워드라인들) 반도체작업물 위에 형성된다. 복수의 자기물질라인들은 상기 복수의 제1도전라인들의 대응하는 것들 위에 형성된다. 복수의 제2도전라인들은 반도체작업물위에 형성된다. 복수의 제2도전라인들은 제1도전라인들 및 자기물질라인들 위를 교차한다. 비트라인 또는 워드라인 중 어느 하나로서 역할할 수 있는 이들 제2라인들은 자기물질라인들의 부분들이 제거되는 동안까지 마스크로서 사용될 수 있다.
또 다른 실시형태에서, 본 발명은 집적회로디바이스를 형성하는 또 다른 방법을 제공한다. 이 방법은 설명된 제1방법과 조합될 수 있지만, 반드시 그럴 필요는 없다. 이 방법에서, 자기물질층은 작업물위에 형성되고 금속성 경질마스크는 자기물질층위에 형성된다. 금속성 경질마스크는 패터닝되고 자기물질층의 부분들을 에칭하기 위하여 마스크로서 사용된다. 유전층(dielectric layer)은 자기물질층의 잔존부들에 형성된다. 그 후, 유전층을 평탄화하기 위해서 화학적-기계적 폴리싱이 실행될 수 있다. 금속성 경질마스크는 화학-기계적 폴리싱용 에칭스톱(ehch stop)으로 사용될 수 있다.
또 다른 실시형태에 있어서, 본 발명은 상기에 언급된 방법들 중 어느 하나 또는 둘 다와 조합될 수 있는 또 다른 기술을 제공한다. 또한, 이 방법은 독립적으로 사용될 수 있다. 이 방법에서, 절연층은 자기금속층위에 형성된다. 절연층내에 다수의 트렌치들이 형성되며, 복수의 도전라인들을 형성하기 위해서 도전재로로 채워진다. 그 후, 절연층의 잔존부들이 제거된다. 그런 후, 도전라인들을 마스크로서 사용하여 자기물질층의 부분들을 제거할 수 있다.
그 다양한 실시형태들에 있어서, 본 발명은 종래기술의 방법을 넘어 여러가지 장점들을 가진다. 소정 실시예들의 이들 장점 중 몇몇은 제1도전라인(140)들과 제2도전라인(150) 사이의 단락을 없애는 것을 포함한다. 이는 자기스택(120)에 대한 제2도전라인(150)의 오정렬로 인하여 제1도전라인들(140)과 제2도전라인들(150) 사이의 전기적 단락을 유발하는 문제점을 해결한 도 1b에 명확히 도시되어 있다.
또한, 본 발명의 실시형태들은 M2 내지 M3가 단락되는 것을 방지하도록 요구되는 추가공정단계, 자기스택(120)들 사이에 격리부를 형성하기 위해서 유전층착 및 평탄화와 같은 단계를 없앨 수 있는 장점을 가진다. 그 결과로, 비용절감이 달성된다. 또한, 수율이 증가될 수 있다.
이하, 첨부한 도면과 연계하여 본 발명의 특징을 보다 명확히 설명한다.
도 1은 공지된 자기메모리디바이스의 단면도를 도시하는 도면; 및
도 2a, 도 2b 내지 도 9a 내지 도 9b는 여러 제조단계 동안의 자기메모리디바이스의 단면도를 도시한 도면이다.
마그네틱 램(MRAM) 디바이스들을 제조하기 위해서, CU 다마신 BEOL(back-end-of-line) 구조체들내에 자기금속스택들이 매입된다. 자기스택은 금속들의 수개의 상이한 층들 및 총두께가 수십 나노미터인 박막의 유전층으로 구성되어 있다. 교차점 MRAM 구조체의 경우, 자기스택은 2개의 금속와이어링레벨, 예를 들어 ILD내에 매입된 직각방향으로 뻗어 있는 금속 2(M2) 및 금속 3(M3)의 교차부에 위치된다. 자기스택은 저부 및 최상부에서 M2 및 M3 와어링레벨들과 각각 접촉된다.
다양한 실시형태에서, 본 발명은 자기메모리디바이스들을 형성하기 위한 제조공정을 개선시키는 다양한 기술들을 제공한다. 상기 기술들은 바람직한 실시예 제조공정을 예시하는 도 2 내지 도 9를 참조로 설명될 것이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따라, 자기메모리 집적회로(IC)(101)를 제조하는 공정을 도시한다. 각각의 단면은 도면번호에 첨부된 a 또는 b로 표기되어 있는 직교하는 도면으로 제공된다.
도 2a 내지 도 2b에 도시된 바와 같이, 준비된 기판(205)에 ILD층이 제공된다. 제1방향으로 뻗어 있는 제1도전라인(140)들은 ILD층내에 형성된다. 예를 들어, 제1도전라인(140)들을 메모리어레이의 워드라인들 또는 비트라인들 중 어느 쪽으로도 불리운다. 통상적으로, 제1도전라인들은 IC의 제2금속 또는 도전레벨(M2)상에 위치된다. 하부금속레벨(M1) 및 회로소자들(도시되지 않음)은 ILD층 아래에 형성된다.
일 실시예에서, 각각의 도전라인(140)은 구리 또는 구리합금을 포함하여 이 루어진다. 또한, 도전라인들을 형성하기 위해서 텅스텐 및 알루미늄과 같은 여타의 종류의 도전재료가 사용될 수 있다. 도전라인들은 종래의 다마신 또는 반응성이온에칭(RIE) 기술을 이용하여 형성될 수 있다. 이러한 기술들은, 예를 들어, "Silicon Processing for the VLSI Era(S. Wolf, R. Tauber 공저, Lattice Press(2000년)" 및 그 안의 참조부들에 개시되어 있으며, 본 명세서에서 인용참조되고 있다. 도전라인들은 접착을 촉진시키고 상기 라인들이 매입된 유전체로 금속의 확산을 방지하는 Ta, TaN, TiN 및 W라이너를 포함할 수 있다.
유전체(110a) 및 도전라인(140)들위에 자기층(221)이 증착된다. 일 실시예에서, 자기층(221)은 예로써 PtMn, CoFe, Ru, Al2O3 및/또는 NiFe로 구성된다. 또한, Ni, Co 및 다양한 조성비를 갖는 상기에 언급된 화합물과 같은 여타의 자기재료가 사용될 수 있다. 자기층은 예를 들어, 물리적기상성장(PVD), 기상증착, 화학적기상성장(CVC) 또는 여타의 적절한 기술들로 증착될 수 있다.
본 발명의 바람직한 실시예에 따르면, 자기층(221) 위에 경질마스크층(225)이 증착된다. 일 실시예에서, 하드마스크층은 탄탈륨, 텅스텐, 또는 티타늄, 및 탄탈륨질화물 또는 티타늄질화물과 같은 그들의 화합물로 구성된다. 또한, PECVD실리콘산화물, 실리콘질화물, 실리콘카바이드와 같은 여타의 종류의 경질마스크재료들이 사용될 수 있다.
경질마스크층(225)은 예를 들어, 물리적기상성장(PVD) 또는 화학적기상성장(CVD), 및 PECVD(plasma enhanced CVD)에 의하여 증착될 수 있다. 경질마스크층(225)의 두께는 자기층(221)을 에칭하기 위한 경질마스크로서 역할하기에 충분하다. 일 실시예에서, 경질마스크층(221)은 대략 10 내지 60㎚, 예를 들어 20 내지 40㎚이다.
도 3a 내지 도 3b를 보면, 경질마스크층(221)상에 레지스트층(370)이 형성되고 그안에 개구부들을 형성하기 위해서 패터닝된다. 레지스트의 패터닝은 마스크(도시되지 않음)를 통하여 노광원(도시되지 않음)으로 레지스트를 선택적으로 노광하는 것을 포함한다. 그 후, 상기 레지스트(370)가 현상되고, 개구부들을 형성하기 위해서 (포지티브형 또는 네거티브형 레지스트가 사용되는 지에 따라) 노광되거나 노광되지 않은 레지스트부분들을 제거한다. 일 실시예에서, 레지스트의 패턴은 전도라인(140)들과 일치한다. 포지티브 레지스트를 이용하는 경우, 액티브디바이스 어레이영역에 반전 M2 패턴이 사용된다. 대안적으로, 네거티브 레지스트를 이용하는 경우, M2 마스크패턴이 사용된다.
그 후, 레지스트층에 의하여 보호되지 않은 경질마스크층(225)의 부분들을 제거하기 위해서 에칭이 실행된다. 에칭은 예를 들어 반응성이온에칭(RIE)으로 이루어진다. 습식에칭 또는 이온 밀링(milling)과 같은 여타의 기술 또한 금속성 층을 패터닝하는 데 사용될 수 있다. 경질마스크층(225)이 패터닝된 후에, 레지스트층(370)이 제거된다.
어떤 응용례에서는, 레지스트층(370)을 증착하기 이전에 경질마스크층(225)상에 반반사코팅(anti-reflective coating; ARC)을 형성할 수 있다. ARC의 사용은 노광원으로부터 방사선의 반사를 감소시킴으로써 리소그래피의 분해능을 향상시키 는 데 유용하다. ARC가 사용되는 경우, ARC는 경질마스크층(225)이 패터닝된 후에 레지스트층(370)과 함께 제거된다.
도 4a 및 도 4b를 도면, 패터닝된 경질마스크층(225)은 자기층(221)을 패터닝하기 위해서 에칭마스크로서 역할한다. 자기층(221)은 도전라인(140)들과 접촉시키는 자기스택들의 열(row) 또는 스트립(420)들을 형성하기 위해서, 예를 들어 RIE로 패터닝된다. 또한, 습식에칭 또는 이온밀링과 같은 여타의 기술들이 경질마스크층(225)을 패터닝하는 데 사용될 수 있다.
도 5a 내지 도 5b를 참조하면, 유전층(528)이 기판상에 증착되어, 자기스택(221)들 사이의 공간을 채운다. 일 실시예에서, 유전층(528)은 실리콘질화물(예를 들어, Si3N4)로 이루어져 있다. 대안적으로(또는 또한), 여타의 종류의 유전체들이 사용될 수 있다. 바람직한 실시예에서, 대략 30㎚ 내지 대략 150㎚, 바람직하게는 대략 50㎚ 내지 70㎚의 두께를 갖는 PECVC 실리콘질화물막은 350℃ 이하의 온도에서 증착된다.
유전층(528)은, 도 6a 및 도 6b에 도시된 바와 같이 예를 들어, 화학적기계적폴리싱(CMP)으로 평탄화된다. CMP는 경질마스크층(225)(예를 들어, 에칭스톱)에 대하여 선택적이며, 자기스택들의 최상부와 실질적으로 공면인(co-planar) 실질적으로 평탄한 표면을 생성한다.
도 7a 및 도 7b에서, 제2도전라인(150)들은 실리콘이산화물과 같은 유전층에 의하여 격리되는 ILD(110a)상의 기판위에 형성된다. 또한, 도전라인(150)에 대하 여 선택적으로 제거될 수 있는 Silk, 다공성실크, 수소 실세스퀴옥산(hydrogen silsesquioxane; HSQ), 플루오르화된 유리, 또는 플루오르화된 산화물과 같은 여타의 유전층들이 사용될 수 있다.
통상적으로, 제2도전라인(150)들이 제3금속레벨(M3)내에 위치된다. 도전라인(150)은 구리, 구리합금 또는 W와 Al과 같은 여타의 종류의 도전재료를 이용하여 형성될 수 있다. 일 실시예에서, 도전라인은 구리 또는 그 합금으로 구성된다. 제2도전라인(150)은 제1도전라인(140)들과 동일하거나 상이한 재료로 형성될 수 있다.
제2도전라인(150)들은 제1도전라인(140)들을 교차하며, 비트라인들 또는 워드라인들이라 한다. 바람직한 실시예에서, 제2도전라인(150)들은 제1도전라인들에 대하여 직각방향으로 뻗어 있다. 또한, 90°이외의 각도로 제1도전라인(140)들과 교차하는 제2도전라인(150)들을 제공하는 것이 유용하다.
일 실시예에서, 제2도전라인(150)들은 종래의 다마신 기술들을 이용하여 형성된다. 이제, 이 기술을 설명한다. 상기 공정은 일례로서 실리콘산화물(예를 들어, SiO2)과 같은 유전층(712)을 CVD로 증착하는 것을 포함한다. 대안적인 실시예에서는, 후속하여 형성된 구리라인들의 산화를 피하기 위해서 유전층(712)이 실리콘질화물로 구성된다. 또한, 용도에 따라, 여타의 종류의 유전물질이 사용될 수 있다.
필요에 따라, 평탄면을 제공하기 위해서 유전층(712)이 평탄화된다. 그 후, 유전층(712)은 트렌치들을 형성하기 위해서 레지스트마스크(도시되지 않음)로 패터닝된다. 트렌치들이 형성된 후에, 레지스트마스크가 제거된다. 구리와 같은 도전물질이 트렌치들을 채우기 위해서 증착된다. 선택적으로, W 및 Al과 같은 도전라이너(도시되지 않음)가 트렌치를 라이닝하기 위하여 증착될 수 있다. CMP는 여분의 도전재료를 제거하고 유전층(712)과 함께 평탄한 표면을 형성하는 데 사용된다.
선택적으로, 무전해도금증착을 하여 도전재료(150)위에 코발트인화물(CoP) 또는 코발트텅스텐인화물(CoWP)층이 증착된다. 이 기술은, 예를 들어 Dubin 외에게 발급된 미국특허 제 6,695,810호에 개시되어 있으며, 본 명세서에서 인용참조되고 있다. CoP 또는 CoWP층은 도전라인(150)들이 다음 처리 중에 에칭마스크로서 사용되는 때에 침식을 감소시키는 것이 장점이다.
도 8a 내지 도 8b를 참조하면, 유전층(712)은 예를 들어, RIE를 이용하여 기판상의 도전라인(150)들을 남겨두고 제거된다. 도전라인(150)들은 유전층(721)의 제거로 노출된 자기스택(521)들의 부분들을 제거하기 위한 에칭마스크로서 역할한다. 그 결과, 에칭은 자기정렬된(self-aligned) 자기스택(221)들상에 도전라인(150)들을 형성하므로, 오정렬의 문제들이 줄어든다.
본 명세서에서, 대안적인 접근법은 도 7 및 도 8의 금속라인(150)들로서 Al을 사용하는 것이다. 다마신공정 대신에, 도 6의 표면상에 Al 스택이 증착된다. 일 실시예에서, Al 스택은 Ti 및 TiN 배리어 및/또는 TiN 캡층을 포함한다. 스택의 증착은 PVD로 행해질 수 있다. 그런 후, Al 스택을 리소그래피공정으로 패터닝한 다음, 도 8에 도시된 바와 같은 동일한 공정으로 자기스택 및 Al 스택으로 패턴 을 전사하기 위해서 RIE이 뒤따른다.
도 9a 내지 도 9b를 보면, 유전라이너(952)가 기판상에 증착되어, 도전라인(150)들을 라이닝한다. 라이너(952)는 예를 들어, 실리콘질화물로 구성된다. 다른 실시예들에서, 상기 유전체는 HSQ, Silk, 다공성실크와 같은 k가 낮은 유전체이거나, 빈약한 갭충전물질들을 이용한 에어갭으로 형성될 수 있다.
일 실시예에서, 라이너층(952)은 PECVD에 의하여 증착된다. 또한, 라이너층을 증착하는 여타의 기술들이 유용하다. 라이너층은 후속하여 형성된 ILD층(110b)에 의하여 구리라이너(150)의 산화를 방지한다. 통상적으로, 라이너층은 대략 2 내지 30㎚, 바람직하게는 대략 5 내지 15㎚이다. 실리콘질화물 ILD 층 또는 구리 이외의 도전재료들이 사용되는 경우 질화물라이너를 없앨 수 있다.
도시되지는 않았지만, 상기 공정은 MRAM IC의 프로세싱을 완성하기 위해서 계속된다. 본 발명의 예시를 간단하게 하기 위해서 이들 추가단계들을 생략하였다.
예시적인 실시예를 참조로 본 발명을 서술하였지만, 상기 설명은 제한하려는 것이 아니다. 당업자라면, 상기 설명을 참조하여 예시적인 실시예들과 본 발명의 다른 실시예들을 조합한 다양한 변형례가 가능함을 이해할 것이다. 그러므로, 첨부된 청구항들은 이러한 변형례들 또는 실시예들을 포괄하기 위함이다.

Claims (27)

  1. 자기메모리디바이스를 형성하는 방법에 있어서,
    반도체작업물 위에 복수의 제1도전라인들을 형성하는 단계;
    상기 복수의 제1도전라인들의 대응하는 것들 위에 복수의 자기물질라인들을 형성하는 단계;
    반도체작업물 위에, 상기 복수의 제1도전라인들 및 상기 복수의 자기물질라인들과 교차하는 복수의 제2도전라인들을, 상기 복수의 자기물질라인들위에 비도전층을 형성하는 단계; 상기 비도전층내의 트렌치들을 에칭하는 단계; 상기 트렌치들내에 복수의 제2도전라인들을 형성하는 단계를 포함하여 이루어지는 다마신 공정을 이용하여 형성하는 단계;
    상기 복수의 제2도전라인들중 어느 것들 사이에 남아있는 비도전층의 부분들을 제거하는 단계; 및
    상기 복수의 제2도전라인들을 마스크로서 사용하여 상기 복수의 자기물질라인들의 부분들을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 복수의 제2도전라인들 중 어느 것들 사이의 영역들을 비도전재료로 다시 채우는 단계를 더 포함하되, 상기 복수의 자기물질라인들의 부분들을 제거하는 단계 후에 행해지는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 다시 채우는 단계 이전에 상기 복수의 제2도전라인들 위에 라이너를 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제1항 내지 제3항에 중 어느 한 항에 있어서,
    상기 복수의 제1도전라인들은 복수의 구리라인들로 이루어지는 것을 특징으로 하는 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수의 자기재료라인들은 PtMn, CoFe, Ru, Al2O3, NiFe, Ni, Co 및 그들의 화합물로 구성된 그룹으로부터 선택된 재료로 형성되는 것을 특징으로 하는 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    복수의 자기물질라인들을 형성하는 단계는 자기물질층을 형성하는 단계와 자기물질층을 패터닝하고 에칭하는 단계를 포함하여 이루어지고, 상기 자기물질층을 패터닝하고 에칭할 때에, 상기 자기물질층 위에 경질마스크층을 형성하는 단계 및 상기 경질마스크층을 마스크로서 이용하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 방법.
  7. 제6항에 있어서,
    상기 경질마스크층은 금속성층으로 이루어지는 것을 특징으로 하는 방법.
  8. 제7항에 있어서,
    상기 경질마스크층은 Ta, W 및 Ti로 구성된 그룹으로부터 선택된 금속을 포함하는 물질로 형성되는 것을 특징으로 하는 방법.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수의 제2도전라인들을 형성하는 단계 이전에, 상기 작업물과 상기 복수의 자기물질라인들 중 어느 것들 사이에 유전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수의 제2도전라인들을 형성하는 단계는 상기 복수의 제1도전라인들과 직교하는 복수의 제2도전라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
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