CN112151669B - 存储器元件的制作方法 - Google Patents

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Abstract

本发明公开一种存储器元件的制作方法，其包含：首先，提供一介电层，然后在该介电层中同时形成一接触窗以及一对准标记(alignment mark)凹槽，其中，该接触窗曝露一下层金属线，接下来在该介电层表面、该接触窗以及该对准标记凹槽内形成一导电层，对该导电层进行一平坦化步骤，并留下一残留物位于该对准标记凹槽内，后续对该介电层进行一氮气等离子体步骤(N2 plasma)，进行一清洗步骤，以移除该对准标记凹槽内的该残留物，以及形成一图案化的磁隧穿结(magnetic tunneling junction,MTJ)膜叠层于该接触窗上。

Description

存储器元件的制作方法
技术领域
本发明涉及一种形成存储器元件的方法，更具体地说，涉及一种形成包括对准标记沟槽的存储器元件的方法。
背景技术
随着相关技术的进步，集成电路的制造不断改进。可以在单个芯片上集成并形成多种电路。用于形成包括半导体元件和/或存储器元件的集成电路的半导体步骤可以包括许多步骤，例如用于形成薄膜的沉积步骤、光致抗蚀剂涂覆步骤、曝光步骤和用于形成图案化光致抗蚀剂的显影步骤，以及用于图案化薄膜的蚀刻步骤。在曝光步骤中，具有待形成图案的光掩模必须与基板上的基层图案对准，以将图案转移到基板上的特定位置。对准标记可用于辅助曝光过程中的对准并监测重叠结果，以减少过程变化对产量的影响。然而，随着半导体步骤变得更加复杂，相应地产生关于对准标记的制造和测量的问题并且必须解决。
发明内容
本发明公开一种存储器元件的制作方法，包含：首先，提供一介电层，然后在该介电层中同时形成一接触窗以及一对准标记(alignment mark)凹槽，其中，该接触窗曝露一下层金属线，接下来在该介电层表面、该接触窗以及该对准标记凹槽内形成一导电层，对该导电层进行一平坦化步骤，并留下一残留物位于该对准标记凹槽内，后续对该介电层进行一氮气等离子体步骤(N2plasma)，进行一清洗步骤，以移除该对准标记凹槽内的该残留物，以及形成一图案化的磁隧穿结(magnetic tunneling junction,MTJ)膜叠层于该接触窗上。
本发明公开的制作方法，在平坦化步骤过后，对准标记沟槽内会留下一些残留物，该些残留物会影响后续的对准步骤。因此本发明先利用一氮气等离子体步骤，在介电层的表面形成一含氮掺杂区，接着再利用稀释氢氟酸清洗该些残留物，同时可以避免伤害介电层表面。通过本发明所提供的方法，可以将对准标记沟槽内的残留物移除干净，提高后续对准步骤的精确性，进而提高存储器元件的良率。
附图说明
图1至图11是根据本发明第一实施例的存储器元件的制造方法的示意图，其中，
图2是图1之后的步骤的示意图；
图3是图2之后的步骤的示意图；
图4是图3之后的步骤的示意图；
图5是图4之后的步骤的示意图；
图6是图5之后的步骤的示意图；
图7是图6之后的步骤的示意图；
图8是图7之后的步骤的示意图；
图9是图8之后的步骤的示意图；
图10是图9之后的步骤的示意图；以及
图11是图10之后的步骤的示意图。
主要元件符号说明
10 绝缘层
20 互连结构
31 第一介电层
32 第二介电层
34 含氮掺杂区
40 第一导电层
40A 连接结构
40B 第一图案
40P 第一图案化导电层
50 第二导电层
50A 底部电极
50B 第二图案
50P 第二图案化导电层
60 存储材料层
60A 第一存储材料图案
60B 第二存储材料图案
60P 图案化存储材料层
70 掩模层
70A 第一掩模图案
70B 第二掩模图案
70P 图案化掩模层
80 残留物
81 第一图案化光致抗蚀剂层
82 第二图案化光致抗蚀剂层
83 氮气等离子体步骤
91 回蚀刻步骤
92 平坦化步骤
94 蚀刻步骤
96 平坦化步骤
101 存储器元件
AM 对准标记结构
H1 接触窗
MS 存储结构
R1 存储器单元区域
R2 周边区域
TR 对准标记沟槽
Z 方向
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
请参考图1至图11。图1至图11是说明根据本发明第一实施例的存储器元件的制造方法的示意图，其中，图2是图1之后的步骤的示意图；图3是图2之后的步骤的示意图；图4是图3之后的步骤的示意图；图5是图4之后的步骤的示意图；图6是图5之后的步骤的示意图；图7是图6之后的步骤的示意图；图8是图7之后的步骤的示意图；图9是图8之后的步骤的示意图；图10是图9之后的步骤的示意图；以及图11是图10之后的步骤的示意图。该实施例中的存储器元件的制造方法可以包括以下步骤。如图1所示，提供一绝缘层10，并且在绝缘层10中形成至少一互连结构20。在一些实施例中，可以在绝缘层10上限定存储器单元区域R1和周边区域R2。互连结构20可以设置在存储器单元区域R1中，并且周边区域R2可以包括对准标记区域，但不限于此。在一些实施例中，绝缘层10可以设置在基板(未示出)上，但不限于此。上述基底可以包括半导体基底或非半导体基底。半导体基底可以包括硅基底、硅锗基底或绝缘体上硅(silicon-on-insulator，SOI)基底，并且非半导体基底可以包括玻璃基底，塑料基底或陶瓷基底，但不限于此。另外，在形成绝缘层10和互连结构20的步骤之前，可以在基底上形成诸如晶体管的其他元件，并且随后在互连结构20上形成的存储器结构可以通过互连结构20和/或其他元件以电连接结构到该些其他元件(例如上述晶体管等)，但不限于此。
如图1所示，可以形成覆盖绝缘层10和互连结构20的一个或多个介电层。例如，可以依次形成覆盖绝缘层10和互连结构20的第一介电层31和第二介电层32。绝缘层10的厚度方向标示为Z，但不限于此。在一些实施例中，绝缘层10、第一介电层31和第二介电层32可分别包括介电材料，例如氧化硅，氮化硅，氮氧化硅，四乙氧基硅烷(tetraethoxysilane，TEOS)，氮掺杂碳化物(nitrogen doped carbide，NDC)，或其他合适的介电材料，其中第一介电层31的材料成分可以与第二介电层32的材料成分不同，以用于后续步骤中的蚀刻选择性问题，但不限于此。在本实施例中，第一介电层31为氮掺杂碳化物(NDC)，第二介电层32为四乙氧基硅烷(TEOS)，但不限于此。互连结构20可包括导电材料和/或阻障材料。上述阻障材料可包括钛(Ti)，氮化钛(TiN)，钽(Ta)，氮化钽(TaN)，硅化钨(WSi)，氮化钨(WN)或其他合适的阻挡材料。上述导电材料可包括铝(Al)，钨(W)，铜(Cu)，铝化钛(TiAl)或其他合适的低电阻材料。
如图1和图2所示，可以在互连结构20上形成穿透第一介电层31和第二介电层32的接触窗H1，用于曝露部分的互连结构20，并且可以形成穿透第一介电层31和第二介电层32的对准标记沟槽TR以在周边区域R2上暴露一部分绝缘层10。在一些实施例中，接触窗H1和对准标记沟槽TR可以通过相同的步骤同时形成，且对准标记沟槽TR的宽度可以大于接触窗H1的宽度和/或直径。例如在一些实施例中，对准标记沟槽TR的宽度大约为1微米，但不限于此。可以在第二介电层32上形成第一图案化光致抗蚀剂层81，并且可以执行使用第一图案化光致抗蚀剂层81作为掩模的蚀刻步骤，以在存储器单元区域R1内形成接触窗H1，并且周边区域R2内形成对准标记沟槽TR。在一些实施例中，由于在形成接触窗H1与对准标记沟槽TR的蚀刻过程中，互连结构20的蚀刻速率可能会低于绝缘层10的蚀刻速率，所以沿着Z方向，对准标记沟槽TR的底表面(例如对准标记沟槽TR的最底表面)可能会低于接触窗H1的底表面(例如接触窗H1的最底表面)或是互连结构20的顶表面，但不限于此。所以，在一些实施例中，可能会有部分的对准标记沟槽TR范围位于绝缘层10内，但不限于此。另外，图案化光致抗蚀剂层81可以优选地由相同的光掩模形成，并且对准标记沟槽TR可以用于表示接触窗H1的相对位置，但不限于此。
如图3至图5所示，在绝缘层10上形成第一图案化导电层40P。第一图案化导电层40P可以包括彼此分离的连接结构40A和第一图案40B(如图5所示)。连接结构40A形成在接触窗H1中，第一图案40B形成在对准标记沟槽TR中。具体地，形成第一图案化导电层40P的方法可以包括但不限于以下步骤。如图3所示，可以在形成接触窗H1和对准标记沟槽TR的步骤之后形成一第一导电层40。第一导电层40可以形成在绝缘层10、第一介电层31、第二介电层32和互连结构20上。在一些实施例中，接触窗H1可以被第一导电层40完全填充，并且通过控制第一导电层40的沉积厚度，对准标记沟槽TR可以不被第一导电层40完全填满，因为对准标记沟槽TR的宽度大于接触窗H1的宽度和/或直径。第一导电层40可以是单层结构或多层结构，包括阻挡材料和设置在阻挡材料上方的低电阻率材料。上述阻挡材料可以包括钛、氮化钛、钽、氮化钽、硅化钨、氮化钨或其他合适的阻挡材料。上述低电阻率材料可以包括铝、钨、铜、钛铝化物或其他合适的低电阻率材料。如图3和图5所示，可以执行平坦化步骤92以去除接触窗H1和对准标记沟槽TR外部的第一导电层40，用于形成包括连接结构40A和第一图案40B的第一图案化导电层40P。因此，连接结构40A与第一图案40B分离，连接结构40A不直接与第一图案40B连接，并且连接结构40A的材料成分可以与第一图案40B的材料成分相同，但不限于此。平坦化步骤92可以包括化学机械抛光(chemical mechanical polishing，CMP)过程或其他合适的移除方法。如图4和图5所示，在一些实施例中，可以在平坦化步骤92之前对第一导电层40执行回蚀刻步骤91，以减小对准标记沟槽TR中的第一导电层40的中心厚度，增加随后形成在对准标记沟槽TR上的对准标记的高度差，和/或降低第一导电层40的表面粗糙度，但不限于此。对准标记沟槽TR下的绝缘层10仍然可以被第一导电层40覆盖，并且在回蚀刻步骤91之后不被曝露，因为回蚀刻步骤91中必须被控制制作工艺，以避免损坏接触窗H1中的第一导电层40。因此，在一些实施例中，第一图案40B的中心部分的顶表面可以在绝缘层10的厚度方向Z上低于连接结构40A的最底部表面，但不限于此。
值得注意的是，在的平坦化步骤92(例如图5所示的化学机械抛光)执行后，将可能会在对准标记沟槽TR中留下部分残留物80。观察后发现，由于平坦化步骤92伴随使用研磨液(slurry)，该研磨液中的磨料(abrasive)将有可能会留在对准标记沟槽TR内而形成残留物80，也就是说，残留物80主要包含有研磨液中的磨料，材质例如为氧化硅等，但不限于此。该些残留物80可能会覆盖于对准标记沟槽TR的底面或至少部分的内侧壁，若保留该些残留物80在对准标记沟槽TR内而不将之去除，将可能会影响后续的对准步骤，进而影响存储器元件的良率。然而，若以蚀刻的方式去除该些残留物80(例如将半导体元件浸泡于稀释氢氟酸(diluted HF，DHF)溶液中)，又可能同时会伤害到其他部分的结构，尤其是曝露出表面的第二介电层32(材质例如为TEOS等氧化物)，就有可能会在浸泡于DHF溶液的过程中一并受到损害。
为了避免上述损害情况，又需要去除对准标记沟槽TR中留下部分残留物80，如图6所示，先进行一氮气等离子体步骤83，氮气等离子体步骤83可以将氮原子注入第二介电层32的顶面部分区域，形成一含氮掺杂区34，其中含氮掺杂区34呈现富氮(nitrogen-rich)状态。根据申请人的实验结果，DHF溶液(与水的浓度比约为500:1)，对于钨、二氧化硅(SiO2)与氮氧化硅(SiON)的蚀刻速率比大约为0.1:10:1。也就是说，DHF溶液蚀刻氧化物的速率远快于蚀刻钨或是氮化物的速率。若在氧化物(例如TEOS)表面通过等离子体掺杂的方式注入氮原子，将可以在第二介电层32的表面区域形成一保护层，也就是含氮掺杂区34，可以有效避免浸泡于DHF溶液中，对于第二介电层32表面的损害。
另外值得注意的是，在本发明步骤中，氮气等离子体步骤83执行的过程中或是在执行的前后步骤中，优选仅通入氮气，而不通入其他种类的气体，例如氢气或氧气等。如此一来可以避免其他气体混入第二介电层32表面而降低含氮掺杂区34的含氮浓度，进而造成保护效果降低。
接着，如图7所示，接着进行一蚀刻步骤94，例如将半导体元件浸泡于DHF溶液中，以有效去除对准标记沟槽TR中留下部分残留物80。如上所述，由于残留物80的主要成分为氧化硅，所以可以被DHF溶液有效地蚀刻。值得注意的是，由于此时第二介电层32表面已经形成含氮掺杂区34，所以在将半导体元件浸泡于DHF溶液的过程中，DHF溶液对第二介电层32的表面损害可以降至最低。
接下来，请参考图8至图11，如图11所示，图案化存储材料层60P可以形成在绝缘层10上。图案化存储材料层60P可以包括彼此分离的第一存储材料图案60A和第二存储材料图案60B。第一存储材料图案60A可以形成在连接结构40A上，第二存储材料图案60B可以形成在对准标记沟槽TR中。另外，在一些实施例中，第二图案化导电层50P和图案化掩模层70P可以形成在绝缘层10上。第二图案化导电层50P可以包括底部电极50A和第二图案50B。底部电极50A可以设置在连接结构40A和第一存储材料图案60A之间，并且第二图案50B可以设置在对准标记沟槽TR中并设置在第一图案40B上。图案化掩模层70P可以包括第一掩模图案70A和第二掩模图案70B。第一掩模图案70A可以设置在第一存储材料图案60A上，第二掩模图案70B可以设置在对准标记沟槽TR中并设置在第二存储材料图案60B上。
具体地，形成上述第二图案化导电层50P、图案化存储材料层60P和图案化掩模层70P的方法可以包括但不限于以下步骤。如图8～图10所示，第二导电层50、存储材料层60和掩模层70可以在去除残留物80之后依序形成。在一些实施例中，第二导电层50可以包括金属材料，例如钽、氮化钽、铂(Pt)、钌(Ru)、上述材料的叠层、上述材料的合金或其他合适的导电材料。在一些实施例中，掩模层70可以包括绝缘材料，例如氮化硅、氮氧化硅或其他合适的绝缘材料或导电材料。在一些实施例中，存储材料层60可以包括磁隧穿结(magnetictunnel junction，MTJ)膜叠层，或其他合适的存储元件材料，例如电阻存储元件材料、相变存储元件材料或铁电存储元件材料。上述MTJ膜堆叠层可以包括在绝缘层10的厚度方向Z上彼此顺序堆叠的固定层、第一阻挡层、自由层、第二阻挡层和导电层，但不限于此。根据其他设计考虑，MTJ薄膜叠层的元件可以被修改和/或包括其他材料层。MTJ膜叠层中的固定层可以包括合成反铁磁层和参考层。合成反铁磁层可以包括反铁磁材料，例如用于垂直磁化MTJ的铁锰(FeMn)或钴/铂(Co/Pt)多层，但不限于此。MTJ膜叠层中的自由层和固定层中的参考层可以包括铁磁材料，例如钴、铁(Fe)、钴铁(CoFe)、钴铁硼(CoFeB)或其他合适的铁磁材料。MTJ膜叠层中的第一阻挡层和第二阻挡层可以包括绝缘材料，例如氧化镁、氧化铝或其他合适的绝缘材料。MTJ膜叠层中的导电层的材料可以类似于第二导电层50的材料，但不限于此。
在一些实施例中，第二导电层50、存储材料层60和掩模层70可以通过沉积步骤形成，例如物理气相沉积(PVD)步骤和/或化学气相沉积(CVD)步骤，但不限于此。此外，在一些实施例中，在形成存储材料层60之前，可以对第二导电层50执行平坦化步骤96(如图9所示)，以降低第二导电层50的表面粗糙度和/或调整存储器单元区域R1上的第二导电层50的厚度，但不限于此。平坦化步骤96可以包括化学机械抛光步骤或其他合适的平坦化方法。
如图10和图11所示，在一些实施例中，可以在掩模层70上形成第二图案化光致抗蚀剂层82，并且可以执行使用第二图案化光致抗蚀剂层82作为掩模的蚀刻步骤，以蚀刻掩模层70、存储材料层60和第二导电层50，用于形成上述图案化掩模层70P、图案化存储材料层60P和第二图案化导电层50P。因此，底部电极50A可以与第二图案50B分离，第一存储材料图案60A可以与第二存储材料图案60B分离，并且第一掩模图案70A可以与第二掩模图案70B分离。此外，底部电极50A的材料成分可以与第二图案50B的材料成分相同，第一存储材料图案60A的材料成分可以与第二存储材料图案60B的材料成分相同，并且第一掩模图案70A的材料成分可以与第二掩模图案70B的材料成分相同，但不限于此。
值得注意的是，在形成第二图案化光致抗蚀剂层82的曝光步骤中，形成在对准标记沟槽TR中的材料(例如第一图案40B、第二导电层50、存储材料层60和掩模层70)和/或形成在对准标记沟槽TR上方的材料(例如第二导电层50、存储材料层60和掩模层70)可以用作对准标记，并且可以提高连接结构40A和包括底部电极50A、第一存储材料图案60A和随后形成在连接结构40A上的第一掩模图案70A的存储结构MS之间的对准精度，因为对准标记沟槽TR和接触窗H1是通过相同的步骤形成的。
在一些实施例中，如图11所示，一存储器元件101可以包括由底部电极50A、第一存储材料图案60A和第一掩模图案70A组成的存储结构MS，以及由第一图案40B、第二图案50B、第二存储材料图案60B和第二掩模图案70B组成的对准标记结构AM，但不限于此。在一些实施例中，图案化存储材料层60P可以包括MTJ膜堆叠层，并且存储器件101可以被视为磁随机存取存储器(MRAM)元件，但不限于此。
综上所述，在平坦化步骤过后，对准标记沟槽内会留下一些残留物，该些残留物会影响后续的对准步骤。因此本发明先利用一氮气等离子体步骤，在介电层的表面形成一含氮掺杂区，接着再利用稀释氢氟酸清洗该些残留物，同时可以避免伤害介电层表面。通过本发明所提供的方法，可以将对准标记沟槽内的残留物移除干净，提高后续对准步骤的精确性，进而提高存储器元件的良率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (11)

1.一种存储器元件的制作方法，包含：
提供介电层；
在该介电层中同时形成接触窗以及一对准标记(alignment mark)凹槽，该接触窗曝露一下层金属线；
在该介电层表面、该接触窗以及该对准标记凹槽内形成导电层；
对该导电层进行平坦化步骤，并留下残留物位于该对准标记凹槽内；
对该介电层进行氮气等离子体步骤(N2 plasma)，使该介电层的顶部区域被转换成富氮区；
进行清洗步骤，以移除该对准标记凹槽内的该残留物；以及
形成图案化的磁隧穿结(magnetic tunneling junction,MTJ)膜叠层于该接触窗上。
2.如权利要求1所述的制作方法，其中该残留物的材质包含有氧化硅。
3.如权利要求1所述的制作方法，其中该导电层的材质包含钨。
4.如权利要求1所述的制作方法，其中该导电层并未填满该对准标记凹槽。
5.如权利要求4所述的制作方法，其中该残留物位于该对准标记凹槽内的该导电层上。
6.如权利要求1所述的制作方法，其中在该氮气等离子体步骤过程中，并不包含通入氧气或氢气。
7.如权利要求1所述的制作方法，其中在该氮气等离子体步骤执行之前与执行之后，并不包含通入氧气或氢气。
8.如权利要求1所述的制作方法，其中该导电层填入该接触窗后，该导电层与该接触窗形成一连接结构，位于该对准标记凹槽旁的该介电层中。
9.如权利要求1所述的制作方法，其中该清洗步骤包含使用稀释氢氟酸(DHF)进行清洗。
10.如权利要求1所述的制作方法，其中该介电层包含四乙氧基硅烷(tetraethoxysilane，TEOS)。
11.如权利要求1所述的制作方法，其中该残留物包含该平坦化步骤中使用的研磨液(slurry)中的磨料(abrasive)。
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