JP2005504430A - 交点磁気記憶集積回路用の自己整合電導線 - Google Patents
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Abstract
Description
【0001】
〔発明の続する技術分野〕
本発明の好ましい実施形態は、通常、交点磁気記憶集積回路(IC)、特に、交点磁気記憶IC用の自己整合(self−aligned)電導線に関するものである。
【0002】
〔発明の背景〕
図1aは、磁気記憶IC101を示す断面図である。この記憶ICは、ICのアレイ領域103に、複数の磁気記憶セルを含んでいる。各セルは、上部金属線150と下部金属線140との間に挟まれた磁気積層体(magnetic stack)120を含んでいる。上下の金属線は、直交して伸びており、レベル間誘電(interlevel dielectric)(ILD)層110に埋設されている。また、上下の金属線は、記憶アレイのビット線およびワード線として機能する。セルは、ビット線とワード線との交差部位に位置している。
【0003】
異なる記憶セル層の整合性は、基本原則が減少すると(as ground rules decreases)、より重要になる。例えば、層間の整合不良(misalignments)によって、線間および/またはレベル間で電気的な短絡(electrical shorts)が生じてしまう。
【0004】
〔発明の概要〕
上記の説明から明らかなように、セル形成用の異なる層の整合不良を回避あるいは縮小する、磁気記憶セルの形成プロセスを提供することが望まれている。
【0005】
第1の観点では、本発明は、磁気記憶装置の形成方法を提供する。複数の第1電導線(例えば、ビット線またはワード線)を、半導体の基材(製造工程にある製品;semiconductor workpiece)の上に形成する。複数の磁性物質線(magnetic material line)のそれぞれを、複数の第1電導線のうちの対応する線上に形成する。複数の第2電導線を、半導体の基材上に形成する。これら複数の第2電導線は、第1電導線および磁性物質線上を横断するものである。これらの第2線は、ビット線あるいはワード線として機能できるものであり、磁性物質線の一部を除去する際にマスクとして使用される。
【0006】
他の観点では、本発明は、集積回路装置の他の形成方法を提供する。この方法を、上述の第1方法と組み合わせてもよいし、そうしなくてもよい。この方法では、磁性物質層を基材上に形成し、金属硬質マスクを磁性物質層の上に形成する。この金属硬質マスクをパターン化して、磁性物質層の一部をエッチングするためのマスクとして使用する。また、誘電層を、磁性物質層の残余部分上に形成する。次に、誘電層を平坦化するために、化学的機械研磨(chemical−mechanical polish)を実施できる。金属硬質マスクは、化学的機械研磨でのエッチング停止材(etch stop)として機能できる。
【0007】
さらに他の観点では、本発明は、上記方法のうちの1つあるいは両方と組み合わせできる他の方法を提供する。この方法を、単独で用いることもできる。この方法では、絶縁層を、磁性物質層の上に形成する。絶縁層に多数の溝(トレンチ)を形成し、これらのトレンチに導体材料を充填することによって、複数の電導線を形成する。次に、絶縁層の残余部分を除去する。これにより、電導線をマスクとして用いることによって、磁性物質層の一部を除去できる。
【0008】
様々な観点から、本発明には、従来技術の方法以上に多数の利点がある。ある実施形態によっては、第1電導線140と第2電導線150との短絡を回避できるという利点がある。図1bにより、第2電導線150と磁気積層体120との整合不良によって第1電導線140と第2電導線150との間に電気短絡が生じてしまうという問題を回避できることを、明確に示せる。
【0009】
本発明の観点には、M2とM3との短絡防止に必要な付加的なプロセス工程(積層体120間に絶縁層を形成するための、誘電性蒸着および平坦化といったプロセス工程)を回避できる、という利点もある。これにより、コストを削減でき、生産量も増大できる。
【0010】
〔図面の簡単な説明〕
上記した本発明の特徴は、添付図面と関連させた以下の説明を検討することにより、より明瞭に理解される。図1は、既知の磁気記憶装置を示す断面図である。図2a,b〜9a,bは、様々な加工段階にある磁気記憶装置の断面図である。
【0011】
〔詳細な説明〕
CUダマシン配線構造(CU damascene back−end−of−line structures)では、磁気抵抗ランダムアクセス記憶(MRAM)装置を製造するために、磁気金属積層体(magnetic metal stacks)を組み込むようになっている。この磁気積層体は、多くの異なる金属層と、全体の厚さが数10ナノメートルである誘電層とを含んでいる。交点MRAM構造(cross−point MRAM structures)に関して、磁気積層体は、2つの金属配線レベル(例えば、レベル間誘電体(ILD)に組み込まれ、直交して延びている金属2(M2)および金属3(M3))の交点部位に位置している。磁気積層体は、M2およびM3配線レベルの下端および上端にそれぞれ連結されている。
【0012】
様々な観点から、本発明は、磁気記憶装置を形成するための製造プロセスを改善するための様々な方法を提供する。この方法を、好ましい実施形態製造プロセスを示す図2〜図9を参照しながら説明する。
【0013】
図2〜図9は、本発明の一実施形態に基づいた、磁気記憶集積回路(IC)101の製造工程を示す図である。図の番号に添えられたaおよびbによって分類された各断面図は、互いに直交した図である。
【0014】
図2aおよび図2bに示すように、加工済の基板205を、図示したレベル間誘電(ILD)層110aとともに用意する。そして、第1方向に延びる第1電導線140を、ILD層の中に形成する。この第1電導線140は、例えば、記憶アレイのワード線またはビット線となる。第1電導線については、通常、ICの第2金属または電導レベル(M2)に配置する。また、下部金属レベル(M1)および回路素子(図示せず)を、ILD層の下に形成する。
【0015】
一実施形態では、各電導線140に、銅または銅合金を含ませている。また、タングステンおよびアルミニウムのような他の型の導体材料を、電導線(condctive line)を形成するために使用してもよい。この電導線については、従来のダマシン技術または反応性イオンエッチング(RIE)技術を用いて形成できる。このような方法は、例えば、S.WolfおよびR.Tauber「VLSI世代のシリコン処理(Silicon Processing for the VLSI Era)」(Lattice Press、2000年)、および、その参考文献に記載されている。あらゆる目的のために(for all purposes)、これらの文献の内容を本願に含めるものとする。電導線に、Ta,TaN,TiN,Wのライナー(liner)を含めてもよい。これらのライナーは、接着を促進し、これらの線を組み込んだ誘電体に金属が拡散してしまうことを防止する。
【0016】
磁性層221については、誘電体110aおよび電導線140の上に蒸着する。この磁性層221は、一実施形態では、PtMn,CoFe,Ru,Al2O3、および/または、NiFe等を含んでいる。また、他の型の磁性物質(Ni,Coおよび比率の異なる上記化合物)を使用してもよい。磁性層を、例えば物理気相成長法(PVD)、蒸発脱水法(evaporation)、化学気相成長法(CVD)、または、他の適切な技術によって蒸着する。
【0017】
本発明の好ましい実施形態に従って、硬質マスク層225を、磁性層221の上に蒸着する。一実施形態では、硬質マスク層は、タンタル、タングステン、チタン、または、それらの化合物(例えば窒化タンタルまたは窒化チタン)を含んでいる。他の型の硬質マスク材料(例えばPECVD酸化シリコン、窒化シリコン、炭化シリコン)を用いてもよい。
【0018】
硬質マスク層225を、例えば、プラズマ助長(plasma enhanced)CVD(PECVD)を含んだ、物理気相成長法(PVD)または化学気相成長法によって蒸着する。硬質マスク層225の厚さは、磁性層221をエッチングするための硬質マスクとして機能するには十分な厚さである。一実施形態では、硬質マスク層221は、約10〜60nmであり、例えば、約20〜40nmである。
【0019】
図3aおよび図3bに示すように、レジスト層370が、硬層マスク層221の上に形成され、開口部を形成するためのパターン化が施されている。レジストのパターン化には、マスク(図示せず)を介した露光源(exposure source)(図示せず)を用いてレジストを選択的に露光する工程が含まれている。次に、開口部を形成するために、レジスト370を現像し、レジストの露光部分または非露光部分(ポジ型レジストまたはネガ型レジストのいずれを使用するかによる)を除去する。一実施形態では、レジストのパターンは電導線140に応じたものとする。ポジ型レジストを用いる場合、能動装置アレイ領域(active device array region)では、逆向きのM2パターン(reverse M2 pattern)が用いられる。反対に、ネガ型レジストを使用する場合、M2マスクパターンが用いられる。
【0020】
次に、エッチングによって、硬質マスク層225におけるレジスト層によって保護されない部分を除去する。エッチングは、例えば、反応性イオンエッチング(RIE)を含んでいる。また、金属層をパターン化するために、他の方法(例えばウェットエッチングまたはイオンエッチング(ion milling))を使用してもよい。硬質マスク層225をパターン化した後、レジスト層370を除去する。
【0021】
用途に応じて、レジスト層370を蒸着する前に、反射防止膜(ARC)(図示せず)を硬質マスク層225の上に形成してもよい。ARCの使用は、露光源からの放射光の反射を減らしてリソグラフィー解像度(lithographic resolution)を高めるために有効である。ARCを用いる場合、硬質マスク層225をパターン化した後、ARCをレジスト層370とともに除去する。
【0022】
図4aおよび図4bに示すように、パターン化された硬質マスク層225は、磁性層221をパターン化するためのエッチングマスクとして機能する。この磁性層221を、例えばRIEによってパターン化して、電導線140に接触する磁気積層体の行(raws)または細片(strips)420を形成する。また、硬質マスク層225をパターン化するために、他の方法(例えばウェットエッチングまたはイオンエッチング)を使用してもよい。
【0023】
図5aおよび図5bに示すように、誘電層528を基板の上に蒸着し、磁気積層体221間の隙間を充填する。一実施形態では、この誘電層528は、窒化シリコン(例えばSi3N4)を含んでいる。他の型の誘電層を代替的に使用してもよい。この好ましい実施形態では、厚さが約30nm〜約150nm(好ましくは約50nm〜約70nm)のプラズマ助長CVD窒化シリコン膜を、350℃未満の温度で蒸着する。
【0024】
図6aおよび6bに示すように、誘電層528を、例えば化学的機械研磨CMPによって平坦化する。CMPは、硬質マスク層225(例えばエッチング停止材)に対して選択的に行われ、これにより、磁気積層体の上端とほぼ面一となる、ほぼ平坦な表面を形成する。
【0025】
図7aおよび図7bに示すように、第2電導線150を、基板上のILD110a上に形成し、酸化シリコン等の誘電層712によって絶縁する。また、他の誘電層(例えば絹(Silk)、多孔性の絹(porous silk)、水素シルセスキオキサン(hydrogen silsesquioxane;HSQ)、フッ化ガラス、または、フッ化酸化物のような、電導線150に対して選択的に除去できるもの)を用いてもよい。
【0026】
通常、第2電導線150は、第3金属レベル(M3)中に配置されている。この電導線150については、銅、銅合金、または、WおよびAlのような他の種類の導体材料を用いて形成できる。一実施形態では、この電導線は、銅またはその合金を含んでいる。また、第2電導線150を、第1電導線140と同じ、または異なる材料によって形成してもよい。
【0027】
第2電導線150は、第1電導線140と交差しており、ワード線またはビット線となる。好ましい実施形態では、第2電導線150は、第1電導線に対して直交して延びている。第2電導線150を、90°以外の角度で第1電導線140と交差させることも有効である。
【0028】
一実施形態では、第2電導線150を、従来のダマシン技術を用いて形成する。この技術について記載する。このプロセスは、酸化シリコン(例えばSiO2)等からなる誘電体層712を、例えばCVDによって蒸着する工程を含んでいる。他の実施形態では、誘電層712は、その後に形成される銅線の酸化を防止するために、窒化シリコンを含んでいる。用途に応じて、他の型の誘電材料を用いてもよい。他の蒸着方法もまた有効である。
【0029】
必要に応じて、誘電層712を平坦化し、平坦な表面を形成する。次に、この誘電層712をレジストマスク(図示せず)を用いてパターン化し、トレンチを形成する。トレンチを形成した後、レジストマスクを除去する。また、銅などの導体材料を蒸着し、トレンチを充填する。さらに、トレンチを区切るために、WおよびAlのような電導ライナー(conductive liner;図示せず)を蒸着してもよい。また、CMPを用いて、余分な導体材料を除去し、誘電層712の表面を平坦化する。
【0030】
さらに、燐化コバルト(CoP)またはリン化コバルトタングステン(CoWP)層を、無電解メッキ蒸着によって導体材料150の上に蒸着する。このような方法は、例えば、米国特許番号5,695,810(Dubin et al)に記載されており、あらゆる目的のために、この文献の内容を本願に含めるものとする。また、CoPまたはCoWP層の有利な点は、次のプロセスにおいて電導線150をエッチングマスクとして使用する場合に、侵食を減らせることである。
【0031】
図8aおよび図8bに示すように、例えばRIEによって誘電層712を除去し、基板上に電導線150を残す。電導線150は、誘電層721の除去によって露光される、磁気積層体521の除去部分のためのエッチングマスクとして機能する。これにより、エッチングによって、電導線150を磁気積層体221上に自己整合的(self−aligend)に形成でき、従って、整合不良の問題を抑制できる。
【0032】
他のアプローチとして、ここでは、Alを、図7および図8の金属線150として使用できる。ダマシンプロセスに代わって、Al積層体を、図6に示した225の表面に蒸着する。一実施形態では、Al積層体は、TiおよびTiN障壁(barrier)および/またはTiNキャップ層(cap layer)を含んでいる。この積層体の蒸着については、PVDによって実施できる。次に、Al積層体をリソグラフィーによってパターン化し、その後、RIEによって、図8に示したものと同じプロセスを用いて、磁気積層体と同様にAl積層体にもパターンを転写する。
【0033】
図9aおよび図9bに示すように、誘電ライナー(dielectric liner)952を基板に蒸着し、電導線150を区切っている。このライナー952は、例えば窒化シリコンを含んでいる。他の実施形態では、上記の誘電体を、HSQ,絹,多孔性の絹のような低誘電率の誘電体(low k dielectric)としてもよいし、あるいは、隙間の少ない充填材料(poor gap filling materials)を用いることによってエアギャップ(air gaps)とともに形成してもよい。
【0034】
一実施形態では、ライナー層(liner layer)952を、PECVDによって蒸着する。また、ライナー層を蒸着するための他の方法もまた有効である。このライナー層は、後に形成される酸化シリコンILD層110bによる銅線150の酸化を防止する。通常、ライナー線952は、約2〜30nmであり、好ましくは約5〜15nmである。また、窒化シリコンILD層または銅以外の導体材料を用いる場合には、窒化物ライナーは不要である。
【0035】
図示していないが、これらのプロセスは、MRAM ICの処理を完了するまで続く。これらの付加的な工程については、本発明の説明を簡略化するために省略する。
【0036】
本発明を、例証となる実施形態を参照しながら記載してきたが、この記載は、限定的な意味で解釈されることを意図していない。当業者は、この記載を参照することによって、本発明の他の実施形態と同様に、例証となる実施形態と組み合わせた様々な変型例を明確に理解できるであろう。したがって、特許請求の範囲は、そのような全ての変型例または実施形態を含んでいる。
【図面の簡単な説明】
【図1a】
既知の磁気記憶装置を示す断面図である。
【図1b】
既知の磁気記憶装置を示す断面図である。
【図2a】
様々な加工段階にある磁気記憶装置の断面図である。
【図2b】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図3a】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図3b】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図4a】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図4b】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図5a】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図5b】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図6a】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図6b】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図7a】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図7b】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図8a】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図8b】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図9a】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
【図9b】
様々な加工段階にあるおける磁気記憶装置を示す断面図である。
Claims (27)
- 磁気記憶装置の形成方法であって、
複数の第1電導線を半導体の基材上に形成する工程と、
複数の磁性物質線のぞれぞれを、複数の第1電導線のうちの対応する線上に形成する工程と、
上記複数の第1電導線および複数の磁性物質線の上を横断するように、複数の第2電導線を半導体の基材上に形成する工程と、
上記複数の第2電導線をマスクとして用いることによって、複数の磁性物質線の一部を除去する工程とを含む方法。 - 上記複数の第1電導線が複数の銅線を含んでいる、請求項1に記載の方法。
- 上記複数の磁性物質線を、PtMn,CoFe,Ru,Al2O3,NiFe,Ni,Co、および、それらの化合物からなる群から選択される材料から形成する、請求項1に記載の方法。
- 上記した複数の磁性物質線を形成する工程が、磁性物質層を形成する工程、および、磁性物質層をパターン化してエッチングする工程を含み、
さらに、磁性物質層の上に硬質マスク層を形成する工程、および、この硬質マスク層を、磁性物質層をパターン化してエッチングするときにマスクとして用いる工程を含む、請求項1に記載の方法。 - 上記硬質マスク層が金属層を含んでいる、請求項4に記載の方法。
- 上記硬質マスク層を、Ta,WおよびTiを含む群から選択される金属を含む材料から形成する、請求項5に記載の方法。
- 複数の第2電導線を形成する前に、基材上および複数の磁性物質線の間に、誘電層を形成する工程をさらに含む請求項1に記載の方法。
- 上記複数の第2電導線を、ダマシンプロセスを用いて形成する、請求項1に記載の方法。
- 上記複数の磁性物質線上に非電導層を形成する工程と、
上記非電導層にトレンチをエッチングする工程と、
上記トレンチ内に複数の第2電導線を形成する工程と、
上記複数の第2電導線の間に位置する非電導層の部分を除去する工程とを含む、請求項8に記載の方法。 - 上記複数の磁性物質線の一部を除去した後、
複数の第2電導線の間の領域に、非電導材料を再充填する工程をさらに含む請求項9に記載の方法。 - 上記再充填の前に、
上記複数の第2電導線の上に、ライナーを蒸着する工程をさらに含む、請求項10に記載の方法。 - 複数の第2電導線を形成する工程が、複数の第1電導線に直交するように複数の第2電導線を形成する工程を含む、請求項1に記載の方法。
- 基材上に磁性物質層を形成する工程と、
磁性物質層の上に金属硬質マスクを形成する工程と、
金属硬質マスクをパターン化する工程と、
金属硬質マスクをマスクとして用いることによって、磁性物質層の一部をエッチングする工程と、
磁性物質層の残余部分上に誘電層を形成する工程と、
化学的機械研磨によって、誘電層を平坦化する工程とを含み、
上記金属硬質マスクが、化学的機械研磨用のエッチング停止材として機能する、集積回路装置の形成方法。 - 上記金属硬質マスクを、複数の電導線を覆う磁性物質層の一部を露光するためにパターン化する、請求項13に記載の方法。
- 上記平坦化された誘電層上に複数の電導線を形成する工程をさらに含む、請求項13に記載の方法。
- 上記複数の銅線をマスクとして用いることによって、磁性物質層をエッチングする工程をさらに含む、請求項15に記載の方法。
- 上記磁性物質が、PtMn,CoFe,Ru,Al2O3,NiFe,Ni,Co、および、それらの化合物を含んだ群から選択される材料を含む、請求項13に記載の方法。
- 上記金属硬質マスクが、Ta,WおよびTiからなる群から選択される金属を含んだ材料を含む、請求項13に記載の方法。
- 基材上に磁性物質層を形成する工程と、
上記磁性物質層の上に絶縁層を形成する工程と、
上記絶縁層に複数のトレンチを形成する工程と、
上記複数のトレンチに導体材料を充填することによって、複数の電導線を形成する工程と、
上記絶縁層の残余部分を除去する工程と、
上記電導線をマスクとして用いることによって、磁性物質層の部分を除去する工程とを含む、集積回路装置の形成方法。 - 上記電導線の間の領域を誘電性物質によって再充填する工程をさらに含む、請求項19に記載の方法。
- 上記電導線の間の領域を再充填する前に、複数の電導線の上にライナーを形成する工程をさらに含む、請求項20に記載の方法。
- 上記電導材料が銅を含み、
上記した電導線の間の領域を再充填する工程が、酸化物を蒸着する工程を含む、請求項21に記載の方法。 - 絶縁層を形成する前に、上記磁性物質層をパターン化する工程をさらに含む、請求項19に記載の方法。
- 複数の下部電導線を覆うように上記磁性物質層をパターン化する、請求項23に記載の方法。
- 上記磁性物質層のパターン化が、
磁性物質層を蒸着する工程と、
磁性物質層の上に金属硬質マスクを形成する工程と、
金属硬質マスクをパターン化する工程と、
金属硬質マスクをマスクとして用いることによって、磁性物質層の一部を除去する工程とを含む、請求項23に記載の方法。 - 上記磁性物質層の残余部分の上に、誘電層を形成する工程と、
化学的機械研磨を行うことによって、誘電層を平坦化する工程とをさらに含み、
上記金属硬質マスクが、化学的機械研磨におけるエッチング停止材として機能する、請求項25に記載の方法。 - 上記磁性物質が、PtMn,CoFe,Ru,Al2O3,NiFe,Ni,Co、および、それらの化合物からなる群から選択された材料を含む、請求項23に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US26399001P | 2001-01-24 | 2001-01-24 | |
US09/923,266 US6692898B2 (en) | 2001-01-24 | 2001-08-03 | Self-aligned conductive line for cross-point magnetic memory integrated circuits |
PCT/US2002/001918 WO2002065475A2 (en) | 2001-01-24 | 2002-01-24 | Self-aligned conductive line for cross-point magnetic memory integrated circuits |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005504430A true JP2005504430A (ja) | 2005-02-10 |
Family
ID=26950187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002565312A Pending JP2005504430A (ja) | 2001-01-24 | 2002-01-24 | 交点磁気記憶集積回路用の自己整合電導線 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6692898B2 (ja) |
EP (1) | EP1354348A2 (ja) |
JP (1) | JP2005504430A (ja) |
KR (1) | KR100566146B1 (ja) |
CN (1) | CN1322578C (ja) |
TW (1) | TW560037B (ja) |
WO (1) | WO2002065475A2 (ja) |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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2002
- 2002-01-24 TW TW091101140A patent/TW560037B/zh not_active IP Right Cessation
- 2002-01-24 WO PCT/US2002/001918 patent/WO2002065475A2/en active IP Right Grant
- 2002-01-24 CN CNB028040775A patent/CN1322578C/zh not_active Expired - Fee Related
- 2002-01-24 EP EP02718865A patent/EP1354348A2/en not_active Withdrawn
- 2002-01-24 JP JP2002565312A patent/JP2005504430A/ja active Pending
- 2002-01-24 KR KR1020037009835A patent/KR100566146B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20030082573A (ko) | 2003-10-22 |
US20020098281A1 (en) | 2002-07-25 |
EP1354348A2 (en) | 2003-10-22 |
CN1322578C (zh) | 2007-06-20 |
WO2002065475A2 (en) | 2002-08-22 |
CN1488168A (zh) | 2004-04-07 |
TW560037B (en) | 2003-11-01 |
US6692898B2 (en) | 2004-02-17 |
WO2002065475A3 (en) | 2003-04-03 |
KR100566146B1 (ko) | 2006-03-30 |
WO2002065475A8 (en) | 2003-11-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060531 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061128 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20061128 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061207 |
|
A521 | Request for written amendment filed |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070904 |