CN1488168A - 交叉点磁性内存集成电路之自行对准导线 - Google Patents

交叉点磁性内存集成电路之自行对准导线 Download PDF

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Abstract

本发明系揭示一形成一磁性内存装置之方法。在一实施例中，一第一复数个导线系形成于一半导体工作件上，复数个磁性材质线系相对应于该第一复数个导线之每一个而形成于其上，以及一第二复数个导线系形成于该半导体工作部件上。该第二复数个导线系与该第一复数个导线及该磁性材质线交叉，且此些第二导线于该磁性材质线被图案化时可作为一屏蔽。

Description

交叉点磁性内存集成电路之自行对准导线
本专利系主张2001年1月24日申请之美国暂时性专利申请案序号第60/263990号的权益，并于此将其融入做为参考。技术领域
技术领域
本发明之较佳实施例系关于交叉点磁性内存集成电路(ICs)，更特别的是，较佳实施例系相关于交叉点磁性内存ICs之自行对准导线。
发明背景
第一图A系显示磁性内存IC 101之一剖面图。该内存IC包括复数个磁性内存胞元，其系位于该IC之一数组区域103中，每一该胞元包括夹在上金属线140及下金属线150中之一磁性堆栈120，上下金属线彼此以正交的方向嵌入一内层介电(interlevel dielectric，ILD)层110中，而该上下金属线系作为该内存数组位线及字符线之用。一个胞元就位于一位线及字符线之一交叉点的位置。
当基本之原则(ground rule)减少时，该内存胞元之各层的对准会变得更困难，例如，在各层间的错误排列会造成线对线及/或面对面之电性短路。
发明内容
从先前之讨论可以明显得知，急需要有一个可以避免或降低用于形成各胞元之各层间之错误排列的形成磁性内存制程。
在第一个观点中，本发明系提供一形成一磁性内存装置之方法。一第一复数个导线(如位线或字符线)系形成于一半导体工作件上，复数个磁性材质线系相对应于该第一复数个导线之每一个而形成于其上，一第二复数个导线系形成于该半导体部件上。该第二复数个导线系与该第一复数个导线及该磁性材质线交叉，且此些第二导线，可作为该位线或字符线，于该磁性材质线被部分被移除时可作为一屏蔽。
在另一个观点中，本发明系提供另一种形成一集成电路装置之方法。此方法可以结合前述第一个方法，但并不一定需要。在此方法中，一磁性材质层系形成于一工作件之上，以及一金属硬罩幕系形成于该磁性材质层之上，该金属硬罩幕层系被图案化，并被用作为一屏蔽以蚀刻该磁性材质层之部分，一介电层系形成于该磁性材质层之剩余部分之上，然后，一化学-机械研磨可以被执行以平坦化该介电层。该金属硬罩幕可作为该化学-机械研磨之一蚀刻停止。
在再另一个观点中，本发明系提供另一种可以结合前述一个或两个方法之技术，但也可以单独使用。在此方法中，一绝缘层系形成于该磁性材质层之上，数个沟槽系形成于该绝缘层中，并被一导电材质充填以形成该复数个导线，该绝缘层剩余之部分则接着被移除，再者，藉由利用该导线作为一屏蔽，该磁性材质层之部分可被移除。
在各个观点中，本发明相较于习知之方法，具有数个优点。某些实施例之这些优点中的一些包括避免第一导线140及第二导线150间的短路。此一被避免的问题系清楚的显示于第一B图中，在其中，第二导线150至磁性堆栈120之错误对准将会造成在第一及第二导线140及150间的一电性短路。
本发明之许多方面亦具有优点，即需要来避免M2至M3之短路之额外步骤，如在磁性堆栈120间形成隔离之一介电沉积及平坦化可以被避免。因此，可以达成节省成本，产率亦可增加。
图式简单说明
上述本案之特征将可藉由如后之叙述及与其相关之图式而获得一更清楚的了解，其中：
第一图：其系显示一习知磁性内存装置之剖面图；以及
第二A～二B图至第九A～九B图：系显示在制造一磁性内存装置时各阶段之剖面图。
实施方式
在一CU波纹后段制程(back-end-line)结构中，系嵌入一磁性金属堆栈以制造该磁性随机内存(Magnetic Random Access Memory，MRAM)装置。该磁性堆栈包括许多不同金属层及一薄介电层，而仅有数十奈米之厚度。对交叉点MRAM结构而言，该磁性堆栈系位于该两金属布线面，如互相以正交方向嵌入ILD之金属2(M2)及金属3(M3)，之交叉点的位置。
从各方面来看，本发明系提供改善形成一磁性内存装置之制程的各式技术，而这些技术将透过在第二至九图中举例之较佳制程实施例做为参考而进行讨论。
第二至九图系显示根据本发明之一较佳实施例，一磁性内存集成电路(IC)101之制程。每一剖面图系为垂直之剖面，并标示a及b于图号之后。
现在请参阅第二A及二B图，其系显示一准备好并装备有一ILC层110a之基板205，具有一第一方向之第一导线140系形成于该ILD层之中，而该第一导线140，举例而言，系指内存数组中之位线或字符线。一般，第一导线系位在该IC之一第二金属或导电面M2之上，而一下方金属面(M1)及电路组件(图中未显示)则形成于该ILD层之下。
在一实施例中，每一导线140系包含铜或铜合金，其它形式的导电材料，如钨及铝，亦可被应用以形成该导线，而导线可以很方便的利用波纹或活离子蚀刻(reactive ion etch，RIE)技术形成，这些技术系在如.Wolf及R.Tauber所着之VLSI Era之硅制程(SiliconProcessing for the VLSI Era，lattice press(2000))中有所讨论，同时，于其中之参考用途亦于此并入文中做为所有目的之参考。该导线可包括一Ta，TaN，TiN，W liner，以促进依附力，并避免在导线嵌入处，自金属层至介电层之扩散。
一磁性层221位于于该介电层110a及导线140之上。在一实施例中，举例而言，该磁性层221包含PtMn，CoFe，Ru，Al2O3及/或NiFe，其它形式之磁性材料，如镍(Ni)，钴(Co)，及前述化合物之各式比例，亦可使用。该磁性层则是藉由如物理气相沉积法(PVD)、蒸发、化学气相沉积法(CVD)或其它适合之技术而沉积。
根据本发明之较佳实施例，一硬罩幕层225系位于该磁性层221之上，而在一实施例中，该硬罩幕层包含钽、钨或钛，包括它们之化合物，如氮化钽或氮化钛。而其它形式之硬罩幕材料，如PECVD氧化硅、氮化硅、氮化硅，也可使用于其中。
该硬罩幕层225系藉由如物理气相沉积法(PVD)或化学气相沉积法(CVD)，包括电浆辅助化学气相沉积(PECVD)，等技术而沉积。该硬罩幕层225之厚度则足够以在蚀刻该磁性层221时作为硬罩幕。在一实施例中，该硬罩幕层225约为10~60nm，例如，约20~40nm。
请参阅第三A及三B图，一阻抗层370系形成于该硬罩幕层221之上，并被图案化以形成于其中之复数个开口。该阻抗之图案化系包括透过一屏蔽(图中未显示)选择性地使该阻抗层暴露于一暴露源(图中未显示)之下。该阻抗370接着被移除已暴露或为暴露之部分(根据所使用者为正阻抗或负阻抗)以形成复数开口。在一实施例中，该阻抗之图案系与该导线140相符合。在正阻抗之应用里，一活性装置数组区域中系使用一反相M2图案，而另一个选择是，对负阻抗之应用而言，则使用一M2屏蔽图案。
接着，执行一蚀刻以移除该硬罩幕层225未受该阻抗层保护之部分，该蚀刻，举例而言，包含一活性离子蚀刻(RIE)，其它之技术，如湿式蚀刻或离子研磨(ion milling)，亦可被用以图案化该金属层。在该硬罩幕层被图案化之后，该阻抗层即被移除。
在一些应用中，一反反射涂层(ARC)(图中未显示)可以在沉积该阻抗层370之前形成于硬罩幕层225之上，因为藉减少源自暴露源之辐射之反射，ARC之使用对加强平版印刷之分辨率很有用。如果有使用ARC，其与该阻抗层370会在该硬罩幕层225图案化后一起被移除。
请参阅第四A至四B图，该已被图案化之硬罩幕层225系做为一蚀刻屏蔽，以图案化该磁性层221。该磁性层221可藉由如RIE而被图案化，以形成复数排或复数条420包含导线140之磁性堆栈。其它技术，如湿式蚀刻或离子研磨，亦可被使用以图案化该硬罩幕层225。
请参阅第五A至五B图，一介电层528系沉积于该基板之上，以填满各磁性堆栈221之间之空间，而在一实施例中，该介电层528包含氮化硅(如Si3Ni4)，至于其它之介电层可两者择一地(或也可以)被使用。在较佳实施例中，具有厚度约介于30nm~150nm间，较佳者为介于50nm~70nm之间，之一电浆辅助CVD氮化硅膜系在低于350度C之温度下被沉积。
该介电层528系以，如化学机械磨光(chemical machnical polish，CMP)之方式而被平坦化，如第六A～六B图所示。该CMP法对该硬罩幕层225有选择性(如蚀刻停止)，以创造出大致上与该磁性堆栈之顶部共平面之大体上平坦之表面。
在第七A～七B图中，第二导线150系形成以覆盖该基板并于该IDL层110a之上，并藉由如氧化硅之一介电层712而彼此隔离，其它对导线150可选择地被移除之介电层，如丝，多孔丝，HSQ(hydrogensilsesquioxane)，含氟玻璃，或氟化氧化物，亦可被使用。
一般而言，该第二导线150系位于一第三金属平面(M3)。该导线150可利用铜、铜合金、或其它形式之导线材料如钨及铝等而形成，在一实施例中，该导线包含铜或其合金。该第二导线150亦可以相同或不同于第一导线140之材料而形成。
该第二导线150与该第一导线140交叉，并被视为位线或字符线其中之一。在较佳实施例中，该第二导线150与该第一导线成正交，然，与第一导线140不是成90度交角之第二导线150亦可是有用的。
在一实施例中，该第二导线150系利用方便的波纹技术而形成，现在，将对此技术进行讨论。其制程包括藉由如CVD沉积一介电层712，如氧化硅(如二氧化硅)，在另一个实施例中，该介电层712包含氮化硅，以避免接着形成之铜线的氧化。其它形式之介电材质亦可依根据应用状况而被使用，其它之沉积技术亦可被使用。
该介电层712系被平坦化，如果有需要的话，以提供一平坦之表面；接着，该介电层712藉由一阻抗屏蔽(图中未显示)而被图案化，以形成复数个沟槽；在该沟槽被形成之后，该阻抗屏蔽即被移除。一导电材料，如铜，系被沉积以填满该复数个沟槽；随意地，导电衬垫(conductive liner)(图中未显示)，如钨或铝，可被沉积以排列该复数个沟槽。一CMP被使用以移除过多之导电材料及该介电层712，并形成一平坦平面。
随意地，一磷化钴(CoP)或磷钨化钴(CoWP)层系藉由无电镀(electroless plating)而沉积于该导电材料150之上，此一技术系于如Dubin等人之美国专利第5695810号中有叙述，其亦于此融入文中做为参考。该CoP或CoWP层可以在导线150于继续之程序中作为蚀刻屏蔽时有利于降低侵蚀。
请参阅第八A～八B图，该介电层712系藉由如RIE而被移除，仅剩导线150于基板上，该导线系做为一蚀刻罩幕，以移除因介电层712移除而暴露之磁性堆栈512的部分，结果，该蚀刻会再自行对准之磁性堆栈上形成导线150，因此而减少错误排列的问题。
在此，另一两者择一的方法是，在第七及第八图中，使用铝做为金属线150，用以取代波纹程序，在第六图中，铝堆栈系沉积于表面225之上。在一实施例中，该铝堆栈包括一钛及氮化钛阻障层及/或一氮化钛帽盖层，而该堆栈之沉积可藉由PVD而完成。接着，该铝堆栈被平版印刷地图案化，然后再藉由RIE在同一步骤中将图案转移至铝堆栈及一磁性堆栈，如第八图所示。
请参阅第九A～九B图，一介电衬垫952沉积于该基板上，作为导线150之衬里，而该衬垫952包含如氮化硅。在另外的实施例中，该介电质可以是一低k介电质，如HSQ、丝、多孔丝、或利用低间隙填充材料与空气间隙一起形成。
在一实施例中，该衬垫层952系藉由PECVD而沉积，其它沉积衬垫之技术亦可以使用。该衬垫层避免铜线150因后续形成之氧化硅ILD层110b而氧化。一般而言，该衬垫层952约介于20nm30nm之间，较佳者是介于约5~15nm之间。如果使用一氮化硅ILD层或除了铜之外之导电材料，则可以避免氮化物衬垫。
虽未显示，但本程序系继续以完成MRAM IC之制程，而这些额外之步骤乃是为了简化对本案实施例之叙述而被遗留下来。
当本发明藉由所举之实施例而加以说明时，此叙述并非要被理解为一受限的内容。对熟习此技艺之人而言，依据本案做为参考而为之各式修饰及所举实施例及其它实施例之结合将视为显而易见。因此，所附加之申请专利范围是为了要包含任何如此之修饰或实施例。

Claims (27)

1.一种形成一磁性内存装置之方法，该方法包括：
形成一第一复数个导线于一半导体工作件上；
相对应于该第一复数个导线之每一个形成复数个磁性材质线；
形成一第二复数个导线于该半导体部件上，该第二复数个导线系与该第一复数个导线及该磁性材质线交叉；以及
将该第二复数个导线作为一屏蔽，以移除该复数个磁性材质线之部分。
2.如申请专利范围第1项所述之方法，其中该第一复数个导线包括复数个铜线。
3.如申请专利范围第1项所述之方法，其中该复数个磁性材质线系由选自锰铂(PtMn)、铁钴(CoFe)、钌(Ru)、氧化铝(Al2O3)、铁镍(NiFe)、镍(Ni)、钴(Co)及其组合其中之一之材质所制成。
4.如申请专利范围第1项所述之方法，其中该形成复数个磁性材质线之步骤系包括形成一磁性材质层，并图案化及蚀刻该磁性材质层，该方法更包括形成一硬罩幕层于该磁性材质之上，并于图案化及蚀刻该磁性材质时，将该硬罩幕层作为一屏蔽。
5.如申请专利范围第4项所述之方法，其中该硬罩幕层更包括一金属层。
6.如申请专利范围第5项所述之方法，其中该硬罩幕层系由包括选自钽(Ta)、钨(W)及钛(Ti)其中之一之金属的一材质所形成。
7.如申请专利范围第1项所述之方法更包括在形成该第二复数个导线之前，形成一介电层于该工作件之上，并介于该复数个磁性材质线之各层之间。
8.如申请专利范围第1项所述之方法，其中该第二复数个导线系利用一波纹程序而形成。
9.如申请专利范围第8项所述之方法，其中该方法包括：
形成一非导线层于该复数个磁性材质线之上；
于该非导线层中蚀刻出沟槽；
形成该第二复数个导线于该沟槽之中；以及
移除该非导电层之部分，而留下该第二复数个导线之各层之间的部分。
10.如申请专利范围第9项所述之方法，更包括以一非导电材质重新充填位于该第二复数个导线间之区域，该重新充填系于该移除该复数非导电层之部分的步骤之后完成。
11.如申请专利范围第10项所述之方法，更包括于该重新充填之前，沉积一衬垫于该第二复数个导线之上。
12.如申请专利范围第1项所述之方法，其中该形成一第二复数个导线之步骤包括形成与该第一复数个导线正交之一第二复数个导线。
13.一种形成一集成电路装置之方法，该方法包括：
形成一磁性材质层于一工作件之上；
形成一金属硬罩幕于该磁性材质层之上；
图案化该金属硬罩幕层；
利用该磁性硬罩幕作为一屏蔽而蚀刻该磁性材质层之部分；
形成一介电层于该磁性材质层之剩余部分之上；以及
执行一化学-机械研磨以平坦化该介电层，其中该金属硬罩幕系作为该化学-机械研磨之一蚀刻停止。
14.如申请专利范围第13项所述之方法，其中该金属硬罩幕系被图案化以暴露该磁性材质层覆盖复数个导线之部分。
15.如申请专利范围第13项所述之方法，更包括形成复数个导线于该平坦化之介电层之上。
16.如申请专利范围第13项所述之方法，更包括利用复数个铜线作为一屏蔽而蚀刻该磁性材质层。
17.如申请专利范围第13项所述之方法，其中该磁性材质系包含选自锰铂(PtMn)、铁钴(CoFe)、钌(Ru)、氧化铝(Al2O3)、铁镍(NiFe)、镍(Ni)、钴(Co)及其组合其中之一之材质。
18.如申请专利范围第13项所述之方法，其中该金属硬罩幕系由包括选自钽(Ta)、钨(W)及钛(Ti)其中之一之金属的一材质所形成。
19.一种形成一集成电路装置之方法，该方法包括：
形成一磁性材质层于一工作件之上；
形成一绝缘层于该磁性材质层之上；
于该绝缘层中形成复数个沟槽；
藉由于该复数个沟槽中充填一导电材质而形成该复数个导线；
移除该绝缘层剩余之部分；以及
利用该导线作为一屏蔽而移除该磁性材质层之部分。
20.如申请专利范围第19项所述之方法，更包括以一介电材质重新充填该导线间之区域。
21.如申请专利范围第20项所述之方法，更包括于重新充填该导线间之区域之前，形成一衬垫于该复数个导线之上。
22.如申请专利范围第21项所述之方法，其中该导电材质包含铜，且其中该重新充填该导线间之区域的步骤包括沉积一氧化物。
23.如申请专利范围第19项所述之方法，更包括于形成一绝缘层之前，图案化该磁性材质层。
24.如申请专利范围第23项所述之方法，其中该磁性材质层系被图案化以覆盖复数个下部导线。
25.如申请专利范围第23项所述之方法，其中该图案化该磁性材质层之步骤包括：
沉积该磁性材质层；
形成一金属硬罩幕于该磁性材质层之上；
图案化该金属硬罩幕；
利用该金属硬罩幕作为一屏蔽，以移除该磁性材质层之部分。
26.如申请专利范围第25项所述之方法，更包括形成一介电层于该磁性材质层之剩余部分之上；以及执行一化学-机械研磨以平坦化该介电层，其中该金属硬罩幕系作为该化学-机械研磨之一蚀刻停止。
27.如申请专利范围第23项所述之方法，其中该磁性材质系包含选自锰铂PtMn、铁钴CoFe、钌(Ru)、氧化铝(Al2O3)、铁镍(NiFe)、镍(Ni)、钴(Co)及其组合其中之一之材质。
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