CN107481995A - 被金属覆盖层覆盖的钴互连 - Google Patents

被金属覆盖层覆盖的钴互连 Download PDF

Info

Publication number
CN107481995A
CN107481995A CN201710421711.XA CN201710421711A CN107481995A CN 107481995 A CN107481995 A CN 107481995A CN 201710421711 A CN201710421711 A CN 201710421711A CN 107481995 A CN107481995 A CN 107481995A
Authority
CN
China
Prior art keywords
top surface
contact
metal cladding
dielectric layer
cobalt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710421711.XA
Other languages
English (en)
Other versions
CN107481995B (zh
Inventor
张洵渊
法兰克·W·蒙特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN107481995A publication Critical patent/CN107481995A/zh
Application granted granted Critical
Publication of CN107481995B publication Critical patent/CN107481995B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及被金属覆盖层覆盖的钴互连，揭示芯片的互连以及形成此类互连的方法。在介电层中形成开口并在该开口中形成接触。在该接触的顶部表面上形成金属覆盖层。该接触由钴组成，且该金属覆盖层覆盖该接触的该顶部表面。

Description

被金属覆盖层覆盖的钴互连
技术领域
本发明涉及集成电路及半导体装置制造，尤其涉及芯片的互连结构以及形成此类互连结构的方法。
背景技术
后端工艺(back-end-of-line；BEOL)互连结构可用以电性连接通过前端工艺制程(front-end-of-line；FEOL)在衬底上所制造的装置结构。该BEOL互连结构可通过使用双镶嵌制程形成，其中，用金属同时填充介电层中的过孔开口及沟槽蚀刻，以创建金属化层级。在先过孔、后沟槽双镶嵌制程中(其中，在介电层中先形成过孔开口，然后在该过孔开口上方形成沟槽)，在形成沟槽的蚀刻制程期间不填充过孔开口。在单镶嵌制程中，过孔开口与沟槽形成于不同的介电层中并用金属独立填充。该BEOL互连结构的最下方金属化层级可通过利用中间工艺(middle-of-line；MOL)制程所形成的接触与装置结构耦接。这些接触可由钴组成，当形成该BEOL互连结构的最下方金属化层级的过孔开口及/或沟槽时，该些接触容易出现蚀刻损坏。
需要改进的芯片互连结构以及形成此类互连结构的方法。
发明内容
依据本发明的一个实施例，互连结构包括具有开口的介电层，位于该开口中的接触，以及位于该接触的顶部表面上的金属覆盖层。该接触由钴组成且该金属覆盖层覆盖该接触的该顶部表面。
依据本发明的另一个实施例，一种方法包括在介电层中形成开口，在该开口中形成接触，以及在该接触的顶部表面上形成金属覆盖层。该接触由钴组成，且该金属覆盖层覆盖该接触的该顶部表面。
附图说明
包含于并构成本说明书的一部分的附图说明本发明的各种实施例，并与上面所作的本发明的概括说明以及下面所作的实施例的详细说明一起用于解释本发明的实施例。
图1至6显示处于依据本发明的一个实施例的制程方法的连续制造阶段中的互连结构的剖视图。
图7至9显示处于依据本发明的一个替代实施例的制程方法的连续制造阶段中的互连结构的剖视图。
图10至11显示处于依据本发明的一个替代实施例的制程方法的连续制造阶段中的互连结构的剖视图。
图12至14显示处于依据本发明的一个替代实施例的制程方法的连续制造阶段中的互连结构的剖视图。
具体实施方式
请参照图1并依据本发明的一个实施例，加工介电层12以形成金属化层级10的互连结构。介电层12可由电性绝缘介电材料组成，例如以小于二氧化硅(SiO2)的介电常数(约3.9)的相对介电常数为特征的低k介电材料。介电层12的候选低k介电材料包括但不限于致密和多孔的有机低k介电质，致密和多孔的无机低k介电质，例如有机硅酸盐玻璃，以及以小于或等于3.0的介电常数为特征的此类有机及无机介电质的组合。在一个替代实施例中，介电层12可由通过化学气相沉积(chemical vapor deposition；CVD)沉积的二氧化硅组成。
在分布于介电层12的表面区域各处的选择位置，通过光刻及蚀刻可形成开口(由开口14、16代表)。具体地说，可施加阻层，使其曝光于通过光掩膜投射的辐射图案，并经显影以形成位于开口的期望位置的开口的相应图案。将该图案化阻层用作干式蚀刻制程例如反应离子蚀刻(reactive-ion etching；RIE)的蚀刻掩膜，以移除介电层12的部分，从而形成开口14、16。该蚀刻制程可用不同的蚀刻化学以单个蚀刻步骤或多个蚀刻步骤执行，且可通向装置结构的下方特征(通常由附图标记15表示)。该装置结构的特征15可为形成于衬底上的晶体管的源极、漏极或栅极，或双极结型晶体管的基极、发射极或集电极。开口14、16具有自介电层12的顶部表面延伸至该装置结构的特征15的相应侧壁。或者，该装置结构的特征15可为与开口14、16对齐的下方介电层中的导电特征。
在开口14、16的侧壁及底部上以及介电层12的顶部表面上的场区中沉积具有给定厚度的阻挡/衬里层18。阻挡/衬里层18可由通过使用例如溅镀制程的物理气相沉积(physical vapor deposition；PVD)沉积的钌(Ru)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)，或这些材料的多层组合(例如，以Ru为最顶层的TaN/Ru双层)组成。
在开口14、16内部的阻挡/衬里层18上以及介电层12的顶部表面上的场区中可形成具有给定厚度的层20。层20由钴组成并可通过物理气相沉积(PVD)或通过利用含钴前驱体例如含钴羰基前驱体作为反应物的化学气相沉积(CVD)形成。在一个实施例中，层20中的钴可为单质钴，少量添加微量杂质。在一个实施例中，层20在其成分中不包括钨(W)。
请参照图2，其中，类似的附图标记表示图1中的类似特征且在后续制造阶段，施加热退火，以使介电层12的顶部表面的场区中的沉积钴回流至开口14、16中。开口14、16内所接收的钴通过增加开口14、16内部的钴的深度来增加钴接触22的厚度。该热退火可包括在还原气氛例如含氢的气氛中加热至一温度，例如400℃的温度。该热退火加速钴表面扩散，尤其是自介电层12的顶部表面上的场区，并增加自开口14、16的底部的向上填充深度。该回流的特点是部分，因为尽管具有自该场区至开口14、16中的钴的热致输运，但在该热退火之后，钴层20的残余厚度保留于该场区中以及开口14、16的侧壁上。在一个实施例中，可通过将钌用作阻挡/衬里层18或用作充当阻挡/衬里层18的多层组合的最顶层来增强该回流制程。
请参照图3，其中，类似的附图标记表示图2中的类似特征且在后续制造阶段，通过一次或多次迭代沉积钴层类似层20并自各该层回流钴进入开口14、16中来重复钴沉积及部分回流制程，以构建接触22。由于所述重复钴沉积及部分回流制程，钴的高度或水平在开口14、16内部逐渐上升并最终邻近开口14、16的入口。在最后的沉积/部分回流序列之后，各钴接触22的顶部表面包括凹槽24，其可相对开口14、16的侧壁居中设置并相对介电层12的相邻顶部表面稍微凹入。钴的残余层26位于各相应接触22上方的开口14、16的侧壁上以及与相关联的凹槽24相邻的阻挡/衬里层18上。构成残余层25的该钴可通过空气暴露而至少部分被氧化。
请参照图4，其中，类似的附图标记表示图3中的类似特征且在后续制造阶段，形成晶种层28，其覆盖开口14、16内部的钴接触22的顶部表面并且还覆盖场区中的介电层12的顶部表面。晶种层28可由单质铜(Cu)及第二元素例如共沉积铜-锰(Cu-Mn)合金中的锰(Mn)或共沉积铜-铝(Cu-Al)合金中的铝(Al)组成，其通过使用例如溅镀制程的物理气相沉积(PVD)沉积。在所述沉积晶种层28以后，通过使用与用以沉积晶种层28的该沉积制程不同的沉积制程(例如电镀或另一种电化学镀覆制程)可沉积由低电阻率金属例如铜组成的较厚金属层30。可能需要晶种层28来输送启动形成金属层30的电镀制程所需的电流。晶种层28及金属层30的相应残余部分位于各开口14、16的相应钴接触22的顶部表面的凹槽24中。
请参照图5，其中，类似的附图标记表示图4中的类似特征且在后续制造阶段，通过平坦化(例如使用化学机械抛光(chemical mechanical polishing；CMP)制程)自介电层12的顶部表面上的场区移除金属层30及晶种层28。接着，通过平坦化(例如使用不同的化学机械抛光(CMP)制程)可移除介电层12的顶部表面上的场区中的含钴层26。接着，通过平坦化(例如使用不同的化学机械抛光(CMP)制程)可移除介电层12的顶部表面上的场区中的阻挡/衬里层18。各化学机械抛光(CMP)制程期间的材料移除结合磨损与蚀刻效应，以在亚微米级抛光目标材料。通过使用标准抛光垫以及经选择以抛光目标材料的浆料的商业工具可执行各化学机械抛光制程。
在平坦化之后，钴的残余层26的部分位于晶种层28及金属层30的残余部分与相应开口14、16的侧壁上的阻挡/衬里层18之间。与钴接触22相比，钴层26、晶种层28及金属层30的残余部分更加靠近开口14、16的入口。
请参照图6，其中，类似的附图标记表示图5中的类似特征且在后续制造阶段，通过后端工艺(BEOL)制程在介电层12上可形成金属化层级32。在金属化层级32上可接着形成另外的金属化层级(未显示)。在该不同金属化层级中的导电特征用以互连集成电路的装置并可提供电路至电路连接，或者可与输入及输出端子建立接触。
在金属化层级32中，过孔34及线36位于介电层37、38中且可通过单镶嵌制程或通过双镶嵌制程形成。为此，通过光刻及蚀刻在介电层37、38中定义过孔开口及沟槽，并用导体例如铜填充该过孔开口及沟槽，该导体经抛光以形成过孔34及线36。
在形成金属化层级32的制程期间，热效应使位于凹槽24中的晶种层28的残余部分中的铜以外的元素(例如，锰或铝)扩散进入相邻的残余钴层26中。该扩散可优先朝向金属化层级32。该扩散元素可置换残余层26的钴，以形成钴耗尽区40，其位于凹槽24中的晶种层28及金属层30与相应开口14、16的最近侧壁上的阻挡/衬里层18之间。在一个实施例中，钴耗尽区40中的该钴耗尽可以是完全的，以使区域40全部由源自晶种层28的元素(例如，锰或铝)组成且不包括钴。
钴耗尽区40与位于凹槽24中的晶种层28及金属层30一起在钴接触22的相应顶部表面上共同形成复合金属覆盖层42。金属覆盖层42可延伸于钴接触22的相应顶部表面的整个宽度及长度上(也就是覆盖整个表面区域)。开口14内部的金属覆盖层42在其周边可与开口14的侧壁共同延伸，以使开口14内部的钴接触22的顶部表面被充分或完全覆盖。类似地，开口16内部的金属覆盖层42在其周边可与开口16的侧壁共同延伸，以使开口16内部的钴接触22的顶部表面被完全覆盖。或者，金属覆盖层42可覆盖钴接触22的相应顶部表面的表面区域的几乎全部(例如大于90％)。
金属覆盖层42充当保护层，以改进钴接触22与镶嵌制程中所使用的蚀刻及清洗制程的兼容性。过孔34着陆于中间金属覆盖层42上，而不是着陆于钴接触22的顶部表面上。在形成过孔34的过孔开口以及可能形成线36的沟槽的制程期间，金属覆盖层42覆盖并保护钴接触22。尤其，在与形成过孔34的过孔开口以及可能线36的沟槽相关联的反应离子蚀刻及湿化学清洗(例如稀释氢氟酸(dilute hydrofluoric；DHF)或缓冲氢氟酸(bufferedhydrofluoric；BHF))期间，钴接触22受金属覆盖层42保护。此保护通过防止任意蚀刻钴接触22来保持钴接触22的完整性并且还允许使用有记录的常规蚀刻及清洗制程。不必避免那些否则将蚀刻包含于接触22中的钴的制程，因为金属覆盖层42具有与接触22不同的蚀刻选择性(也就是以较低的速率蚀刻)。在最终结构中，金属覆盖层42为电性导电，以使所覆盖的接触22与过孔34以低电阻路径电性耦接。
请参照图7，其中，类似的附图标记表示图1中的类似特征且在依据一个替代实施例的后续制造阶段，通过使用热退火可形成钴接触22，该热退火使场区中的沉积钴完全回流进入介电层12中的开口14、16中。该热退火可包括在还原气氛例如含氢的气氛中加热至例如400℃的温度。可根据需要重复该沉积及回流制程，以填充开口14、16。作为所述重复该钴沉积及部分回流制程的结果，钴的高度或水平在开口14、16内部逐渐上升并最终邻近开口14、16的入口。在此实施例中，该回流的特点为完全，因为在钴沉积及后续回流的各序列循环之后，可自场区完全移除钴层20。另外，在因钴层20完全回流而导致构建接触22以后，在介电层12的顶部表面上的场区没有钴的残余层26。在一个实施例中，可通过将钌用作阻挡/衬里层18或用作充当阻挡/衬里层18的多层组合的最顶层来增强该回流制程。
在获得所需厚度的最后回流制程之后，相对开口14、16的入口并相对介电层12的相邻顶部表面轻微地凹入钴接触22。该凹入可通过控制沉积及回流制程的数目来设置。
请参照图8，其中，类似的附图标记表示图7中的类似特征且在后续制造阶段，形成晶种层28，其覆盖钴接触22、开口14、16的侧壁，以及介电层12的顶部表面上的场区。晶种层28可由通过使用例如溅镀制程的物理气相沉积(PVD)沉积的单质铜(Cu)或包含铜的共沉积合金组成。由于不存在钴的残余层26，因此晶种层28除铜以外不需要能够形成钴耗尽区40的共沉积元素。在所述沉积晶种层28以后，通过使用沉积制程例如电镀或另一种类型的电化学镀覆制程可沉积较厚的金属层30。或者，金属层30可通过无电沉积制程沉积，其将允许略去晶种层28。金属层30的部分在钴接触22上方的位置形成于开口14、16内部。
请参照图9，其中，类似的附图标记表示图8中的类似特征且在后续制造阶段，通过平坦化(例如使用化学机械抛光(CMP)制程)移除介电层12的顶部表面上的场区中的金属层30及晶种层28。另外，通过平坦化(例如使用不同的化学机械抛光(CMP)制程)移除介电层12的顶部表面上的场区中的阻挡/衬里层18。在此实施例中不需要钴平坦化制程，因为所述完全回流导致在介电层12的顶部表面上不存在钴。在抛光之后，金属层30及可选晶种层28填充未被接触22占据的开口14、16内部的开放空间。
由晶种层28及金属层30的相应残余部分组成的金属覆盖层44在相应钴接触22的顶部表面上方的位置设置并嵌入各开口14、16中。完全由晶种层28及金属层30的材料组成的金属覆盖层44可覆盖各钴接触22的相应顶部表面的整个宽度及长度(也就是表面区域)。开口14内部的金属覆盖层44在其周边可与开口14的侧壁共同延伸，以使开口14内部的钴接触22的顶部表面被完全覆盖。类似地，开口16内部的金属覆盖层44在其周边可与开口16的侧壁共同延伸，以使开口16内部的钴接触22的顶部表面被完全覆盖。或者，金属覆盖层44可覆盖钴接触22的相应顶部表面的表面区域的几乎全部(例如，大于90％)。由于先前的平坦化，金属覆盖层44的顶部表面可与介电层12的相邻顶部表面齐平。
接着，该制造制程如图6中继续，以形成过孔34及线36，且其中，当形成过孔开口时，金属覆盖层44保护下方钴接触22免受蚀刻。由于钴接触22形成制程依赖于被平坦化的较厚钴层的使用，因此金属覆盖层44不需要钴耗尽区40来覆盖钴接触22。过孔34着陆于充当下方钴接触22的保护层的中间金属覆盖层44上，而不是着陆于钴接触22的未保护顶部表面上。在最终结构中，金属覆盖层44为电性导电，以使所覆盖的接触22与过孔34以低电阻路径电性耦接。
请参照图10，其中，类似的附图标记表示图1中的类似特征且在依据一个替代实施例的后续制造阶段，可沉积钴层46，其填充开口14、16并包括介电层12的顶部表面上的场区加厚覆盖。在一个实施例中，可沉积层46而无需部分或完全回流薄钴层。钴层46的顶部表面可包括因存在开口而导致的形貌(图10中不可见)。
请参照图11，其中，类似的附图标记表示图10中的类似特征且在后续制造阶段，通过平坦化(例如使用化学机械抛光(CMP)制程)移除介电层12的顶部表面上的场区中的钴层46。另外，通过平坦化(例如使用不同的化学机械抛光(CMP)制程)移除介电层12的顶部表面上的场区中的阻挡/衬里层18。在该平坦化之后暴露钴接触22及该介电层的顶部表面。
通过使用例如化学气相沉积(CVD)的选择性沉积在各钴接触22的顶部表面上形成金属覆盖层48，其需要在钴接触22的顶部表面附近诱导金属前驱体与共反应物气体之间的化学反应。固体反应产品经选择性沉积以形成金属覆盖层48，但该反应产品不形成于与钴接触22相邻的介电层12的顶部表面上。沉积条件可经选择以提供薄膜，其为高导电(也就是低电阻)并对钴呈现良好的黏附性，而不沉积于介电表面上。尤其，金属覆盖层48中的导体可由钌(Ru)或含钌材料例如氧化钌(RuOx)组成，通过使用钌的挥发性金属前驱体及可选的共反应物气体例如氧(O2)、一氧化氮(NO)或一氧化二氮(N2O)形成，通过低温化学气相沉积(CVD)沉积。
金属覆盖层48可覆盖各钴接触22的相应顶部表面的整个宽度及长度(也就是表面区域)。开口14内部的接触22上的金属覆盖层48在其周边可与开口14的侧壁共同延伸，以使开口14内部的钴接触22的顶部表面被完全覆盖。类似地，开口16内部的接触22上的金属覆盖层48在其周边可与开口16的侧壁共同延伸，以使开口16内部的钴接触22的顶部表面被完全覆盖。或者，金属覆盖层48可覆盖钴接触22的相应顶部表面的表面区域的几乎全部(例如，大于90％)。
金属覆盖层48可突出于介电层12的相邻顶部表面上方。或者，由于平坦化期间的钴接触的凹入，金属覆盖层48可相对介电层12的相邻顶部表面部分凹入或者可与介电层12的相邻顶部表面齐平。
接着，该制程如图6中继续，以形成过孔34及线36，且其中，当形成过孔开口时，金属覆盖层48保护下方钴接触22免受蚀刻。过孔34着陆于充当保护层的中间金属覆盖层48上，而不是着陆于钴接触22的未保护顶部表面上。由于钴接触22形成制程依赖于被平坦化的较厚钴层的使用，因此金属覆盖层44不需要钴耗尽区40以覆盖并较佳地完全覆盖钴接触22。在最终结构中，金属覆盖层48为电性导电，以使所覆盖的接触22与过孔34以低电阻路径电性耦接。
请参照图12，其中，类似的附图标记表示图10中的类似特征且在依据一个替代实施例的后续制造阶段，通过平坦化(例如使用化学机械抛光(CMP)制程)定义钴接触22，该平坦化自介电层12的顶部表面的场区移除钴层46并保留开口14、16内部的钴层46的部分。该平坦化可垂直停止于场区中的残余阻挡/衬里层18上。钴接触22的顶部表面在该平坦化之后暴露，且可与阻挡/衬里层18的相邻顶部表面齐平。
请参照图13，其中，类似的附图标记表示图12中的类似特征且在后续制造阶段，通过例如使用反应离子蚀刻或酸基湿化学制程的蚀刻凹入钴接触22，该制程相对残余阻挡/衬里层18的材料选择性(也就是以较高速率)移除钴。在此蚀刻制程期间，残余阻挡/衬里层18覆盖并保护介电层12的场区。形成晶种层28，其覆盖各钴接触22的顶部表面并且还覆盖开口14、16内部以及介电层12的顶部表面上的场区中的残余阻挡/衬里层18。晶种层28可由通过使用例如溅镀制程的物理气相沉积(PVD)沉积的单质铜(Cu)或包含铜的共沉积合金组成。晶种层28不需要共沉积以提供能够形成钴耗尽区40的元素。在所述沉积晶种层28以后，通过使用沉积制程例如电镀或另一种电化学镀覆制程可沉积较厚的金属层30。金属层30可通过无电沉积制程沉积，其允许略去晶种层28。
金属层30的部分在钴接触22的凹入顶部表面上方的位置形成于开口14、16内部。金属层30及可选晶种层28填充未被钴接触22占据的开口14、16内部的开放空间。
请参照图14，其中，类似的附图标记表示图13中的类似特征且在后续制造阶段，通过平坦化(例如使用化学机械抛光(CMP)制程)自介电层12的顶部表面上的场区移除金属层30及晶种层28。另外，通过平坦化(例如使用不同的化学机械抛光(CMP)制程)自介电层12的顶部表面上的场区移除残余阻挡/衬里层18。
由晶种层28及金属层30的相应残余部分组成的金属覆盖层50在相应钴接触22的凹入顶部表面上方的位置设置于各开口14、16内部。钴接触22可被金属覆盖层50充分或完全覆盖。金属覆盖层50延伸于各钴接触22的相应顶部表面的整个宽度及长度上(也就是表面区域)。开口14内部的接触22上的金属覆盖层50在其周边可与开口14的侧壁共同延伸，以使开口14内部的钴接触22的顶部表面被完全覆盖。类似地，开口16内部的接触22上的金属覆盖层44在其周边可与开口16的侧壁共同延伸，以使开口16内部的钴接触22的顶部表面被完全覆盖。或者，金属覆盖层50可覆盖钴接触22的相应顶部表面的表面区域的几乎全部(例如，大于90％)。
接着，该制程如图6继续，以形成过孔34及线36，且其中，在形成过孔开口及可能沟槽期间，金属覆盖层50保护下方钴接触22免受蚀刻。过孔34的开口着陆于中间金属覆盖层50上，而不是着陆于钴接触22的未保护顶部表面上。在最终结构中，金属覆盖层50为电性导电，以使所覆盖的接触22与过孔34以低电阻路径电性耦接。
上述方法用于集成电路芯片的制造中。制造者可以原始晶圆形式(例如作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配所得的集成电路芯片。可将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为中间产品或最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，例如具有中央处理器的电脑产品或智能手机。
本文中引用术语例如“垂直”、“水平”等作为示例来建立参考框架，并非限制。本文中所使用的术语“水平”被定义为与半导体衬底的传统平面平行的平面，而不论其实际的三维空间取向。术语“垂直”及“正交”是指垂直于如刚刚所定义的水平面的方向。术语“横向”是指在该水平平面内的方向。术语例如“上方”及“下方”用以表示元件或结构相对彼此的定位，而不是相对标高。
与另一个元件“连接”或“耦接”的特征可与该另一个元件直接连接或耦接，或者可存在一个或多个中间元件。如果不存在中间元件，则特征可与另一个元件“直接连接”或“直接耦接”。如存在至少一个中间元件，则特征可与另一个元件“非直接连接”或“非直接耦接”。
对本发明的各种实施例所作的说明是出于说明目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。

Claims (20)

1.一种互连结构，包括：
介电层，包括开口；
接触，位于该开口中，该接触由钴组成；以及
金属覆盖层，位于该接触的顶部表面上，该金属覆盖层覆盖该接触的该顶部表面。
2.如权利要求1所述的互连结构，其中，该接触的该顶部表面相对该介电层的顶部表面凹入，且该金属覆盖层位于该开口内部并具有与该介电层的顶部表面齐平的顶部表面。
3.如权利要求1所述的互连结构，其中，该金属覆盖层包括第一部分以及位于该第一部分与该开口的侧壁之间的第二部分，该金属覆盖层的该第一部分由第一材料组成，该金属覆盖层的该第二部分由在成分上不同于该第一材料的第二材料组成，以及该第一材料及该第二材料不包括钴。
4.如权利要求3所述的互连结构，其中，该第一材料主要由铜组成，且该第二材料主要由锰或铝组成。
5.如权利要求3所述的互连结构，其中，该接触的该顶部表面相对该介电层的顶部表面凹入，且该金属覆盖层位于该开口内部。
6.如权利要求1所述的互连结构，其中，该金属覆盖层由钌组成。
7.如权利要求6所述的互连结构，其中，该接触的该顶部表面与该介电层的顶部表面齐平，且该金属覆盖层突出于该介电层的该顶部表面上方。
8.如权利要求1所述的互连结构，其中，该金属覆盖层由铜组成。
9.如权利要求8所述的互连结构，其中，该接触的该顶部表面相对该介电层的顶部表面凹入，且该金属覆盖层位于该开口内部并具有与该介电层的顶部表面齐平的顶部表面。
10.如权利要求1所述的互连结构，其中，该金属覆盖层完全覆盖该接触的该顶部表面。
11.一种方法，包括：
在介电层中形成开口；
在该开口中形成接触；以及
在该接触的顶部表面上形成金属覆盖层，
其中，该接触由钴组成，且该金属覆盖层覆盖该接触的该顶部表面。
12.如权利要求11所述的方法，其中，在该开口中形成该接触包括：
用钴部分填充该开口，
其中，该接触的该顶部表面相对该介电层的顶部表面凹入。
13.如权利要求12所述的方法，其中，在该接触的该顶部表面上形成该金属覆盖层包括：
在该接触的该顶部表面中的凹槽内部沉积至少一层，以形成该金属覆盖层的第一部分；以及
热扩散来自该至少一层的元素的原子，以在该至少一层与该第一部分的侧壁之间形成该金属覆盖层的第二部分，
其中，该至少一层由铜组成，该元素为锰或铝，且该第一部分及该第二部分不包括钴。
14.如权利要求13所述的方法，还包括：
在该介电层的该顶部表面上形成至少一个金属化层级，
其中，当形成该至少一个金属化层级时，通过热效应热扩散该元素的该原子。
15.如权利要求12所述的方法，其中，该金属覆盖层位于该开口内部并具有与该介电层的顶部表面齐平的顶部表面。
16.如权利要求15所述的方法，其中，在该接触的该顶部表面上形成该金属覆盖层包括：
在该接触的该顶部表面上方沉积至少一层；以及
相对该介电层的该顶部表面平坦化该至少一层。
17.如权利要求11所述的方法，其中，该金属覆盖层由钌组成，且在该接触的该顶部表面上形成该金属覆盖层包括：
相对该介电层的顶部表面平坦化该接触；以及
在该接触的该顶部表面上选择性沉积该金属覆盖层的该钌，而不沉积于该介电层的该顶部表面上。
18.如权利要求11所述的方法，其中，该金属覆盖层由铜组成，于形成时，该接触在该开口内相对该介电层的顶部表面凹入，以及在该接触的该顶部表面上形成该金属覆盖层包括：
在该接触的该顶部表面上方沉积至少一层；以及
相对该介电层的该顶部表面平坦化该至少一层。
19.如权利要求18所述的方法，其中，在该接触的该顶部表面上方沉积至少一层包括：
电化学沉积铜，以形成至少部分填充该开口的层。
20.如权利要求11所述的方法，其中，该金属覆盖层完全覆盖该接触的该顶部表面。
CN201710421711.XA 2016-06-07 2017-06-07 被金属覆盖层覆盖的钴互连 Active CN107481995B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/175,573 2016-06-07
US15/175,573 US9799555B1 (en) 2016-06-07 2016-06-07 Cobalt interconnects covered by a metal cap

Publications (2)

Publication Number Publication Date
CN107481995A true CN107481995A (zh) 2017-12-15
CN107481995B CN107481995B (zh) 2020-01-21

Family

ID=60082259

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710421711.XA Active CN107481995B (zh) 2016-06-07 2017-06-07 被金属覆盖层覆盖的钴互连

Country Status (3)

Country Link
US (1) US9799555B1 (zh)
CN (1) CN107481995B (zh)
TW (1) TWI648838B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110323180A (zh) * 2018-03-28 2019-10-11 台湾积体电路制造股份有限公司 半导体装置及其形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102654482B1 (ko) * 2016-12-06 2024-04-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10832946B1 (en) 2019-04-24 2020-11-10 International Business Machines Corporation Recessed interconnet line having a low-oxygen cap for facilitating a robust planarization process and protecting the interconnect line from downstream etch operations

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100428430C (zh) * 2002-12-16 2008-10-22 国际商业机器公司 应用于选择性盖顶和化学镀层的铜凹陷工艺
CN103137599A (zh) * 2011-11-22 2013-06-05 台湾积体电路制造股份有限公司 形成镶嵌互连结构的机构
US20140327140A1 (en) * 2013-05-03 2014-11-06 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with improved contact structures

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8299365B2 (en) * 2010-01-07 2012-10-30 International Business Machines Corporation Self-aligned composite M-MOx/dielectric cap for Cu interconnect structures
US9997457B2 (en) * 2013-12-20 2018-06-12 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US9455182B2 (en) * 2014-08-22 2016-09-27 International Business Machines Corporation Interconnect structure with capping layer and barrier layer
US10727122B2 (en) * 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
US9576901B1 (en) * 2016-02-25 2017-02-21 International Business Machines Corporation Contact area structure and method for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100428430C (zh) * 2002-12-16 2008-10-22 国际商业机器公司 应用于选择性盖顶和化学镀层的铜凹陷工艺
CN103137599A (zh) * 2011-11-22 2013-06-05 台湾积体电路制造股份有限公司 形成镶嵌互连结构的机构
US20140327140A1 (en) * 2013-05-03 2014-11-06 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with improved contact structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110323180A (zh) * 2018-03-28 2019-10-11 台湾积体电路制造股份有限公司 半导体装置及其形成方法

Also Published As

Publication number Publication date
TW201810590A (zh) 2018-03-16
CN107481995B (zh) 2020-01-21
TWI648838B (zh) 2019-01-21
US9799555B1 (en) 2017-10-24

Similar Documents

Publication Publication Date Title
CN101390203B (zh) 互连结构及其制造方法
US6528884B1 (en) Conformal atomic liner layer in an integrated circuit interconnect
CN108461477B (zh) 用于超(跳跃)通孔整合的金属互连
CN101138072B (zh) 具有沟道内铜漂移阻挡层的单掩膜mim电容器和电阻器
CN100483708C (zh) 集成电路的结构
CN103579181A (zh) 混合互连设计及其形成方法
JP2001313371A (ja) 金属キャパシタおよびその形成方法
US10629478B2 (en) Dual-damascene formation with dielectric spacer and thin liner
CN102738068A (zh) 半导体器件及其制造方法
CN110459502A (zh) 在半导体器件中形成跳跃通孔结构的方法和半导体器件
US6492260B1 (en) Method of fabricating damascene metal wiring
TW201142927A (en) Reduced defectivity in contacts of a semiconductor device comprising replacement gate electrode structures by using an intermediate cap layer
CN104253108A (zh) 互连结构及其形成方法
CN102760689B (zh) 半导体器件制造方法
CN107591389A (zh) 内牺牲间隔件的互连
CN107481995A (zh) 被金属覆盖层覆盖的钴互连
CN102446823A (zh) 一种大马士革制造工艺
CN101414576A (zh) 半导体器件及形成其阻挡金属层的方法
CN110581215B (zh) 形成磁阻式随机存取存储器单元的方法
CN104051617B (zh) 阻变式存储结构及其形成方法
US11114338B2 (en) Fully aligned via in ground rule region
US6518648B1 (en) Superconductor barrier layer for integrated circuit interconnects
US20010042917A1 (en) Semiconductor interconnect barrier and manufacturing method thereof
CN104022070A (zh) 互连结构的形成方法
KR101138113B1 (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20210315

Address after: California, USA

Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Patentee before: GLOBALFOUNDRIES Inc.