CN1322578C - 一种形成磁性存储器装置的方法 - Google Patents

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Abstract

本发明揭示一形成一磁性存储器装置的方法。在一实施例中,复数个第一导线形成于一半导体基板上,复数个磁性材质线相对应于该复数个第一导线的每一个而形成于其上,以及复数个第二导线形成于该半导体工作部件上。该复数个第二导线与该复数个第一导线及该磁性材质线交叉,利用一镶嵌程序,包含于该复数个磁性材质线之上形成一非导线层、于该非导线层中蚀刻出沟槽、于该沟槽中形成该复数个第二导线。且此些第二导线于该磁性材质线被图案化时可作为一屏蔽。由此可以节省成本和增加产率。

Description

一种形成磁性存储器装置的方法
本专利是主张2001年1月24日申请的美国暂时性专利申请案序号第60/263990号的权益,并于此将其融入做为参考。技术领域
技术领域
本发明的较佳实施例是关于交叉点磁性存储器集成电路(ICs),更特别的是,较佳实施例是相关于交叉点磁性存储器ICs的自行对准导线。
背景技术
图1A显示磁性存储器IC101的一剖面图。该存储器IC包括复数个磁性存储器单元,其位于该IC的一阵列区域103中,每一该单元包括夹在上金属线140及下金属线150中的一磁性堆栈120,上下金属线彼此以正交的方向嵌入一内层介电(interlevel dielectric,ILD)层110中,而该上下金属线作为该存储器阵列位线及字符线之用。一个单元就位于一位线及字符线的一交叉点的位置。
当基本的原则(ground rule)减少时,该存储器单元的各层的对准会变得更困难,例如,在各层间的错误排列会造成线对线及/或面对面的电性短路。
发明内容
从先前的讨论可以明显得知,急需要有一个可以避免或降低用于形成各单元的各层间的错误排列的形成磁性存储器制程。
根据本发明的形成一磁性存储器装置的方法,包括:
形成复数个第一导线于一半导体基板上;
相对应于该复数个第一导线的每一个形成复数个磁性材质线;
形成复数个第二导线于该半导体基板上,该复数个第二导线与该复数个第一导线及该磁性材质线交叉,利用一镶嵌程序,包含于该复数个磁性材质线之上形成一非导线层、于该非导线层中蚀刻出沟槽、于该沟槽中形成该复数个第二导线;
移除该非导电层的部分,而留下该复数个第二导线各层间的部分;以及
将该复数个第二导线作为一屏蔽,以移除该复数个磁性材质线的部分。
在第一个观点中,本发明提供一形成一磁性存储器装置的方法。复数个第一导线(如位线或字符线)形成于一半导体基板上,复数个磁性材质线相对应于该复数个第一导线的每一个而形成于其上,复数个第二导线形成于该半导体部件上。该复数个第二导线与该复数个第一导线及该磁性材质线交叉,且此些第二导线,可作为该位线或字符线,于该磁性材质线被部分被移除时可作为一屏蔽。
在另一个观点中,本发明提供另一种形成一集成电路装置的方法。此方法可以结合前述第一个方法,但并不一定需要。在此方法中,一磁性材质层形成于一工作件之上,以及一金属硬罩幕形成于该磁性材质层之上,该金属硬罩幕层被图案化,并被用作为一屏蔽以蚀刻该磁性材质层的部分,一介电层形成于该磁性材质层的剩余部分之上,然后,一化学-机械研磨可以被执行以平坦化该介电层。该金属硬罩幕可作为该化学-机械研磨的一蚀刻停止。
在再另一个观点中,本发明提供另一种可以结合前述一个或两个方法的技术,但也可以单独使用。在此方法中,一绝缘层形成于该磁性材质层之上,数个沟槽形成于该绝缘层中,并被一导电材质充填以形成该复数个导线,该绝缘层剩余的部分则接着被移除,再者,藉由利用该导线作为一屏蔽,该磁性材质层的部分可被移除。
在各个观点中,本发明相较于习知的方法,具有数个优点。某些实施例的这些优点中的一些包括避免第一导线140及第二导线150间的短路。此一被避免的问题清楚的显示于图1B中,在其中,第二导线150至磁性堆栈120的错误对准将会造成在第一及第二导线140及150间的一电性短路。
本发明的许多方面亦具有优点,即需要来避免M2至M3的短路的额外步骤,如在磁性堆栈120间形成隔离的一介电沉积及平坦化可以被避免。因此,可以达成节省成本,产率亦可增加。
附图说明
上述本案的特征将可藉由如后的叙述及与其相关的图式而获得一更清楚的了解,其中:
图1:其显示一习知磁性存储器装置的剖面图;以及
图2A~2B至图9A~9B:显示在制造一磁性存储器装置时各阶段的剖面图。
具体实施方式
在一CU波纹后段制程(back-end-line)结构中,嵌入一磁性金属堆栈以制造该磁性随机存储器(Magnetic Random Access Memory,MRAM)装置。该磁性堆栈包括许多不同金属层及一薄介电层,而仅有数十奈米的厚度。对交叉点MRAM结构而言,该磁性堆栈位于该两金属布线面,如互相以正交方向嵌入ILD的金属2(M2)及金属3(M3),的交叉点的位置。
从各方面来看,本发明提供改善形成一磁性存储器装置的制程的各式技术,而这些技术将透过在图2至图9中举例的较佳制程实施例做为参考而进行讨论。
图2至图9显示根据本发明的一较佳实施例,一磁性存储器集成电路(IC)101的制程。每一剖面图为垂直的剖面,并标示a及b于图号之后。
现在请参阅图2A及图2B,其显示一准备好并装备有一ILC层110a的基板205,具有一第一方向的第一导线140形成于该ILD层之中,而该第一导线140,举例而言,是指存储器阵列中的位线或字符线。一般,第一导线是位在该IC的一第二金属或导电面M2之上,而一下方金属面(M1)及电路组件(图中未显示)则形成于该ILD层之下。
在一实施例中,每一导线140包含铜或铜合金,其它形式的导电材料,如钨及铝,亦可被应用以形成该导线,而导线可以很方便的利用波纹或活离子蚀刻(reactive ion etch,RIE)技术形成,这些技术在如.Wolf及R.Tauber所着的VLSI Era的硅制程(SiliconProcessing for the VLSI Era,lattice press(2000))中有所讨论,同时,于其中的参考用途亦于此并入文中做为所有目的的参考。该导线可包括一Ta,TaN,TiN,W liner,以促进依附力,并避免在导线嵌入处,自金属层至介电层的扩散。
一磁性层221位于于该介电层110a及导线140之上。在一实施例中,举例而言,该磁性层221包含PtMn,CoFe,Ru,Al2O3及/或NiFe,其它形式的磁性材料,如镍(Ni),钴(Co),及前述化合物的各式比例,亦可使用。该磁性层则是藉由如物理气相沉积法(PVD)、蒸发、化学气相沉积法(CVD)或其它适合的技术而沉积。
根据本发明的较佳实施例,一硬罩幕层225位于该磁性层221之上,而在一实施例中,该硬罩幕层包含钽、钨或钛,包括它们的化合物,如氮化钽或氮化钛。而其它形式的硬罩幕材料,如PECVD氧化硅、氮化硅、氮化硅,也可使用于其中。
该硬罩幕层225藉由如物理气相沉积法(PVD)或化学气相沉积法(CVD),包括电浆辅助化学气相沉积(PECVD),等技术而沉积。该硬罩幕层225的厚度则足够以在蚀刻该磁性层221时作为硬罩幕。在一实施例中,该硬罩幕层225约为10~60nm,例如,约20~40nm。
请参阅图3A及3B图,一阻抗层370形成于该硬罩幕层221之上,并被图案化以形成于其中的复数个开口。该阻抗的图案化包括透过一屏蔽(图中未显示)选择性地使该阻抗层暴露于一暴露源(图中未显示)之下。该阻抗370接着被移除已暴露或为暴露的部分(根据所使用者为正阻抗或负阻抗)以形成复数开口。在一实施例中,该阻抗的图案与该导线140相符合。在正阻抗的应用里,一活性装置阵列区域中使用一反相M2图案,而另一个选择是,对负阻抗的应用而言,则使用一M2屏蔽图案。
接着,执行一蚀刻以移除该硬罩幕层225未受该阻抗层保护的部分,该蚀刻,举例而言,包含一活性离子蚀刻(RIE),其它的技术,如湿式蚀刻或离子研磨(ion milling),亦可被用以图案化该金属层。在该硬罩幕层被图案化之后,该阻抗层即被移除。
在一些应用中,一反反射涂层(ARC)(图中未显示)可以在沉积该阻抗层370之前形成于硬罩幕层225之上,因为藉减少源自暴露源的辐射的反射,ARC的使用对加强平版印刷的分辨率很有用。如果有使用ARC,其与该阻抗层370会在该硬罩幕层225图案化后一起被移除。
请参阅图4A至4B图,该已被图案化的硬罩幕层225做为一蚀刻屏蔽,以图案化该磁性层221。该磁性层221可藉由如RIE而被图案化,以形成复数排或复数条420包含导线140的磁性堆栈。其它技术,如湿式蚀刻或离子研磨,亦可被使用以图案化该硬罩幕层225。
请参阅图5A至5B图,一介电层528沉积于该基板之上,以填满各磁性堆栈221之间的空间,而在一实施例中,该介电层528包含氮化硅(如Si3Ni4),至于其它的介电层可两者择一地(或也可以)被使用。在较佳实施例中,具有厚度约介于30nm~150nm间,较佳者为介于50nm~70nm之间,之一电浆辅助CVD氮化硅膜在低于350度C的温度下被沉积。
该介电层528以,如化学机械磨光(chemical machnical polish,CMP)的方式而被平坦化,如图6A~6B图所示。该CMP法对该硬罩幕层225有选择性(如蚀刻停止),以创造出大致上与该磁性堆栈的顶部共平面的大体上平坦的表面。
在图7A~7B图中,第二导线150形成以覆盖该基板并于该IDL层110a之上,并藉由如氧化硅的一介电层712而彼此隔离,其它对导线150可选择地被移除的介电层,如丝,多孔丝,HSQ(hydrogensilsesquioxane),含氟玻璃,或氟化氧化物,亦可被使用。
一般而言,该第二导线150位于一第三金属平面(M3)。该导线150可利用铜、铜合金、或其它形式的导线材料如钨及铝等而形成,在一实施例中,该导线包含铜或其合金。该第二导线150亦可以相同或不同于第一导线140的材料而形成。
该第二导线150与该第一导线140交叉,并被视为位线或字符线其中之一。在较佳实施例中,该第二导线150与该第一导线成正交,然,与第一导线140不是成90度交角的第二导线150亦可是有用的。
在一实施例中,该第二导线150利用方便的波纹技术而形成,现在,将对此技术进行讨论。其制程包括藉由如CVD沉积一介电层712,如氧化硅(如二氧化硅),在另一个实施例中,该介电层712包含氮化硅,以避免接着形成的铜线的氧化。其它形式的介电材质亦可依根据应用状况而被使用,其它的沉积技术亦可被使用。
该介电层712被平坦化,如果有需要的话,以提供一平坦的表面;接着,该介电层712藉由一阻抗屏蔽(图中未显示)而被图案化,以形成复数个沟槽;在该沟槽被形成之后,该阻抗屏蔽即被移除。一导电材料,如铜,被沉积以填满该复数个沟槽;随意地,导电衬垫(conductive liner)(图中未显示),如钨或铝,可被沉积以排列该复数个沟槽。一CMP被使用以移除过多的导电材料及该介电层712,并形成一平坦平面。
随意地,一磷化钴(CoP)或磷钨化钴(CoWP)层藉由无电镀(electroless plating)而沉积于该导电材料150之上,此一技术于如Dubin等人的美国专利第5695810号中有叙述,其亦于此融入文中做为参考。该CoP或CoWP层可以在导线150于继续的程序中作为蚀刻屏蔽时有利于降低侵蚀。
请参阅图8A~8B图,该介电层712藉由如RIE而被移除,仅剩导线150于基板上,该导线做为一蚀刻罩幕,以移除因介电层712移除而暴露的磁性堆栈512的部分,结果,该蚀刻会再自行对准的磁性堆栈上形成导线150,因此而减少错误排列的问题。
在此,另一两者择一的方法是,在图7及图8中,使用铝做为金属线150,用以取代波纹程序,在图6中,铝堆栈沉积于表面225之上。在一实施例中,该铝堆栈包括一钛及氮化钛阻障层及/或一氮化钛帽盖层,而该堆栈的沉积可藉由PVD而完成。接着,该铝堆栈被平版印刷地图案化,然后再藉由RIE在同一步骤中将图案转移至铝堆栈及一磁性堆栈,如图8所示。
请参阅图9A~9B,一介电衬垫952沉积于该基板上,作为导线150的衬里,而该衬垫952包含如氮化硅。在另外的实施例中,该介电质可以是一低k介电质,如HSQ、丝、多孔丝、或利用低间隙填充材料与空气间隙一起形成。
在一实施例中,该衬垫层952藉由PECVD而沉积,其它沉积衬垫的技术亦可以使用。该衬垫层避免铜线150因后续形成的氧化硅ILD层110b而氧化。一般而言,该衬垫层952约介于20nm30nm之间,较佳者是介于约5~15nm之间。如果使用一氮化硅ILD层或除了铜之外的导电材料,则可以避免氮化物衬垫。
虽未显示,但本程序继续以完成MRAM IC的制程,而这些额外的步骤乃是为了简化对本案实施例的叙述而被遗留下来。
当本发明藉由所举的实施例而加以说明时,此叙述并非要被理解为一受限的内容。对熟习此技艺之人而言,依据本案做为参考而为的各式修饰及所举实施例及其它实施例的结合将视为显而易见。

Claims (10)

1.一种形成磁性存储器集成电路的方法,该方法包括:
在半导体基板上形成多个第一导线;
相对应于该多个第一导线的每一个的上方形成多个磁性材质线;
利用一镶嵌程序,在该半导体基板上形成多个第二导线,其中该多个第二导线与该多个第一导线及该磁性材质线交叉;所述镶嵌程序包括在该多个磁性材质线之上形成一非导电层、在该非导电层中蚀刻出沟槽以及在该沟槽之中形成该多个第二导线的步骤;
将剩余在该多个第二导线的各导线之间的该非导电层的部分移除;以及
将该多个第二导线作为一屏蔽,以移除该多个磁性材质线的部分。
2.如权利要求1所述的方法,还包括以一非导电材质重新充填位于该多个第二导线间之区域,该重新充填在该移除该多个非导电层的部分的步骤之后完成。
3.如权利要求2所述的方法,还包括于该重新充填之前,在该多个第二导线之上沉积一衬垫。
4.如权利要求1所述的方法,其中该多个第一导线为铜、铜合金、钨以及铝的其中之一。
5.如权利要求1至3的其中任一项所述的方法,其中该多个磁性材质线是由选自锰铂、铁钴、钌、氧化铝、铁镍、镍、钴及其组合的其中之一的材质所制成。
6.如权利要求1至3的其中任一项所述的方法,其中该形成多个磁性材质线的步骤包括形成一磁性材质层,并图案化该磁性材质层。
7.如权利要求6所述的方法,其中该图案化磁性材质层的步骤包括在该磁性材质之上形成一硬罩幕层,并在图案化该磁性材质时,将该硬罩幕层作为一屏蔽。
8.如权利要求7所述的方法,其中该硬罩幕层是由包括选自钽、钨钛的其中之一的金属的一材质所形成。
9.如权利要求1至3的其中任一项所述的方法,还包括在形成该多个第二导线之前,在该半导体基板之上并介于各该多个磁性材质线之间形成除了该非导电层之外的一介电层。
10.如权利要求1至3的其中任一项所述的方法,其中该多个第二导线与该多个第一导线正交。
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