CN100533672C - 一种在磁性随机存取存储器位材料沉积之前改进表面平坦度的方法 - Google Patents

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Abstract

本发明提供了一种制造存储单元的一部分的方法，该方法包含在绝缘层中配备的管沟中提供第一导体，并平面化该绝缘层和该第一导体的上表面，在该绝缘层和该第一导体的平面化的上表面上形成材料层，并平面化该材料层的上面部分，而剩下该绝缘层和所述第一导体上的材料层的下面部分不处理。

Description

一种在磁性随机存取存储器位材料沉积之前改进表面平坦度的方法
技术领域
本发明涉及一种磁性随机存取存储器(MRAM)及其制造方法，更具体而言，涉及一种在位材料沉积之前改进表面平坦度的方法。
背景技术
磁性随机存取存储器(MRAM)使用磁性多层薄膜作为存储元件。在使用中，MRAM单元按照数字位存储信息，该数字位又取决于形成每个存储单元的磁性多层薄膜的交变的磁化状态。这样，该MRAM单元具有两种稳定的磁性结构，代表逻辑状态0的高阻态和代表逻辑状态1的低阻态，或反之亦然。
典型的多层薄膜MRAM包括与多个字线相交的多个位线或数字线。在每个交点，在相应的位线和字线之间插入抗磁材料薄膜。这样，该磁化材料和由数字线构成的多层薄膜就形成了存储位信息的磁性存储器。
MRAM的基本存储元件是多层材料的图案化结构，典型地由不同材料如铜(Cu)，钽(Ta)，铁镍合金(NiFe)或氧化铝(Al2O3)等等的层叠构成。该层叠可包含多达十种不同的交叠材料层，该材料层序列可以重复十次。该层叠的构造需要这些薄层材料按照预定次序逐层沉积。
图1示出了一种示例的传统MRAM结构，该MRAM结构包括MRAM层叠22，该MRAM层叠22具有各自相关的位线或者数字线18。典型地由铜(Cu)形成的数字线18首先在集成电路(IC)基底10的底层14上形成的绝缘层16中形成。底层14可包括，例如集成电路的一部分，如CMOS电路。在每个数字线18上配备有栓层(pinned layer)20，该栓层20典型地由铁磁材料形成。栓层被称为“栓”是由于在该存储设备工作过程中其磁化方向不发生变化。在每个相关的栓层20上配备有感应层21。该MRAM层叠22连接到字线23，该字线23与三个栓层20和相关的感应层21相交。该字线23和和位线18也可相互交换。
MRAM设备集成磁性存储元件和其它电路，例如磁性存储元件的控制电路，检测磁性存储元件中状态的比较器，输入/输出电路等等。这些电路在CMOS工艺过程中构造，以便降低MRAM设备的功耗。该CMOS工艺过程需要超过300℃的高温步骤，以便例如沉积绝缘和金属层并退火移植片(implant)。
另外，磁性存储元件包括非常薄的薄层，其中一些为数十埃厚。该磁性存储元件的性能易受沉积磁性层的表面状况的影响。因此，在制造的某些阶段需要形成平坦的表面，以防止MRAM设备的性能下降。本发明提供了一种制造MRAM的方法，该MRAM在该磁性层叠沉积之前，具有更加平坦的表面。
发明内容
本发明提供一种在位材料沉积之前改进MRAM结构的表面平坦度的方法。在本发明的示范实施例中，管沟中的第一导体放置在绝缘层中，将该绝缘层的上表面和该第一导体平面化。这就在该导体上留下了粗糙的上表面。此外，在该绝缘层平面化的上表面上形成一层材料层，该第一导体和该材料层的上面部分再次被平面化，留下该绝缘层和第一导体上面的材料层的下面部分没有处理。
附图说明
根据以下详细描述，结合附图，本发明的上述优点和特征将变得清楚明白。
图1是传统MRAM结构的一部分的三维示意图；
图2示出了在处理的中间阶段，半导体外形的局部横截面图，其中MRAM将根据本发明进行构造；
图3示出了在图2所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图4示出了在图3所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图5示出了在图4所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图6示出了在图5所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图7示出了在图6所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图8示出了在图7所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图9示出了在图8所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图10示出了在图9所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图11示出了在图10所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图12示出了在图11所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图13示出了在图12所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图14示出了在图13所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图15示出了在图14所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图16是在图15所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图17是在图16所示阶段之后的处理阶段，本发明的MRAM的局部横截面图；
图18是在图17所示阶段之后的处理阶段，图17的MRAM的局部三维图；
图19是在图18所示阶段之后的处理阶段，图17的MRAM的局部三维图；和
图20是在图19所示阶段之后的处理阶段，图17的MRAM的局部三维图；
图21是在图20所示阶段之后的处理阶段，图17的MRAM的局部三维图；和
图22是加入根据本发明构造的MRAM的处理器系统的示意图。
具体实施方式
在以下详细描述中，参考本发明的各个示范实施例。详细描述了这些实施例，足以使本领域的技术人员能够实施本发明，应当理解，可以使用其它实施例，在不背离本发明的精神和范围的条件下可以进行结构的和电气的变化。
以下描述中使用的术语“基底”可包括任何具有暴露的半导体表面的基于半导体的结构。必须了解，该结构包括硅片，绝缘硅片(SOI)，蓝宝石硅片(SOS)，掺杂和不掺杂硅片，由底层半导体基础支承的硅的外延层，和其它半导体结构。该半导体不需要是基于硅的。该半导体可以是硅锗，锗，或者砷化稼。在以下描述中提到基底时，可利用前面的工艺步骤在底层半导体或者基础上形成区域或者连接点。
术语“金属”不仅仅包括元素金属，还包括半导体领域熟知的具有其它痕量金属的金属或者与其它金属的各种合金化合物中的金属。术语“金属”也试图包括这些金属的导电氧化物，以及掺杂半导体及其各自的导电氧化物。
现在参考附图，其中类似的元件由类似的参考数字表示，图2-21示出了形成MRAM结构的方法的一种示范实施例。图2描述了半导体基底50的一部分，在该半导体基底50上按照现有技术的已知方法已经形成了底层52。该底层52可包括，例如，形成CMOS设备和电路的电路层。
现在参考图3，在基底50和底层52上面形成绝缘层54。在本发明的示范实施例中，该绝缘层54是厚度在大约1000埃到大约10000埃的由旋转喷涂沉积的覆盖层。可是，根据该已经形成的IC设备的特性，也可使用其他已知的沉积方法，如通过化学汽相沉积(CVD)，等离子增强CVD(PECVD)，或者物理汽相沉积(PVD)喷涂。绝缘层54可由传统绝缘体如BPSG，硅的热氧化物如SiO或SiO2，或者氮化物如Si3N4构成。可选地，也可使用高温聚合体如聚酰亚胺，或低介电常数无机材料。
接下来，如图4所示，在绝缘层54上形成光阻材料层55。使用高强度UV光通过掩膜56(图5)对该光阻层55进行曝光。该掩膜56可包括任何合适图案的不透明的清晰的区域，该区域可根据例如绝缘层54中需要形成的期望图案。这样，在绝缘层54需要去除的部分，光阻层55的一部分55a通过掩膜56的一部分曝光。
尽管图5示意性说明了放置在光阻层55上的掩膜56，但是那些本领域的技术人员应当理解，掩膜56典型地与光阻层55隔开，并且通过掩膜56的光聚焦在光阻层55上。在曝光部分55a曝光并显影之后，如图6所示，在绝缘层54上留下了未曝光和未显影的光阻部分。这样，在光阻层55中形成了缺口57(图6)。
接着进行蚀刻步骤，以便在绝缘层54中获得凹槽58，如图7-8所示。该凹槽被蚀刻至大约500埃到大约2000埃深度，更优选为大约1000埃。在凹槽58形成之后，然后使用化学制品如热丙酮或甲基甲乙酮去除正光阻层55的剩余部分55b，或者使用UV照射照射基底50来降级该剩余部分，以便获得图8的结构。
在凹槽58(图7-8)形成之后，在凹槽58中绝缘层54上形成薄的势垒层59，然后进行化学机械抛光，以便从该绝缘层54的顶端部分去除势垒层材料，如图9中所示。该势垒层59可包含连接材料如钽(Ta)，钛(Ti)，钛钨(TiW)，氮化钛(TiN)或者铬(Cr)等等。该势垒层59在以后形成的导电材料和绝缘层54之间形成强有力的机械和化学连接，以便帮助防止该形成的导体层从该绝缘层上剥离。在本发明的一个优选实施例中，该势垒层59由喷涂的钽形成。在该实施例中，钽沉积至大约5nm到大约10nm厚度。该层也可由沉积在该势垒上的或者代替该势垒的铁磁材料形成，以便场聚焦。
接下来，如图10中所示，在势垒层59和绝缘层54上形成导电材料层60，以便填补凹槽58。在优选实施例中，该导电材料包含铜(Cu)。可是，也可使用其它导电材料如钽，钨或金等等。另外，根据IC设备希望的特性，也可使用金属合金。
通过例如沉积，在势垒层59上形成导电材料层60，然后去除多余材料，形成金属线62(图11)。在本发明示范实施例中，通过化学机械抛光(CMP)去除多余的导电材料层60。如图11中所示，在基底的整个表面上，势垒层59和金属线62的顶面通常是平坦一致的。每个金属线62将形成传统MRAM结构的位线和数字线。
可是，在CMP抛光过程之后，金属线62和势垒层52以及绝缘层54的顶面尽管通常是平坦的，但是可能还有不希望的不平坦的外形，如金属线62的粗糙部分62a和势垒层59的突出部分59a。这是由于在绝缘层54，金属线62和势垒层59的CMP选择中的些微不同造成的。这些不希望的外形可以负面影响MRAM结构100的性能。
因此，在如图12所示的本发明的示范实施例中，在势垒层59，金属线62和绝缘层54上形成第二导体层或材料层63。因此，粗糙部分62a和突出部分59a由第二导体层63共形地覆盖。第二导体层63可包含连接材料如如钽(Ta)，钛(Ti)，钛钨(TiW)，氮化钛(TiN)或者铬(Cr)等等。在本发明的一个优选实施例中，导体层63由喷涂的钽形成。在该实施例中，钽沉积至大约5nm到大约50nm厚度。另外，通过包括阻性材料如TaN，WsiN或其它材料，该层可用作串联电阻。该电阻层可以沉积在需变光滑的金属层下，从而保持其厚度或者取代导体层63。
接下来，如图13中所示，对第二导体层63进行轻微抛光，以便为MRAM结构100的随后构造(如下所述)提供平坦的表面。术语“轻微抛光”在这里定义为抛光足以使得第二导体层63变得平坦，但是不足以定义形状。换句话说，该第二导体层63的顶端部分被平面化了，而该第二导体层63的较低部分仍然没有处理，共形地覆盖着粗糙部分62a和突出部分59a。在随后步骤(即磁性层叠的确定)中，蚀刻绝缘层54上的导体层63的一部分。注意，尽管没有示出粗糙部分62a和突出部分59a，但是它们仍然存在于图13的中间结构中。可是，如上所述，它们由变平的第二导体层63覆盖，为了简明起见，从图13中省略。另外，在以下图中，导体层63被示出为MRAM结构100和金属线62/势垒层59的界面。
接下来，执行完成MRAM结构100的处理步骤。同样地，首先在金属线62上形成组成第一磁性体79的多个磁性多层薄膜，该多个磁性多层薄膜以后将置入栓层91(图18)中。该第一磁性体79由各个材料层组成，以下将更详细进行描述，该各个材料层依次沉积在金属线62和绝缘层54上，如图14中所示。
在本发明的示范实施例中，如图14中所示，第一钽(Ta)层71(厚度大约20-400埃，优选为大约50埃)，第一镍铁(NiFe)层73(厚度大约10-100埃，优选为大约60埃)，锰铁(MnFe)层75(厚度大约10-100埃，优选为大约100埃)和第二镍铁(NiFe)层77(厚度大约10-100埃，优选为大约60埃)顺序覆盖沉积在绝缘层54和金属线62上，以便形成第一磁性体79。各层71，73，75和77的沉积可由例如磁控管喷涂来完成。可是，如果希望的话，也可使用其它常规的沉积方法。
在层71，73，75和77的沉积之后，如图15中所示，在第一磁性体79上接着形成由例如氧化铝(Al2O3)形成的无磁性的不导电层80(厚度大约5-25埃，优选为大约15埃)。尽管氧化铝是优选材料，但是必须理解本发明不限于它的使用，也可使用其它无磁性材料如铜(Cu)，氧化钛(TiO2)，氧化镁(MgO)，氧化硅(SiO2)或者氮化铝(AlN)。
现在参考图16，接着在无磁性层80上形成组成第二磁性体89的多个磁性多层薄膜。因此，在本发明的示范实施例中，第三镍铁(NiFe)层81(厚度大约10-100埃，优选为大约40埃)，第二钽(Ta)层83(厚度大约10-100埃，优选为大约50埃)和导电层85(厚度大约100-400埃，优选为大约200-300埃)顺序覆盖沉积在无磁性层80上，以便形成第二磁性体89，如图16中所示。层81，83和85的沉积可由例如磁控管喷涂来完成，可是根据在MRAM结构100(图21)构成之前制造的IC设备的特性，也可使用其它常规的沉积方法。
在本发明的示范实施例中，导电层85可以由沉积厚度大约为100-400埃，优选为大约200-300埃的氮化钨(WN)形成。可是，本发明不限于该示范实施例，该层可以由阻性材料如WN，TaN，WsiN等等构成。根据所选的材料和厚度，该层可以作为串联电阻和/或cmp停止层。材料如a-c无定形碳，各种氧化物和氮化物可以用作cmp停止和串联电阻。
接下来，将层71，73，75，77，80，81，83和85(图14-16)置入包括多列栓层91和多行感应层92的多个MRAM结构或单元100(图17-18)。这样，每个MRAM结构100包括栓层91(作为第一磁性体79的部分)，该栓层91与感应层92(作为第二磁性体89的一部分)由无磁性层80隔开。为简洁起见，形成栓层91的多层层叠在图18中被描述成单层。类似地，形成感应层92的多层层叠在图18中也被描述成单层。可是应当理解，栓层91包括铜线62和层71，73，75和77的一部分，而感应层92包括层81，83和85的一部分。
形成MRAM结构100(图18)的栓层和感应层的多个层的形成，即层71，73，75，77，80，81，83和85的形成可以通过离子研磨来完成，该离子研磨典型地包含由氩离子束进行的每一层的物理喷涂。也可以通过使用活性等离子蚀刻来完成这些层的形成，该活性等离子蚀刻是在例如电子回旋加速器谐振(ECR)或者其它高密的等离子区如感应耦合等离子系统或包含氯作为源气体的螺旋等离子系统中进行的。也可使用氯和其它气体如氩，氖或氦等等的混合物。无论如何，形成并蚀刻栓层和感应层91，92，使得该栓层91与形成栓层91的底部电极的金属线62相对应。
接下来，在包括MRAM结构100的基底上形成厚度大约90-10000埃的绝缘层95(图19)。该绝缘层95完全填满了任意两个相邻MRAM结构100之间间隔，如图19中所示。在本发明的示范实施例中，该绝缘层95由氮化物材料如氮化硅(Si3N4)构成，通过常规沉积方法如通过化学蒸气沉积(CVD)，等离子增强CVD(PECVD)，或者物理蒸气沉积(PVD)等等喷涂形成。可是，也可使用其它常规绝缘材料，例如BPSG，氧化铝，硅的热氧化物，如SiO或SiO2，高温聚合体，如聚酰亚胺，低介电常数无机材料，无定形绝缘体，或者斜喷涂石英。
绝缘层95(19)形成之后，通过化学机械抛光(CMP)或者熟知的RIE干蚀刻工艺去除MRAM结构100的顶面上形成的绝缘层95的一部分。在本发明的示范实施例中，化学机械抛光绝缘层95，使得abravise抛光去除MRAM结构100上绝缘层95的顶面，下至或者接近导电层85的顶面的平坦表面，以便在抛光的绝缘层96中形成各个MRAM接触点，如图20中所示。这样，作为MRAM结构100的感应层92的一部分形成的导电层85，在接触点99的形成中作为抛光停止层。
接下来可以进行其它步骤，以便生成具有触点的可使用MRAM单元。例如，图21示意性地说明了连接到字线93的三个MRAM单元结构100，该字线93与三个栓层91及相关的感应层在各自的MRAM触点99相交。如本领域中所知的那样，该字线可以由铜形成，例如，在包括MRAM触点99的感应层92上形成的绝缘层上放置掩膜，并形成管沟，在该管沟中以与感应层92垂直的方向形成导电字线93。为了更好理解本发明，在图21中省略了抛光的绝缘层96，以便说明字线93下面的栓层和感应层91，92。可是，必须理解栓层和感应层91，92之间和字线93以下的空间填满了绝缘层96。
尽管图21示出了MRAM触点99与字线93直接接触并相邻，但是必须理解本发明不限于本实施例，如果希望的话，也可形成其它结构，如导电插头和/或从MRAM触点99到字线93的金属线。
图22中示出了典型的基于处理器的系统400，该系统400包括存储器电路448，例如拥有根据本发明构造的具有MRAM触点99(图20-21)的MRAM单元结构100的MRAM。处理器系统，如计算机系统，通常包含中央处理单元(CPU)444，如微处理器，数字信号处理器或者其它可编程数字逻辑设备，该中央处理单元(CPU)444通过总线452与输入/输出(I/O)设备446进行通信。存储器448通过总线452与该系统通信。
在计算机系统的例子中，该处理器系统可包括外围设备如软盘驱动器454和光盘(CD)ROM驱动器，这些设备也在通过总线452与CPU进行通信。在单个集成电路中，存储器448可以与处理器即CPU 444合成。
尽管上述示范实施例描述了具有各自MRAM触点99(图20-21)的三个MRAM单元结构100的形成，但是应当理解本发明试图使用栓层和感应层的多个MRAM触点99，作为例如在存储器单元阵列中以行和列排列的多个MRAM单元的一部分。另外，尽管上述示范实施例提到MRAM结构的特殊外形和形成这种结构的特殊磁性材料，但是必须理解，本发明不限于上述磁性材料，也可使用其它磁性和铁磁材料，如镍铁(铁镍合金)或铁等等。另外，尽管上述示范实施例提到通过活性等离子蚀刻形成MRAM结构，但是必须理解本发明打算使用其它成形和蚀刻方法。
因此，本发明不限于所述实施例的细节。因此，上述描述和附图只是说明取得本发明特征和优点的示范实施例。在不背离本发明的精神和范围的情况下，可以进行修改并取代以下特殊的工艺条件和结构。因此，本发明并不认为受到上述描述和附图的限制，但只是受到所附权利要求的范围的限制。

Claims (23)

1.一种制造存储单元的一部分的方法，所述方法包含：
在基底上形成绝缘层；
在所述绝缘层中形成管沟；
使用第一势垒层填充所述管沟；
在所述被填充的管沟中形成第一导电层；
使所述第一势垒层和所述第一导电层的上表面与所述绝缘层的表面平面化；
在所述第一势垒层、所述第一导电层和所述绝缘层上形成第二导电层；和
去除所述第二导电层的上面部分，以便平面化所述第二导电层的上表面，而留下所述第一导电层、所述第一势垒层和所述绝缘层上的所述第二导电层的下面部分不处理。
2.权利要求1的方法，其中所述第一势垒层选自由钽，钛，钛钨，氮化钛和铬组成的组。
3.权利要求1的方法，其中所述第二导电层选自由钽，钛，钛钨，氮化钛和铬组成的组。
4.权利要求1的方法，其中所述第二导电层是电阻性材料。
5.权利要求1的方法，其中所述第一导电层和第二导电层选自由钽，钛，钛钨，氮化钛和铬组成的组。
6.权利要求1的方法，其中所述绝缘层选自由BPSG，SiO，SiO2，Si3N4和聚酰亚胺组成的组。
7.权利要求1的方法，其中所述第一势垒层形成至厚度5nm到10nm。
8.权利要求1的方法，其中所述第二导电层形成至厚度5nm到20nm。
9.权利要求1的方法，其中去除所述第二导电层的所述上面部分的步骤包括在所述上表面上执行化学机械抛光。
10.一种制造存储单元的一部分的方法，所述方法包含：
在绝缘层中提供的管沟中形成第一导体；
平面化所述绝缘层和所述第一导体的上表面，所述平面化剩下所述第一导体的粗糙的上表面；
在所述绝缘层和所述第一导体的所述平面化的上表面上形成一个材料层；和
平面化所述材料层的上面部分，剩下所述绝缘层和所述第一导体上所述材料层的下面部分不处理。
11.权利要求10的方法，其中所述材料层选自由钽，钛，钛钨，氮化钛和铬组成的组。
12.权利要求10的方法，其中所述材料层是电阻性材料。
13.权利要求10的方法，其中所述绝缘层选自由BPSG，SiO，SiO2，Si3N4和聚酰亚胺组成的组。
14.权利要求10的方法，其中所述材料层形成至厚度5nm到20nm。
15.权利要求10的方法，其中通过化学机械抛光平面化所述材料层的所述上面部分。
16.一种制造存储单元的一部分的方法，所述方法包含：
在基底上的绝缘层上形成一个导电层；
平面化所述导电层的上表面，所述平面化剩下所述导电层的粗糙的上表面；
在所述导电层的所述平面化的上表面上形成一个材料层；
平面化所述材料层的上面部分；和
在所述材料层的所述平面化的上面部分上形成第一磁性体、非磁性层和第二磁性体，而剩下所述导电层上的所述材料层的下面部分不处理。
17.权利要求16的方法，其中所述材料层选自由钽，钛，钛钨，氮化钛和铬组成的组。
18.权利要求16的方法，其中所述材料层是电阻性材料。
19.权利要求16的方法，其中所述绝缘层选自由BPSG，SiO，SiO2，Si3N4和聚酰亚胺组成的组。
20.权利要求16的方法，其中所述材料层形成至厚度5nm到20nm。
21.权利要求16的方法，其中通过化学机械抛光平面化所述材料层的所述上面部分。
22.权利要求16的方法，其中在所述材料层的所述平面化的上面部分上形成所述第一磁性体、所述非磁性层和所述第二磁性体的步骤包括形成多层存储单元堆栈。
23.权利要求16的方法，其中还包括在除了将形成存储单元堆栈的地方以外的所有地方腐蚀所述第一磁性体、所述非磁性层和所述第二磁性体的步骤。
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