JP2000183166A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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Abstract
(57)【要約】
【課題】 金属配線の全面を低誘電率な有機膜で覆うこ
とにより配線間容量を低減する。 【解決手段】 半導体製造装置の製造における金属配線
埋め込み用の溝形成と下地配線との接続のためのコンタ
クト開口を同時に行う工程において、上記溝配線とコン
タクト孔の全面を低誘電率な有機膜で覆うことを特徴と
する。
とにより配線間容量を低減する。 【解決手段】 半導体製造装置の製造における金属配線
埋め込み用の溝形成と下地配線との接続のためのコンタ
クト開口を同時に行う工程において、上記溝配線とコン
タクト孔の全面を低誘電率な有機膜で覆うことを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、とくに低誘電率有機絶縁膜を用いた金属配
線埋め込み用の溝とコンタクト孔形成を行う工程を備え
た半導体装置の製造方法に関するものである。
方法に関し、とくに低誘電率有機絶縁膜を用いた金属配
線埋め込み用の溝とコンタクト孔形成を行う工程を備え
た半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】ＩＣの製造分野では、デバイスの高速化
にともない、配線による信号の伝播速度の低下を抑える
ことが重要になってきている。信号の伝播速度の低下を
防ぐためにはＲＣ時定数を小さくすることが重要で、そ
のためには金属配線抵抗と配線間寄生容量の減少が必要
である。そこで、近年、金属配線抵抗を下げるために、
従来配線材料として用いられてきたＡｌよりも比抵抗の
低いＣｕを用いた金属配線形成が検討されてきている。
また、配線間容量低減のため、従来のＳｉＯ2よりも比
誘電率の低い絶縁膜が検討されてきている。
にともない、配線による信号の伝播速度の低下を抑える
ことが重要になってきている。信号の伝播速度の低下を
防ぐためにはＲＣ時定数を小さくすることが重要で、そ
のためには金属配線抵抗と配線間寄生容量の減少が必要
である。そこで、近年、金属配線抵抗を下げるために、
従来配線材料として用いられてきたＡｌよりも比抵抗の
低いＣｕを用いた金属配線形成が検討されてきている。
また、配線間容量低減のため、従来のＳｉＯ2よりも比
誘電率の低い絶縁膜が検討されてきている。
【０００３】Ｃｕを用いて金属配線を形成する場合、Ｃ
ｕがＣｌ系やＦ系のガスに対してＡｌよりもエッチング
されにくく微細な加工が難しい。このため、層間膜に溝
を形成し、Ｃｕで埋め込むダマシンと呼ばれる溝配線を
形成する方法が広く検討されてきている。また、溝とコ
ンタクト孔を同時に開口して、Ｃｕ成膜の際、コンタク
トプラグと溝配線を同時に形成するデュアルダマシンと
呼ばれるコンタクトと配線の形成法もある。
ｕがＣｌ系やＦ系のガスに対してＡｌよりもエッチング
されにくく微細な加工が難しい。このため、層間膜に溝
を形成し、Ｃｕで埋め込むダマシンと呼ばれる溝配線を
形成する方法が広く検討されてきている。また、溝とコ
ンタクト孔を同時に開口して、Ｃｕ成膜の際、コンタク
トプラグと溝配線を同時に形成するデュアルダマシンと
呼ばれるコンタクトと配線の形成法もある。
【０００４】ＳｉＯ2よりも比誘電率の低い絶縁膜とし
て代表的なものにＦを添加したＳｉＯＦがある。この場
合、ＳｉＯ2の比誘電率が３．９以上であるのに対し、
ＳｉＯＦはＦの添加量にもよるが３．３〜３．６という
値が得られている。近年、これよりもさらに比誘電率の
低い膜としては、ＨＳＱやＢＣＢ、フッ素化アモルファ
スカーボンなど、さまざまな種類の無機、あるいは有機
膜が検討されてきている。
て代表的なものにＦを添加したＳｉＯＦがある。この場
合、ＳｉＯ2の比誘電率が３．９以上であるのに対し、
ＳｉＯＦはＦの添加量にもよるが３．３〜３．６という
値が得られている。近年、これよりもさらに比誘電率の
低い膜としては、ＨＳＱやＢＣＢ、フッ素化アモルファ
スカーボンなど、さまざまな種類の無機、あるいは有機
膜が検討されてきている。
【０００５】
【発明が解決しようをする課題】前述の従来の半導体装
置の製造方法には、下記のような課題が残されている。
置の製造方法には、下記のような課題が残されている。
【０００６】１．ＣｕはＳｉＯ2膜と反応して酸化され
やすく、比抵抗の増加が問題となる。また、ＳｉＯ2中
を拡散することにより、配線間のリークが問題となる。
このため、Ｃｕ全面をバリヤメタルと、Ｃｕと反応しに
くい層間絶縁膜で囲う構造が必要となる。
やすく、比抵抗の増加が問題となる。また、ＳｉＯ2中
を拡散することにより、配線間のリークが問題となる。
このため、Ｃｕ全面をバリヤメタルと、Ｃｕと反応しに
くい層間絶縁膜で囲う構造が必要となる。
【０００７】２．Ｃｕと反応しにくい層間絶縁膜として
はＳｉＮが広く使われているが、ＳｉＮの比誘電率は７
以上もあるため、配線間容量が増加し、信号伝達遅延の
原因となる。このため、Ｃｕ、またはバリヤメタルと接
する面でＳｉＮが露出していることがないように、配線
を比誘電率の低い有機絶縁材料で覆う構造が必要とな
る。
はＳｉＮが広く使われているが、ＳｉＮの比誘電率は７
以上もあるため、配線間容量が増加し、信号伝達遅延の
原因となる。このため、Ｃｕ、またはバリヤメタルと接
する面でＳｉＮが露出していることがないように、配線
を比誘電率の低い有機絶縁材料で覆う構造が必要とな
る。
【０００８】３．層間絶縁膜として有機膜を用いる場
合、有機膜はレジストと同様にＣを主な構成元素として
いるため、エッチング時にレジストとの選択比をとるの
が難しい。また、レジスト除去のためのＯ2アッシング
により容易にエッチングされてしまうという問題があ
る。このため、有機膜をエッチングする場合、レジスト
以外の材料をマスクとして加工する必要がある。
合、有機膜はレジストと同様にＣを主な構成元素として
いるため、エッチング時にレジストとの選択比をとるの
が難しい。また、レジスト除去のためのＯ2アッシング
により容易にエッチングされてしまうという問題があ
る。このため、有機膜をエッチングする場合、レジスト
以外の材料をマスクとして加工する必要がある。
【０００９】本発明の目的は、半導体製造装置の金属配
線埋め込み用の溝形成と下地配線との接続のためのコン
タクト開口を同時に行う工程を備えた半導体装置の製造
方法において、上記溝配線とコンタクト孔の全面を低誘
電率な有機膜で覆うことにより金属配線層の形成を行う
ことができる方法を提供することである。
線埋め込み用の溝形成と下地配線との接続のためのコン
タクト開口を同時に行う工程を備えた半導体装置の製造
方法において、上記溝配線とコンタクト孔の全面を低誘
電率な有機膜で覆うことにより金属配線層の形成を行う
ことができる方法を提供することである。
【００１０】
【課題を解決するための手段】本発明は、半導体製造装
置の金属配線埋め込み用の溝形成と下地配線との接続の
ためのコンタクト開口とを同時に行う工程において、上
記溝配線とコンタクト孔の全面を低誘電率な有機膜で覆
うことを特徴とする。
置の金属配線埋め込み用の溝形成と下地配線との接続の
ためのコンタクト開口とを同時に行う工程において、上
記溝配線とコンタクト孔の全面を低誘電率な有機膜で覆
うことを特徴とする。
【００１１】金属配線形成のための溝形成後、あるいは
コンタクト開口後に、有機膜を用いてサイドウォールを
形成することができる。また金属配線のための溝とコン
タクト孔を同時に形成する工程において、全面を有機膜
で覆うこともできる。
コンタクト開口後に、有機膜を用いてサイドウォールを
形成することができる。また金属配線のための溝とコン
タクト孔を同時に形成する工程において、全面を有機膜
で覆うこともできる。
【００１２】本発明の他の態様によれば、金属配線のた
めの溝形成とコンタクト孔形成を同時に行う工程を備え
た半導体装置の製造方法において、下地層間絶縁膜上に
第１の有機絶縁膜を成膜する工程と、ＣＶＤによりＳｉ
ＮとＳｉＯ2を成膜する工程と、リソグラフィーとドラ
イエッチングによりコンタクト開口のためのパターンを
上述の第１のＳｉＮ／ＳｉＯ2積層膜に形成する工程
と、その上に第２の有機絶縁膜を成膜する工程と、さら
にＣＶＤにより第２のＳｉＮ／ＳｉＯ2を成膜する工程
と、リソグラフィーとドライエッチングにより配線用溝
形成のためのパターンを第２のＳｉＮ／ＳｉＯ2層に形
成する工程と、第１、第２のＳｉＮ／ＳｉＯ2積層膜を
マスクとしてドライエッチングにより第１、第２の有機
膜中に配線用溝とコンタクトのパターンを形成する工程
と、全面に第３の有機絶縁膜を成膜してエッチバックす
ることにより第３の有機絶縁膜のサイドウォールを形成
する工程を有することを特徴とする半導体装置の製造方
法が提供される。
めの溝形成とコンタクト孔形成を同時に行う工程を備え
た半導体装置の製造方法において、下地層間絶縁膜上に
第１の有機絶縁膜を成膜する工程と、ＣＶＤによりＳｉ
ＮとＳｉＯ2を成膜する工程と、リソグラフィーとドラ
イエッチングによりコンタクト開口のためのパターンを
上述の第１のＳｉＮ／ＳｉＯ2積層膜に形成する工程
と、その上に第２の有機絶縁膜を成膜する工程と、さら
にＣＶＤにより第２のＳｉＮ／ＳｉＯ2を成膜する工程
と、リソグラフィーとドライエッチングにより配線用溝
形成のためのパターンを第２のＳｉＮ／ＳｉＯ2層に形
成する工程と、第１、第２のＳｉＮ／ＳｉＯ2積層膜を
マスクとしてドライエッチングにより第１、第２の有機
膜中に配線用溝とコンタクトのパターンを形成する工程
と、全面に第３の有機絶縁膜を成膜してエッチバックす
ることにより第３の有機絶縁膜のサイドウォールを形成
する工程を有することを特徴とする半導体装置の製造方
法が提供される。
【００１３】すなわち本発明の半導体装置の製造方法に
よれば、Ｃｕ配線全体を有機膜で覆うためにＣｕの酸化
や反応による拡散はおこらない。また、全面を誘電率の
低い有機膜で覆っているため、配線間の寄生容量を低減
することができる。
よれば、Ｃｕ配線全体を有機膜で覆うためにＣｕの酸化
や反応による拡散はおこらない。また、全面を誘電率の
低い有機膜で覆っているため、配線間の寄生容量を低減
することができる。
【００１４】本発明の方法にしたがって金属配線を形成
した場合には、Ｃｕ配線全体を有機膜で覆うために、Ｃ
ｕの酸化や反応による拡散は起こりにくい。また、全面
を誘電率の低い有機膜で覆っているため、配線間の寄生
容量を低減することができる。
した場合には、Ｃｕ配線全体を有機膜で覆うために、Ｃ
ｕの酸化や反応による拡散は起こりにくい。また、全面
を誘電率の低い有機膜で覆っているため、配線間の寄生
容量を低減することができる。
【００１５】
【発明の実施の形態】以下に本発明の実施の形態を図面
を参照して説明する。まず、図１（ａ）に示すように、
シリコン基板１上に、下地層間絶縁膜としてＣＶＤ法に
よりＢＰＳＧ膜２を１μｍ成膜後、その上に第１の低誘
電率有機絶縁膜３としてパリレン膜をＣＶＤ法により５
００ｎｍ成膜する。
を参照して説明する。まず、図１（ａ）に示すように、
シリコン基板１上に、下地層間絶縁膜としてＣＶＤ法に
よりＢＰＳＧ膜２を１μｍ成膜後、その上に第１の低誘
電率有機絶縁膜３としてパリレン膜をＣＶＤ法により５
００ｎｍ成膜する。
【００１６】次に、第１のエッチングマスク層として、
プラズマＣＶＤ法によりＳｉＯ2膜４を３０ｎｍ、Ｓｉ
Ｎ膜５を２０ｎｍそれぞれ成膜する。それから、フォト
リソグラフィによりコンタクト開口のためのパターンを
有するレジスト６を形成し、ドライエッチングによりＳ
ｉＮ膜５のエッチングを行う。
プラズマＣＶＤ法によりＳｉＯ2膜４を３０ｎｍ、Ｓｉ
Ｎ膜５を２０ｎｍそれぞれ成膜する。それから、フォト
リソグラフィによりコンタクト開口のためのパターンを
有するレジスト６を形成し、ドライエッチングによりＳ
ｉＮ膜５のエッチングを行う。
【００１７】次に図１（ｂ）に示すように、レジスト６
の除去後、ＳｉＮ膜５をマスクとして、ＳｉＯ2膜４を
エッチングし、コンタクト孔７を開口するための第１の
エッチングマスク層となるパターンを形成する。
の除去後、ＳｉＮ膜５をマスクとして、ＳｉＯ2膜４を
エッチングし、コンタクト孔７を開口するための第１の
エッチングマスク層となるパターンを形成する。
【００１８】次に図１（ｃ）に示すように、溝配線形成
のための第２の低誘電率有機絶縁膜８としてパリレン膜
を４００ｎｍ成膜する。それから第２のエッチングマス
ク層としてプラズマＣＶＤ法により第２のＳｉＯ2膜９
を３０ｎｍ、第２のＳｉＮ膜１０を２０ｎｍ成膜する。
それから、フォトリソグラフィにより溝配線形成のため
のレジストパターンを形成し、ドライエッチングにより
第２のＳｉＮ膜１０を加工する。
のための第２の低誘電率有機絶縁膜８としてパリレン膜
を４００ｎｍ成膜する。それから第２のエッチングマス
ク層としてプラズマＣＶＤ法により第２のＳｉＯ2膜９
を３０ｎｍ、第２のＳｉＮ膜１０を２０ｎｍ成膜する。
それから、フォトリソグラフィにより溝配線形成のため
のレジストパターンを形成し、ドライエッチングにより
第２のＳｉＮ膜１０を加工する。
【００１９】次に図１（ｄ）に示すように、レジストパ
ターンの除去後、第２のＳｉＮ膜１０をマスクとして第
２のＳｉＯ2膜９をエッチングし、第２のエッチングマ
スク層の溝配線パターン１１を形成する。
ターンの除去後、第２のＳｉＮ膜１０をマスクとして第
２のＳｉＯ2膜９をエッチングし、第２のエッチングマ
スク層の溝配線パターン１１を形成する。
【００２０】次に図１（ｅ）に示すように第２のエッチ
ングマスク層であるＳｉＮ／ＳｉＯ 2をマスクとして、
Ｏ2を含むガスを用いたドライエッチングにより第2の低
誘電率有機絶縁膜のエッチングを行い溝形成１１を行
う。この時、同時に、溝エッチングにより露出した第１
のエッチングマスク層をマスクとして第１の低誘電率有
機絶縁膜であるパリレン膜３もエッチングされる。
ングマスク層であるＳｉＮ／ＳｉＯ 2をマスクとして、
Ｏ2を含むガスを用いたドライエッチングにより第2の低
誘電率有機絶縁膜のエッチングを行い溝形成１１を行
う。この時、同時に、溝エッチングにより露出した第１
のエッチングマスク層をマスクとして第１の低誘電率有
機絶縁膜であるパリレン膜３もエッチングされる。
【００２１】それから、図１（ｆ）に示すように第１、
第２の低誘電率有機絶縁膜であるパリレン膜３，８をマ
スクとして、ドライエッチングにより下地層間絶縁膜Ｂ
ＰＳＧのエッチングを行い、コンタクト孔を開口する。
この際、露出している第１、第２のエッチングマスク層
も同時にエッチングする。
第２の低誘電率有機絶縁膜であるパリレン膜３，８をマ
スクとして、ドライエッチングにより下地層間絶縁膜Ｂ
ＰＳＧのエッチングを行い、コンタクト孔を開口する。
この際、露出している第１、第２のエッチングマスク層
も同時にエッチングする。
【００２２】次に図１（ｇ）に示すように、段差被覆性
に優れた低誘電率有機絶縁膜としてパリレン膜を５０ｎ
ｍ成膜し、これをＯ2プラズマによりエッチバックする
ことにより、低誘電率有機絶縁膜のサイドウォール１２
を形成する。これにより金属配線用の溝とコンタクト孔
の形成を行われたことになる。
に優れた低誘電率有機絶縁膜としてパリレン膜を５０ｎ
ｍ成膜し、これをＯ2プラズマによりエッチバックする
ことにより、低誘電率有機絶縁膜のサイドウォール１２
を形成する。これにより金属配線用の溝とコンタクト孔
の形成を行われたことになる。
【００２３】次に図１（ｈ）に示すように、スパッタ法
によりＴａＮ膜１４をバリヤメタルとして５０ｎｍ成膜
し、スパッタ法もしくはＣＶＤ法によりシード層のＣｕ
膜１３を成膜後、Ｃｕメッキによりコンタクト孔と溝の
同時埋め込みを行い、ＣＭＰにより、表面のＣｕを除去
し、溝配線の形成を行う。
によりＴａＮ膜１４をバリヤメタルとして５０ｎｍ成膜
し、スパッタ法もしくはＣＶＤ法によりシード層のＣｕ
膜１３を成膜後、Ｃｕメッキによりコンタクト孔と溝の
同時埋め込みを行い、ＣＭＰにより、表面のＣｕを除去
し、溝配線の形成を行う。
【００２４】この実施の形態では、第１、第２、第３の
低誘電率有機絶縁膜としてパリレンを用いたが、低誘電
率の有機膜であれば特に限定しない。また金属配線のバ
リヤメタルとしてＴａＮを用いたが、ＴｉＮ、ＴｉＣ
Ｎ、ＷＮ、Ｔａ等を用いても良い。また、金属配線とし
てＣｕを用いたが、Ａｌ、Ｗ等でも良い。
低誘電率有機絶縁膜としてパリレンを用いたが、低誘電
率の有機膜であれば特に限定しない。また金属配線のバ
リヤメタルとしてＴａＮを用いたが、ＴｉＮ、ＴｉＣ
Ｎ、ＷＮ、Ｔａ等を用いても良い。また、金属配線とし
てＣｕを用いたが、Ａｌ、Ｗ等でも良い。
【００２５】以下に、本発明の第２の実施の形態を説明
する。まず、図２（ａ）に示すように低誘電率有機絶縁
膜上に第１の金属配線としてＣｕの溝配線を形成する。
次いで、図２（ｂ）に示すように、その上にエッチスト
ップ層としてＳｉＮ膜１０を５０ｎｍ成膜後、第３の低
誘電率有機絶縁膜１５としてパリレン膜を５００ｎｍ成
膜する。次に第２のエッチングマスク層として第２のＳ
ｉＯ2膜９を３０ｎｍ成膜する。
する。まず、図２（ａ）に示すように低誘電率有機絶縁
膜上に第１の金属配線としてＣｕの溝配線を形成する。
次いで、図２（ｂ）に示すように、その上にエッチスト
ップ層としてＳｉＮ膜１０を５０ｎｍ成膜後、第３の低
誘電率有機絶縁膜１５としてパリレン膜を５００ｎｍ成
膜する。次に第２のエッチングマスク層として第２のＳ
ｉＯ2膜９を３０ｎｍ成膜する。
【００２６】それから、フォトリソグラフィによりコン
タクト開口のためのレジストパターン７を形成する。
タクト開口のためのレジストパターン７を形成する。
【００２７】次に図２（ｃ）に示すように、第２のＳｉ
Ｏ2膜９のエッチングを行い、レジストパターン７と第
２のＳｉＯ2膜９をマスクとして第３の低誘電率有機絶
縁膜１５であるパリレン膜のエッチングを行う。この
時、レジスト７も同じ有機系の膜であるので、同時にエ
ッチングされて除去されるので、プラズマ剥離は不要で
ある。
Ｏ2膜９のエッチングを行い、レジストパターン７と第
２のＳｉＯ2膜９をマスクとして第３の低誘電率有機絶
縁膜１５であるパリレン膜のエッチングを行う。この
時、レジスト７も同じ有機系の膜であるので、同時にエ
ッチングされて除去されるので、プラズマ剥離は不要で
ある。
【００２８】次に、図２（ｄ）に示すように、エッチバ
ックにより表面のＳｉＯ2膜９とコンタクト底部のＳｉ
Ｎ膜５を除去する。
ックにより表面のＳｉＯ2膜９とコンタクト底部のＳｉ
Ｎ膜５を除去する。
【００２９】次に図２（ｅ）に示すように、パリレンを
５０ｎｍ成膜し、これをエッチバックすることにより、
低誘電率有機絶縁膜からなるサイドウォール１２を形成
する。
５０ｎｍ成膜し、これをエッチバックすることにより、
低誘電率有機絶縁膜からなるサイドウォール１２を形成
する。
【００３０】次に図２（ｆ）に示すように、バリヤメタ
ルであるＴｉＮ／Ｔｉ膜をスパッタ法によりそれぞれ１
００ｎｍと３０ｎｍの膜厚で成膜し、ＣＶＤ法によりコ
ンタクトをＷで埋め込み、ＣＭＰにより余剰のＷ／Ｔｉ
Ｎ／Ｔｉを除去することでコンタクトプラグを形成す
る。
ルであるＴｉＮ／Ｔｉ膜をスパッタ法によりそれぞれ１
００ｎｍと３０ｎｍの膜厚で成膜し、ＣＶＤ法によりコ
ンタクトをＷで埋め込み、ＣＭＰにより余剰のＷ／Ｔｉ
Ｎ／Ｔｉを除去することでコンタクトプラグを形成す
る。
【００３１】次に図２（ｇ）に示すように、第２のエッ
チストップ層としてＳｉＮ膜１６を５０ｎｍ成膜後、第
４の低誘電率有機絶縁膜１７としてパリレンを４００ｎ
ｍ成膜する。その上に第３のエッチングマスク層として
ＳｉＯ2１８を３０ｎｍ成膜する。それから、フォトリ
ソグラフィにより溝配線形成用のレジストパターンを形
成する。
チストップ層としてＳｉＮ膜１６を５０ｎｍ成膜後、第
４の低誘電率有機絶縁膜１７としてパリレンを４００ｎ
ｍ成膜する。その上に第３のエッチングマスク層として
ＳｉＯ2１８を３０ｎｍ成膜する。それから、フォトリ
ソグラフィにより溝配線形成用のレジストパターンを形
成する。
【００３２】それから、図２（ｈ）に示すようにドライ
エッチングによりＳｉＯ2をエッチング後、レジスト除
去も兼ねて第３の低誘電率有機絶縁膜１５のエッチング
を行い、最後に全面ＳｉＯ2のエッチバックを行う。
エッチングによりＳｉＯ2をエッチング後、レジスト除
去も兼ねて第３の低誘電率有機絶縁膜１５のエッチング
を行い、最後に全面ＳｉＯ2のエッチバックを行う。
【００３３】それから、図２−ｉに示すように、実施例
１と同様に、バリヤメタルとしてＴａＮ成膜後、Ｃｕメ
ッキにより、溝の埋め込みを行い、ＣＭＰにより、表面
のＣｕ／ＴａＮを除去し、溝配線の形成を行う。
１と同様に、バリヤメタルとしてＴａＮ成膜後、Ｃｕメ
ッキにより、溝の埋め込みを行い、ＣＭＰにより、表面
のＣｕ／ＴａＮを除去し、溝配線の形成を行う。
【００３４】
【発明の効果】本発明の第１の効果は、Ｃｕ配線全体を
有機膜で覆う構造でＳｉＯ2との反応を防止することに
より、Ｃｕの酸化と拡散の防止ができることである。さ
らに第２の効果として、低誘電率の有機絶縁膜で配線全
面を覆う構造を用いるため、配線間容量が低減できる。
有機膜で覆う構造でＳｉＯ2との反応を防止することに
より、Ｃｕの酸化と拡散の防止ができることである。さ
らに第２の効果として、低誘電率の有機絶縁膜で配線全
面を覆う構造を用いるため、配線間容量が低減できる。
【００３５】またＳｉＮ／ＳｉＯ2の積層膜を有機膜加
工のためのマスクとして用いることで、有機膜の加工を
容易にすることが可能である。
工のためのマスクとして用いることで、有機膜の加工を
容易にすることが可能である。
【図１】本発明の第１の実施の形態による半導体装置の
製造方法の工程説明図である。
製造方法の工程説明図である。
【図２】本発明の第２の実施の形態による半導体装置の
製造方法の工程説明図である。
製造方法の工程説明図である。
１ シリコン基板 ２ ＢＰＳＧ膜 ３ 第１の低誘電率有機絶縁膜 ４ プラズマＳｉＯ2膜 ５ プラズマＳｉＮ膜 ６ レジスト ７ コンタクト孔 ８ 第２の低誘電率有機絶縁膜 ９ プラズマＳｉＯ2膜 １０ プラズマＳｉＮ膜 １１ 溝配線パターン １２ 有機膜サイドウォール １３ Ｃｕ膜 １４ ＴａＮ膜 １５ 第３の低誘電率有機絶縁膜 １６ プラズマＳｉＮ膜 １７ 第４の低誘電率有機絶縁膜 １８ プラズマＳｉＯ2膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH11 HH19 HH21 HH32 HH33 JJ08 JJ11 JJ18 JJ19 JJ21 JJ32 JJ33 JJ34 JJ36 KK01 KK11 MM02 MM12 MM13 NN06 NN07 PP06 PP15 PP27 QQ09 QQ11 QQ25 QQ28 QQ31 QQ48 RR04 RR06 RR15 RR21 SS11 TT04 TT06 TT07 TT08 XX24 5F058 AA10 AC10 AD02 AE01 AF01 AG04 AG07 AH02
Claims (4)
- 【請求項１】 半導体製造装置の金属配線埋め込み用の
溝形成と下地配線との接続のためのコンタクト開口とを
同時に行う工程において、上記溝配線とコンタクト孔の
全面を低誘電率な有機膜で覆うことを特徴とする半導体
製造方法。 - 【請求項２】 金属配線形成のための溝形成後、あるい
はコンタクト開口後に、有機膜を用いてサイドウォール
を形成する請求項１に記載の方法。 - 【請求項３】 金属配線のための溝とコンタクト孔を同
時に形成する工程において、全面を有機膜で覆う請求項
１に記載の方法。 - 【請求項４】 金属配線のための溝形成とコンタクト孔
形成を同時に行う工程を備えた半導体装置の製造方法に
おいて、 下地層間絶縁膜上に第１の有機絶縁膜を成膜する工程
と、ＣＶＤによりＳｉＮとＳｉＯ2を成膜する工程と、
リソグラフィーとドライエッチングによりコンタクト開
口のためのパターンを上述の第１のＳｉＮ／ＳｉＯ2積
層膜に形成する工程と、その上に第２の有機絶縁膜を成
膜する工程と、さらにＣＶＤにより第２のＳｉＮ／Ｓｉ
Ｏ2を成膜する工程と、リソグラフィーとドライエッチ
ングにより配線用溝形成のためのパターンを第２のＳｉ
Ｎ／ＳｉＯ2層に形成する工程と、第１、第２のＳｉＮ
／ＳｉＯ2積層膜をマスクとしてドライエッチングによ
り第１、第２の有機膜中に配線用溝とコンタクトのパタ
ーンを形成する工程と、全面に第３の有機絶縁膜を成膜
してエッチバックすることにより第３の有機絶縁膜のサ
イドウォールを形成する工程を有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10360801A JP2000183166A (ja) | 1998-12-18 | 1998-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10360801A JP2000183166A (ja) | 1998-12-18 | 1998-12-18 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000183166A true JP2000183166A (ja) | 2000-06-30 |
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ID=18470982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10360801A Pending JP2000183166A (ja) | 1998-12-18 | 1998-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183166A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365641B1 (ko) * | 2000-07-29 | 2002-12-26 | 삼성전자 주식회사 | 배선에 의한 기생 용량을 줄일 수 있는 반도체 장치 및 그형성방법 |
| WO2004107434A1 (ja) * | 2003-05-29 | 2004-12-09 | Nec Corporation | 配線構造およびその製造方法 |
| JP2007005679A (ja) * | 2005-06-27 | 2007-01-11 | Consortium For Advanced Semiconductor Materials & Related Technologies | 半導体装置、及び半導体装置の製造方法 |
-
1998
- 1998-12-18 JP JP10360801A patent/JP2000183166A/ja active Pending
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| JP4716316B2 (ja) * | 2005-06-27 | 2011-07-06 | 次世代半導体材料技術研究組合 | 半導体装置の製造方法 |
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