JP2002184778A - 半導体素子の金属配線及びその製造方法 - Google Patents
半導体素子の金属配線及びその製造方法Info
- Publication number
- JP2002184778A JP2002184778A JP2001323222A JP2001323222A JP2002184778A JP 2002184778 A JP2002184778 A JP 2002184778A JP 2001323222 A JP2001323222 A JP 2001323222A JP 2001323222 A JP2001323222 A JP 2001323222A JP 2002184778 A JP2002184778 A JP 2002184778A
- Authority
- JP
- Japan
- Prior art keywords
- film
- interlayer insulating
- insulating film
- metal wiring
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 137
- 239000002184 metal Substances 0.000 title claims abstract description 137
- 239000004065 semiconductor Substances 0.000 title claims abstract description 98
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 239000011229 interlayer Substances 0.000 claims abstract description 229
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 238000005530 etching Methods 0.000 claims description 68
- 230000004888 barrier function Effects 0.000 claims description 59
- 238000000034 method Methods 0.000 claims description 58
- 229920002120 photoresistant polymer Polymers 0.000 claims description 40
- 229920000642 polymer Polymers 0.000 claims description 38
- 239000010410 layer Substances 0.000 claims description 27
- 239000007789 gas Substances 0.000 claims description 26
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 25
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 24
- 229910052802 copper Inorganic materials 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 13
- 229910052721 tungsten Inorganic materials 0.000 claims description 12
- 239000001257 hydrogen Substances 0.000 claims description 11
- 229910052739 hydrogen Inorganic materials 0.000 claims description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 9
- 239000011261 inert gas Substances 0.000 claims description 9
- 238000005498 polishing Methods 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000012790 adhesive layer Substances 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 239000012530 fluid Substances 0.000 claims description 5
- 229910001882 dioxygen Inorganic materials 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 229910020177 SiOF Inorganic materials 0.000 claims 7
- 229910001873 dinitrogen Inorganic materials 0.000 claims 2
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 239000010949 copper Substances 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 238000009713 electroplating Methods 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 238000004380 ashing Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 244000228957 Ferula foetida Species 0.000 description 2
- 229910002091 carbon monoxide Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- -1 Boro Phosphorus Chemical compound 0.000 description 1
- XFXPMWWXUTWYJX-UHFFFAOYSA-N Cyanide Chemical compound N#[C-] XFXPMWWXUTWYJX-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 101000836150 Homo sapiens Transforming acidic coiled-coil-containing protein 3 Proteins 0.000 description 1
- 101150016011 RR11 gene Proteins 0.000 description 1
- 101150048251 RR23 gene Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 102100027048 Transforming acidic coiled-coil-containing protein 3 Human genes 0.000 description 1
- 230000003796 beauty Effects 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 1
- 229920006254 polymer film Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76844—Bottomless liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
- H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Geometry (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 金属配線が後続熱処理時、層間絶縁膜とのス
トレスによりリフティングされる現象を抑えられる半導
体素子の金属配線及びその製造方法を提供すること。 【解決手段】 半導体基板１００上の層間絶縁膜１０２
内に、下部の幅を上部の幅より広くして金属配線１０８
ａ，１１０ａを形成する。
トレスによりリフティングされる現象を抑えられる半導
体素子の金属配線及びその製造方法を提供すること。 【解決手段】 半導体基板１００上の層間絶縁膜１０２
内に、下部の幅を上部の幅より広くして金属配線１０８
ａ，１１０ａを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、より詳しくは半導体素子の金属配線及
びその製造方法に関する。
製造方法に係り、より詳しくは半導体素子の金属配線及
びその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路技術は高集積化とチップ
駆動速度とを高めるためにたゆまず発展している。チッ
プのサイズは、デザインルールを縮小して高集積化を達
成することにより減少している。一方、集積回路チップ
の駆動速度の向上、トランジスタの高性能化は、トラン
ジスタの寄生抵抗と寄生キャパシタンスを減らす方法に
より達成している。
駆動速度とを高めるためにたゆまず発展している。チッ
プのサイズは、デザインルールを縮小して高集積化を達
成することにより減少している。一方、集積回路チップ
の駆動速度の向上、トランジスタの高性能化は、トラン
ジスタの寄生抵抗と寄生キャパシタンスを減らす方法に
より達成している。
【０００３】半導体配線技術において、高性能トランジ
スタを半導体チップ外部と連結させる時、最小限の抵抗
と寄生キャパシタンスを有するようにして半導体素子の
RC値(抵抗とキャパシタンスとの積)を減らすことが重要
である。銅(Cu)はアルミニウム(Al)と比較して比抵抗(A
lは2.7μΩ−cmであり、Cuは1.8μΩ−cmである)が低
い。従って、銅配線層は抵抗が低いため金属厚さを低め
られる利点がある。だから、半導体配線技術のうち銅を
用いた配線工程は半導体デザインルールが0.18μm以下
になりながら配線抵抗及び寄生キャパシタンスを減らす
ために急速に使用されている。
スタを半導体チップ外部と連結させる時、最小限の抵抗
と寄生キャパシタンスを有するようにして半導体素子の
RC値(抵抗とキャパシタンスとの積)を減らすことが重要
である。銅(Cu)はアルミニウム(Al)と比較して比抵抗(A
lは2.7μΩ−cmであり、Cuは1.8μΩ−cmである)が低
い。従って、銅配線層は抵抗が低いため金属厚さを低め
られる利点がある。だから、半導体配線技術のうち銅を
用いた配線工程は半導体デザインルールが0.18μm以下
になりながら配線抵抗及び寄生キャパシタンスを減らす
ために急速に使用されている。
【０００４】
【発明が解決しようとする課題】図１及び図２は従来の
ダマシン工程を用いた金属配線構造を示す断面図であ
る。図１及び図２を参照すれば、銅を導電膜として使用
する金属配線工程では、半導体基板10上の層間絶縁膜12
をトレンチしてバリヤ膜16と導電膜18とを蒸着した後、
化学機械的研磨を行うダマシン(Damascene)工程を用い
ている。従来のダマシン工程を用いた金属配線は後続熱
処理時、層間絶縁膜とのストレスによりトレンチ内部で
リフティングされる。特に、トレンチ上部の幅が下部の
幅より広い逆台形構造(図２参照）の断面を有する金属
配線ではリフティング現象が大きく現れる。金属配線が
トレンチ内部でリフティングされると、ビアと金属配線
との間が接触せずオープンが発生して半導体チップ動作
が不可能になる問題が発生する。
ダマシン工程を用いた金属配線構造を示す断面図であ
る。図１及び図２を参照すれば、銅を導電膜として使用
する金属配線工程では、半導体基板10上の層間絶縁膜12
をトレンチしてバリヤ膜16と導電膜18とを蒸着した後、
化学機械的研磨を行うダマシン(Damascene)工程を用い
ている。従来のダマシン工程を用いた金属配線は後続熱
処理時、層間絶縁膜とのストレスによりトレンチ内部で
リフティングされる。特に、トレンチ上部の幅が下部の
幅より広い逆台形構造(図２参照）の断面を有する金属
配線ではリフティング現象が大きく現れる。金属配線が
トレンチ内部でリフティングされると、ビアと金属配線
との間が接触せずオープンが発生して半導体チップ動作
が不可能になる問題が発生する。
【０００５】図３は従来の金属配線構造において、金属
配線がトレンチの内部でリフティングされた様子を示す
斜視図である。ここで、トレンチ角(θ)が小さいほど、
即ち上部の幅が広いほどリフティングの可能性は高ま
る。
配線がトレンチの内部でリフティングされた様子を示す
斜視図である。ここで、トレンチ角(θ)が小さいほど、
即ち上部の幅が広いほどリフティングの可能性は高ま
る。
【０００６】本発明の目的は金属配線のリフティングを
防止できる半導体素子の金属配線を提供することにあ
る。本発明の他の目的は金属配線のリフティングを防止
できる半導体素子の金属配線製造方法を提供することに
ある。
防止できる半導体素子の金属配線を提供することにあ
る。本発明の他の目的は金属配線のリフティングを防止
できる半導体素子の金属配線製造方法を提供することに
ある。
【０００７】
【課題を解決するための手段】本発明は、金属配線下部
の幅が金属配線上部の幅より広いことを特徴とする半導
体素子の金属配線を提供する。
の幅が金属配線上部の幅より広いことを特徴とする半導
体素子の金属配線を提供する。
【０００８】前記金属配線は、下部の幅を上部の幅より
広くして半導体基板上の層間絶縁膜に形成されたトレン
チの内部に段差に沿って形成されたバリヤ膜と、このバ
リヤ膜により取り囲まれて、前記層間絶縁膜のトレンチ
に埋め込まれ、下部の幅が上部の幅より広く形成された
導電膜とを含む。
広くして半導体基板上の層間絶縁膜に形成されたトレン
チの内部に段差に沿って形成されたバリヤ膜と、このバ
リヤ膜により取り囲まれて、前記層間絶縁膜のトレンチ
に埋め込まれ、下部の幅が上部の幅より広く形成された
導電膜とを含む。
【０００９】前記層間絶縁膜は、一つの層の絶縁膜で形
成されている膜であり、USG膜、SiOF膜、TEOS膜、SOG膜
又はBPSG膜よりなる膜であり得る。また、前記層間絶縁
膜の上部の厚さは前記層間絶縁膜の全体厚さの20乃至70
%であることが望ましい。
成されている膜であり、USG膜、SiOF膜、TEOS膜、SOG膜
又はBPSG膜よりなる膜であり得る。また、前記層間絶縁
膜の上部の厚さは前記層間絶縁膜の全体厚さの20乃至70
%であることが望ましい。
【００１０】前記層間絶縁膜は、他の例として二つの層
すなわち第１及び第２絶縁膜が順次に形成されている膜
であり、第１絶縁膜のトレンチ幅が第２絶縁膜のトレン
チ幅より広く形成されている膜であり得る。前記第２絶
縁膜の厚さは前記第１及び第２絶縁膜の全体厚さの20乃
至70%であることが望ましい。前記第２絶縁膜はUSG膜、
SiOF膜、TEOS膜、SOG膜又はBPSG膜よりなる膜であり、
前記第１絶縁膜は前記第２絶縁膜よりエッチング比が大
きい流動性酸化膜又はHOSP膜よりなる膜であり得る。
すなわち第１及び第２絶縁膜が順次に形成されている膜
であり、第１絶縁膜のトレンチ幅が第２絶縁膜のトレン
チ幅より広く形成されている膜であり得る。前記第２絶
縁膜の厚さは前記第１及び第２絶縁膜の全体厚さの20乃
至70%であることが望ましい。前記第２絶縁膜はUSG膜、
SiOF膜、TEOS膜、SOG膜又はBPSG膜よりなる膜であり、
前記第１絶縁膜は前記第２絶縁膜よりエッチング比が大
きい流動性酸化膜又はHOSP膜よりなる膜であり得る。
【００１１】また、本発明は、金属配線中間部の幅が金
属配線下部及び上部の幅より広いことを特徴とする半導
体素子の金属配線を提供する。
属配線下部及び上部の幅より広いことを特徴とする半導
体素子の金属配線を提供する。
【００１２】前記金属配線は、中間部の幅を上部及び下
部の幅より広くして半導体基板上の層間絶縁膜に形成さ
れたトレンチの内部に段差に沿って形成されたバリヤ膜
と、このバリヤ膜により取り囲まれて、前記層間絶縁膜
のトレンチに埋め込まれ、中間部の幅が上部及び下部の
幅より広く形成された導電膜とを含む。
部の幅より広くして半導体基板上の層間絶縁膜に形成さ
れたトレンチの内部に段差に沿って形成されたバリヤ膜
と、このバリヤ膜により取り囲まれて、前記層間絶縁膜
のトレンチに埋め込まれ、中間部の幅が上部及び下部の
幅より広く形成された導電膜とを含む。
【００１３】前記層間絶縁膜は、一つの層の絶縁膜で形
成されている膜であり、USG膜、SiOF膜、TEOS膜、SOG膜
又はBPSG膜よりなる膜であり得る。また、前記層間絶縁
膜の中間部の厚さは前記層間絶縁膜の全体厚さの20乃至
50%であることが望ましい。
成されている膜であり、USG膜、SiOF膜、TEOS膜、SOG膜
又はBPSG膜よりなる膜であり得る。また、前記層間絶縁
膜の中間部の厚さは前記層間絶縁膜の全体厚さの20乃至
50%であることが望ましい。
【００１４】前記層間絶縁膜は、他の例として三つの層
すなわち第１，第２及び第３絶縁膜が順次に形成されて
いる膜であり、中間部の第２絶縁膜のトレンチ幅が上部
の第３絶縁膜及び下部の第１絶縁膜のトレンチ幅より広
く形成されている膜であり得る。前記第２絶縁膜の厚さ
は前記第１，第２及び第３絶縁膜の全体厚さの20乃至50
%であることが望ましい。前記第１及び第３絶縁膜はUSG
膜、SiOF膜、TEOS膜、SOG膜又はBPSG膜よりなる膜であ
り、前記第２絶縁膜は前記第１及び第３絶縁膜よりエッ
チング比が大きい流動性酸化膜又はHOSP膜よりなる膜で
あり得る。
すなわち第１，第２及び第３絶縁膜が順次に形成されて
いる膜であり、中間部の第２絶縁膜のトレンチ幅が上部
の第３絶縁膜及び下部の第１絶縁膜のトレンチ幅より広
く形成されている膜であり得る。前記第２絶縁膜の厚さ
は前記第１，第２及び第３絶縁膜の全体厚さの20乃至50
%であることが望ましい。前記第１及び第３絶縁膜はUSG
膜、SiOF膜、TEOS膜、SOG膜又はBPSG膜よりなる膜であ
り、前記第２絶縁膜は前記第１及び第３絶縁膜よりエッ
チング比が大きい流動性酸化膜又はHOSP膜よりなる膜で
あり得る。
【００１５】さらに、本発明は、半導体基板上に層間絶
縁膜を形成する段階と、前記層間絶縁膜上に金属配線領
域を限定するフォトレジストパターンを形成する段階
と、前記フォトレジストパターンをマスクとして前記層
間絶縁膜の一部をエッチングして浅いトレンチを形成し
ながら、その浅いトレンチの側壁にエッチングに対する
マスキングの役割を果たすポリマを形成する段階と、前
記フォトレジストパターン及び浅いトレンチの側壁に形
成されたポリマをマスクとして残りの層間絶縁膜をエッ
チングして前記層間絶縁膜に、下部の幅が上部の幅より
広いトレンチを形成する段階と、前記フォトレジストパ
ターンを除去する段階と、前記結果物の全面に段差に沿
ってバリヤ膜を形成する段階と、前記バリヤ膜が形成さ
れた結果物の全面に導電膜を蒸着する段階と、前記導電
膜が蒸着された結果物を化学機械的研磨して前記層間絶
縁膜のトレンチの内部にのみ導電膜が充填されるように
する段階とを含むことを特徴とする半導体素子の金属配
線製造方法を提供する。
縁膜を形成する段階と、前記層間絶縁膜上に金属配線領
域を限定するフォトレジストパターンを形成する段階
と、前記フォトレジストパターンをマスクとして前記層
間絶縁膜の一部をエッチングして浅いトレンチを形成し
ながら、その浅いトレンチの側壁にエッチングに対する
マスキングの役割を果たすポリマを形成する段階と、前
記フォトレジストパターン及び浅いトレンチの側壁に形
成されたポリマをマスクとして残りの層間絶縁膜をエッ
チングして前記層間絶縁膜に、下部の幅が上部の幅より
広いトレンチを形成する段階と、前記フォトレジストパ
ターンを除去する段階と、前記結果物の全面に段差に沿
ってバリヤ膜を形成する段階と、前記バリヤ膜が形成さ
れた結果物の全面に導電膜を蒸着する段階と、前記導電
膜が蒸着された結果物を化学機械的研磨して前記層間絶
縁膜のトレンチの内部にのみ導電膜が充填されるように
する段階とを含むことを特徴とする半導体素子の金属配
線製造方法を提供する。
【００１６】さらに、本発明は、半導体基板上に第１層
間絶縁膜を形成する段階と、前記第１層間絶縁膜上に前
記第１層間絶縁膜に比べてエッチング比が小さい第２層
間絶縁膜を形成する段階と、前記第２層間絶縁膜上に金
属配線領域を限定するフォトレジストパターンを形成す
る段階と、前記フォトレジストパターンをマスクとして
前記第２層間絶縁膜及び前記第１層間絶縁膜を順次にエ
ッチングして、前記第１層間絶縁膜部分の幅が第２層間
絶縁膜部分の幅より広いトレンチを形成する段階と、前
記フォトレジストパターンを除去する段階と、前記結果
物の全面に段差に沿ってバリヤ膜を形成する段階と、前
記バリヤ膜が形成された結果物の全面に導電膜を蒸着す
る段階と、前記導電膜が蒸着された結果物を化学機械的
研磨して前記第１及び第２層間絶縁膜のトレンチの内部
にのみ導電膜が充填されるようにする段階とを含むこと
を特徴とする半導体素子の金属配線製造方法を提供す
る。
間絶縁膜を形成する段階と、前記第１層間絶縁膜上に前
記第１層間絶縁膜に比べてエッチング比が小さい第２層
間絶縁膜を形成する段階と、前記第２層間絶縁膜上に金
属配線領域を限定するフォトレジストパターンを形成す
る段階と、前記フォトレジストパターンをマスクとして
前記第２層間絶縁膜及び前記第１層間絶縁膜を順次にエ
ッチングして、前記第１層間絶縁膜部分の幅が第２層間
絶縁膜部分の幅より広いトレンチを形成する段階と、前
記フォトレジストパターンを除去する段階と、前記結果
物の全面に段差に沿ってバリヤ膜を形成する段階と、前
記バリヤ膜が形成された結果物の全面に導電膜を蒸着す
る段階と、前記導電膜が蒸着された結果物を化学機械的
研磨して前記第１及び第２層間絶縁膜のトレンチの内部
にのみ導電膜が充填されるようにする段階とを含むこと
を特徴とする半導体素子の金属配線製造方法を提供す
る。
【００１７】さらに、本発明は、半導体基板上に層間絶
縁膜を形成する段階と、前記層間絶縁膜上に金属配線領
域を限定するフォトレジストパターンを形成する段階
と、前記フォトレジストパターンをマスクとして前記層
間絶縁膜の上部をエッチングして第１トレンチを形成し
ながら、その第１トレンチの側壁にエッチングに対する
マスキングの役割を果たすポリマを形成する段階と、前
記フォトレジストパターン及び第１トレンチの側壁に形
成されたポリマをマスクとして前記層間絶縁膜の中間部
をエッチングして、幅が上部の第１トレンチの幅より広
い第２トレンチを形成する段階と、エッチングされた前
記層間絶縁膜の中間部の下部にエッチングに対するマス
キングの役割を果たすポリマを形成する段階と、前記フ
ォトレジストパターン及び前記層間絶縁膜のエッチング
部上部と中間部の下部に形成された前記ポリマをマスク
として残りの下部の層間絶縁膜をエッチングして、幅が
中間部の前記第２トレンチの幅より狭い第３トレンチを
形成する段階と、前記フォトレジストパターンを除去す
る段階と、前記結果物の全面に段差に沿ってバリヤ膜を
形成する段階と、前記バリヤ膜が形成された結果物の全
面に導電膜を蒸着する段階と、前記導電膜が蒸着された
結果物を化学機械的研磨して前記層間絶縁膜のトレンチ
の内部にのみ導電膜が充填されるようにする段階とを含
むことを特徴とする半導体素子の金属配線製造方法を提
供する。
縁膜を形成する段階と、前記層間絶縁膜上に金属配線領
域を限定するフォトレジストパターンを形成する段階
と、前記フォトレジストパターンをマスクとして前記層
間絶縁膜の上部をエッチングして第１トレンチを形成し
ながら、その第１トレンチの側壁にエッチングに対する
マスキングの役割を果たすポリマを形成する段階と、前
記フォトレジストパターン及び第１トレンチの側壁に形
成されたポリマをマスクとして前記層間絶縁膜の中間部
をエッチングして、幅が上部の第１トレンチの幅より広
い第２トレンチを形成する段階と、エッチングされた前
記層間絶縁膜の中間部の下部にエッチングに対するマス
キングの役割を果たすポリマを形成する段階と、前記フ
ォトレジストパターン及び前記層間絶縁膜のエッチング
部上部と中間部の下部に形成された前記ポリマをマスク
として残りの下部の層間絶縁膜をエッチングして、幅が
中間部の前記第２トレンチの幅より狭い第３トレンチを
形成する段階と、前記フォトレジストパターンを除去す
る段階と、前記結果物の全面に段差に沿ってバリヤ膜を
形成する段階と、前記バリヤ膜が形成された結果物の全
面に導電膜を蒸着する段階と、前記導電膜が蒸着された
結果物を化学機械的研磨して前記層間絶縁膜のトレンチ
の内部にのみ導電膜が充填されるようにする段階とを含
むことを特徴とする半導体素子の金属配線製造方法を提
供する。
【００１８】さらに、本発明は、半導体基板上に第１層
間絶縁膜を形成する段階と、前記第１層間絶縁膜上にそ
の第１層間絶縁膜に比べてエッチング比が大きい第２層
間絶縁膜を形成する段階と、前記第２層間絶縁膜上にそ
の第２層間絶縁膜に比べてエッチング比が小さい第３層
間絶縁膜を形成する段階と、前記第３層間絶縁膜上に金
属配線領域を限定するフォトレジストパターンを形成す
る段階と、前記フォトレジストパターンをマスクとして
前記第３層間絶縁膜、第２層間絶縁膜及び第１層間絶縁
膜を順次にエッチングして、前記第２層間絶縁膜部分の
幅が前記第１及び第３層間絶縁膜部分の幅より広いトレ
ンチを形成する段階と、前記フォトレジストパターンを
除去する段階と、前記結果物の全面に段差に沿ってバリ
ヤ膜を形成する段階と、前記バリヤ膜が形成された結果
物の全面に導電膜を蒸着する段階と、前記導電膜が蒸着
された結果物を化学機械的研磨して前記第１，第２及び
第３層間絶縁膜のトレンチの内部にのみ導電膜が充填さ
れるようにする段階とを含むことを特徴とする半導体素
子の金属配線製造方法を提供する。
間絶縁膜を形成する段階と、前記第１層間絶縁膜上にそ
の第１層間絶縁膜に比べてエッチング比が大きい第２層
間絶縁膜を形成する段階と、前記第２層間絶縁膜上にそ
の第２層間絶縁膜に比べてエッチング比が小さい第３層
間絶縁膜を形成する段階と、前記第３層間絶縁膜上に金
属配線領域を限定するフォトレジストパターンを形成す
る段階と、前記フォトレジストパターンをマスクとして
前記第３層間絶縁膜、第２層間絶縁膜及び第１層間絶縁
膜を順次にエッチングして、前記第２層間絶縁膜部分の
幅が前記第１及び第３層間絶縁膜部分の幅より広いトレ
ンチを形成する段階と、前記フォトレジストパターンを
除去する段階と、前記結果物の全面に段差に沿ってバリ
ヤ膜を形成する段階と、前記バリヤ膜が形成された結果
物の全面に導電膜を蒸着する段階と、前記導電膜が蒸着
された結果物を化学機械的研磨して前記第１，第２及び
第３層間絶縁膜のトレンチの内部にのみ導電膜が充填さ
れるようにする段階とを含むことを特徴とする半導体素
子の金属配線製造方法を提供する。
【００１９】
【発明の実施の形態】以下、添付した図面を参照して本
発明に係る望ましい実施形態を詳細に説明する。しか
し、以下の実施形態はこの技術分野の通常の知識を持つ
者に本発明を十分に理解するために提供されるものであ
って、本発明の範囲を限定するものではない。本発明は
下記の実施形態に限らずに、本発明の技術的思想内で当
分野に通常の知識を持つ者により多くの変形が可能なの
は明白である。以下の説明において、ある層が他の層の
上に存在すると記述される時、これは他の層が直接上に
存在する場合もあるし、間に第３の層が介在される場合
もある。又図面で各層の厚さや長さは説明の便宜及び明
確性のため誇張されている。図面上で同一符号は同一要
素を示す。
発明に係る望ましい実施形態を詳細に説明する。しか
し、以下の実施形態はこの技術分野の通常の知識を持つ
者に本発明を十分に理解するために提供されるものであ
って、本発明の範囲を限定するものではない。本発明は
下記の実施形態に限らずに、本発明の技術的思想内で当
分野に通常の知識を持つ者により多くの変形が可能なの
は明白である。以下の説明において、ある層が他の層の
上に存在すると記述される時、これは他の層が直接上に
存在する場合もあるし、間に第３の層が介在される場合
もある。又図面で各層の厚さや長さは説明の便宜及び明
確性のため誇張されている。図面上で同一符号は同一要
素を示す。
【００２０】本発明の望ましい実施形態による半導体素
子の金属配線は金属配線の下部の幅が金属配線の上部の
幅より広いか、或いは金属配線中間部の幅が金属配線の
上部及び下部の幅より広い構造を有する。図１及び図２
に示されたように従来のダマシン工程を用いて形成した
金属配線は後続熱処理時、層間絶縁膜とのストレスによ
りリフティングされる現象が発生するが、本発明の望ま
しい実施形態による金属配線は前記のような金属配線が
リフティングされる問題を防止できる。
子の金属配線は金属配線の下部の幅が金属配線の上部の
幅より広いか、或いは金属配線中間部の幅が金属配線の
上部及び下部の幅より広い構造を有する。図１及び図２
に示されたように従来のダマシン工程を用いて形成した
金属配線は後続熱処理時、層間絶縁膜とのストレスによ
りリフティングされる現象が発生するが、本発明の望ま
しい実施形態による金属配線は前記のような金属配線が
リフティングされる問題を防止できる。
【００２１】図４乃至図７は本発明の望ましい実施形態
による半導体素子の金属配線構造を示した断面図であ
る。
による半導体素子の金属配線構造を示した断面図であ
る。
【００２２】＜第１実施形態＞図４は本発明の望ましい
第１実施形態による半導体素子の金属配線構造を示した
断面図である。図４を参照すれば、半導体基板100上に
層間絶縁膜102が形成されており、この層間絶縁膜102に
は下部の幅T2を上部の幅T1より広くしたトレンチが形成
されている。そして、このトレンチの内部に段差に沿っ
てバリヤ膜108aが形成されるとともに、このバリヤ膜10
8aにより取り囲まれるようにして、下部の幅が上部の幅
より広く形成された導電膜110aが前記トレンチに埋め込
まれることにより、本発明の望ましい第１実施形態の金
属配線が構成されている。ここで、トレンチ部が狭幅な
層間絶縁膜102の上部の厚さは層間絶縁膜102の全体厚さ
の20乃至70%程度であることが望ましい。層間絶縁膜102
は一つの層の絶縁膜で形成されている膜であり、USG(Un
doped Silicate Glass)膜、SiOF(Silicon Oxide Fl
uoride)膜、TEOS(Tetra Ethyl Ortho Silicate)膜、
SOG(Spin On Glass)膜又はBPSG(Boro Phosphorus S
ilicate Glass)膜よりなる膜であり得る。半導体基板1
00は所定の下部膜上にUSG膜、SiOF膜、TEOS膜、SOG膜又
はBPSG膜のような絶縁膜とシリコン窒化膜とが順次に形
成されている基板であり得る。バリヤ膜108aはTa膜、Ta
N膜、Ti膜、TiN膜又はこれらの組み合わせ膜よりなる膜
であり、導電膜110aは銅又はタングステンよりなる膜で
あり得る。
第１実施形態による半導体素子の金属配線構造を示した
断面図である。図４を参照すれば、半導体基板100上に
層間絶縁膜102が形成されており、この層間絶縁膜102に
は下部の幅T2を上部の幅T1より広くしたトレンチが形成
されている。そして、このトレンチの内部に段差に沿っ
てバリヤ膜108aが形成されるとともに、このバリヤ膜10
8aにより取り囲まれるようにして、下部の幅が上部の幅
より広く形成された導電膜110aが前記トレンチに埋め込
まれることにより、本発明の望ましい第１実施形態の金
属配線が構成されている。ここで、トレンチ部が狭幅な
層間絶縁膜102の上部の厚さは層間絶縁膜102の全体厚さ
の20乃至70%程度であることが望ましい。層間絶縁膜102
は一つの層の絶縁膜で形成されている膜であり、USG(Un
doped Silicate Glass)膜、SiOF(Silicon Oxide Fl
uoride)膜、TEOS(Tetra Ethyl Ortho Silicate)膜、
SOG(Spin On Glass)膜又はBPSG(Boro Phosphorus S
ilicate Glass)膜よりなる膜であり得る。半導体基板1
00は所定の下部膜上にUSG膜、SiOF膜、TEOS膜、SOG膜又
はBPSG膜のような絶縁膜とシリコン窒化膜とが順次に形
成されている基板であり得る。バリヤ膜108aはTa膜、Ta
N膜、Ti膜、TiN膜又はこれらの組み合わせ膜よりなる膜
であり、導電膜110aは銅又はタングステンよりなる膜で
あり得る。
【００２３】＜第２実施形態＞図５は本発明の望ましい
第２実施形態による半導体素子の金属配線構造を示した
断面図である。図５を参照すれば、半導体基板200上に
層間絶縁膜203が形成されており、この層間絶縁膜203に
は下部の幅T4を上部の幅T3より広くしたトレンチが形成
されている。そして、このトレンチの内部に段差に沿っ
てバリヤ膜206aが形成されるとともに、このバリア膜20
6aにより取り囲まれるようにして、下部の幅が上部の幅
より広く形成された導電膜208aが前記トレンチに埋め込
まれることにより、本発明の望ましい第２実施形態の金
属配線が構成されている。ここで、層間絶縁膜203は二
つの層すなわち第１絶縁膜201及び第２絶縁膜202が順次
に形成されている膜であり、第１絶縁膜201のトレンチ
幅T4が第２絶縁膜202のトレンチ幅T3より広く形成され
ている膜である。第２絶縁膜202の厚さは第１絶縁膜201
及び第２絶縁膜202の全体厚さの20乃至70%程度であるこ
とが望ましい。第１絶縁膜201は第２絶縁膜202に比べて
エッチング比が大きく、低誘電率を有する流動性酸化膜
（Flowable Oxide、以下‘FOX’という)又はHOSP(Hydri
de Organic Siloxane Polymer)膜よりなる膜であり、第
２絶縁膜202は第１絶縁膜201に比べてエッチング比が小
さいUSG膜、SiOF膜、TEOS膜、SOG膜又はBPSG膜よりなる
膜であり得る。ここで、半導体基板200、バリヤ膜206
a、導電膜208aの構成は前記第１実施形態の場合と同一
である。
第２実施形態による半導体素子の金属配線構造を示した
断面図である。図５を参照すれば、半導体基板200上に
層間絶縁膜203が形成されており、この層間絶縁膜203に
は下部の幅T4を上部の幅T3より広くしたトレンチが形成
されている。そして、このトレンチの内部に段差に沿っ
てバリヤ膜206aが形成されるとともに、このバリア膜20
6aにより取り囲まれるようにして、下部の幅が上部の幅
より広く形成された導電膜208aが前記トレンチに埋め込
まれることにより、本発明の望ましい第２実施形態の金
属配線が構成されている。ここで、層間絶縁膜203は二
つの層すなわち第１絶縁膜201及び第２絶縁膜202が順次
に形成されている膜であり、第１絶縁膜201のトレンチ
幅T4が第２絶縁膜202のトレンチ幅T3より広く形成され
ている膜である。第２絶縁膜202の厚さは第１絶縁膜201
及び第２絶縁膜202の全体厚さの20乃至70%程度であるこ
とが望ましい。第１絶縁膜201は第２絶縁膜202に比べて
エッチング比が大きく、低誘電率を有する流動性酸化膜
（Flowable Oxide、以下‘FOX’という)又はHOSP(Hydri
de Organic Siloxane Polymer)膜よりなる膜であり、第
２絶縁膜202は第１絶縁膜201に比べてエッチング比が小
さいUSG膜、SiOF膜、TEOS膜、SOG膜又はBPSG膜よりなる
膜であり得る。ここで、半導体基板200、バリヤ膜206
a、導電膜208aの構成は前記第１実施形態の場合と同一
である。
【００２４】＜第３実施形態＞図６は本発明の望ましい
第３実施形態による半導体素子の金属配線構造を示した
断面図である。図６を参照すれば、半導体基板300上に
層間絶縁膜302が形成されており、この層間絶縁膜302に
は中間部の幅T6を上部及び下部の幅T5,T7より広くした
トレンチが形成されている。そして、このトレンチの内
部に段差に沿ってバリヤ膜308aが形成されるとともに、
このバリヤ膜308aにより取り囲まれるようにして、中間
部の幅が上部及び下部の幅より広く形成された導電膜31
0aが前記トレンチに埋め込まれることにより、本発明の
望ましい第３実施形態の金属配線が構成されている。こ
こで、層間絶縁膜302の中間部の厚さは層間絶縁膜302の
全体厚さの20乃至50%程度であることが望ましい。層間
絶縁膜302は一つの層の絶縁膜で形成されている膜であ
り、USG膜、SiOF膜、TEOS膜、SOG膜又はBPSG膜よりなる
膜であり得る。半導体基板300は所定の下部膜上にUSG
膜、SiOF膜、TEOS膜、SOG膜又はBPSG膜のような絶縁膜
とシリコン窒化膜とが順次に形成されている基板であり
得る。バリヤ膜308aはTa膜、TaN膜、Ti膜、TiN膜又はこ
れらの組み合わせ膜よりなる膜であり、導電膜310aは銅
又はタングステンよりなる膜であり得る。
第３実施形態による半導体素子の金属配線構造を示した
断面図である。図６を参照すれば、半導体基板300上に
層間絶縁膜302が形成されており、この層間絶縁膜302に
は中間部の幅T6を上部及び下部の幅T5,T7より広くした
トレンチが形成されている。そして、このトレンチの内
部に段差に沿ってバリヤ膜308aが形成されるとともに、
このバリヤ膜308aにより取り囲まれるようにして、中間
部の幅が上部及び下部の幅より広く形成された導電膜31
0aが前記トレンチに埋め込まれることにより、本発明の
望ましい第３実施形態の金属配線が構成されている。こ
こで、層間絶縁膜302の中間部の厚さは層間絶縁膜302の
全体厚さの20乃至50%程度であることが望ましい。層間
絶縁膜302は一つの層の絶縁膜で形成されている膜であ
り、USG膜、SiOF膜、TEOS膜、SOG膜又はBPSG膜よりなる
膜であり得る。半導体基板300は所定の下部膜上にUSG
膜、SiOF膜、TEOS膜、SOG膜又はBPSG膜のような絶縁膜
とシリコン窒化膜とが順次に形成されている基板であり
得る。バリヤ膜308aはTa膜、TaN膜、Ti膜、TiN膜又はこ
れらの組み合わせ膜よりなる膜であり、導電膜310aは銅
又はタングステンよりなる膜であり得る。
【００２５】＜第４実施形態＞図７は本発明の望ましい
第４実施形態による半導体素子の金属配線構造を示した
断面図である。図７を参照すれば、半導体基板400上に
層間絶縁膜405が形成されており、この層間絶縁膜405に
は中間部の幅T9を上部及び下部の幅T8,T10より広くした
トレンチが形成されている。そして、このトレンチの内
部に段差に沿ってバリヤ膜406aが形成されるとともに、
このバリヤ膜406aにより取り囲まれるようにして、中間
部の幅が上部及び下部の幅より広く形成された導電膜40
8aが前記トレンチに埋め込まれることにより、本発明の
望ましい第４実施形態の金属配線が構成されている。こ
こで、層間絶縁膜405は三つの層すなわち第１絶縁膜40
1，第２絶縁膜402及び第３絶縁膜403が順次に形成され
ている膜であり、中間部の第２絶縁膜402のトレンチ幅T
9が上部の第３絶縁膜403及び下部の第１絶縁膜401のト
レンチ幅T8,T10より広く形成されている膜である。第２
絶縁膜402の厚さは第１絶縁膜401、第２絶縁膜402及び
第３絶縁膜403の全体厚さの20乃至50%程度であることが
望ましい。第１絶縁膜401は第２絶縁膜402に比べてエッ
チング比が小さいUSG膜、SiOF膜、TEOS膜、SOG膜又はBP
SG膜よりなる膜であり、第２絶縁膜402は第１絶縁膜401
に比べてエッチング比が大きく、低誘電率を有するFOX
膜又はHOSP膜よりなる膜であり、第３絶縁膜403は第２
絶縁膜402に比べてエッチング比が小さいUSG膜、SiOF
膜、TEOS膜、SOG膜又はBPSG膜よりなる膜であり得る。
ここで、半導体基板400、バリヤ膜406a、導電膜408aの
構成は前記第３実施形態の場合と同一である。
第４実施形態による半導体素子の金属配線構造を示した
断面図である。図７を参照すれば、半導体基板400上に
層間絶縁膜405が形成されており、この層間絶縁膜405に
は中間部の幅T9を上部及び下部の幅T8,T10より広くした
トレンチが形成されている。そして、このトレンチの内
部に段差に沿ってバリヤ膜406aが形成されるとともに、
このバリヤ膜406aにより取り囲まれるようにして、中間
部の幅が上部及び下部の幅より広く形成された導電膜40
8aが前記トレンチに埋め込まれることにより、本発明の
望ましい第４実施形態の金属配線が構成されている。こ
こで、層間絶縁膜405は三つの層すなわち第１絶縁膜40
1，第２絶縁膜402及び第３絶縁膜403が順次に形成され
ている膜であり、中間部の第２絶縁膜402のトレンチ幅T
9が上部の第３絶縁膜403及び下部の第１絶縁膜401のト
レンチ幅T8,T10より広く形成されている膜である。第２
絶縁膜402の厚さは第１絶縁膜401、第２絶縁膜402及び
第３絶縁膜403の全体厚さの20乃至50%程度であることが
望ましい。第１絶縁膜401は第２絶縁膜402に比べてエッ
チング比が小さいUSG膜、SiOF膜、TEOS膜、SOG膜又はBP
SG膜よりなる膜であり、第２絶縁膜402は第１絶縁膜401
に比べてエッチング比が大きく、低誘電率を有するFOX
膜又はHOSP膜よりなる膜であり、第３絶縁膜403は第２
絶縁膜402に比べてエッチング比が小さいUSG膜、SiOF
膜、TEOS膜、SOG膜又はBPSG膜よりなる膜であり得る。
ここで、半導体基板400、バリヤ膜406a、導電膜408aの
構成は前記第３実施形態の場合と同一である。
【００２６】以下では、本発明の望ましい実施形態によ
る半導体素子の金属配線製造方法を説明する。
る半導体素子の金属配線製造方法を説明する。
【００２７】＜第１実施形態＞図８および図９は本発明
の望ましい第１実施形態による半導体素子の金属配線製
造方法を工程順に示した断面図である。図８（ａ）を参
照すれば、半導体基板100上に層間絶縁膜102を形成す
る。層間絶縁膜102はUSG膜、SiOF膜、TEOS膜、SOG膜又
はBPSG膜で形成するのが望ましい。半導体基板100は所
定の下部膜上にUSG膜、SiOF膜、TEOS膜、SOG膜又はBPSG
膜のような絶縁膜とシリコン窒化膜とが順次に形成され
ている基板であり得る。
の望ましい第１実施形態による半導体素子の金属配線製
造方法を工程順に示した断面図である。図８（ａ）を参
照すれば、半導体基板100上に層間絶縁膜102を形成す
る。層間絶縁膜102はUSG膜、SiOF膜、TEOS膜、SOG膜又
はBPSG膜で形成するのが望ましい。半導体基板100は所
定の下部膜上にUSG膜、SiOF膜、TEOS膜、SOG膜又はBPSG
膜のような絶縁膜とシリコン窒化膜とが順次に形成され
ている基板であり得る。
【００２８】図８（ｂ）を参照すれば、層間絶縁膜102
上にフォトリソグラフィ工程を用いてフォトレジストパ
ターン104を形成する。このフォトレジストパターン104
をマスクとして層間絶縁膜102の一部をエッチングして
浅いトレンチ106を形成しながら、この浅いトレンチ106
の側壁にエッチングに対するマスキング役割を果たすポ
リマ105を形成する。浅いトレンチ106の深さは層間絶縁
膜102の全体厚さの20乃至70%程度になるように形成する
のが望ましい。一般的なエッチングガスはCHF 3、CF4、C
4F8又はC3F8のようなC−F系ガスとAr、He又はNeのよう
な不活性ガスを主に使用する。水素を含有しないC−F系
ガスはポリマ形成を抑えるが、水素を含有するC−F系ガ
ス、例えばCHF3ガスは多くのポリマを形成させる。従っ
て、本実施形態では水素を含有するC−F系ガスをエッチ
ングガスとして使用して浅いトレンチ106の側壁にポリ
マ105を形成させ、これは後続のエッチング工程でエッ
チングに対するマスキング役割を果たさせるためであ
る。
上にフォトリソグラフィ工程を用いてフォトレジストパ
ターン104を形成する。このフォトレジストパターン104
をマスクとして層間絶縁膜102の一部をエッチングして
浅いトレンチ106を形成しながら、この浅いトレンチ106
の側壁にエッチングに対するマスキング役割を果たすポ
リマ105を形成する。浅いトレンチ106の深さは層間絶縁
膜102の全体厚さの20乃至70%程度になるように形成する
のが望ましい。一般的なエッチングガスはCHF 3、CF4、C
4F8又はC3F8のようなC−F系ガスとAr、He又はNeのよう
な不活性ガスを主に使用する。水素を含有しないC−F系
ガスはポリマ形成を抑えるが、水素を含有するC−F系ガ
ス、例えばCHF3ガスは多くのポリマを形成させる。従っ
て、本実施形態では水素を含有するC−F系ガスをエッチ
ングガスとして使用して浅いトレンチ106の側壁にポリ
マ105を形成させ、これは後続のエッチング工程でエッ
チングに対するマスキング役割を果たさせるためであ
る。
【００２９】図９（ａ）を参照すれば、フォトレジスト
パターン104及び浅いトレンチ106の側壁に形成されたポ
リマ105をマスクとして残りの層間絶縁膜102をエッチン
グし、下部の幅T2が上部の幅T1より広いトレンチ107を
形成する。下部の層間絶縁膜102のエッチング時には浅
いトレンチ106を形成する場合より低いバイアスパワー
を加えてエッチングする。この際、層間絶縁膜と基板と
の界面でエッチング粒子の不規則な反射が起こるため下
部層間絶縁膜の側方方向に対してもエッチングが発生し
て下部の幅T2が上部の幅T1より広いトレンチ107が形成
される。この場合、前記浅いトレンチ106の側壁に形成
されたポリマ105はエッチングに対するマスキング役割
を果たすため、層間絶縁膜の上部はこれ以上エッチング
が進行せず、下部の層間絶縁膜のみにエッチングが継続
して進行する。下部の層間絶縁膜のエッチング時にはポ
リマ形成を抑えながらエッチングしなければならないの
で、前述したように水素を含有しないC−F系ガスと不活
性ガスとを使用する。又、ポリマ形成を防止するガスと
しては酸素(O2)と窒素(N2)があるが、このガスを、エッ
チング時水素を含有しないC−F系ガスと不活性ガスに混
ぜて使用してエッチング時ポリマ形成を防止できる。ポ
リマ形成を防止させる能力は窒素より酸素が相対的に大
きい。例えば、1sccmの酸素が15sccmの窒素のような効
果を示す。ポリマを形成させない程度の酸素ガスの投入
量は大体でC−F系ガスの約50乃至75重量%程度である。
酸素はCO又はCO2を形成しながらポリマを除去し、窒素
はCN(cyanide gas)を形成しながら、ポリマを除去す
る。結局下部の幅T2が上部の幅T1より広いトレンチ107
構造が形成される。
パターン104及び浅いトレンチ106の側壁に形成されたポ
リマ105をマスクとして残りの層間絶縁膜102をエッチン
グし、下部の幅T2が上部の幅T1より広いトレンチ107を
形成する。下部の層間絶縁膜102のエッチング時には浅
いトレンチ106を形成する場合より低いバイアスパワー
を加えてエッチングする。この際、層間絶縁膜と基板と
の界面でエッチング粒子の不規則な反射が起こるため下
部層間絶縁膜の側方方向に対してもエッチングが発生し
て下部の幅T2が上部の幅T1より広いトレンチ107が形成
される。この場合、前記浅いトレンチ106の側壁に形成
されたポリマ105はエッチングに対するマスキング役割
を果たすため、層間絶縁膜の上部はこれ以上エッチング
が進行せず、下部の層間絶縁膜のみにエッチングが継続
して進行する。下部の層間絶縁膜のエッチング時にはポ
リマ形成を抑えながらエッチングしなければならないの
で、前述したように水素を含有しないC−F系ガスと不活
性ガスとを使用する。又、ポリマ形成を防止するガスと
しては酸素(O2)と窒素(N2)があるが、このガスを、エッ
チング時水素を含有しないC−F系ガスと不活性ガスに混
ぜて使用してエッチング時ポリマ形成を防止できる。ポ
リマ形成を防止させる能力は窒素より酸素が相対的に大
きい。例えば、1sccmの酸素が15sccmの窒素のような効
果を示す。ポリマを形成させない程度の酸素ガスの投入
量は大体でC−F系ガスの約50乃至75重量%程度である。
酸素はCO又はCO2を形成しながらポリマを除去し、窒素
はCN(cyanide gas)を形成しながら、ポリマを除去す
る。結局下部の幅T2が上部の幅T1より広いトレンチ107
構造が形成される。
【００３０】図９（ｂ）を参照すれば、前記フォトレジ
ストパターン104を通常の除去方法、例えばアッシング
(ashing)工程を使用して除去し、前記結果物の全面に段
差に沿ってバリヤ膜108を形成する。このバリヤ膜108は
金属の拡散を防止し、かつ層間絶縁膜と導電膜との接着
層として作用するTa膜、TaN膜、Ti膜、TiN膜又はこれら
の組み合わせ膜よりなることが望ましい。次いで、バリ
ヤ膜108が形成された結果物の全面に導電膜110を蒸着す
る。この導電膜110は銅又はタングステンよりなり、電
気メッキ法、化学気相蒸着法、スパッタリング法又はこ
れらを組み合わせた方法を使用して蒸着するのが望まし
い。例えば、導電膜110はバリヤ膜108が形成された結果
物の全面に第一次としてスパッタリング法を使用して蒸
着し、第二次として電気メッキ法を使用して蒸着する。
ストパターン104を通常の除去方法、例えばアッシング
(ashing)工程を使用して除去し、前記結果物の全面に段
差に沿ってバリヤ膜108を形成する。このバリヤ膜108は
金属の拡散を防止し、かつ層間絶縁膜と導電膜との接着
層として作用するTa膜、TaN膜、Ti膜、TiN膜又はこれら
の組み合わせ膜よりなることが望ましい。次いで、バリ
ヤ膜108が形成された結果物の全面に導電膜110を蒸着す
る。この導電膜110は銅又はタングステンよりなり、電
気メッキ法、化学気相蒸着法、スパッタリング法又はこ
れらを組み合わせた方法を使用して蒸着するのが望まし
い。例えば、導電膜110はバリヤ膜108が形成された結果
物の全面に第一次としてスパッタリング法を使用して蒸
着し、第二次として電気メッキ法を使用して蒸着する。
【００３１】次いで、導電膜110が蒸着された結果物を
化学機械的研磨して層間絶縁膜102のトレンチの内部に
のみ導電膜108が充填されるようにして図４に示された
ような金属配線を形成する。
化学機械的研磨して層間絶縁膜102のトレンチの内部に
のみ導電膜108が充填されるようにして図４に示された
ような金属配線を形成する。
【００３２】＜第２実施形態＞図１０および図１１は本
発明の望ましい第２実施形態による半導体素子の金属配
線製造方法を工程順に示した断面図である。図１０
（ａ）を参照すれば、半導体基板200上に第１層間絶縁
膜201と第２層間絶縁膜202とを順次に形成する。第１層
間絶縁膜201は第２層間絶縁膜202に比べてエッチング比
が大きく、低誘電率を有するFOX膜又はHOSP膜で形成す
ることが望ましい。第２層間絶縁膜202はUSG膜、SiOF
膜、TEOS膜、SOG膜又はBPSG膜で形成するのが望まし
い。第２層間絶縁膜202の厚さは第１層間絶縁膜201及び
第２層間絶縁膜202の全体厚さの20乃至70%程度になるよ
うに形成するのが望ましい。第１層間絶縁膜201として
使用されるFOX膜又はHOSP膜のような物質は第２層間絶
縁膜202として使用されるUSG膜、SOG膜等に比べて誘電
率が低いので、半導体素子の寄生キャパシタンスを減ら
せる。半導体基板200は所定の下部膜上にUSG膜、SiOF
膜、TEOS膜、SOG膜又はBPSG膜のような絶縁膜とシリコ
ン窒化膜が順次に形成されている基板であり得る。
発明の望ましい第２実施形態による半導体素子の金属配
線製造方法を工程順に示した断面図である。図１０
（ａ）を参照すれば、半導体基板200上に第１層間絶縁
膜201と第２層間絶縁膜202とを順次に形成する。第１層
間絶縁膜201は第２層間絶縁膜202に比べてエッチング比
が大きく、低誘電率を有するFOX膜又はHOSP膜で形成す
ることが望ましい。第２層間絶縁膜202はUSG膜、SiOF
膜、TEOS膜、SOG膜又はBPSG膜で形成するのが望まし
い。第２層間絶縁膜202の厚さは第１層間絶縁膜201及び
第２層間絶縁膜202の全体厚さの20乃至70%程度になるよ
うに形成するのが望ましい。第１層間絶縁膜201として
使用されるFOX膜又はHOSP膜のような物質は第２層間絶
縁膜202として使用されるUSG膜、SOG膜等に比べて誘電
率が低いので、半導体素子の寄生キャパシタンスを減ら
せる。半導体基板200は所定の下部膜上にUSG膜、SiOF
膜、TEOS膜、SOG膜又はBPSG膜のような絶縁膜とシリコ
ン窒化膜が順次に形成されている基板であり得る。
【００３３】図１０（ｂ）を参照すれば、第２層間絶縁
膜202上にフォトリソグラフィ工程を用いて金属配線領
域を限定するフォトレジストパターン204を形成する。
膜202上にフォトリソグラフィ工程を用いて金属配線領
域を限定するフォトレジストパターン204を形成する。
【００３４】図１１（ａ）を参照すれば、フォトレジス
トパターン204をマスクとして第２層間絶縁膜202及び第
１層間絶縁膜201を順次にエッチングして、エッチング
された第１層間絶縁膜201部分の幅T4がエッチングされ
た第２層間絶縁膜202部分の幅T3より広いトレンチを形
成する。第１層間絶縁膜201は第２層間絶縁膜202に比べ
てエッチング比が大きいので、第１層間絶縁膜201がエ
ッチングされてトレンチされる幅T4は第２層間絶縁膜20
2がエッチングされてトレンチされる幅T3より広いトレ
ンチ構造が形成される。
トパターン204をマスクとして第２層間絶縁膜202及び第
１層間絶縁膜201を順次にエッチングして、エッチング
された第１層間絶縁膜201部分の幅T4がエッチングされ
た第２層間絶縁膜202部分の幅T3より広いトレンチを形
成する。第１層間絶縁膜201は第２層間絶縁膜202に比べ
てエッチング比が大きいので、第１層間絶縁膜201がエ
ッチングされてトレンチされる幅T4は第２層間絶縁膜20
2がエッチングされてトレンチされる幅T3より広いトレ
ンチ構造が形成される。
【００３５】図１１（ｂ）を参照すれば、前記フォトレ
ジストパターン204を通常の除去方法、例えばアッシン
グ(ashing)工程を使用して除去し、前記結果物の全面に
段差に沿ってバリヤ膜206を形成する。このバリヤ膜206
は金属の拡散を防止し、かつ層間絶縁膜と導電膜との接
着層として作用するTa膜、TaN膜、Ti膜、TiN膜又はこれ
らの組み合わせ膜よりなることが望ましい。次いで、バ
リヤ膜206が形成された結果物の全面に導電膜208を蒸着
する。この導電膜208は銅又はタングステンよりなり、
電気メッキ法、化学気相蒸着法、スパッタリング法又は
これらを組み合わせた方法を使用して蒸着するのが望ま
しい。例えば、導電膜208はバリヤ膜206が形成された結
果物の全面に第一次としてスパッタリング法を使用して
蒸着し、第二次として電気メッキ法を使用して蒸着す
る。
ジストパターン204を通常の除去方法、例えばアッシン
グ(ashing)工程を使用して除去し、前記結果物の全面に
段差に沿ってバリヤ膜206を形成する。このバリヤ膜206
は金属の拡散を防止し、かつ層間絶縁膜と導電膜との接
着層として作用するTa膜、TaN膜、Ti膜、TiN膜又はこれ
らの組み合わせ膜よりなることが望ましい。次いで、バ
リヤ膜206が形成された結果物の全面に導電膜208を蒸着
する。この導電膜208は銅又はタングステンよりなり、
電気メッキ法、化学気相蒸着法、スパッタリング法又は
これらを組み合わせた方法を使用して蒸着するのが望ま
しい。例えば、導電膜208はバリヤ膜206が形成された結
果物の全面に第一次としてスパッタリング法を使用して
蒸着し、第二次として電気メッキ法を使用して蒸着す
る。
【００３６】次いで、導電膜208が蒸着された結果物を
化学機械的研磨して層間絶縁膜201,202のトレンチの内
部にのみ導電膜208が充填されるようにして図5に示され
たような金属配線を形成する。
化学機械的研磨して層間絶縁膜201,202のトレンチの内
部にのみ導電膜208が充填されるようにして図5に示され
たような金属配線を形成する。
【００３７】＜第３実施形態＞図１２および図１３は本
発明の望ましい第３実施形態による半導体素子の金属配
線製造方法を工程順に示した断面図である。図１２
（ａ）を参照すれば、半導体基板300上に層間絶縁膜302
を形成する。この層間絶縁膜302はUSG膜、SiOF膜、TEOS
膜、SOG膜又はBPSG膜で形成するのが望ましい。半導体
基板300は所定の下部膜上にUSG膜、SiOF膜、TEOS膜、SO
G膜又はBPSG膜のような絶縁膜とシリコン窒化膜とが順
次に形成されている基板であり得る。
発明の望ましい第３実施形態による半導体素子の金属配
線製造方法を工程順に示した断面図である。図１２
（ａ）を参照すれば、半導体基板300上に層間絶縁膜302
を形成する。この層間絶縁膜302はUSG膜、SiOF膜、TEOS
膜、SOG膜又はBPSG膜で形成するのが望ましい。半導体
基板300は所定の下部膜上にUSG膜、SiOF膜、TEOS膜、SO
G膜又はBPSG膜のような絶縁膜とシリコン窒化膜とが順
次に形成されている基板であり得る。
【００３８】図１２（ｂ）を参照すれば、層間絶縁膜30
2上にフォトリソグラフィ工程を用いて金属配線領域を
限定するフォトレジストパターン304を形成する。この
フォトレジストパターン304をマスクとして層間絶縁膜3
02の上部をエッチングして第１トレンチ306を形成しな
がら、第１トレンチ306の側壁にエッチングに対するマ
スキングの役割を果たすポリマ305′を形成する。一般
的にエッチングガスはCHF 3、CF4、C4F8又はC3F8のよう
なC−F系ガスとAr、He又はNeのような不活性ガスを使用
する。水素を含有しないC−F系ガスはポリマ形成を抑え
るが、水素を含有するC−F系ガス、例えばCHF3ガスは多
くのポリマを形成させる。従って、本実施形態では水素
を含有するC−F系ガスをエッチングガスとして使用して
第１トレンチ306の側壁にポリマ305′を形成させ、これ
は後続のエッチング工程でエッチングに対するマスキン
グの役割を果たさせるためである。
2上にフォトリソグラフィ工程を用いて金属配線領域を
限定するフォトレジストパターン304を形成する。この
フォトレジストパターン304をマスクとして層間絶縁膜3
02の上部をエッチングして第１トレンチ306を形成しな
がら、第１トレンチ306の側壁にエッチングに対するマ
スキングの役割を果たすポリマ305′を形成する。一般
的にエッチングガスはCHF 3、CF4、C4F8又はC3F8のよう
なC−F系ガスとAr、He又はNeのような不活性ガスを使用
する。水素を含有しないC−F系ガスはポリマ形成を抑え
るが、水素を含有するC−F系ガス、例えばCHF3ガスは多
くのポリマを形成させる。従って、本実施形態では水素
を含有するC−F系ガスをエッチングガスとして使用して
第１トレンチ306の側壁にポリマ305′を形成させ、これ
は後続のエッチング工程でエッチングに対するマスキン
グの役割を果たさせるためである。
【００３９】図１３（ａ）を参照すれば、フォトレジス
トパターン304及び第１トレンチ306の側壁に形成された
ポリマ305′をマスクとして層間絶縁膜302の中間部をエ
ッチングして、幅T6が上部の第１トレンチ306の幅T5よ
り広い第２トレンチを形成する。このとき、第１トレン
チ306の側壁、すなわち層間絶縁膜302のエッチング部上
部側壁に形成されたポリマ305′はエッチングに対する
マスキングの役割を果たすので、層間絶縁膜の上部はこ
れ以上エッチングが進行せず、層間絶縁膜の中間部のみ
エッチングが継続して進行する。また、層間絶縁膜中間
部のエッチング時には水素を含有しないC−F系ガス及び
不活性ガスを使用する。しかし、エッチングが層間絶縁
膜中間部の下部に至ると、水素を含有するC−F系ガス、
例えばCHF3ガスを使用して層間絶縁膜の中間部の下部に
エッチングに対するマスキングの役割を果たすポリマ30
5″を形成する。結局、エッチングされた層間絶縁膜中
間部の下部（第２トレンチの下部側壁）にエッチングに
対するマスキングの役割を果たすポリマ305"が形成さ
れ、かつ幅T6が上部の第１トレンチ306の幅T5より広く
形成された第２トレンチ構造が形成される。その後、前
記フォトレジストパターン304及び前記層間絶縁膜のエ
ッチング部上部と中間部の下部に形成された前記ポリマ
305′,305″をマスクとして残りの下部の層間絶縁膜を
エッチングして、幅T7が中間部の第２トレンチの幅T6よ
り狭い第３トレンチ307を形成する。このとき、層間絶
縁膜のエッチング部上部と中間部の下部に形成されたポ
リマ305′,305″はエッチングに対するマスキングの役
割を果たすので、層間絶縁膜302の上部と中間部の下部
はこれ以上エッチングが進行せず、残りの層間絶縁膜の
下部のみエッチングされる。なお、層間絶縁膜302の中
間部の厚さは層間絶縁膜302の全体厚さの20乃至50%程度
になるように形成するのが望ましい。また、ポリマを抑
えながらエッチングする方法は第１実施形態で前述した
通りである。
トパターン304及び第１トレンチ306の側壁に形成された
ポリマ305′をマスクとして層間絶縁膜302の中間部をエ
ッチングして、幅T6が上部の第１トレンチ306の幅T5よ
り広い第２トレンチを形成する。このとき、第１トレン
チ306の側壁、すなわち層間絶縁膜302のエッチング部上
部側壁に形成されたポリマ305′はエッチングに対する
マスキングの役割を果たすので、層間絶縁膜の上部はこ
れ以上エッチングが進行せず、層間絶縁膜の中間部のみ
エッチングが継続して進行する。また、層間絶縁膜中間
部のエッチング時には水素を含有しないC−F系ガス及び
不活性ガスを使用する。しかし、エッチングが層間絶縁
膜中間部の下部に至ると、水素を含有するC−F系ガス、
例えばCHF3ガスを使用して層間絶縁膜の中間部の下部に
エッチングに対するマスキングの役割を果たすポリマ30
5″を形成する。結局、エッチングされた層間絶縁膜中
間部の下部（第２トレンチの下部側壁）にエッチングに
対するマスキングの役割を果たすポリマ305"が形成さ
れ、かつ幅T6が上部の第１トレンチ306の幅T5より広く
形成された第２トレンチ構造が形成される。その後、前
記フォトレジストパターン304及び前記層間絶縁膜のエ
ッチング部上部と中間部の下部に形成された前記ポリマ
305′,305″をマスクとして残りの下部の層間絶縁膜を
エッチングして、幅T7が中間部の第２トレンチの幅T6よ
り狭い第３トレンチ307を形成する。このとき、層間絶
縁膜のエッチング部上部と中間部の下部に形成されたポ
リマ305′,305″はエッチングに対するマスキングの役
割を果たすので、層間絶縁膜302の上部と中間部の下部
はこれ以上エッチングが進行せず、残りの層間絶縁膜の
下部のみエッチングされる。なお、層間絶縁膜302の中
間部の厚さは層間絶縁膜302の全体厚さの20乃至50%程度
になるように形成するのが望ましい。また、ポリマを抑
えながらエッチングする方法は第１実施形態で前述した
通りである。
【００４０】図１３（ｂ）を参照すれば、フォトレジス
トパターン304を通常の除去方法、例えばアッシング(as
hing)工程を使用して除去し、前記結果物の全面に段差
に沿ってバリヤ膜308を形成する。このバリヤ膜308は金
属の拡散を防止し、かつ層間絶縁膜と導電膜との接着層
として作用するTa膜、TaN膜、Ti膜、TiN膜又はこれらの
組み合わせ膜よりなることが望ましい。次いで、バリヤ
膜308が形成された結果物の全面に導電膜310を蒸着す
る。この導電膜310は銅又はタングステンよりなり、電
気メッキ法、化学気相蒸着法、スパッタリング法又はこ
れらを組み合わせた方法を使用して蒸着するのが望まし
い。例えば、導電膜310はバリヤ膜308が形成された結果
物の全面に第一次としてスパッタリング法を使用して蒸
着し、第二次として電気メッキ法を使用して蒸着する。
トパターン304を通常の除去方法、例えばアッシング(as
hing)工程を使用して除去し、前記結果物の全面に段差
に沿ってバリヤ膜308を形成する。このバリヤ膜308は金
属の拡散を防止し、かつ層間絶縁膜と導電膜との接着層
として作用するTa膜、TaN膜、Ti膜、TiN膜又はこれらの
組み合わせ膜よりなることが望ましい。次いで、バリヤ
膜308が形成された結果物の全面に導電膜310を蒸着す
る。この導電膜310は銅又はタングステンよりなり、電
気メッキ法、化学気相蒸着法、スパッタリング法又はこ
れらを組み合わせた方法を使用して蒸着するのが望まし
い。例えば、導電膜310はバリヤ膜308が形成された結果
物の全面に第一次としてスパッタリング法を使用して蒸
着し、第二次として電気メッキ法を使用して蒸着する。
【００４１】次いで、導電膜310が蒸着された結果物を
化学機械的研磨して前記層間絶縁膜302のトレンチの内
部にのみ導電膜310が充填されるようにして図6に示され
たような金属配線を形成する。
化学機械的研磨して前記層間絶縁膜302のトレンチの内
部にのみ導電膜310が充填されるようにして図6に示され
たような金属配線を形成する。
【００４２】＜第4実施形態＞図１４および図１５は本
発明の望ましい第4実施形態による半導体素子の金属配
線製造方法を工程順に示した断面図である。図１４
（ａ）を参照すれば、半導体基板400上に第１層間絶縁
膜401と第２層間絶縁膜402とを順次に形成する。第１層
間絶縁膜401は第２層間絶縁膜402に比べてエッチング比
が小さいUSG膜、SiOF膜、TEOS膜、SOG膜又はBPSG膜で形
成するのが望ましい。第２層間絶縁膜402はFOX膜又はHO
SP膜で形成することが望ましく、第１層間絶縁膜401に
比べてエッチング比が大きく、低誘電率を有する物質を
使用して形成する。第２層間絶縁膜402として使用され
るFOX膜又はHOSP膜のような物質は第１層間絶縁膜とし
て使用されるUSG膜、SOG膜等に比べて誘電率が低いの
で、半導体素子の寄生キャパシタンスを減らせることが
できる。第２層間絶縁膜402上に第２層間絶縁膜402に比
べてエッチング比が小さい第３層間絶縁膜403を形成す
る。この第３層間絶縁膜403はUSG膜、SiOF膜、TEOS膜、
SOG膜又はBPSG膜で形成するのが望ましい。第２層間絶
縁膜402の厚さは第１層間絶縁膜401、第２層間絶縁膜40
2及び第３層間絶縁膜403の全体厚さの20乃至50%程度に
なるように形成するのが望ましい。半導体基板400は所
定の下部膜上にUSG膜、SiOF膜、TEOS膜、SOG膜又はBPSG
膜のような絶縁膜とシリコン窒化膜とが順次に形成され
ている基板であり得る。
発明の望ましい第4実施形態による半導体素子の金属配
線製造方法を工程順に示した断面図である。図１４
（ａ）を参照すれば、半導体基板400上に第１層間絶縁
膜401と第２層間絶縁膜402とを順次に形成する。第１層
間絶縁膜401は第２層間絶縁膜402に比べてエッチング比
が小さいUSG膜、SiOF膜、TEOS膜、SOG膜又はBPSG膜で形
成するのが望ましい。第２層間絶縁膜402はFOX膜又はHO
SP膜で形成することが望ましく、第１層間絶縁膜401に
比べてエッチング比が大きく、低誘電率を有する物質を
使用して形成する。第２層間絶縁膜402として使用され
るFOX膜又はHOSP膜のような物質は第１層間絶縁膜とし
て使用されるUSG膜、SOG膜等に比べて誘電率が低いの
で、半導体素子の寄生キャパシタンスを減らせることが
できる。第２層間絶縁膜402上に第２層間絶縁膜402に比
べてエッチング比が小さい第３層間絶縁膜403を形成す
る。この第３層間絶縁膜403はUSG膜、SiOF膜、TEOS膜、
SOG膜又はBPSG膜で形成するのが望ましい。第２層間絶
縁膜402の厚さは第１層間絶縁膜401、第２層間絶縁膜40
2及び第３層間絶縁膜403の全体厚さの20乃至50%程度に
なるように形成するのが望ましい。半導体基板400は所
定の下部膜上にUSG膜、SiOF膜、TEOS膜、SOG膜又はBPSG
膜のような絶縁膜とシリコン窒化膜とが順次に形成され
ている基板であり得る。
【００４３】図１４（ｂ）を参照すれば、第３層間絶縁
膜403上にフォトリソグラフィ工程を用いて金属配線領
域を限定するフォトレジストパターン404を形成する。
膜403上にフォトリソグラフィ工程を用いて金属配線領
域を限定するフォトレジストパターン404を形成する。
【００４４】図１５（ａ）を参照すれば、フォトレジス
トパターン404をマスクとして第3層間絶縁膜403、第２
層間絶縁膜402及び第１層間絶縁膜401を順次にエッチン
グして、エッチングされた第２層間絶縁膜402部分の幅T
9がエッチングされた第１層間絶縁膜401及び第３層間絶
縁膜403部分の幅T10,T8より広いトレンチを形成する。
これは、第２層間絶縁膜402のエッチング比が第１層間
絶縁膜401及び第３層間絶縁膜403のエッチング比に比べ
て大きいので、第２層間絶縁膜402のエッチングされる
幅T9が第１層間絶縁膜401及び第３層間絶縁膜403のエッ
チングされる幅T10,T8より広くなるためである。
トパターン404をマスクとして第3層間絶縁膜403、第２
層間絶縁膜402及び第１層間絶縁膜401を順次にエッチン
グして、エッチングされた第２層間絶縁膜402部分の幅T
9がエッチングされた第１層間絶縁膜401及び第３層間絶
縁膜403部分の幅T10,T8より広いトレンチを形成する。
これは、第２層間絶縁膜402のエッチング比が第１層間
絶縁膜401及び第３層間絶縁膜403のエッチング比に比べ
て大きいので、第２層間絶縁膜402のエッチングされる
幅T9が第１層間絶縁膜401及び第３層間絶縁膜403のエッ
チングされる幅T10,T8より広くなるためである。
【００４５】図１５（ｂ）を参照すれば、フォトレジス
トパターン404を通常の除去方法、例えばアッシング(as
hing)工程を使用して除去し、前記結果物の全面に段差
に沿ってバリヤ膜406を形成する。バリヤ膜406は金属の
拡散を防止し、かつ層間絶縁膜と導電膜との接着層とし
て作用するTa膜、TaN膜、Ti膜、TiN膜又はこれらの組み
合わせ膜よりなることが望ましい。次いで、バリヤ膜40
6が形成された結果物の全面に導電膜408を蒸着する。こ
の導電膜408は銅又はタングステンよりなり、電気メッ
キ法、化学気相蒸着法、スパッタリング法又はこれらを
組み合わせた方法を使用して蒸着するのが望ましい。例
えば、導電膜408はバリヤ膜406が形成された結果物の全
面に第一次としてスパッタリング法を使用して蒸着し、
第二次として電気メッキ法を使用して蒸着する。
トパターン404を通常の除去方法、例えばアッシング(as
hing)工程を使用して除去し、前記結果物の全面に段差
に沿ってバリヤ膜406を形成する。バリヤ膜406は金属の
拡散を防止し、かつ層間絶縁膜と導電膜との接着層とし
て作用するTa膜、TaN膜、Ti膜、TiN膜又はこれらの組み
合わせ膜よりなることが望ましい。次いで、バリヤ膜40
6が形成された結果物の全面に導電膜408を蒸着する。こ
の導電膜408は銅又はタングステンよりなり、電気メッ
キ法、化学気相蒸着法、スパッタリング法又はこれらを
組み合わせた方法を使用して蒸着するのが望ましい。例
えば、導電膜408はバリヤ膜406が形成された結果物の全
面に第一次としてスパッタリング法を使用して蒸着し、
第二次として電気メッキ法を使用して蒸着する。
【００４６】次いで、導電膜408が蒸着された結果物を
化学機械的研磨して第１，第２及び第３層間絶縁膜401,
402, 403のトレンチの内部にのみ導電膜408が充填され
るようにして図7に示されたような金属配線を形成す
る。
化学機械的研磨して第１，第２及び第３層間絶縁膜401,
402, 403のトレンチの内部にのみ導電膜408が充填され
るようにして図7に示されたような金属配線を形成す
る。
【００４７】
【発明の効果】以上のような本発明に係る半導体素子の
金属配線構造及び半導体素子の金属配線製造方法による
と、金属配線がリフティングされる現象が発生すること
を防止できる。即ち、金属配線下部の幅が金属配線上部
の幅より広い金属配線構造を形成するか、或いは金属配
線中間部の幅が金属配線上部及び下部の幅より広い金属
配線構造を形成することにより、金属配線が後続熱処理
時、層間絶縁膜とのストレスによりリフティングされる
現象が抑えられる。又、層間絶縁膜として低誘電率を有
する絶縁膜を使用することにより寄生キャパシタンスを
減少させ得る。
金属配線構造及び半導体素子の金属配線製造方法による
と、金属配線がリフティングされる現象が発生すること
を防止できる。即ち、金属配線下部の幅が金属配線上部
の幅より広い金属配線構造を形成するか、或いは金属配
線中間部の幅が金属配線上部及び下部の幅より広い金属
配線構造を形成することにより、金属配線が後続熱処理
時、層間絶縁膜とのストレスによりリフティングされる
現象が抑えられる。又、層間絶縁膜として低誘電率を有
する絶縁膜を使用することにより寄生キャパシタンスを
減少させ得る。
【図１】従来のダマシン工程を用いた金属配線構造を示
した断面図である。
した断面図である。
【図２】従来のダマシン工程を用いた金属配線構造を示
した断面図である。
した断面図である。
【図３】従来の金属配線構造において、金属配線がリフ
ティングされた様子を示す斜視図である。
ティングされた様子を示す斜視図である。
【図４】本発明の望ましい第１実施形態による半導体素
子の金属配線を示した断面図である。
子の金属配線を示した断面図である。
【図５】本発明の望ましい第２実施形態による半導体素
子の金属配線を示した断面図である。
子の金属配線を示した断面図である。
【図６】本発明の望ましい第３実施形態による半導体素
子の金属配線を示した断面図である。
子の金属配線を示した断面図である。
【図７】本発明の望ましい第4実施形態による半導体素
子の金属配線を示した断面図である。
子の金属配線を示した断面図である。
【図８】本発明の望ましい第１実施形態による半導体素
子の金属配線製造方法を工程順に示した断面図である。
子の金属配線製造方法を工程順に示した断面図である。
【図９】本発明の望ましい第１実施形態による半導体素
子の金属配線製造方法を工程順に示した断面図である。
子の金属配線製造方法を工程順に示した断面図である。
【図１０】本発明の望ましい第２実施形態による半導体
素子の金属配線製造方法を工程順に示した断面図であ
る。
素子の金属配線製造方法を工程順に示した断面図であ
る。
【図１１】本発明の望ましい第２実施形態による半導体
素子の金属配線製造方法を工程順に示した断面図であ
る。
素子の金属配線製造方法を工程順に示した断面図であ
る。
【図１２】本発明の望ましい第３実施形態による半導体
素子の金属配線製造方法を工程順に示した断面図であ
る。
素子の金属配線製造方法を工程順に示した断面図であ
る。
【図１３】本発明の望ましい第３実施形態による半導体
素子の金属配線製造方法を工程順に示した断面図であ
る。
素子の金属配線製造方法を工程順に示した断面図であ
る。
【図１４】本発明の望ましい第4実施形態による半導体
素子の金属配線製造方法を工程順に示した断面図であ
る。
素子の金属配線製造方法を工程順に示した断面図であ
る。
【図１５】本発明の望ましい第4実施形態による半導体
素子の金属配線製造方法を工程順に示した断面図であ
る。
素子の金属配線製造方法を工程順に示した断面図であ
る。
100 半導体基板 102 層間絶縁膜 108a バリヤ膜 110a 導電膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 HH18 HH19 HH21 HH32 HH33 MM01 MM12 MM13 MM17 PP06 PP15 PP27 QQ09 QQ15 QQ21 QQ33 QQ35 QQ48 RR04 RR06 RR09 RR11 RR15 RR23 SS04 TT02 TT04 XX00 5F058 BC02 BC04 BC05 BD01 BD02 BD04 BD06 BD07 BD19 BH10 BJ02
Claims (42)
- 【請求項１】 金属配線の下部の幅が金属配線の上部の
幅より広いことを特徴とする半導体素子の金属配線。 - 【請求項２】 前記金属配線は、 下部の幅を上部の幅より広くして半導体基板上の層間絶
縁膜に形成されたトレンチの内部に段差に沿って形成さ
れたバリヤ膜と、 このバリヤ膜により取り囲まれて、前記層間絶縁膜のト
レンチに埋め込まれ、下部の幅が上部の幅より広く形成
された導電膜とを含むことを特徴とする請求項１に記載
の半導体素子の金属配線。 - 【請求項３】 前記層間絶縁膜は、一つの層の絶縁膜で
形成されている膜であり、USG膜、SiOF膜、TEOS膜、SOG
膜又はBPSG膜よりなることを特徴とする請求項２に記載
の半導体素子の金属配線。 - 【請求項４】 前記層間絶縁膜の上部の厚さは、前記層
間絶縁膜の全体厚さの20乃至70%であることを特徴とす
る請求項３に記載の半導体素子の金属配線。 - 【請求項５】 前記層間絶縁膜は、二つの層すなわち第
１及び第２絶縁膜が順次に形成されている膜であり、第
１絶縁膜のトレンチ幅が第２絶縁膜のトレンチ幅より広
く形成されている膜であることを特徴とする請求項２に
記載の半導体素子の金属配線。 - 【請求項６】 前記第２絶縁膜の厚さは、前記第１及び
第２絶縁膜の全体厚さの20乃至70%であることを特徴と
する請求項５に記載の半導体素子の金属配線。 - 【請求項７】 前記第２絶縁膜は、USG膜、SiOF膜、TEO
S膜、SOG膜又はBPSG膜よりなり、前記第１絶縁膜は前記
第２絶縁膜よりエッチング比が大きい流動性酸化膜又は
HOSP膜よりなることを特徴とする請求項５に記載の半導
体素子の金属配線。 - 【請求項８】 前記バリヤ膜は、Ta膜、TaN膜、Ti膜、T
iN膜又はこれらの組み合わせ膜よりなる膜であることを
特徴とする請求項２に記載の半導体素子の金属配線。 - 【請求項９】 前記導電膜はCu又はWよりなる膜である
ことを特徴とする請求項２に記載の半導体素子の金属配
線。 - 【請求項１０】 金属配線中間部の幅が金属配線下部及
び上部の幅より広いことを特徴とする半導体素子の金属
配線。 - 【請求項１１】 前記金属配線は、 中間部の幅を上部及び下部の幅より広くして半導体基板
上の層間絶縁膜に形成されたトレンチの内部に段差に沿
って形成されたバリヤ膜と、 このバリヤ膜により取り囲まれて、前記層間絶縁膜のト
レンチに埋め込まれ、中間部の幅が上部及び下部の幅よ
り広く形成された導電膜とを含むことを特徴とする請求
項10に記載の半導体素子の金属配線。 - 【請求項１２】 前記層間絶縁膜は一つの層の絶縁膜で
形成されている膜であり、USG膜、SiOF膜、TEOS膜、SOG
膜又はBPSG膜よりなることを特徴とする請求項11に記載
の半導体素子の金属配線。 - 【請求項１３】 前記層間絶縁膜の中間部の厚さは前記
層間絶縁膜の全体厚さの20乃至50%であることを特徴と
する請求項12に記載の半導体素子の金属配線。 - 【請求項１４】 前記層間絶縁膜は三つの層すなわち第
１，第２及び第３絶縁膜が順次に形成されている膜であ
り、中間部の第２絶縁膜のトレンチ幅が上部の第３絶縁
膜及び下部の第１絶縁膜のトレンチ幅より広く形成され
ている膜であることを特徴とする請求項11に記載の半導
体素子の金属配線。 - 【請求項１５】 前記第２絶縁膜の厚さは前記第１，第
２及び第３絶縁膜の全体厚さの20乃至50%であることを
特徴とする請求項14に記載の半導体素子の金属配線。 - 【請求項１６】 前記第１及び第３絶縁膜はUSG膜、SiO
F膜、TEOS膜、SOG膜又はBPSG膜よりなり、前記第２絶縁
膜は前記第１及び第３絶縁膜よりエッチング比が大きい
流動性酸化膜又はHOSP膜よりなることを特徴とする請求
項14に記載の半導体素子の金属配線。 - 【請求項１７】 前記バリヤ膜はTa膜、TaN膜、Ti膜、T
iN膜又はこれらの組み合わせ膜よりなる膜であることを
特徴とする請求項11に記載の半導体素子の金属配線。 - 【請求項１８】 前記導電膜は、Cu又はWよりなる膜で
あることを特徴とする請求項11に記載の半導体素子の金
属配線。 - 【請求項１９】 (a)半導体基板上に層間絶縁膜を形成
する段階と、 (b)前記層間絶縁膜上に金属配線領域を限定するフォト
レジストパターンを形成する段階と、 (c)前記フォトレジストパターンをマスクとして前記層
間絶縁膜の一部をエッチングして浅いトレンチを形成し
ながら、その浅いトレンチの側壁にエッチングに対する
マスキングの役割を果たすポリマを形成する段階と、 (d)前記フォトレジストパターン及び前記浅いトレンチ
の側壁に形成されたポリマをマスクとして残りの層間絶
縁膜をエッチングして、前記層間絶縁膜に、下部の幅が
上部の幅より広いトレンチを形成する段階と、 (e)前記フォトレジストパターンを除去する段階と、 (f)前記結果物の全面に段差に沿ってバリヤ膜を形成す
る段階と、 (g)前記バリヤ膜が形成された結果物の全面に導電膜を
蒸着させる段階と、 (h)前記導電膜が蒸着された結果物を化学機械的研磨し
て前記層間絶縁膜のトレンチの内部にのみ導電膜が充填
されるようにする段階とを含むことを特徴とする半導体
素子の金属配線製造方法。 - 【請求項２０】 前記(c)段階は、水素を含有するC−F
系ガスと不活性ガスを使用してポリマを形成することを
特徴とする請求項19に記載の半導体素子の金属配線製造
方法。 - 【請求項２１】 前記(d)段階は、水素を含有しないC−
F系ガス及び不活性ガスに酸素又は窒素ガスを添加して
エッチングすることを特徴とする請求項19に記載の半導
体素子の金属配線製造方法。 - 【請求項２２】 前記ポリマが形成される浅いトレンチ
の深さは前記層間絶縁膜の全体厚さの20乃至70%である
ことを特徴とする請求項19に記載の半導体素子の金属配
線製造方法。 - 【請求項２３】 前記層間絶縁膜は、USG膜、SiOF膜、T
EOS膜、SOG膜又はBPSG膜であることを特徴とする請求項
19に記載の半導体素子の金属配線製造方法。 - 【請求項２４】前記バリヤ膜は、金属の拡散を防止し、
かつ層間絶縁膜と導電膜との接着層として作用するTa
膜、TaN膜、Ti膜、TiN膜又はこれらの組み合わせ膜より
なる膜であることを特徴とする請求項19に記載の半導体
素子の金属配線製造方法。 - 【請求項２５】 前記導電膜は、Cu又はWよりなる膜で
あることを特徴とする請求項19に記載の半導体素子の金
属配線製造方法。 - 【請求項２６】 半導体基板上に第１層間絶縁膜を形成
する段階と、 前記第１層間絶縁膜上に前記第１層間絶縁膜に比べてエ
ッチング比が小さい第２層間絶縁膜を形成する段階と、 前記第２層間絶縁膜上に金属配線領域を限定するフォト
レジストパターンを形成する段階と、 前記フォトレジストパターンをマスクとして前記第２層
間絶縁膜及び前記第１層間絶縁膜を順次にエッチングし
て、前記第１層間絶縁膜部分の幅が第２層間絶縁膜部分
の幅より広いトレンチを形成する段階と、 前記フォトレジストパターンを除去する段階と、 前記結果物の全面に段差に沿ってバリヤ膜を形成する段
階と、 前記バリヤ膜が形成された結果物の全面に導電膜を蒸着
する段階と、 前記導電膜が蒸着された結果物を化学機械的研磨して前
記第１及び第２層間絶縁膜のトレンチの内部にのみ導電
膜が充填されるようにする段階とを含むことを特徴とす
る半導体素子の金属配線製造方法。 - 【請求項２７】 前記第２層間絶縁膜の厚さは、前記第
１及び第２層間絶縁膜の全体厚さの20乃至70%であるこ
とを特徴とする請求項26に記載の半導体素子の金属配線
製造方法。 - 【請求項２８】 前記第２層間絶縁膜は、USG膜、SiOF
膜、TEOS膜、SOG膜又はBPSG膜よりなり、前記第１層間
絶縁膜は前記第２層間絶縁膜に比べてエッチング比が大
きい流動性酸化膜又はHOSP膜よりなることを特徴とする
請求項26に記載の半導体素子の金属配線製造方法。 - 【請求項２９】 前記バリヤ膜は、金属の拡散を防止
し、かつ層間絶縁膜と導電膜との接着層として作用する
Ta膜、TaN膜、Ti膜、TiN膜又はこれらの組み合わせ膜よ
りなる膜であることを特徴とする請求項26に記載の半導
体素子の金属配線製造方法。 - 【請求項３０】 前記導電膜は、Cu又はWよりなる膜で
あることを特徴とする請求項26に記載の半導体素子の金
属配線製造方法。 - 【請求項３１】 (a)半導体基板上に層間絶縁膜を形成
する段階と、 (b)前記層間絶縁膜上に金属配線領域を限定するフォト
レジストパターンを形成する段階と、 (c)前記フォトレジストパターンをマスクとして前記層
間絶縁膜の上部をエッチングして第１トレンチを形成し
ながら、その第１トレンチの側壁にエッチングに対する
マスキングの役割を果たすポリマを形成する段階と、 (d)前記フォトレジストパターン及び前記第１トレンチ
の側壁に形成されたポリマをマスクとして前記層間絶縁
膜の中間部をエッチングして、幅が上部の第１トレンチ
の幅より広い第２トレンチを形成する段階と、 (e)エッチングされた前記層間絶縁膜の中間部の下部に
エッチングに対するマスキングの役割を果たすポリマを
形成する段階と、 (f) 前記フォトレジストパターン及び前記層間絶縁膜の
エッチング部上部と中間部の下部に形成された前記ポリ
マをマスクとして残りの下部の層間絶縁膜をエッチング
して、幅が中間部の前記第２トレンチの幅より狭い第３
トレンチを形成する段階と、 (g)前記フォトレジストパターンを除去する段階と、 (h)前記結果物の全面に段差に沿ってバリヤ膜を形成す
る段階と、 (i)前記バリヤ膜が形成された結果物の全面に導電膜を
蒸着する段階と、 (j)前記導電膜が蒸着された結果物を化学機械的研磨し
て前記層間絶縁膜のトレンチの内部にのみ導電膜が充填
されるようにする段階とを含むことを特徴とする半導体
素子の金属配線製造方法。 - 【請求項３２】 前記(c)及び(e)段階は、水素を含有す
るC−F系ガスと不活性ガスとを使用してポリマを形成す
ることを特徴とする請求項31に記載の半導体素子の金属
配線製造方法。 - 【請求項３３】 前記(d)及び(f)段階は、水素を含有し
ないC−F系ガス及び不活性ガスに酸素又は窒素ガスを添
加してエッチングすることを特徴とする請求項31に記載
の半導体素子の金属配線製造方法。 - 【請求項３４】 前記層間絶縁膜の中間部の厚さは、前
記層間絶縁膜の全体厚さの20乃至50%であることを特徴
とする請求項31に記載の半導体素子の金属配線製造方
法。 - 【請求項３５】 前記層間絶縁膜は、USG膜、SiOF膜、T
EOS膜、SOG膜又はBPSG膜であることを特徴とする請求項
31に記載の半導体素子の金属配線製造方法。 - 【請求項３６】 前記バリヤ膜は、金属の拡散を防止
し、かつ層間絶縁膜と導電膜との接着層として作用する
Ta膜、TaN膜、Ti膜、TiN膜又はこれらの組み合わせ膜よ
りなる膜であることを特徴とする請求項31に記載の半導
体素子の金属配線製造方法。 - 【請求項３７】 前記導電膜は、Cu又はWよりなる膜で
あることを特徴とする請求項31に記載の半導体素子の金
属配線製造方法。 - 【請求項３８】 半導体基板上に第１層間絶縁膜を形成
する段階と、 前記第１層間絶縁膜上にその第１層間絶縁膜に比べてエ
ッチング比が大きい第２層間絶縁膜を形成する段階と、 前記第２層間絶縁膜上にその第２層間絶縁膜に比べてエ
ッチング比が小さい第３層間絶縁膜を形成する段階と、 前記第３層間絶縁膜上に金属配線領域を限定するフォト
レジストパターンを形成する段階と、 前記フォトレジストパターンをマスクとして前記第３層
間絶縁膜、第２層間絶縁膜及び第１層間絶縁膜を順次に
エッチングして、前記第２層間絶縁膜部分の幅が前記第
１及び第３層間絶縁膜部分の幅より広いトレンチを形成
する段階と、 前記フォトレジストパターンを除去する段階と、 前記結果物の全面に段差に沿ってバリヤ膜を形成する段
階と、 前記バリヤ膜が形成された結果物の全面に導電膜を蒸着
する段階と、 前記導電膜が蒸着された結果物を化学機械的研磨して前
記第１，第２及び第３層間絶縁膜のトレンチの内部にの
み導電膜が充填されるようにする段階とを含むことを特
徴とする半導体素子の金属配線製造方法。 - 【請求項３９】 前記第２層間絶縁膜の厚さは、前記第
１，第２及び第３層間絶縁膜の全体厚さの20乃至50%で
あることを特徴とする請求項38に記載の半導体素子の金
属配線製造方法。 - 【請求項４０】 前記第１及び第３層間絶縁膜は、USG
膜、SiOF膜、TEOS膜、SOG膜又はBPSG膜よりなり、前記
第２層間絶縁膜は前記第１及び第３層間絶縁膜に比べて
エッチング比が大きい流動性酸化膜又はHOSP膜よりなる
ことを特徴とする請求項38に記載の半導体素子の金属配
線製造方法。 - 【請求項４１】 前記バリヤ膜は、金属の拡散を防止
し、かつ層間絶縁膜と導電膜との接着層として作用する
Ta膜、TaN膜、Ti膜、TiN膜又はこれらの組み合わせ膜よ
りなることを特徴とする請求項38に記載の半導体素子の
金属配線製造方法。 - 【請求項４２】 前記導電膜は、Cu又はWよりなる膜で
あることを特徴とする請求項38に記載の半導体素子の金
属配線製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0064557A KR100366635B1 (ko) | 2000-11-01 | 2000-11-01 | 반도체 소자의 금속 배선 및 그 제조방법 |
| KR2000-064557 | 2000-11-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002184778A true JP2002184778A (ja) | 2002-06-28 |
| JP4230689B2 JP4230689B2 (ja) | 2009-02-25 |
Family
ID=19696601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001323222A Expired - Fee Related JP4230689B2 (ja) | 2000-11-01 | 2001-10-22 | 半導体素子の金属配線製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US20020050649A1 (ja) |
| JP (1) | JP4230689B2 (ja) |
| KR (1) | KR100366635B1 (ja) |
| TW (1) | TW507323B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012175109A (ja) * | 2011-02-17 | 2012-09-10 | Freescale Semiconductor Inc | 固定された導電性ビアおよびその製造方法 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413828B1 (ko) * | 2001-12-13 | 2004-01-03 | 삼성전자주식회사 | 반도체 장치 및 그 형성방법 |
| JP4850392B2 (ja) * | 2004-02-17 | 2012-01-11 | 三洋電機株式会社 | 半導体装置の製造方法 |
| KR100607408B1 (ko) * | 2004-07-21 | 2006-08-02 | 삼성전자주식회사 | 반도체 기판의 신뢰성 평가방법 |
| JP4443379B2 (ja) * | 2004-10-26 | 2010-03-31 | 三洋電機株式会社 | 半導体装置の製造方法 |
| TWI303864B (en) * | 2004-10-26 | 2008-12-01 | Sanyo Electric Co | Semiconductor device and method for making the same |
| JP4873517B2 (ja) * | 2004-10-28 | 2012-02-08 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
| US7485967B2 (en) * | 2005-03-10 | 2009-02-03 | Sanyo Electric Co., Ltd. | Semiconductor device with via hole for electric connection |
| US7425507B2 (en) * | 2005-06-28 | 2008-09-16 | Micron Technology, Inc. | Semiconductor substrates including vias of nonuniform cross section, methods of forming and associated structures |
| JP2007067216A (ja) | 2005-08-31 | 2007-03-15 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法、回路基板およびその製造方法 |
| US8368220B2 (en) * | 2005-10-18 | 2013-02-05 | Taiwan Semiconductor Manufacturing Co. Ltd. | Anchored damascene structures |
| KR100778851B1 (ko) * | 2005-12-28 | 2007-11-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 ｍｉｍ 커패시터 형성방법 |
| KR100715600B1 (ko) * | 2005-12-28 | 2007-05-10 | 동부일렉트로닉스 주식회사 | 반도체소자의 미세패턴 형성방법 |
| US7858476B2 (en) * | 2006-10-30 | 2010-12-28 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with recess gate |
| KR101380875B1 (ko) | 2007-11-05 | 2014-04-03 | 삼성디스플레이 주식회사 | 금속 배선 및 그 형성 방법 |
| CN103839874B (zh) * | 2012-11-21 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 金属互连结构及其制作方法 |
| US9627318B2 (en) | 2014-06-16 | 2017-04-18 | Taiwan Semiconductor Manufacturing Company Ltd. | Interconnect structure with footing region |
| US10727122B2 (en) | 2014-12-08 | 2020-07-28 | International Business Machines Corporation | Self-aligned via interconnect structures |
| US9620510B2 (en) * | 2014-12-19 | 2017-04-11 | Taiwan Semiconductor Manufacturing Company Ltd. | Stacked metal layers with different thicknesses |
| WO2017095398A1 (en) * | 2015-12-02 | 2017-06-08 | Intel Corporation | Anchored through-silicon vias |
| JP2018049856A (ja) * | 2016-09-20 | 2018-03-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10141260B1 (en) * | 2017-05-26 | 2018-11-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure and method for forming the same |
| US10886226B2 (en) * | 2018-07-31 | 2021-01-05 | Taiwan Semiconductor Manufacturing Co, Ltd. | Conductive contact having staircase barrier layers |
| US10950497B2 (en) * | 2018-11-26 | 2021-03-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electrical connection for semiconductor devices |
| CN113539945B (zh) | 2020-04-16 | 2023-09-29 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4528066A (en) * | 1984-07-06 | 1985-07-09 | Ibm Corporation | Selective anisotropic reactive ion etching process for polysilicide composite structures |
| JPH06125013A (ja) * | 1992-03-14 | 1994-05-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5262352A (en) * | 1992-08-31 | 1993-11-16 | Motorola, Inc. | Method for forming an interconnection structure for conductive layers |
| US5340370A (en) * | 1993-11-03 | 1994-08-23 | Intel Corporation | Slurries for chemical mechanical polishing |
| JPH07201774A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5364817A (en) * | 1994-05-05 | 1994-11-15 | United Microelectronics Corporation | Tungsten-plug process |
| JPH0817827A (ja) * | 1994-06-29 | 1996-01-19 | Oki Electric Ind Co Ltd | 配線形成方法 |
| JPH08195380A (ja) * | 1995-01-13 | 1996-07-30 | Sony Corp | コンタクトホールの形成方法 |
| JPH09148434A (ja) * | 1995-11-29 | 1997-06-06 | Hitachi Ltd | 配線の層間接続法 |
| KR100214467B1 (ko) * | 1995-12-29 | 1999-08-02 | 구본준 | 반도체소자의 배선구조 형성방법 |
| US5851923A (en) * | 1996-01-18 | 1998-12-22 | Micron Technology, Inc. | Integrated circuit and method for forming and integrated circuit |
| US5554565A (en) * | 1996-02-26 | 1996-09-10 | Taiwan Semiconductor Manufacturing Company Ltd. | Modified BP-TEOS tungsten-plug contact process |
| JP2790110B2 (ja) * | 1996-02-28 | 1998-08-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| TW305069B (en) * | 1996-05-06 | 1997-05-11 | United Microelectronics Corp | The IC pad structure and its manufacturing method |
| US6046100A (en) * | 1996-12-12 | 2000-04-04 | Applied Materials, Inc. | Method of fabricating a fabricating plug and near-zero overlap interconnect line |
| KR19990000816A (ko) * | 1997-06-10 | 1999-01-15 | 윤종용 | 앵커드 텅스텐 플러그를 구비한 반도체장치의 금속배선구조 및 그 제조방법 |
| US5942446A (en) * | 1997-09-12 | 1999-08-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fluorocarbon polymer layer deposition predominant pre-etch plasma etch method for forming patterned silicon containing dielectric layer |
| US5888309A (en) * | 1997-12-29 | 1999-03-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lateral etch inhibited multiple for forming a via through a microelectronics layer susceptible to etching within a fluorine containing plasma followed by an oxygen containing plasma |
| JPH11317407A (ja) * | 1998-05-01 | 1999-11-16 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US6025259A (en) * | 1998-07-02 | 2000-02-15 | Advanced Micro Devices, Inc. | Dual damascene process using high selectivity boundary layers |
| JP3708732B2 (ja) * | 1998-12-25 | 2005-10-19 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6235638B1 (en) * | 1999-02-16 | 2001-05-22 | Micron Technology, Inc. | Simplified etching technique for producing multiple undercut profiles |
| US6355567B1 (en) * | 1999-06-30 | 2002-03-12 | International Business Machines Corporation | Retrograde openings in thin films |
| US6291353B1 (en) * | 1999-08-19 | 2001-09-18 | International Business Machines Corporation | Lateral patterning |
| DE19939852B4 (de) * | 1999-08-23 | 2006-01-12 | Infineon Technologies Ag | Stacked Via mit besonders ausgebildetem Landing Pad für integrierte Halbleiterstrukturen |
| US6413858B1 (en) * | 1999-08-27 | 2002-07-02 | Micron Technology, Inc. | Barrier and electroplating seed layer |
| US6566274B1 (en) * | 2001-11-28 | 2003-05-20 | Unaxis Balzer Limited | Lithography process for transparent substrates |
-
2000
- 2000-11-01 KR KR10-2000-0064557A patent/KR100366635B1/ko active IP Right Grant
-
2001
- 2001-06-12 US US09/879,556 patent/US20020050649A1/en not_active Abandoned
- 2001-07-10 TW TW090116854A patent/TW507323B/zh not_active IP Right Cessation
- 2001-10-22 JP JP2001323222A patent/JP4230689B2/ja not_active Expired - Fee Related
-
2003
- 2003-12-17 US US10/738,727 patent/US7045896B2/en not_active Expired - Lifetime
-
2006
- 2006-03-21 US US11/385,400 patent/US20060160351A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012175109A (ja) * | 2011-02-17 | 2012-09-10 | Freescale Semiconductor Inc | 固定された導電性ビアおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040140563A1 (en) | 2004-07-22 |
| US7045896B2 (en) | 2006-05-16 |
| US20020050649A1 (en) | 2002-05-02 |
| KR20020034351A (ko) | 2002-05-09 |
| JP4230689B2 (ja) | 2009-02-25 |
| TW507323B (en) | 2002-10-21 |
| US20060160351A1 (en) | 2006-07-20 |
| KR100366635B1 (ko) | 2003-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4230689B2 (ja) | 半導体素子の金属配線製造方法 | |
| JP4105023B2 (ja) | 低誘電率絶縁膜を利用したデュアルダマシン配線の形成方法 | |
| US6143646A (en) | Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation | |
| US6140224A (en) | Method of forming a tungsten plug | |
| CN100442474C (zh) | 制造半导体器件的方法 | |
| JP4086673B2 (ja) | 半導体装置及びその製造方法 | |
| US6228760B1 (en) | Use of PE-SiON or PE-OXIDE for contact or via photo and for defect reduction with oxide and W chemical-mechanical polish | |
| US6940150B2 (en) | Semiconductor wafer device having separated conductive patterns in peripheral area and its manufacture method | |
| US20070232048A1 (en) | Damascene interconnection having a SiCOH low k layer | |
| JP2003045969A (ja) | デュアルダマシン工程を利用した配線形成方法 | |
| US6774031B2 (en) | Method of forming dual-damascene structure | |
| US6849536B2 (en) | Inter-metal dielectric patterns and method of forming the same | |
| US7265450B2 (en) | Semiconductor device and method for fabricating the same | |
| US7375028B2 (en) | Method for manufacturing a semiconductor device | |
| JP2004014828A (ja) | 半導体装置の製造方法 | |
| JPH11162982A (ja) | 半導体装置の製造方法 | |
| KR100539444B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100780680B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JP4211910B2 (ja) | 半導体装置の製造方法 | |
| KR101021176B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR101103550B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| US6764957B2 (en) | Method for forming contact or via plug | |
| US20230178379A1 (en) | Film deposition for patterning process | |
| JPH07135252A (ja) | 半導体集積回路装置の製造方法 | |
| KR100447322B1 (ko) | 반도체 소자의 메탈 라인 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040927 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080401 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080729 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081029 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081125 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081204 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4230689 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |