CN103839874B - 金属互连结构及其制作方法 - Google Patents

Abstract

一种金属互连结构及其制作方法。制作方法包括：提供具有目标电连接区域的半导体衬底；在该半导体衬底自下而上依次形成刻蚀终止层、介电层、Cu₃N硬掩膜层；在Cu₃N硬掩膜层上定义出用以形成沟槽的条状区域；定义出用以形成通孔的图形化光刻胶；以该图形化光刻胶为掩膜刻蚀介电层以形成通孔；以条状区域的硬掩膜层为掩膜刻蚀介电层以形成沟槽，此时通孔底部的刻蚀终止层暴露；对Cu₃N硬掩膜层进行处理形成Cu硬掩膜层，并湿法去除；进行干法去除通孔底部的刻蚀终止层以使半导体衬底的目标电连接区域暴露，并将沟槽开口处的尺寸进行扩大；在通孔及沟槽内填充导电材质。本发明的技术方案，提供了一种无空洞、电连接性能佳的金属互连结构。

Description

金属互连结构及其制作方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种金属互连结构及其制作方法。

背景技术

金属互连结构，是半导体器件不可或缺的结构。在半导体制造过程中，形成的金属互连结构的质量对半导体器件的性能及半导体制造成本有很大影响。

金属互连结构，包括连接各层金属图案的导电插塞，包埋在介电层中。现有技术中，该金属图案一般是通过在沟槽内填充导电材质实现的。其具体形成方法现有技术中有很多，例如请参照公开号为“US20060160351A1”的美国专利。

随着行业内对金属互连结构的导电性能要求越来越高，使得对沟槽深宽比的要求也有所提高。若继续采用现有的形成沟槽的方法，在形成大的深宽比的沟槽时，易出现开口尺寸小，沟槽内尺寸大的问题，这造成在其内填充导电材质时易出现空洞（Void），不利于金属互连结构的电连接性能。

针对上述问题，本发明提出一种新的金属互连结构及其制作方法加以解决。

发明内容

本发明解决的问题是提出一种新的金属互连结构及其制作方法，以提供一种无空洞、电连接性能佳的金属互连结构。

为解决上述问题，本发明提供一种金属互连结构的制作方法，包括：

提供具有目标电连接区域的半导体衬底；

在所述半导体衬底上形成刻蚀终止层；

在所述刻蚀终止层上形成介电层；

在所述介电层上形成Cu₃N硬掩膜层；

在所述Cu₃N硬掩膜层上定义出用以形成沟槽的条状区域，去除所述条状区域外的Cu₃N硬掩膜层；

利用光刻工艺在保留的Cu₃N硬掩膜层上定义出用以形成通孔的图形化光刻胶，定义的所述通孔位于所述保留的Cu₃N硬掩膜层的相邻条状区域之间；

以所述图形化光刻胶为掩膜刻蚀所述介电层以形成通孔；

以所述条状区域的Cu₃N硬掩膜层为掩膜刻蚀所述介电层以形成沟槽，所述通孔底部的刻蚀终止层暴露；

对所述Cu₃N硬掩膜层进行处理形成Cu硬掩膜层，并湿法去除；

干法去除所述通孔底部的刻蚀终止层以使半导体衬底的目标电连接区域暴露，并将所述沟槽开口处的尺寸进行扩大；

在所述通孔及所述沟槽内填充导电材质。

可选地，所述目标电连接区域为前层金属互连结构的金属区域。

可选地，在所述Cu₃N硬掩膜层上定义出用以形成沟槽的条状区域，去除所述条状区域外的Cu₃N硬掩膜层是采用光刻刻蚀工艺实现的。

可选地，所述刻蚀终止层的材质为二氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅中的至少一种。

可选地，所述介电层包括介电常数依次增大的第一介电层、第二介电层及第三介电层，所述第一介电层与所述刻蚀终止层相邻，所述第三介电层与所述Cu₃N硬掩膜层相邻。

可选地，所述第一介电层的介电常数k<2.0，第二介电层的介电常数k的范围为2.0-4.0，第三介电层的介电常数k>4.0。

可选地，所述导电材质为铜、铜合金、铝、铝合金、钨、钨合金、或掺杂多晶硅中的至少一种。

可选地，以所述条状区域的Cu₃N硬掩膜层为掩膜刻蚀所述介电层以形成沟槽步骤中，所述通孔底部的介电层进一步刻蚀直至所述刻蚀终止层暴露。

可选地，以所述图形化光刻胶为掩膜刻蚀所述介电层以形成通孔步骤中，所述通孔底部的刻蚀终止层暴露。

可选地，对所述Cu₃N硬掩膜层进行处理形成Cu硬掩膜层采用的处理气体为N₂与H₂的混合气体。

可选地，所述N₂与H₂的混合气体中，N₂的比例范围为：40%-80%。

可选地，对所述Cu₃N硬掩膜层进行处理形成Cu硬掩膜层采用的温度范围为：200℃-300℃。

可选地，湿法去除所述Cu硬掩膜层采用酸与H₂O₂的混合溶液。

可选地，所述酸为HCl酸或H₂SO₄酸。

此外，本发明还提供了上述任一方法形成的金属互连结构。

与现有技术相比，本发明具有以下优点：采用材质为Cu₃N的硬掩膜层，该硬掩膜层后续被处理为Cu硬掩膜层，Cu硬掩膜层可以采用湿法去除，上述湿法去除避免了采用化学机械研磨（CMP）去除金属硬掩膜层，因而，获得的金属互连结构表面平整；此外，在去除通孔底部的刻蚀终止层的同时，使得沟槽开口处的尺寸扩大，有利于导电材质的填充，避免了金属互连结构出现空洞。

附图说明

图1是本发明实施例提供的金属互连结构的制作方法流程图；

图2是图1流程中提供的半导体衬底的立体结构示意图；

图3是图2中沿Ⅰ-Ⅰ线的剖视结构示意图；

图4至图6是依据图1中流程形成的金属互连结构的中间结构截面示意图；

图7至图8是依据图1中流程形成的金属互连结构的两个中间结构的立体结构示意图；

图9是图8中沿Ⅱ-Ⅱ线的剖视结构示意图；

图10是依据图1中流程形成的金属互连结构的再一个中间结构的立体结构示意图；

图11是图10中沿Ⅲ-Ⅲ线的剖视结构示意图；

图12是依据图1中流程形成通孔的立体结构示意图；

图13是图12中沿Ⅳ-Ⅳ线的剖视结构示意图；

图14是依据图1中流程形成沟槽的立体结构示意图；

图15是依据图1中流程形成的金属互连结构的再一个中间结构的截面示意图；

图16是依据图1中流程形成的金属互连结构的最终结构的截面示意图。

具体实施方式

针对现有技术在介电层内制作的大深宽比沟槽在填充导电材质时具有填充困难的问题，本发明采用以Cu₃N硬掩膜层作为硬掩膜首先定义出沟槽区域，然后在该定义出的沟槽区域上采用光刻定义通孔的区域，上述通孔落在上述沟槽内，接着在介电层内分别进行通孔与沟槽的刻蚀；随后，将Cu₃N硬掩膜层处理为Cu硬掩膜层，并采用湿法去除该Cu硬掩膜层；之后，干法去除所述通孔底部的刻蚀终止层以使半导体衬底的目标电连接区域暴露，并将沟槽开口处的尺寸进行扩大，有利于导电材质的填充，避免了金属互连结构出现空洞。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。由于本发明重在解释原理，因此，未按比例制图。

本发明提出的金属互连结构的制作方法，属于半导体领域的后段制程，因而，本实施例以在前层金属互连结构上形成与之电连接的金属互连结构为例，详细介绍本发明的制作方法。

首先结合图1的流程图，执行步骤S11：提供半导体衬底，该半导体衬底上具有目标电连接区域，其中，该目标电连接区域为前层金属互连结构的金属区域。其它实施例中，该目标电连接区域也可以为晶体管的源极、栅极或漏极。

本实施例中，半导体衬底可以为硅、锗或硅锗等基底，其上形成有多种有源、无源器件。有源器件例如为平面MOS晶体管，其结构包括源极、漏极以及源极与漏极之间的沟道区上依次形成的栅极绝缘层与栅极。其它实施例中，该MOS晶体管也可以为沟槽型MOS晶体管（TrenchMOS）。MOS晶体管的源极、漏极、栅极上还可以形成有金属硅化物以减小接触电阻。

大部分情况下，有源、无源器件需通过多层金属互连结构与其它器件或控制电路形成电连接，以实现各自功能。例如，MOS晶体管通过8层金属互连结构与位线、字线等相连，在8层金属互连结构之间，具体地，MOS晶体管与第一层金属图案（Metal1）之间、各层金属图案（Metal1，Metal2,……）之间通过导电插塞实现互连。参见图2所示，金属互连结构的金属区域，也称金属图案31为本实施例的目标电连接区域。该金属图案31之间形成有起电绝缘作用的介电层30，金属图案31与其间的介电层30形成在采用本实施例提供的制作方法制作的金属互连结构之前，也称前层的金属图案31、前层的介电层30。包含前层的金属图案31的基底为本实施例的半导体衬底。其它实施例中，MOS晶体管的源极、漏极、栅极也可以为本发明的目标电连接区域，包含MOS晶体管的源极、漏极、栅极的基底为本发明的半导体衬底。可以看出，图2中的金属图案31为2个，为方便理解本实施例的技术方案，本实施例还给出了图2中沿Ⅰ-Ⅰ线的剖视图，参照图3所示，即显示了其中一个金属图案31的截面结构。

接着执行步骤S12：如图4所示，在半导体衬底上形成刻蚀终止层32。

该刻蚀终止层32在后续刻蚀介电层形成沟槽过程中（参见步骤S18）起终止作用。该刻蚀终止层32的材质可以选择现有的可以实现上述功能的材质，例如氮化硅、氮氧化硅、碳氮化硅或碳化硅。

接着执行步骤S13：如图5所示，在刻蚀终止层32上形成介电层33。

本步骤中，该介电层可以是采用TEOS形成的二氧化硅，其介电常数大约4.2左右。然而，在金属互连结构中，被介电层隔绝的两金属结构之间会有寄生电容，该寄生电容不利于半导体器件的性能，过大甚至会导致介电层被击穿。为了降低介电层的寄生电容，本实施例优选采用介电常数小的材质作为介电层，例如低K材质（介电常数2.0≤k≤4.0）或超低K材质（介电常数k<2.0），但该些材质其比较松软，机械强度差，在形成大的深宽比的沟槽时，会出现开口尺寸小，沟槽内尺寸大的问题，这不利于对其内填充导电材质。针对上述问题，本实施例中的介电层33包括介电常数依次增大的第一介电层（未图示）、第二介电层（未图示）及第三介电层（未图示），第一介电层与刻蚀终止层32相邻，第三介电层与后续形成的Cu₃N硬掩膜层相邻，这样，第一介电层可以选择超低K材质（介电常数k<2.0），第二介电层选择低K材质（介电常数2.0≤k≤4.0），第三介电层选择二氧化硅（介电常数k>4.0），实现了既降低了介电层33的寄生电容，又避免了全部采用超低K材质时，介电层机械强度差造成该层易变形的问题。其它实施例中，该超低K材质与低K材质可以交叠设置多次，此外，处于上方的二氧化硅其硬度较大，也可以防止后续在其上形成的金属层内的金属原子扩散入介电层中。

执行步骤S14：如图6所示，在介电层33上形成Cu₃N硬掩膜层34。

该硬Cu₃N掩膜层34在刻蚀形成沟槽过程中做掩膜使用，其形成方法为物理气相沉积（PVD）或化学气相沉积（CVD）。

执行步骤S15：在Cu₃N硬掩膜层34上定义出用以形成沟槽的条状区域34’，去除条状区域外的Cu₃N硬掩膜层34。

本步骤是采用光刻、刻蚀工艺实现的。具体地，在Cu₃N硬掩膜层34的表面旋转涂布光刻胶，利用具有对应沟槽位置的条状区域的图形化掩膜板对该光刻胶进行曝光，之后显影形成如图7所示的图形化的光刻胶35。

接着以该图形化的光刻胶35为掩膜刻蚀Cu₃N硬掩膜层34，去除光刻胶残留物后，保留的多个呈条状的Cu₃N硬掩膜层34’，也称保留的硬掩膜层，如图8所示。可以看出，相邻条状区域的Cu₃N硬掩膜层34’之间的区域用于形成沟槽。为方便理解本实施例的技术方案，本实施例还给出了图8中沿Ⅱ-Ⅱ线的剖视图，参照图9所示，即显示了其中一个金属区域31与Cu₃N硬掩膜层34’位置的对应关系。

然后执行步骤S16：如图10所示，利用光刻工艺在保留的Cu₃N硬掩膜层34’上定义出用以形成通孔37的图形化光刻胶36，定义的通孔37位于保留的Cu₃N硬掩膜层34’的相邻条状区域之间。

本步骤的光刻、刻蚀工艺与步骤S15相比，除了掩膜板上图案不同外，工艺流程大致相同。同样，本实施例也给出了图10中沿Ⅲ-Ⅲ线的剖视图，参照图11所示，即显示了其中一个金属区域31与通孔37位置的对应关系。可以看出，通孔37的底部落在前层金属互连结构的金属区域31。

之后，执行步骤S17：以图形化光刻胶36为掩膜刻蚀介电层33以形成通孔37，通孔37底部的刻蚀终止层32未被去除。

本步骤在执行过程中，形成通孔37有两种方案：1）以图形化光刻胶36为掩膜刻蚀介电层33至刻蚀终止层32暴露停止；2）以图形化光刻胶36为掩膜刻蚀介电层33，并在距离刻蚀终止层32表面一定高度时停止，该预留高度的介电层33在步骤S18的沟槽的刻蚀过程中被刻蚀去除至刻蚀终止层32被暴露。本实施例采用第一种方案，对应的立体结构如图12所示，为方便结合图11理解，本实施例也提供了对图12中沿Ⅳ-Ⅳ直线的剖视图图13。

本步骤采用的刻蚀气体可以为CCl₄或CF₄。

接着执行步骤S18：如图14所示，去除残留的光刻胶，以条状区域的Cu₃N硬掩膜层34’为掩膜刻蚀介电层33以形成沟槽38，通孔37底部的刻蚀终止层32暴露。

本步骤采用的刻蚀气体可以为CCl₄或CF₄。

执行步骤S19：对Cu₃N硬掩膜层34’进行处理形成Cu硬掩膜层，并湿法去除。

本步骤的目的为去除Cu₃N硬掩膜层34’，该去除工艺具有多种，如在沟槽38内填充导电材料后采用CMP工艺去除，然而，由于除Cu₃N硬掩膜层较硬，该CMP工艺在研磨过程中会造成本层金属互连层表面不平整，不利于后续堆栈。为了避免上述问题，本步骤优选采用湿法工艺去除Cu₃N硬掩膜层。该湿法工艺首先需将Cu₃N材质转化为Cu材质，具体地，采用N₂与H₂的混合气体将Cu₃N材质还原为Cu材质，此外通入的N₂与H₂可以对沟槽28内的介电层33中的缺陷进行修复。

根据还原的效率及缺陷修复效果，N₂与H₂的混合气体中，两者的比例可以调节，本发明人发现，N₂的比例范围为：40%-80%（通过控制N₂与H₂流的量比实现）时效果较佳。

此外，需说明的是，上述步骤S17至S18可以在同一机台的同一腔室中完成刻蚀，S19可以在上述同一机台的另一腔室中完成处理，因而可以提高流程执行效率。此外，为加速H₂的还原效率及质量，步骤S19中，N₂与H₂的处理温度优选：200℃-300℃。

接着，将上述步骤形成的结构置于H₂SO₄酸与H₂O₂的混合溶液中去除Cu硬掩膜层。上述步骤不限于H₂SO₄酸，也可以采用HCl酸或其它酸。

执行步骤S20：干法去除通孔37底部的刻蚀终止层32以使半导体衬底的目标电连接区域暴露，并将沟槽38开口处的尺寸进行扩大。

一个实施例中，刻蚀终止层32的材质为氮化硅，采用的刻蚀气体为CF₄与N₂的混合气体，CF₄的流量为100-300sccm，N₂的流量为50-200sccm。

本步骤形成的结构示意图如图15所示。结合图13与图15，可以看出，沟槽38底部的宽度与通孔37的直径大小相等，沟槽38开口处的宽度由于被扩大而大于底部宽度。其它实施例中，沟槽38底部的宽度也可以根据需要大于通孔37的直径。

另外，沟槽38的开口尺寸的扩大深度的控制可以通过干法刻蚀时间长短控制实现，时间越长，扩大深度越大。

本实施例中，该目标电连接区域为前层的金属图案31。

最后执行步骤S21，如图16所示，在通孔37及沟槽38内填充导电材质39。

本步骤中，导电材质39可以选用现有的具有导电功能的材质，例如为铜、铜合金等。由于在介电层33的沟槽38开口处进行了扩大，因而，在填充导电材质39时不会出现空洞问题。填充入沟槽38的导电材质构成金属图案。

至此，一层金属互连结构已制作完成。

在具体实施过程中，在需要制作多层金属连接结构时，可以重复执行步骤S12-S21多次。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (15)

1.一种金属互连结构的制作方法，其特征在于，包括：

提供具有目标电连接区域的半导体衬底；

在所述半导体衬底上形成刻蚀终止层；

在所述刻蚀终止层上形成介电层；

在所述介电层上形成Cu₃N硬掩膜层；

在所述Cu₃N硬掩膜层上定义出用以形成沟槽的条状区域，去除所述条状区域外的Cu₃N硬掩膜层；

利用光刻工艺在保留的Cu₃N硬掩膜层上定义出用以形成通孔的图形化光刻胶，定义的所述通孔位于所述保留的Cu₃N硬掩膜层的相邻条状区域之间；

以所述图形化光刻胶为掩膜刻蚀所述介电层以形成通孔；

以所述条状区域的Cu₃N硬掩膜层为掩膜刻蚀所述介电层以形成沟槽，使得所述通孔底部的刻蚀终止层暴露；

对所述Cu₃N硬掩膜层进行处理形成Cu硬掩膜层，并湿法去除；

干法去除所述通孔底部的刻蚀终止层以使半导体衬底的目标电连接区域暴露，并将所述沟槽开口处的尺寸进行扩大；

在所述通孔及所述沟槽内填充导电材质。

2.根据权利要求1所述的金属互连结构的制作方法，其特征在于，所述目标电连接区域为前层金属互连结构的金属区域。

3.根据权利要求1所述的金属互连结构的制作方法，其特征在于，在所述Cu₃N硬掩膜层上定义出用以形成沟槽的条状区域，去除所述条状区域外的Cu₃N硬掩膜层是采用光刻刻蚀工艺实现的。

4.根据权利要求1所述的金属互连结构的制作方法，其特征在于，所述刻蚀终止层的材质为二氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅中的至少一种。

5.根据权利要求1所述的金属互连结构的制作方法，其特征在于，所述介电层包括介电常数依次增大的第一介电层、第二介电层及第三介电层，所述第一介电层与所述刻蚀终止层相邻，所述第三介电层与所述Cu₃N硬掩膜层相邻。

6.根据权利要求5所述的金属互连结构的制作方法，其特征在于，所述第一介电层的介电常数k<2.0，第二介电层的介电常数k的范围为2.0-4.0，第三介电层的介电常数k>4.0。

7.根据权利要求1所述的金属互连结构的制作方法，其特征在于，所述导电材质为铜、铜合金、铝、铝合金、钨、钨合金、或掺杂多晶硅中的至少一种。

8.根据权利要求1所述的金属互连结构的制作方法，其特征在于，以所述条状区域的Cu₃N硬掩膜层为掩膜刻蚀所述介电层以形成沟槽步骤中，所述通孔底部的介电层进一步刻蚀直至所述刻蚀终止层暴露。

9.根据权利要求1所述的金属互连结构的制作方法，其特征在于，以所述图形化光刻胶为掩膜刻蚀所述介电层以形成通孔步骤中，暴露出所述通孔底部的刻蚀终止层。

10.根据权利要求1所述的金属互连结构的制作方法，其特征在于，对所述Cu₃N硬掩膜层进行处理形成Cu硬掩膜层采用的处理气体为N₂与H₂的混合气体。

11.根据权利要求10所述的金属互连结构的制作方法，其特征在于，所述N₂与H₂的混合气体中，N₂的比例范围为：40％-80％。

12.根据权利要求10或11所述的金属互连结构的制作方法，其特征在于，对所述Cu₃N硬掩膜层进行处理形成Cu硬掩膜层采用的温度范围为：200℃-300℃。

13.根据权利要求1所述的金属互连结构的制作方法，其特征在于，湿法去除所述Cu硬掩膜层采用酸与H₂O₂的混合溶液。

14.根据权利要求13所述的金属互连结构的制作方法，其特征在于，所述酸为HCl酸或H₂SO₄酸。

15.一种根据上述权利要求1至14中任意一项的制作方法形成的金属互连结构。