JP2001028393A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ビア・ホールの横広がりが抑止することによ
り配線抵抗の増大を防止する。 【解決手段】 第１配線層１３と第２配線層１とに接続
するコンタクト層１２が形成され、コンタクト層１２を
形成するための第１穴９に連続して第２配線層１に第２
穴１１が形成されている。第２穴が存在しコンタクト層
１２を形成するコンタクト穴の形成進行が第２配線層１
の上面で停止してしまわないので、そのコンタクト穴に
膨らみが形成されることがなく、第２穴１１が連続して
第１穴９に接続しているので、第１配線層１３と第２配
線層１との接続が確実であり、一石二鳥の効果がある。
第２穴１１の断面積は第１穴９の断面積よりも小さく、
その断面積が第１穴９の断面積に概ね等しく、第２穴１
１は第１穴９から層方向に直交する方向にずれているこ
とが好ましい。その直交する方向にずれているずれ量
は、第１穴９の有効直径の１／４から１／２であること
が適正である。
り配線抵抗の増大を防止する。 【解決手段】 第１配線層１３と第２配線層１とに接続
するコンタクト層１２が形成され、コンタクト層１２を
形成するための第１穴９に連続して第２配線層１に第２
穴１１が形成されている。第２穴が存在しコンタクト層
１２を形成するコンタクト穴の形成進行が第２配線層１
の上面で停止してしまわないので、そのコンタクト穴に
膨らみが形成されることがなく、第２穴１１が連続して
第１穴９に接続しているので、第１配線層１３と第２配
線層１との接続が確実であり、一石二鳥の効果がある。
第２穴１１の断面積は第１穴９の断面積よりも小さく、
その断面積が第１穴９の断面積に概ね等しく、第２穴１
１は第１穴９から層方向に直交する方向にずれているこ
とが好ましい。その直交する方向にずれているずれ量
は、第１穴９の有効直径の１／４から１／２であること
が適正である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、大面積の配線層が形成される
場合にその配線抵抗の増大が防止される半導体装置及び
その製造方法に関する。
の製造方法に関し、特に、大面積の配線層が形成される
場合にその配線抵抗の増大が防止される半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】配線形成は、ますます微細化される。そ
の微細化に対応して、配線間隔が短くなって、配線容量
が増大し、回路の動作速度が遅くなる傾向にある。この
ような傾向を防止するために、さまざまな低誘電率層間
膜が提案されている。ＨＳＱのような塗布膜を低誘電率
層間膜として用いると、大面積の配線の上の塗布膜厚が
厚くなり、図１０に示されるように、その膜にビア・ホ
ールを形成するためのエッチングのときに、その塗布膜
１０２の層が横方向に削られ、そのビア・ホール１０３
の形状がボウイング形状１０４に膨らむ。このような膨
らみが生じると、ビア・ホール１０３にタングステン１
０５が埋まり切らず、空洞が発生し、ビア抵抗が高くな
ったりして、導通不良が起きる。大面積の配線の上のビ
アがボーイング形状になりやすい理由は、完全にビアを
開口するために配線層１０６に対してオーバーエッチン
グを行うと、ビア・ホール１０３の底が下層の配線層１
０６に届いた状態でエッチングを行うことになり、エッ
チングが下方向に進まないで、その塗布膜１０２の中で
横方向に進むことにある。ＨＳＱのようにそのエッチン
グ速度が他の層のエッチング速度よりも速い場合に、特
にこのような不具合が生じている。
の微細化に対応して、配線間隔が短くなって、配線容量
が増大し、回路の動作速度が遅くなる傾向にある。この
ような傾向を防止するために、さまざまな低誘電率層間
膜が提案されている。ＨＳＱのような塗布膜を低誘電率
層間膜として用いると、大面積の配線の上の塗布膜厚が
厚くなり、図１０に示されるように、その膜にビア・ホ
ールを形成するためのエッチングのときに、その塗布膜
１０２の層が横方向に削られ、そのビア・ホール１０３
の形状がボウイング形状１０４に膨らむ。このような膨
らみが生じると、ビア・ホール１０３にタングステン１
０５が埋まり切らず、空洞が発生し、ビア抵抗が高くな
ったりして、導通不良が起きる。大面積の配線の上のビ
アがボーイング形状になりやすい理由は、完全にビアを
開口するために配線層１０６に対してオーバーエッチン
グを行うと、ビア・ホール１０３の底が下層の配線層１
０６に届いた状態でエッチングを行うことになり、エッ
チングが下方向に進まないで、その塗布膜１０２の中で
横方向に進むことにある。ＨＳＱのようにそのエッチン
グ速度が他の層のエッチング速度よりも速い場合に、特
にこのような不具合が生じている。
【０００３】ビア・ホールの横広がりが抑止することに
より配線抵抗の増大を防止することが望まれる。
より配線抵抗の増大を防止することが望まれる。
【０００４】
【発明が解決しようとする課題】本発明の課題は、ビア
・ホールの横広がりが抑止することにより配線抵抗の増
大を防止することができる半導体装置及びその製造方法
を提供することにある。
・ホールの横広がりが抑止することにより配線抵抗の増
大を防止することができる半導体装置及びその製造方法
を提供することにある。
【０００５】
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つきで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうちの少なくとも１
つの形態の技術的事項との一致・対応関係を明白にして
いるが、その請求項対応の技術的事項が実施の形態の技
術的事項に限定されることを示すためのものではない。
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つきで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうちの少なくとも１
つの形態の技術的事項との一致・対応関係を明白にして
いるが、その請求項対応の技術的事項が実施の形態の技
術的事項に限定されることを示すためのものではない。
【０００６】本発明による半導体装置は、第１配線層
（１３）と、第２配線層（１）と、第１配線層（１３）
を第２配線層（１）に接続するコンタクト層（１２）と
からなり、コンタクト層（１２）を形成するための第１
穴（９）に連続して前記第２配線層（１）に第２穴（１
１）が形成されている。
（１３）と、第２配線層（１）と、第１配線層（１３）
を第２配線層（１）に接続するコンタクト層（１２）と
からなり、コンタクト層（１２）を形成するための第１
穴（９）に連続して前記第２配線層（１）に第２穴（１
１）が形成されている。
【０００７】第２穴が存在しコンタクト層（１２）を形
成するコンタクト穴の形成進行が第２配線層（１）の上
面で停止してしまわないので、そのコンタクト穴に膨ら
みが形成されることがなく、第２穴（１１）が連続して
第１穴（９）に接続しているので、第１配線層（１３）
と第２配線層（１）との接続が確実であり、一石二鳥の
効果がある。
成するコンタクト穴の形成進行が第２配線層（１）の上
面で停止してしまわないので、そのコンタクト穴に膨ら
みが形成されることがなく、第２穴（１１）が連続して
第１穴（９）に接続しているので、第１配線層（１３）
と第２配線層（１）との接続が確実であり、一石二鳥の
効果がある。
【０００８】第２穴（１１）の断面積は第１穴（９）の
断面積よりも小さいことが好ましい。第２穴（１１）の
断面積は第１穴（９）の断面積に概ね等しく、第２穴
（１１）は前記第１穴（９）から層方向に直交する方向
にずれていることも好ましい。その直交する方向にずれ
ているずれ量は、第１穴（９）の有効直径の１／４から
１／２であることが適正である。
断面積よりも小さいことが好ましい。第２穴（１１）の
断面積は第１穴（９）の断面積に概ね等しく、第２穴
（１１）は前記第１穴（９）から層方向に直交する方向
にずれていることも好ましい。その直交する方向にずれ
ているずれ量は、第１穴（９）の有効直径の１／４から
１／２であることが適正である。
【０００９】本発明による半導体装置の製造方法は、第
１配線層（１３）、第２配線層（１）、第１配線層（１
３）を第２配線層（１）に接続するコンタクト層（１
２）とからなり、コンタクト層（１２）を形成するため
の第１穴（９）に連続して第２配線層（１）に第２穴
（１１）が形成されている半導体装置を製造するための
製造方法であり、第２配線層（１）を基板の上面側に形
成すること、第２配線層（１）に第２穴（１１）を開け
ること、第２配線層（１）の上面側に絶縁層（７）を形
成すること、第１穴（９）に接続する第２穴（１１）を
絶縁層（７）に形成すること、第１穴（９）の中にコン
タクト層（１２）を形成すること、コンタクト層（１
２）の上面側に第１配線層（１３）を形成することとか
らなる。
１配線層（１３）、第２配線層（１）、第１配線層（１
３）を第２配線層（１）に接続するコンタクト層（１
２）とからなり、コンタクト層（１２）を形成するため
の第１穴（９）に連続して第２配線層（１）に第２穴
（１１）が形成されている半導体装置を製造するための
製造方法であり、第２配線層（１）を基板の上面側に形
成すること、第２配線層（１）に第２穴（１１）を開け
ること、第２配線層（１）の上面側に絶縁層（７）を形
成すること、第１穴（９）に接続する第２穴（１１）を
絶縁層（７）に形成すること、第１穴（９）の中にコン
タクト層（１２）を形成すること、コンタクト層（１
２）の上面側に第１配線層（１３）を形成することとか
らなる。
【００１０】第２穴（１１）の中の絶縁層をエッチング
してコンタクト穴を形成するので、第１穴（９）が連続
してそのまま次の穴（１１）の形成が進行するので、第
１穴（９）に膨らみが生じない。
してコンタクト穴を形成するので、第１穴（９）が連続
してそのまま次の穴（１１）の形成が進行するので、第
１穴（９）に膨らみが生じない。
【００１１】第２配線層（１）は金属で形成され、絶縁
層（７）は低誘電率材料で形成されている。低誘電率材
料はＨＳＱである。低誘電率材料、特に、ＨＳＱはエッ
チング速度が速く、第１穴（９）の膨らみが有効に抑止
される。更に、第２穴（１１）を第１穴（９）よりも狭
く形成すること、第２穴（１１）を第１穴（９）と概ね
等しい直径で形成すること、更には、第２穴（１１）は
第１穴（９）の直径の１／４〜１／２の長さだけ第１穴
に対してずれていることは、第１穴（９）の膨らみの抑
止に更に有効である。
層（７）は低誘電率材料で形成されている。低誘電率材
料はＨＳＱである。低誘電率材料、特に、ＨＳＱはエッ
チング速度が速く、第１穴（９）の膨らみが有効に抑止
される。更に、第２穴（１１）を第１穴（９）よりも狭
く形成すること、第２穴（１１）を第１穴（９）と概ね
等しい直径で形成すること、更には、第２穴（１１）は
第１穴（９）の直径の１／４〜１／２の長さだけ第１穴
に対してずれていることは、第１穴（９）の膨らみの抑
止に更に有効である。
【００１２】
【発明の実施の形態】図に一致対応して、本発明による
半導体装置の実施の形態は、広い幅の下層配線層が上層
配線層とともに設けられている。その下層配線層１は、
図１に示されるように、その配線幅が２５０μｍよりも
広い。図２に示されるように、基板（図示せず）の上面
に第１酸化膜２が形成されている。第１酸化膜２の膜厚
は、約８００ｎｍである。第１酸化膜２の上面に、第１
配線層１が形成されている。
半導体装置の実施の形態は、広い幅の下層配線層が上層
配線層とともに設けられている。その下層配線層１は、
図１に示されるように、その配線幅が２５０μｍよりも
広い。図２に示されるように、基板（図示せず）の上面
に第１酸化膜２が形成されている。第１酸化膜２の膜厚
は、約８００ｎｍである。第１酸化膜２の上面に、第１
配線層１が形成されている。
【００１３】第１配線層１は、３層からなり下層から順
に、膜厚が約８０ｎｍであるバリアメタル層３、膜厚が
約４００ｎｍであるアルミニューム層４、膜厚が約７０
ｎｍである反射防止膜５とから形成される、バリアメタ
ル層３は、下層から順に、膜厚が約３０ｎｍのチタン層
と膜厚が約５０ｎｍである窒化チタン層とにより形成さ
れている。反射防止膜５は、下層から順に、膜厚が約２
０ｎｍのチタン層と膜厚が約５０ｎｍである窒化チタン
層とにより形成されている。
に、膜厚が約８０ｎｍであるバリアメタル層３、膜厚が
約４００ｎｍであるアルミニューム層４、膜厚が約７０
ｎｍである反射防止膜５とから形成される、バリアメタ
ル層３は、下層から順に、膜厚が約３０ｎｍのチタン層
と膜厚が約５０ｎｍである窒化チタン層とにより形成さ
れている。反射防止膜５は、下層から順に、膜厚が約２
０ｎｍのチタン層と膜厚が約５０ｎｍである窒化チタン
層とにより形成されている。
【００１４】下層配線層１に表面に、ライナー酸化膜６
が形成されている。ライナー酸化膜６は、膜厚が約５０
ｎｍであるプラズマ酸化膜により形成されている。ライ
ナー酸化膜６の表面を覆うＨＳＱ層７が第１酸化膜２の
上面側に形成されている。HSQ:Hydrogen Silsesquioxan
eＨＳＱ層７の上面側に、プラズマ酸化膜８が形成され
ている。ライナー酸化膜６とＨＳＱ層７とプラズマ酸化
膜８とで、層間絶縁膜が形成されている。
が形成されている。ライナー酸化膜６は、膜厚が約５０
ｎｍであるプラズマ酸化膜により形成されている。ライ
ナー酸化膜６の表面を覆うＨＳＱ層７が第１酸化膜２の
上面側に形成されている。HSQ:Hydrogen Silsesquioxan
eＨＳＱ層７の上面側に、プラズマ酸化膜８が形成され
ている。ライナー酸化膜６とＨＳＱ層７とプラズマ酸化
膜８とで、層間絶縁膜が形成されている。
【００１５】その層間絶縁膜に、第１穴９がビア・ホー
ル（コンタクト穴）として形成されている。下層配線層
１に、第２穴１１が形成されている。第１穴９は、層方
向に延びて第２穴１１に接続している。第２穴１１は、
下層配線層１の中でその深さは任意であるが、十分な深
さを有している。第２穴１１の有効直径（又は断面積）
は、第１穴の有効直径（又は断面積）よりも僅かに小さ
い（又は狭い）ことが、エッチング速度の点で望ましい
（後述）。
ル（コンタクト穴）として形成されている。下層配線層
１に、第２穴１１が形成されている。第１穴９は、層方
向に延びて第２穴１１に接続している。第２穴１１は、
下層配線層１の中でその深さは任意であるが、十分な深
さを有している。第２穴１１の有効直径（又は断面積）
は、第１穴の有効直径（又は断面積）よりも僅かに小さ
い（又は狭い）ことが、エッチング速度の点で望ましい
（後述）。
【００１６】例示すれば、第１穴９の直径が０．２８μ
ｍであれば、第２穴１１の直径は０．２４μｍである。
第２穴１１の直径が小さいときは、第２穴１１は下層配
線層１の下面側に届かず反射防止膜５の一部が残存して
いることがあり、逆に、第２穴１１は下層配線層１の下
面側を越えて更に深く形成されていることもあり、この
場合には、反射防止膜５は完全に消失している。第２穴
１１の深さは不定であってよく、第１穴の深さに対して
十分に深く形成されていることが必要である。
ｍであれば、第２穴１１の直径は０．２４μｍである。
第２穴１１の直径が小さいときは、第２穴１１は下層配
線層１の下面側に届かず反射防止膜５の一部が残存して
いることがあり、逆に、第２穴１１は下層配線層１の下
面側を越えて更に深く形成されていることもあり、この
場合には、反射防止膜５は完全に消失している。第２穴
１１の深さは不定であってよく、第１穴の深さに対して
十分に深く形成されていることが必要である。
【００１７】第１穴９と第２穴１１に、タングステン層
１２がコンタクト層として埋め込まれている。タングス
テン層１２とプラズマ酸化膜８の上面に第２配線層１３
が形成されている。第２配線層１３は、３層からなり下
層から順に、バリアメタル層１４、アルミニューム層１
５、反射防止膜１６とから形成される、バリアメタル層
１４は、下層から順に、膜厚が約３０ｎｍであるチタン
層と膜厚が約５０ｎｍである窒化チタン層とにより形成
されている。反射防止膜１６は、下層から順に、膜厚が
約２０ｎｍであるチタン層と膜厚が約５０ｎｍである窒
化チタン層とにより形成されている。
１２がコンタクト層として埋め込まれている。タングス
テン層１２とプラズマ酸化膜８の上面に第２配線層１３
が形成されている。第２配線層１３は、３層からなり下
層から順に、バリアメタル層１４、アルミニューム層１
５、反射防止膜１６とから形成される、バリアメタル層
１４は、下層から順に、膜厚が約３０ｎｍであるチタン
層と膜厚が約５０ｎｍである窒化チタン層とにより形成
されている。反射防止膜１６は、下層から順に、膜厚が
約２０ｎｍであるチタン層と膜厚が約５０ｎｍである窒
化チタン層とにより形成されている。
【００１８】図３〜図６は、図２に示される半導体装置
を製造するための製造方法を示している。図３に示され
るように、半導体装置基板（図示せず）の上面に、プラ
ズマＣＶＤ法により膜厚が８００ｎｍになるように、第
１酸化膜２が形成される。次に、下層から順に膜厚３０
ｎｍのチタン層と膜厚５０ｎｍの窒化チタン層とからな
るバリアメタル層３と、４００ｎｍのアルミニューム層
４と、下層から順に膜厚２０ｎｍのチタン層と膜厚５０
ｎｍの窒化チタン層とからなる反射防止膜５との３層が
第１酸化膜２の上面に順次にそれぞれにスパッタ法によ
り形成される。
を製造するための製造方法を示している。図３に示され
るように、半導体装置基板（図示せず）の上面に、プラ
ズマＣＶＤ法により膜厚が８００ｎｍになるように、第
１酸化膜２が形成される。次に、下層から順に膜厚３０
ｎｍのチタン層と膜厚５０ｎｍの窒化チタン層とからな
るバリアメタル層３と、４００ｎｍのアルミニューム層
４と、下層から順に膜厚２０ｎｍのチタン層と膜厚５０
ｎｍの窒化チタン層とからなる反射防止膜５との３層が
第１酸化膜２の上面に順次にそれぞれにスパッタ法によ
り形成される。
【００１９】次に、フォト・リソグラフィー工程と反応
性イオン・エッチング工程により、前工程で形成した３
層がパターニングされて、下層配線層１が形成される。
このパターニングにより、同時的に、下層配線層１に第
２穴１１が形成されている。
性イオン・エッチング工程により、前工程で形成した３
層がパターニングされて、下層配線層１が形成される。
このパターニングにより、同時的に、下層配線層１に第
２穴１１が形成されている。
【００２０】次に、図４に示されるように、下層配線層
１の上面から膜厚５０ｎｍのプラズマ酸化膜からなるラ
イナー酸化膜６が形成される。次に、ライナー酸化膜６
の上面に、ＨＳＱ層７が塗布・ベークにより形成され
る。次に、ＨＳＱ層７の上面に、１４００ｎｍのプラズ
マ酸化膜８が形成される。プラズマ酸化膜８の表面を化
学的機械的研磨法（ＣＭＰ法）により研磨して、その表
面を平坦化し、プラズマ酸化膜８の膜厚を調整する。
１の上面から膜厚５０ｎｍのプラズマ酸化膜からなるラ
イナー酸化膜６が形成される。次に、ライナー酸化膜６
の上面に、ＨＳＱ層７が塗布・ベークにより形成され
る。次に、ＨＳＱ層７の上面に、１４００ｎｍのプラズ
マ酸化膜８が形成される。プラズマ酸化膜８の表面を化
学的機械的研磨法（ＣＭＰ法）により研磨して、その表
面を平坦化し、プラズマ酸化膜８の膜厚を調整する。
【００２１】次に、図５に示されるように、フォト・リ
ソグラフィー工程と反応性イオン・エッチング工程によ
り、選択的に第１穴９が形成される。第１穴９を形成し
終わった後にも更にオーバーエッチングを行って、第１
穴９に連続する第２穴１１が形成される。第２穴１１の
深さは任意でよいが、その深さは第１穴９に膨らみが過
度に生じない程度の深さに調整される。このようなエッ
チングにより、第２穴１１に埋め込まれていたＨＳＱ層
７の材料がえぐり取られる。そのえぐりは、第１酸化膜
２にまで達することがある。下方向へのエッチングが順
調に進行するので、第１穴の側壁のエッチングが防止さ
れる。
ソグラフィー工程と反応性イオン・エッチング工程によ
り、選択的に第１穴９が形成される。第１穴９を形成し
終わった後にも更にオーバーエッチングを行って、第１
穴９に連続する第２穴１１が形成される。第２穴１１の
深さは任意でよいが、その深さは第１穴９に膨らみが過
度に生じない程度の深さに調整される。このようなエッ
チングにより、第２穴１１に埋め込まれていたＨＳＱ層
７の材料がえぐり取られる。そのえぐりは、第１酸化膜
２にまで達することがある。下方向へのエッチングが順
調に進行するので、第１穴の側壁のエッチングが防止さ
れる。
【００２２】第１穴９と第２穴１１を形成するための反
応性イオン・エッチングの実施例は、Ｃ４Ｆ８、Ａｒ、
Ｏ２、ＣＯとをエッチング用ガスとし、気圧は約５０ｍ
Ｔｏｒｒであり、温度は約０℃であり、電力は約２００
０Ｗである。
応性イオン・エッチングの実施例は、Ｃ４Ｆ８、Ａｒ、
Ｏ２、ＣＯとをエッチング用ガスとし、気圧は約５０ｍ
Ｔｏｒｒであり、温度は約０℃であり、電力は約２００
０Ｗである。
【００２３】次に、図６に示されるように、膜厚５０ｎ
ｍの窒化チタン層２１により第１穴９と第２穴の内面を
スパッタ法により被覆し、このように被覆された第１穴
９と第２穴１１とにタングステンがＣＶＤ法により埋め
込まれて、膜厚４００ｎｍのタングステン層１２が形成
される。次にプラズマ酸化膜８上の窒化チタンとタング
ステンをＣＭＰにより研磨して除去し、既述の各層１
４，１５，１６を順次にスパッタ法により形成して、最
後にフォト・リソグラフィー工程と反応性イオン・エッ
チング工程によりパターニングして、第２配線層１３を
形成する。
ｍの窒化チタン層２１により第１穴９と第２穴の内面を
スパッタ法により被覆し、このように被覆された第１穴
９と第２穴１１とにタングステンがＣＶＤ法により埋め
込まれて、膜厚４００ｎｍのタングステン層１２が形成
される。次にプラズマ酸化膜８上の窒化チタンとタング
ステンをＣＭＰにより研磨して除去し、既述の各層１
４，１５，１６を順次にスパッタ法により形成して、最
後にフォト・リソグラフィー工程と反応性イオン・エッ
チング工程によりパターニングして、第２配線層１３を
形成する。
【００２４】ＨＳＱのような塗布膜が配線層間絶縁膜と
して用いられる場合、大面積の下層配線層１上にＨＳＱ
層７が厚く形成され、第２穴にエッチングされやすい物
質が存在しない場合、第１穴９であるビア・ホールが下
層配線層１に届いてしまうと、エッチングする物質がな
くなってしまい、ＨＳＱ層７、プラズマ酸化膜８、ライ
ナー酸化膜６とがエッチングされてしまう。
して用いられる場合、大面積の下層配線層１上にＨＳＱ
層７が厚く形成され、第２穴にエッチングされやすい物
質が存在しない場合、第１穴９であるビア・ホールが下
層配線層１に届いてしまうと、エッチングする物質がな
くなってしまい、ＨＳＱ層７、プラズマ酸化膜８、ライ
ナー酸化膜６とがエッチングされてしまう。
【００２５】特に、ＨＳＱは、既述のエッチング条件で
はそのエッチング速度が速く、ＨＳＱ層７の方が優先的
にエッチングされ、横方向にエッチングされてしまう。
ビア・ホールを歩留まりよく開口するためには、５０％
程度のオーバーエッチングが必要であるが、そのオーバ
ーエッチングの際に、ビアが横方向にエッチングされて
しまう傾向を回避することが困難であった。本発明によ
るエッチングの際には、第２穴の中の物質が優先的にエ
ッチングされ、本来のエッチング対象である第１穴の中
の物質のエッチングの際に、ビア・ホールの横方向のエ
ッチングが有効に防止され得る。
はそのエッチング速度が速く、ＨＳＱ層７の方が優先的
にエッチングされ、横方向にエッチングされてしまう。
ビア・ホールを歩留まりよく開口するためには、５０％
程度のオーバーエッチングが必要であるが、そのオーバ
ーエッチングの際に、ビアが横方向にエッチングされて
しまう傾向を回避することが困難であった。本発明によ
るエッチングの際には、第２穴の中の物質が優先的にエ
ッチングされ、本来のエッチング対象である第１穴の中
の物質のエッチングの際に、ビア・ホールの横方向のエ
ッチングが有効に防止され得る。
【００２６】図７は、本発明によるエッチングの効果を
示している。図７は、下層配線層１のサイズとビア・ホ
ールの歩留まりの関係を示している。ビア・ホールは下
層アルミ配線１の中央に１個が存在し、サイズは０．２
８μｍである。ビア・ホール歩留まりに関しては、ビア
抵抗が１００オーム（配線抵抗を含む）以下である場合
に良品とする基準が設けられている。
示している。図７は、下層配線層１のサイズとビア・ホ
ールの歩留まりの関係を示している。ビア・ホールは下
層アルミ配線１の中央に１個が存在し、サイズは０．２
８μｍである。ビア・ホール歩留まりに関しては、ビア
抵抗が１００オーム（配線抵抗を含む）以下である場合
に良品とする基準が設けられている。
【００２７】図７は、ウエハー上の良品チップ数を全チ
ップ数で割った１００分率をプロットしている。従来例
の下層のアルミ配線に開口部が設けられていない場合
は、アルミ配線サイズが２５０μｍ以上になると、その
ビア・ホールの歩留まり率が急に低下するが、開口部を
設けた本発明による実施例の場合は、１００％の歩留ま
りを維持することができる。
ップ数で割った１００分率をプロットしている。従来例
の下層のアルミ配線に開口部が設けられていない場合
は、アルミ配線サイズが２５０μｍ以上になると、その
ビア・ホールの歩留まり率が急に低下するが、開口部を
設けた本発明による実施例の場合は、１００％の歩留ま
りを維持することができる。
【００２８】図８と図９は、本発明による実施の他の形
態を示している。第１穴９と第２穴の断面積又は有効直
径は、概ね等しい。第１穴９と第２穴は、横方向（層方
向に直交する方向）に少しずれている。第２穴１１は、
第１穴の有効直径の１／４〜１／２の範囲で横方向に第
１穴９に対してずれている。このようなずれは、図７に
示されるように、ビア・ホールの歩留まりに全く影響を
与えない。下層配線層１の上面とビア・ホールの中のタ
ングステンとの接触面積が既述の実施の形態のそれに比
べて大きいので、本実施の形態はそのビア抵抗を減少さ
せることができる。
態を示している。第１穴９と第２穴の断面積又は有効直
径は、概ね等しい。第１穴９と第２穴は、横方向（層方
向に直交する方向）に少しずれている。第２穴１１は、
第１穴の有効直径の１／４〜１／２の範囲で横方向に第
１穴９に対してずれている。このようなずれは、図７に
示されるように、ビア・ホールの歩留まりに全く影響を
与えない。下層配線層１の上面とビア・ホールの中のタ
ングステンとの接触面積が既述の実施の形態のそれに比
べて大きいので、本実施の形態はそのビア抵抗を減少さ
せることができる。
【００２９】
【発明の効果】本発明による半導体装置の製造方法は、
ビア・ホールの歩留まりをよくすることができる。
ビア・ホールの歩留まりをよくすることができる。
【図１】図１は、本発明による半導体装置の実施の形態
を示す平面図である。
を示す平面図である。
【図２】図２は、図１のＩＩ−ＩＩ線断面図である。
【図３】図３は、本発明による半導体装置の製造方法の
実施の形態を示す断面図である。
実施の形態を示す断面図である。
【図４】図４は、図３の次のステップを示す断面図であ
る。
る。
【図５】図５は、図４の更に次のステップを示す断面図
である。
である。
【図６】図６は、図５の更に次のステップを示す断面図
である。
である。
【図７】図７は、効果確認を示すグラフである。
【図８】図８は、本発明による半導体装置の実施の他の
形態を示す平面図である。
形態を示す平面図である。
【図９】図９は、図８のＩＸ−ＩＸ線断面図である。
【図１０】図１０は、公知装置を示す断面図である。
１…第２配線層 ７…絶縁層 ９…第１穴 １１…第２穴 １２…コンタクト層 １３…第１配線層
Claims (9)
- 【請求項１】第１配線層と、 第２配線層と、 前記第１配線層を前記第２配線層に接続するコンタクト
層とからなり、 前記コンタクト層を形成するための第１穴に連続して前
記第２配線層に第２穴が形成されている半導体装置。 - 【請求項２】請求項１において、 前記第２穴の断面積は前記第１穴の断面積よりも小さい
とからなる半導体装置。 - 【請求項３】請求項１において、 前記第２穴の断面積は前記第１穴の断面積に概ね等し
く、 前記第２穴は前記第１穴から層方向に直交する方向にず
れている半導体装置。 - 【請求項４】請求項３において、 前記直交する方向にずれているずれ量は、前記第１穴の
有効直径の１／４から１／２である半導体装置。 - 【請求項５】第１配線層、第２配線層、前記第１配線層
を前記第２配線層に接続するコンタクト層とからなり、
前記コンタクト層を形成するための第１穴に連続して前
記第２配線層に第２穴が形成されている半導体装置を製
造するための製造方法であり、 前記第２配線層を基板の上面側に形成すること、 前記第２配線層に第２穴を開けること、 前記第２配線層の上面側に絶縁層を形成すること、 前記第１穴に接続する第２穴を前記絶縁層に形成するこ
と、 前記第１穴の中にコンタクト層を形成すること、 前記コンタクト層の上面側に前記第１配線層を形成する
こととからなる半導体装置の製造方法。 - 【請求項６】請求項５において、 前記第２配線層は金属で形成され、 前記絶縁層は低誘電率材料で形成されている半導体装置
の製造方法。 - 【請求項７】請求項６において、 前記低誘電率材料はＨＳＱである半導体装置の製造方
法。 - 【請求項８】請求項５において、更に、 前記第２穴を前記第１穴よりも狭く形成することからな
る半導体装置の製造方法。 - 【請求項９】請求項５において、更に、 前記第２穴を前記第１穴と概ね等しい直径で形成するこ
とからなり、 前記第２穴は前記第１穴の直径の１／４〜１／２の長さ
だけ前記第１穴に対してずれている半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19959399A JP3376965B2 (ja) | 1999-07-13 | 1999-07-13 | 半導体装置及びその製造方法 |
| KR1020000039488A KR100352304B1 (ko) | 1999-07-13 | 2000-07-11 | 반도체 장치 및 그 제조 방법 |
| US09/615,328 US6559542B1 (en) | 1999-07-13 | 2000-07-12 | Semiconductor device and method of manufacturing the same |
| US10/298,801 US20030067078A1 (en) | 1999-07-13 | 2002-11-19 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19959399A JP3376965B2 (ja) | 1999-07-13 | 1999-07-13 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=16410442
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19959399A Expired - Fee Related JP3376965B2 (ja) | 1999-07-13 | 1999-07-13 | 半導体装置及びその製造方法 |
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|---|---|
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| JP (1) | JP3376965B2 (ja) |
| KR (1) | KR100352304B1 (ja) |
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|---|---|---|---|---|
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| JPH06326050A (ja) | 1993-05-11 | 1994-11-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR0136684B1 (en) * | 1993-06-01 | 1998-04-29 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
| US5571751A (en) * | 1994-05-09 | 1996-11-05 | National Semiconductor Corporation | Interconnect structures for integrated circuits |
| JPH0982810A (ja) | 1995-09-08 | 1997-03-28 | Sony Corp | 半導体装置の製造方法および半導体装置 |
| JPH09186158A (ja) | 1995-12-26 | 1997-07-15 | Internatl Business Mach Corp <Ibm> | 軟金属導体およびその形成方法 |
| JP3249399B2 (ja) | 1996-09-02 | 2002-01-21 | 松下電器産業株式会社 | 液晶表示装置及び液晶駆動方法 |
| KR100238252B1 (ko) * | 1996-09-13 | 2000-01-15 | 윤종용 | Sog층 큐어링방법 및 이를 이용한 반도체장치의 절연막제조방법 |
| JP3390329B2 (ja) * | 1997-06-27 | 2003-03-24 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| TW441006B (en) * | 1998-05-18 | 2001-06-16 | United Microelectronics Corp | Method of forming inter-metal dielectric layer |
| US6133619A (en) * | 1998-08-31 | 2000-10-17 | Advanced Micro Devices, Inc. | Reduction of silicon oxynitride film delamination in integrated circuit inter-level dielectrics |
| US6153512A (en) * | 1999-10-12 | 2000-11-28 | Taiwan Semiconductor Manufacturing Company | Process to improve adhesion of HSQ to underlying materials |
| US6180514B1 (en) * | 1999-11-12 | 2001-01-30 | Wen-Kuan Yeh | Method for forming interconnect using dual damascene |
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- 1999-07-13 JP JP19959399A patent/JP3376965B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-11 KR KR1020000039488A patent/KR100352304B1/ko not_active IP Right Cessation
- 2000-07-12 US US09/615,328 patent/US6559542B1/en not_active Expired - Fee Related
-
2002
- 2002-11-19 US US10/298,801 patent/US20030067078A1/en not_active Abandoned
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| Publication number | Publication date |
|---|---|
| US20030067078A1 (en) | 2003-04-10 |
| KR100352304B1 (ko) | 2002-09-11 |
| JP3376965B2 (ja) | 2003-02-17 |
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