JPH05206258A - 半導体構造及びその製造方法 - Google Patents

半導体構造及びその製造方法

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JPH05206258A
JPH05206258A JP4259011A JP25901192A JPH05206258A JP H05206258 A JPH05206258 A JP H05206258A JP 4259011 A JP4259011 A JP 4259011A JP 25901192 A JP25901192 A JP 25901192A JP H05206258 A JPH05206258 A JP H05206258A
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layer
forming
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Abstract

(57)【要約】 【目的】フイルム６４を基板５０から完全にアイソレー
トする。 【構成】フイルム６４を基板５０からアイソレートする
方法は、Ｎ+ 層５２を基板５０上に準備するステツプ
と、当該Ｎ+ 型ドープ層５２上に絶縁層５４を形成する
ステツプと、絶縁層５４を介してＮ+ 層５２までエツチ
ングして一対のトレンチ５６及び５８を形成し、これに
よつて絶縁材料からなるアイソレーシヨン領域６０を形
成するステツプと、アイソレーシヨン領域６０の下をラ
テラル方向にエツチングしてキヤビテイ６２を形成する
ステツプと、アイソレーシヨン領域６０上にフイルム６
４を形成するステツプとを含む。上述のステツプを実行
することにより、アイソレーシヨン領域６０上のフイル
ム６４を基板５０から完全にアイソレートすることがで
きる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体構造及びその製造
方法に関し、特にシリコンチツプ上におけるアイソレー
シヨン技術について、空気を誘電体として用いてフイル
ムを基板材料から完全にアイソレートする際に適用して
好適なものである。
【０００２】
【従来の技術】シリコン基板上においてシリコン領域を
互いにアイソレートして当該アイソレートされた領域に
能動素子を配設することは周知の技術である。これらの
アイソレーシヨン領域を完全にアイソレートする初期の
試みには半導体材料からなるアイソレートされるべき島
周辺にトレンチを形成し、当該トレンチを酸化物のよう
な絶縁材料で充填するラテラル方向アイソレーシヨン技
術を含む。例えばこの技術には米国特許第 4,661,832号
がある。
【０００３】半導体材料の領域をアイソレートする従来
の技術は隣接する領域をラテラル方向ばかりでなく当該
エリアを支持する基板を垂直方向にも完全にアイソレー
トすることによつて実現されて来た。このアイソレーシ
ヨン技術の例には米国特許第4,888,300号及びIEEE、199
0年、ＶＬＳＩ技術に関するシンポジウム「80〔nm〕以
下の超薄膜活性層のための新しいＳＯＩ製造技術」があ
る。
【０００４】米国特許第 4,888,300号は埋設された領域
の異なるエツチ反応性を利用して基板及び活性領域間
に、壁を覆い隠された絶縁層を形成することによつて半
導体活性領域をアイソレートする方法を教示する。標準
的な埋設層が従来の技術（例えばエピタキシヤル処理）
によつて基板内に形成された後、エピタキシヤル層内に
トレンチが形成されて埋設層にアクセスする。その後ト
レンチによつて囲まれたエピタキシヤル層の一部を適正
な位置に懸架すると共に（酸化物ブリツジによつて）、
下層の埋設層の領域がエツチング除去されて活性領域の
下にキヤビテイが形成される。周囲のトレンチと共にこ
のキヤビテイは適正な絶縁材料により充填され、これに
よつて活性島をこの基板から完全にアイソレートする。
米国特許第4,888,300号によると適正な絶縁材料は例え
ばポリシリコンである。
【０００５】同様のアイソレーシヨン技術は上述のIEE
E、1990年、ＶＬＳＩ技術に関するシンポジウム「80〔n
m〕以下の超薄膜活性層のための新しいＳＯＩ製造技
術」によつて開示されている。
【０００６】
【発明が解決しようとする課題】米国特許第 4,888,300
号及びIEEE、1990年、ＶＬＳＩ技術に関するシンポジウ
ム「80〔nm〕以下の超薄膜活性層のための新しいＳＯＩ
製造技術」によつて教示された半導体領域をアイソレー
トする「フローテイング島」技術は初期のアイソレーシ
ヨン方法より優れているが、半導体領域を役に立たなく
してしまう問題がないわけではない。特に上述の米国特
許第 4,888,300号及びIEEE、1990年、ＶＬＳＩ技術に関
するシンポジウム「80〔nm〕以下の超薄膜活性層のため
の新しいＳＯＩ製造技術」によつて教示されるような酸
化物トレンチ側壁を有するポリシリコントレンチ構造は
トレンチ壁又はキヤビテイ壁と半導体基板とのインタフ
エースにおいて莫大な量の熱応力を発生する。この応力
は転位を引き起こした応力によつてシリコンエリア内に
現れ、この転位はシリコンとトレンチ又はキヤビテイと
の垂直なインタフエースにおいて発生し、隣接するアイ
ソレートされたシリコン領域内にまで及ぶ。その結果こ
のような転位のためにアイソレートされたシリコン領域
の構造の完全性が損なわれ、これによりその上に配設さ
れたデバイスの信頼性が低下する。
【０００７】さらに転位を引き起こした応力によつて生
じた上述の問題に加えてアイソレートされたシリコン領
域は、シリコン領域内又はシリコン領域上にデバイスを
配設するために次に実行される酸化ステツプから生じた
酸化物ウエツジの形成によつて生ずる分離問題の影響を
受ける。これはアイソレートされたシリコン領域とその
下の支持構造との間のインタフエースに沿つて露出した
エリアだけが、当該アイソレートされたシリコン領域の
垂直の壁が支持構造と整合する接合部であるからであ
る。これらの酸化物ウエツジはアイソレートされたシリ
コン領域を上方又は垂直に圧縮し、その結果応力による
新たな転位が生ずる。
【０００８】上述の理由のため上述の米国特許第 4,88
8,300号及びIEEE、1990年、ＶＬＳＩ技術に関するシン
ポジウム「80〔nm〕以下の超薄膜活性層のための新しい
ＳＯＩ製造技術」は製造プロセスとして容認できないこ
とが分かつた。従つてこのような転位を克服するアイソ
レーシヨンシステムがさらに一段と必要となる。
【０００９】従つて本発明の目的はフイルムを周囲の基
板からアイソレートすることである。
【００１０】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、フイルム６４を基板５０からアイ
ソレートする方法において、絶縁材料からなる絶縁層５
４を基板５０上に準備するステツプと、絶縁層５４の所
望の領域６０の２つの側面に沿りかつ所望の領域６０の
下にある材料をエツチングし、これによつて当該所望の
領域６０を所望の領域６０の２つの側面の下及び２つの
側面において基板５０から完全にアイソレートするキヤ
ビテイ６２を形成するステツプと、所望の領域６０上に
フイルム６４を形成するステツプとを含み、絶縁層５４
はフイルム６４の下にブリツジを形成し、これによつて
フイルム６４を支持し、フイルム６４はキヤビテイ６２
内の空気によつて基板５０からアイソレートされるよう
にする。
【００１１】
【作用】本発明によるとフイルムを基板からアイソレー
トする技術は、Ｎ+ 層をシリンコ基板上に準備するステ
ツプと、当該基板上に絶縁層を形成するステツプと、当
該絶縁層を介してＮ+ 層まで一対のトレンチをエツチン
グすることにより、絶縁層の所望の領域を形成してアイ
ソレートするステツプと、Ｎ+ 層を介して当該所望の領
域の下をラテラル方向にエツチングし、これによつて所
望の領域を空気によつて基板からアイソレートするステ
ツプと、例えば金属又は他の導電層のようなフイルムを
当該所望の領域上に形成するステツプとを含む。
【００１２】本発明はフイルムを完全にアイソレートす
る。当該フイルムは絶縁層によつて空気の誘電体上に懸
架されるので次の処理中に生ずる熱応力の影響を受けな
い。さらに本発明の重要な部分は他の処理ステツプと同
一の器具を用いて生成され得、これによつて従来のアイ
ソレーシヨン技術と比較して経済的である。本発明は絶
縁された構造をチツプのあるエリアに限定するようにす
ることもできる。さらに絶縁された構造はシリコンの深
さを異なるように形成し得、これによつてＢｉＣＭＯＳ
デバイス及びバイポーラデバイスを最適にアイソレート
することができる。
【００１３】本発明のこれらの目的及び他の目的、特徴
並びに利点は図面に示すような本発明の実施例の詳細な
説明に照らして見ると一段と明白になる。
【００１４】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１５】本発明は図１（Ａ）のようにその中にＮ+
層５２が設けられたＰ- にドープされたシリコン又はＮ
- にドープされたシリコンのような基板５０から開始さ
れる。この層５２は例えば連続打込みによるヒ素注入又
はエピタキシヤル技術を用いてＮ+ 層を選択的に成長さ
せる当分野において周知の従来の技術よつて形成され得
る。
【００１６】次に図１（Ｂ）において酸化物のような絶
縁材料からなる絶縁層５４が周知の従来の手法により基
板５０及びＮ+ 層５２上に形成される。例えば絶縁層５
４を堆積する適正な堆積技術にはＣＶＤ堆積又は熱酸化
がある。
【００１７】その後図１（Ｃ）において一対のトレンチ
５６及び５８が絶縁層５４を介してＮ+ 層５２に到達す
ることにより、アイソレーシヨン領域６０が設けられ
る。トレンチ５６及び５８を形成する容認できるパター
ン化技術は、基板上にマスキング層（図示せず）を堆積
し、このマスキング層（図示せず）上にフオトレジスト
を堆積し、このフオトレジスト層を介してパターンを露
出し、当該フオトレジストを現像し、ＣＦ4 ＲＩＥを用
いてマスキング層を介してパターンをエツチングし、フ
オトレジスト層を除去するものである。
【００１８】その後図１（Ｄ）においてアイソレーシヨ
ン領域６０の下からＮ+ 層５２を選択的にラテラル方向
にエツチングすることによつてＮ+ 層５２の一部又はす
べてが除去され、これによつてアイソレーシヨン領域６
０の下及び周囲にキヤビテイ６２が形成される。ここで
用いられたラテラル方向のエツチングは従来の周知の多
数の適正な技術のうちのいずれかである。例えばＣｌ2
からなるドライプラズマエツチングを用いてこのＮ+ 層
５２を除去してアイソレーシヨン領域６０の下にキヤビ
テイ６２を形成する。キヤビテイ６２の幅ＷはＮ+ 層５
２にドライプラズマエツチングを実行している時間次第
である。
【００１９】次に図１（Ｅ）においてフイルム層６４が
ＣＶＤ堆積のような周知の手法によりアイソレーシヨン
領域６０上に形成される。その結果アイソレーシヨン領
域６０はフイルム層６４を懸架することになる。フイル
ム層６４は例えば金属又はポリシリコンのような多数の
材料のうちのいずれかであり、これらは導電性又は非導
電性のいずれかである。本発明の好適な実施例はアイソ
レーシヨン領域６０を利用して回路を相互接続する目的
のために用いられる導電ラインをアイソレートする。こ
の場合フイルム層６４は金属からなる。しかしながら当
該明細書において詳述されなかつた他の構造もアイソレ
ーシヨン領域６０を利用して基板５０からアイソレート
される。
【００２０】次に図２（Ａ）は本発明によるアイソレー
トされたフイルムを提供するプロセスの上面図であり、
基板５０及びＮ+ 型ドープ層５２を示す。
【００２１】その後図２（Ｂ）において絶縁層５４が基
板５０上に形成される。次に２つのトレンチ５６及び５
８が絶縁層５４を介してＮ+ 型ドープ層５２までエツチ
ングされ、これによつてアイソレーシヨン領域６０が設
けられる。
【００２２】次に図２（Ｃ）においてアイソレーシヨン
領域６０の下のＮ+ 層５２が図１（Ｄ）に示すようなプ
ロセスの前に上述のようなラテラル方向のエツチングを
用いることによつてエツチング除去され、このように形
成されたキヤビテイ６２内の空気によつてアイソレーシ
ヨン領域６０をアイソレートする。注意すべきはアイソ
レーシヨン領域６０は、当該アイソレーシヨン領域６０
がその各終端６６及び６８において絶縁層５４の残りに
付着することによつてキヤビテイ６０上にブリツジを形
成するということである。
【００２３】次に図２（Ｄ）においてフイルム層６４が
アイソレーシヨン領域６０上に形成される。その結果ア
イソレーシヨン領域６０はフイルム層６４を懸架するこ
とになる。このフイルム層６４が導体である場合、この
フイルム層６４は基板５０上に設けられた異なるデバイ
ス間の相互接続として利用されるか、又は当該明細書に
おいては述べられていないが当業者には周知の他の相互
接続構造において利用されてもよい。注意すべきは当該
フイルム層６４はアイソレーシヨン領域６０及び空気キ
ヤビテイ６２によつて基板５０から完全にアイソレート
され、従来のフイルムが受けるような熱応力の影響を受
けないということである。
【００２４】また注意すべきはパターンが異なる形状及
び構成並びに異なるエツチング技術を用いて異なる形式
の多数のアイソレーシヨン領域を形成することができる
ということである。各アイソレーシヨン領域の特定の形
状は本発明には重要ではない。
【００２５】上記術の通り本発明をその最適な実施例に
基づいて図示、説明したが、本発明の精神及び範囲から
脱することなく詳細構成について種々の変更を加えても
よい。
【００２６】
【発明の効果】上述のように本発明によれば、基板上に
絶縁層を堆積し、当該絶縁層を介してＮ+ 層まで一対の
トレンチを形成してアイソレーシヨン領域を形成し、当
該アイソレーシヨン領域の下を選択的にラテラル方向に
エツチングすることによつてＮ+ 層を除去してキヤビテ
イを形成することにより、空気の誘電体ができ、これに
よつて簡易かつ確実にアイソレーシヨン領域上のフイル
ムを完全に基板からアイソレートすることができる。
【図面の簡単な説明】
【図１】図１（Ａ）から（Ｅ）は本発明によるアイソレ
ートされたフイルムを形成するための各ステツプにおけ
る断面図を示す。
【図２】図２（Ａ）から（Ｅ）は本発明によるアイソレ
ートされたフイルムを形成するための各ステツプにおけ
る上面図を示す。
【符号の説明】 ５０……基板、５２……Ｎ+ 層、５４……絶縁層、６０
……アイソレーシヨン領域、６２……キヤビテイ、６４
……フイルム層。
フロントページの続き (72)発明者 ビクター・ジヨセフ・シルベストリ アメリカ合衆国、ニユーヨーク州12533、 ホープウエル・ジヤンクシヨン、ビバリ ー・コート ３番地 (72)発明者 アンドリエ・セチアワン・ヤプサー アメリカ合衆国、ニユーヨーク州12569、 プレザント・バレイ、ダナ・ドライブ、ア ール・アール１号 ４番地

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】フイルムを基板からアイソレートする方法
    において、 絶縁材料からなる絶縁層を上記基板上に準備するステツ
    プと、 上記絶縁層の所望の領域の２つの側面に沿りかつ上記所
    望の領域の下にある材料をエツチングし、これによつて
    上記所望の領域を上記所望の領域の上記２つの側面の下
    及び上記２つの側面において上記基板から完全に分離さ
    せるキヤビテイを形成するステツプと、 上記所望の領域上にフイルムを形成するステツプとを具
    え、 上記絶縁層は上記フイルムの下にブリツジを形成し、こ
    れによつて上記フイルムを支持し、上記フイルムは上記
    キヤビテイ内の空気によつて上記基板からアイソレート
    されるようになされていることを特徴とするフイルムア
    イソレート方法。
  2. 【請求項２】さらに上記所望の領域を複数形成するステ
    ツプを含むことを特徴とする請求項１に記載のフイルム
    アイソレート方法。
  3. 【請求項３】フイルムを基板からアイソレートする方法
    において、 上記基板の特性エツチ反応とは異なる特性エツチ反応を
    有する選択エツチ層を上記基板に準備するステツプと、 上記基板上に絶縁材料からなる絶縁層を形成するステツ
    プと、 上記基板内に一対のトレンチを形成し、これによつてア
    イソレーシヨン領域を形成するステツプと、 上記アイソレーシヨン領域の下をラテラル方向にエツチ
    ングし、これによつて上記アイソレーシヨン領域の下に
    キヤビテイを形成するステツプと、 上記アイソレーシヨン領域上にフイルムを形成するステ
    ツプとを具え、 上記アイソレーシヨン領域は上記各フイルムの下にブリ
    ツジを形成して当該フイルムを支持し、かつ上記フイル
    ムは上記キヤビテイ内の空気によつて上記基板からアイ
    ソレートされるようになされていることを特徴とするフ
    イルムアイソレート方法。
  4. 【請求項４】さらに上記アイソレーシヨン領域及び上記
    フイルムを複数形成するステツプを含むことを特徴とす
    る請求項３に記載のフイルムアイソレート方法。
  5. 【請求項５】基板と、 上記基板上に形成された絶縁材料からなる絶縁層と、 上記絶縁材料からなり、頂部、底部、２つの側面及び２
    つの終端を有し、上記２つの終端において上記絶縁層に
    接続されたアイソレーシヨン領域を定義するように上記
    基板及び上記絶縁層内に配設され、かつ上記底部及び上
    記２つの側面に隣接するようになされた空気キヤビテイ
    と、 上記アイソレーシヨン領域の上記頂部上に形成されたフ
    イルムとを具え、 上記アイソレーシヨン領域は上記フイルムを支持し、か
    つ当該フイルムを上記キヤビテイ上に懸架するようにな
    されていることを特徴とする半導体構造。
  6. 【請求項６】基板の特性エツチ反応とは異なる特性エツ
    チ反応をもつ選択エツチ層を有する基板と、 上記基板上に形成された絶縁材料からなる絶縁層と、 頂部、底部、２つの側面及び２つの終端を有する上記絶
    縁層内のアイソレーシヨン領域と、 上記底部の下及び上記２つの側面において上記アイソレ
    ーシヨン領域を囲む上記基板及び上記絶縁層内のキヤビ
    テイと、 上記アイソレーシヨン領域の上記頂部上に形成されたフ
    イルムとを具え、 上記キヤビテイは第１のエツチングトンレチによつて形
    成され、これによつて上記２つの側面を形成し、その後
    上記アイソレーシヨン領域の下の上記選択エツチ層をラ
    テラル方向にエツチングし、上記アイソレーシヨン領域
    は上記終端において上記絶縁層に隣接し、これによつて
    上記フイルムを支持し、かつ当該フイルムを上記キヤビ
    テイ上に懸架するようになされていることを特徴とする
    半導体構造。
JP4259011A 1991-10-23 1992-09-01 半導体構造及びその製造方法 Expired - Lifetime JPH0648707B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/781437 1991-10-23
US07/781,437 US5232866A (en) 1991-10-23 1991-10-23 Isolated films using an air dielectric

Publications (2)

Publication Number Publication Date
JPH05206258A true JPH05206258A (ja) 1993-08-13
JPH0648707B2 JPH0648707B2 (ja) 1994-06-22

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ID=25122741

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Application Number Title Priority Date Filing Date
JP4259011A Expired - Lifetime JPH0648707B2 (ja) 1991-10-23 1992-09-01 半導体構造及びその製造方法

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US (1) US5232866A (ja)
EP (1) EP0539312A2 (ja)
JP (1) JPH0648707B2 (ja)

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