KR950009818B1 - 쇼트키 장벽 다이오드를 포함하는 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 SBD를 포함하는 종래 반도체 장치의 개략적인 단면도.
제2a 내지 2h도는 본 발명의 제 1실시예에 따라 제조된 여러 스테이지에 SBD를 포함하는 반도체 장치의 개략적인 단면도.
제3a 내지 3c도는 본 발명의 제1실시예에 따라 제조된 여러 스테이지에 SBD를 포함하는 반도체 장치의 개략적인 단면도.
제4도는 SBD전극의 층구조의 쇼트키 장벽 높이 사이의 관계를 보인 그래프.
제5도는 SBD의 순방향 브레이크다운 전압과 SBD면적사이의 관계를 보인 그래프.
본 발명은 쇼트키 장벽 다이오드(SBD)를 포함하는 반도체 장치 및 이를 제조하는 방법에 관한 것이다.
반도체 칩에 대한 소자의 증가와 반도체 장치의 소형화가 요구됨에 따라 SBD의 면적(크기) 및 반도체 장치의 전극을 감소시키는 것이 필요하다.
제1도에 보인 종래의 반도체 장치의 제조공정에서, SBD를 형성하고 트랜지스터를 빼내는 전극은 이후에 “Al”으로 표시하는 알루미늄 이나 그의 합금(Al-Si,Al-Cu,Al-Si-Cu등)으로 만들어진다. 이 경우에 반도체 장치는 다음의 방법으로 제조된다.
제1도에 보인바와 같이, 실리콘 반도체 기판 1은 P형 실리콘 웨이퍼 2, N+형 매립층 3 및 N형 에피텍셜 실리콘층 4로 이루어져 있다. 실리콘 웨이퍼 2는 보통 〈111〉면 방향을 가지며 실리콘 기판 1은 그위에 SiO2절연층 5를 형성하기 위해 선택적으로 열산화 된다 . SBD에 해당하는 기판 1의 영역과 쌍극 트랜지스터의 도핑된 영역을 산화되지 않으며 실리콘 웨이퍼 1에 이르는 트랜치(trench)분리 영역은 종래의 공정으로 형성된다. 트랜치 분리영역 6은 트랜지벽을 코팅하는 절연층 7, 예를 들어 폴리실리콘으로된 충전제(fillre) 8 및 캡(Cap) SiO2절연층 P로 되어 있다. 그후 폴리실리콘층을 형성하기 위해 화학기상 반응법(CVD)으로 폴리실리콘이 전표면상에 침작되고, SBD전극의 일부, 도핑된 영역에 대한 전극의 리부 및 상호연결(배선)의 일부가 되는 폴리실리콘층 11A, 11B 및 11C를 형성하기 위해 포토리소그래피 기술로 층이패턴화된다. 따라서, 폴리실리콘층 11A는 SBD영역에 대응하는 쓰루 홀(through hole)을 가진다. 폴리실리콘층 11A 및 11C가 이온주입처리에 의해 어셉터(acceptor ; P형 불순물)로 도핑되고, 폴리실리콘층 11B 및 11C는 이온주입처리에 의해 도너(doner ; n형 불순물)로 도핑된다. 도핑된 불순물은 P형 가드링(guardring) 12와 n+형 영역(예를 들면, 콜렉터 영역) 13을 각각 형성하기 위해 열확산 처리에 의해 기판 1(예를 들면, 에피텍셜 실리콘층 4)안으로 확산된다.
절연층 (예로서 SiO2)을 CVD 공정으로 전표면상에 침착해서 절연층 14를 형성하고, 콘택트 영역을 위한 개구를 형성하도록 포토리소그래피 기술로 절연층 14를 패턴화 한다. 스퍼터링처리 (또는 기상반응법)로 Al (또는A1합금)을 전표면상에 침착하여 폴리실리콘층 11A에 있는 기판 4의 노출된 표면과 접촉을 하며, 개구에서의 폴리실리콘층 11A, 11B 및 11C와 쇼트키 장벽 다이오드가 제1도에서 “SBD”로 표시한 실리콘과 A1 사이의 중간층에 형성된다. A1배선 (즉, SBD전극을 포함하여 SBD를 상호연결하는 도선 15A와 또 다른 도선 15B)을 형성하기 위해 포토리소그래피법으로 침착된 A1층이 패턴화된다. 그후에 다른 절연물(예를들어 SiO2)이 비활성화 절연층 16을 형성하기 위해 전표상에 침착된다. 그리고 나서, 콘택트 홀을 형성하도록 총 15를 선택적으로 에칭한다. 그 후 금속 A1(또는 A1합금) 또는 장벽 얇은 금속(TiN, TiW등)과 A1(또는 A1합금)의 복합물을 전표면에 침착하고, 소정의 금속 배선(도선) 17을 형성하기 위해 포토리소그래피법으로 패턴화함으로써, SBD를 갖는 방도체 장치를 얻는다.
A1(또는 Al합금)을 사용하여 SBD가 형성되는 경우, SBD의 특성은 실리콘 단결정 기판(웨이퍼)의 면방향[〈100〉 또는 〈111〉]에 의존한다. (100)실리콘 기판을 사용하면 (111)실리콘 기판 보다 SBD면적이 더 커지고, SBD레벨은 장치 특성의 요구된 레벨과 맞지 않아서, (111)실리콘 기판을 광범위하게 사용한다.
반도체 장치의 소형화를 위해서 SBD의 면적(크기)을 줄이는 것이 필요하고 결정결함이 보다 작은 실리콘 기판(웨이퍼)을 사용하는 것이 바람직하기 때문에, (100)실리콘 기판을 채용한다.
더우기, Al배선(도선 15A 및 15B)을 사용하면 포토리소그래피 기술에 있어서 포토마스크 정합(allignment)단계와 에칭단계를 필요로 하고, 그 결과를 요구되는 미세화를 방지하는 정합 편차 및 에칭 쉬프트를 고려할 필요가 있다.
본 발명의 목적은 장치의 소형화에 기여하는, SBD 포함하는 반도체 장치의 개선된 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 종래의 SBD보다 작은 SBD를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 상술한 목적 및 다른 목적은 실리콘 반도체 기판을 노광하기 위한 제1콘택트 홀 및 제2콘택트 홀을 갖는 절연층을 실리콘 반도체 기판상에 선택적으로 형성하는 단계 : 실리콘 반도체 기판을 선택적으로 노광하기 위하여 제1콘택트 홀 내에 개구를 갖고 제1콘택트 홀에서 제2콘택트 홀까지 연장되는 폴리실리콘층을 선택적으로 형성하는 단계 ; 및 선택적인 CVD처리로 개구내에 기판의 표면부분과 폴리실리콘층상에 고융점 금속층을 선택적으로 침착하여, 쇼트키 장벽 다이오드를 표면부분과 금속층 사이에 형성하는 단계로 이루어진 쇼트키 장벽 다이오드(SBD)를 포함하는 반도체 장치의 제조방법에 의해 성취된다.
고융점 금속층 침착 단계후에, 상기 제조방법의 전표면상에 제3콘택트 홀을 갖는 제2절연층을 형성하는 단계와 고융점 금속층과 접촉하도록 제2절연층 상에 전도층을 형성하는 단계를 더 포함한다.
바람직하게는, 고융점 금속층은 텅스텐이나 몰리브덴으로 구성되고, 고융점 금속층이 기판의 표면부분의 실리콘과 폴리실리콘층상에 형성되고 침착단계에서는 절연층상에 형성되지 않은 경우에, 고융점 금속층을 패턴화하기 위한 포토리소그래피 처리를 행하는 것이 불필요하다. 또한, 바람직하게는 기판은 (100)실리콘 기판(웨이퍼)이며, CVD처리로 (100)실리콘 기판상에 고융점 금속을 침착하여 SBD를 형성하는 경우에도, 고융점 금속화합물(예를들어, WF6)이 기판의 실리콘과 반응되서 고융점 금속원소가 실리콘을 침투하여, 그 결과로 고융점 금속층이 실리콘의 (111)평면과 결합하여, 쇼트키 장벽 높이가 (100)평면보다 낮게 된다. 그러므로, (100)실리콘 기판이 사용된다 할지라도, SBD는 (111)평면상에 실제 형성되므로, SBD의 면적(크기)은 (111)실리콘에 의존한다.
폴리실리콘층 형성단계는 전표면에 걸쳐 폴리실리콘층을 침착하고 소정의 패턴에 따라 폴리 실리콘층을 선택적으로 에칭하는 단계를 포함하기 때문에, 제1콘택트 홀에 있는 폴리시리콘층이 SBD영역에 해당하는 홀의 중심부분을 덮고 있지 않으므로, SBD에 대한 실리콘기판의 일부가 제1콘택트 홀에서 노광된다.
폴리 실리콘층을 패턴화 한후에(고융점 금속침착 전단계), 불순물이 폴리실리콘층 안으로 도핑되고 그로부터 기판으로 열적 확산되어서 제1콘택트 홀 및 제2콘택트 홀의 도핑된 영역(예를들어, 쌍극트랜지스터의 콜렉터 영역)에서 SBD를 위한 가이드링을 형성하게 된다.
본 발명의 제조방법에 의하면, (100)실리콘 반도체 기판 ; 기판상에 형성되고 제 1콘택트 홀 및 제2콘택트 홀을 가지는 절연층 ; 절연층상에 제1콘택트 홀에서 제2콘택트 홀까지 연장되고 제2콘택트 홀을 덮은폴리실리콘층 ; 및 선택적 CVD처리에 의해 노광된 기판의 표면 부분과 폴리실리콘층에 침착되고, 고융점 금속층과 제1콘택트홀내의 표면부분사이에 쇼트키 장벽 다이오드를 형성하는 고융점 금속층으로 이루어진 쇼트키 장벽 다이오드를 포함하는 반도체 장치를 제조할 수 있다.
본 발명은 첨부된 도면과 참조하여 설명된 바람직한 실시예에 의해 일층 명백해 진다.
[실시예 1]
제2a 내지 2h도를 참조하면, SBD를 포함하는 반도체 장치는 다음과 같이 본 발명의 제1실시예에 따라 제조된다. 제2a 내지 2e도에 도시한 제조단계는 종래 반도체 장치의 단계와 같다.
제2a도에 도시한 바와 같이, N형(100)실리콘 기판 21은 P형(100) 실리콘 웨이퍼 22, N+형 매립층 23, 및 N+형 실리콘층 24로 이루어진다. 이 경우에 웨이퍼 22는 매립층 23 형성하기 위해 도너(n형 불순물)로 선택적으로 도핑되고, 그 다음에 N+형 실리콘층 24는 기판 21상에 에피텍셜 성장되어서, 층 24가 웨이퍼 22와 같은 방향을 가진다. 실리콘 질화물(Si3N4)을 CVD처리에 의해 기판 21의 전표면상에 침착하고, 포토리소그래피 처리에 의해 패턴화하여 소정의 위치에 시리콘 질화물층 25A 및 25B를 형성한다. 이러한 포토리소그래피 처리는 레지스트층을 덮는 단계, 포토마스크에 의해(또는 전자빔에 의해)층을 노광하는 단계, 레지스트 마스크를 남겨두기 위해 현상되는 단계 및 레지스트 마스크에 의해 덮혀지지 않는 실리콘 질화물층을 에칭하는 단계로 이루어진다.
다음은 제2b도에서와 같이, 실리콘 기판 21을 열적산화처리를 하여 실리콘 질화물층 25A 및 25B에 의해 덮혀지지 않는 에피텍셜 실리콘층 24의 부분을 산화시키고, 그 결과로, SiO2(절연)층 26이 기판 21상에 형성된다. 실리콘 질화물층 25A 및 25B로 덮혀진 에피텍셜 실리콘층 24의 부분은 산화되지 않고 트랜지스터의 도핑된 영역(예를 들어, 쌍극 트랜지스터의 콜렉터 영역) 및 SBD영역에 대응한다. 실리콘 웨이퍼 22에 이르는 트랜치 분리영역 28은 종래의 공정에 따라 형성되며, 트랜치벽을 코팅하는 SiO129, 예를들어 폴리실리콘의 충전제 30 및 캡 SiO2절연층 31로 구성된다. SiO2층 26 및 실리콘 기판 21은 선택적으로, 이방적으로 에칭되어 트랜치를 형성하고, 트랜치에 있는 실리콘 기판 21의 내부벽은 열적산화되어 얇은 SiO2절연층 29를 형성한다. 폴리실리콘이 트랜치내에 침착되고, 충전된 폴리실콘 30의 상부는 열적산화되어 SiO2층 26과 결합되는 캡 SiO2절연층 31을 형성한다. 실리콘 질화물층 25A 및 25B는 적당한 에칭제에 의해 제거되어 실리콘 기판 21의 홀부분이 노광되는 곳에서, 층 25A위치에 제1콘택트 홀을 형성하고 층 25B의 위치에 제2콘택트 홀을 형성한다. 그후, 제2c도에 도시된 바와같이 폴리실리콘을 CVD법으로 전표면상에 침착하고 포토리소그래피 처리로 패턴화하여 약 300nm의 두께와 소정의 패턴을 갖는 폴리실리콘층 33A 및 33B를 형성한다. 폴리실리콘층 33A는 제1콘택트 홀에서 제2콘택트 홀로까지 연장되어 실리콘 기판 21의 표면부분과 접촉하게 된다. 폴리실리콘층 33A는 제1콘택트 홀에서 제2콘택트 홀로까지 연장되어 실리콘 기판 21의 표면부분과 접촉하게 된다. 폴리실리콘층 33A는 제2콘택트 홀을 완전히 채우지만 그의 중앙부를 제외하고는 제1콘택트 홀을 부분적으로 채운다. 즉, SBD의 전극용의 바이어홀 32(via hole)는 폴리실리콘층 33A에 형성된다. 폴리실리콘층 33B는 배선(상호접속)의 기능을 한다.
제2d도에 도시한 바와같이, 레지스터 마스크 34를 형성하여 점표면상에 레지스트층을 코팅함으로써 폴리실리콘층 33A의 일부와 폴리실리콘층 33B를 노광하고 나서 포토마스크(도시하지 않음)를 통해 노광한후, 현상한다. 그리고나서, 노광된 폴리 실리콘층을 이온 주입 공정에 의해 도너(n형 불순물, 즉 P, AS) 35로 도핑한다.
제2e도에서와 같이, 레지스트 마스크 34를 제거한 후에, 다른 레지스트 마스크 36를 형성하여 전표면상에 레지스트층을 코팅함으로써 폴리실리콘층 33A의 소정의 일부를 노광하고 나서 다른 포토마스크, (도시하지 않음)를 통해 노광한 후, 현상한다. 그리고나서, 노광된 폴리실리콘층 33A를 이온주입 공정에 의해 어셉터(P형 불순물 즉, B) 37로 도핑한다.
레지스트 마스크 36을 제거한 후에, 폴리실콘층 33A에 함유된 불순물을 열처리에 의해 에피텍셜 실리콘층 24안으로 확산시켜, 그 결과 제2f도에 도시한 바와 같이, N+형 영역 38(콜렉터 영역) 및 SBD에 대한 P형 영역(예로서, 같이) 39를 형성한다. P형 가드링 39는 SBD의 주변에 존재하여, 그의 역 브레이크다운 전압을 상승시키는데, 이는 가드링이 SBD의 뾰족한 구석부분에서 전계를 감소시키기 때문이다.
종래의 클리닝 단계를 행한후에, 본 발명에 따라 선택적 CVD처리로 실리콘층 24의 노광 표면과 폴리시리콘 층 33A 및 33B상에 텅스텐(W)을 침착하여 제2f도에 도시한 바와 같이 약 100nm의 두께를 갖는 텅스텐층 41을 형성한다. CVD 공정에서는, WF6기체 SiN4기체 및 H2기체를 사용하고 실리콘 기판 21을 기판 21아래에 배치된 적외선 램프로 300℃에서 가열해서, 환원반응(reducin reaction)을 사용하여 실리콘상에만 텅스텐을 침착시킨다. 텅스텐층은 기판 21의 노광된 실리콘 표면과 접촉하게 하여 쇼트키 장벽 다이오드(SBD)를 형성한다.
그후, 제2g도에 도시한 바와같이, 절연물질(예로서, SiO2, PSG)을 CVD처리에 의한 전표면 상에 침착시켜 절연층 42을 형성한다. 절연층 42를 포토리소그래피 공정에 따라 선택적으로 에칭하여 텅스텐층 41의 일부가 노광되는 콘택트 홀 43을 형성(개방)한다.
다음에, 제2h도에 도시한 바와 같이, 전도(금속)물질(즉, Al)을 스퍼터링 공정이나 진공기상 증착 공정으로 전표면상에 침착시켜, 전도층을 형성하고 이를 포토리소그래피 공정으로 패턴화하여 도선(상호연결) 44를 형성한다. 장벽 금속층(TiN, TiW)과 Al층의 조합으로 전도층을 형성하는 것이 가능하다. 도선 44는 콘택트 홀 43을 통해 텅스텐층 41과 접측하게 된다. 따라서, SBD를 포함하는 반도체 장치를 얻을 수 있다.
[실시예 2]
제3a 내지 3c를 참조하여, SBD와 폴리실리콘 저항을 포함하는 반도체 장치를 본 발명의 제2실시예에 따라 다음과 같이 제조한다. 폴리실리콘 저항을 제외한 반도체 장치는 실시예 1의 방법과 같은 방법으로 제조된다. 또한, 제1도에서 폴리실리콘층 33B와 그 위에 덮혀진 텅스텐층 41로 구성된 도선이 제 2실시예의 폴리실리콘 저항으로 바뀐다.
제1실시예에서 폴리실리콘층 33A 및 33B(제2c도)가 형성될 때, 저항에 대한 폴리실리콘층 33과 같은 저항이 제3a도에 도시한 바와 같이 층 33B대신에 형성된다. 그후, 약 300nm의 두께를 갖는 절연층 45를 형성하기 위해 CVD처리로 전표면상에 절연물질(예로서 SiO2, PSG)을 침착한다.
제3b도에 도시한 바와 같이, 절연층 45를 포토리소그래피 공정으로 선택적으로 에칭하여 SBD에 대한 실리콘 기판 21의 일부와 그 단부를 제외한 폴리실리콘층 33A를 노광하고 폴리실리콘 저항의 전극에 대한 콘택트홀 26을 개방시킨다. 폴리실리콘층 33C의 끝부분은 콘택트 홀 46에 나타난다.
제3c에 도시한 바와 같이, 텅스텐(W)을 제 실시예(제2f도 참조)에서 설명한 선택적 CVD처리로 폴리실리콘층 33C의 노광된 부분과 폴리실리콘층 33A 및 실리콘 기판21의 노광된 표면상에 침착하여 텅스텐층 41 및 약 100nm의 두께를 갖는 텅스텐 충전층 41C를 형성한다. 그 결과, 텅스텐층 41과 실리콘 기판 21사이에 SBD가 형성된다. 그리고나서, 제2b도의 방법과 같은 방법으로 절연물질을 전표면상에 침착하여 절연층 42를 형성한다. 절연층 42를 선택적으로 에칭하여 텅스텐층 41에 대한 콘택트 홀 및 저항을 덮는 윈도우(홀)을 형성하고 나서, 전도(금속)물질 (예로서, Al)을 전표면상에 침착하여 전도층을 형성하고, 이를 포토리소그래피 공정으로 패턴화하여 도선(상호연결) 44 및 전극(도선) 44C를 형성한다. 전도층 44는 콘택트 홀 43을 통해 텅스텐층 41과 접촉하며, 전극 44C는 콘택트 홀 46을 통해 텅스텐 충전층 41C와 접촉한다. 콘택트 홀 46에서 텅스텐 충전층 41C는 콘택트 저항을 감소시키고 스텝 커버리지(step coverage)를 개선시킨다. 따라서 SBD를 포함하는 반도체 장치를 얻을 수 있다.
전술한 실시예 1 및 2는 SBD를 포함하는 반도체 장치와 제조공정을 설명한 것이다. 다음은 실리콘 단결정 기판(웨이퍼)에 형성되지 SBD의 특성을 제4 및 5도와 참조하여 설명한다.
제4 및 5도에서, 본 발명의 방법에 대응하는 “Al/TiN/CVD-W”는 선택적 CVD 공정으로 실리콘 기판상에 텅스텐층이 형성되고, 그 텡스텐 층 상에 TiN(장벽극속)층이 형성되고, 그 TiN층 상에 알루미늄층이 형성된다는 것을 의미하고, 그 결과 SBD전극이 형성된다. 종래 방법에 대응하는 “Al/TiN/Al”은 SBD전극을 형성하기 위해 실리콘 기판상에 일루미늄층 TiN층 및 또 다른 알루미늄층이 순차적으로 실리콘 기판상에 형성되는 것을 의미한다. 비교방법에 해당하는 “Al/TiN/PVD-W”는 “Al/TiN/CVD-W”에 사용된 선택 CVD공정 대신에 스퍼터링 공정, 예를 들어 화학 기상반응(CVD)공정으로 실리콘 기판상에 텅스텐층이 형성된다는 것을 의미한다.
SBD전극의 구조적 차이와 실리콘 기판의 면방향 차이에 따라, SBD의 쇼트키 장벽높이(eV)를 점출하여, 얻어진 데이터를 제4도에 나타내었다. 제4도로부터 알수 있는 바와 같이, CVD-W층으로 이루어진 전극으로 된 SBD의 장벽높이는 기판의 변방향과는 상관이 없다. 즉, “Al/TiN/CVD-W”에서는 장벽 높이는 (111)실리콘 기판과 (100)실리콘 기판이 사용될지라도 변하지 않는다.
제5도는 SBD의 순방향 브레이크다운 전압(10㎂에서)과 (100)실리콘 기판을 사용하여 형성된 SBD의 면적과의 관계를 나타낸다. 예를 들면, SBD의 400㎷와 10㎂의 특성을 1㎛2면적을 갖는 “Al/TiN/CVD-W”의 전극에 의해 얻지만, 25㎛2면적을 갖는 “Al/TiN/Al”의 전극에 의해서도 얻을 수 있다. 따라서, “Al/TiN/CVD-W”전극이 적용됐을 때, 장치특성의 요구된 레벨을 만족하는 SBD특성을 종래의 경우에서 보다는 작은 전극 면적으로도 얻을 수 있다. 그러므로, 본 발명의 방법에 의해 SBD를 포함하는 반도체 장치를 제조할 때, (100) 실리콘 기판을 사용할 수 있고 SBD의 면적이 Al전극으로된 종래 SBD보다 더 작아진다.
상술한 바와 같이, 본 발명에 따라 에칭단계를 포함하는 포토리소그래피 처리를 사용하지 않고서도 SBD를 형성하기 위한 고융점 금속이 선택 CVD처리로 소정의 패턴으로 형성된다. 따라서, 포토리소그래피기술에 대한 필수 간격 및 허용범위를 고려하는 것이 필요치 않다. 고융점 금속은 폴리실리콘층으로 이루어진 도선의 전도성을 개선시켜서, 도선의 크기와 감소하는데 기여를 한다. 또한, 선택적 CVD법에 의해 형성된 고융점 금속층의 사용으로 SBD면적을 감소시킬 수 있게 되고 (100)실리콘 기판의 사용도 가능하게 한다.
(100)실리콘 기판은 (111)실리콘 기판보다 결정 결점을 덜 갖게 되므로, (100)실리콘 기판의 반도체 장치의 특성이 (111)실리콘 기판장치보다 우수하다. 그러므로, 본 발명은 반도체 장치, 특히 쌍극 트랜지스터형 RAN장치의 집적도의 증가와 소형화를 가능하게 한다.
게다가 SBD와 쌍극 트랜지스터의 콘택터를 연결시키기 위한 상기 실시예들에서, 본 발명은 RAN소자에 있어서 SBD를 사이의 연결에도 적용하 수 있다.
본발명은 상술한 실시예들에만 제한되지 않으며, 본 발명의 범위에서 벗어나지 않는 한 당업자에 의해 다양한 변경이 가능하다는 것인 명백해질 것이다.
Claims (7)
- 실리콘 반도체 기판(21)을 노광하기 위한 제1콘택트홀 및 제2콘택트 홀을 갖는 절연층(26)을 상기 실리콘 반도체 기판(21)상에 선택적으로 형성하는 단계 ; 상기 실리콘 반도체 기판(21)을 선택적으로 노광하기 위한 상기 제1콘택트 홀내에 바이어홀(via hole)(32)을 갖고 상기 제1콘택트홀에서 상기 제2콘택트홀까지 연장되는 폴리실리콘층(33A, 33B, 33C)을 선택적으로 형성하는 단계 ; 및 선택적 CVD처리에 의해 상기 바이어홀 (32)내에 상기 기판(21)의 표면부분 및 상기 폴리실리콘층(33A, 33B, 33C)상에 고융점 금속층을 선택적으로 침착하여, 쇼트키 장벽 다이오드를 상기 표면 부분과 상기 금속층(41)사이에 형성하는 단계로 이루어진 쇼트키 장벽 다이오드를 포함하는 반도체 장치의 제조방법.
- 제1항에 있어서, 고융점 금속층 침착단계이후에, 전표면상에 제3콘택트 홀을 갖는 제2절연층(42)을 형성하는 단계 ; 및 상기 고용점 금속층과 접촉하도록 상기 제 2절연층상에 전도층 (44)을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 고융점 금속층(41)의 텅스텐 및 몰리브덴으로 이루어진 그룹으로부터 선택된 금속으로된 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 실리콘 반도체 기판(21)의 표면부분이 상기 제1콘택트 홀의 중앙부분에 위치해 있는 반도체 장치의 제조방법.
- 제1항에 있어서, 고융점 금속층 침착단계이전에, 상기 제1콘택트 홀에서 상기 폴리실리콘층(33A)안으로 불순물을 도핑하는 단계 ; 및 상기 쇼트키 장벽 다이오드의 가이드링을 형성하도록 어닐링(annealing)처리에 의해 상기 실리콘 기판(21)안으로 상기 불순물을 확산시키는 단계를 더 포함하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 실리콘 기판(21)이 (100)면 방향을 갖는 반도체 장치의 제조방법.
- 쇼트키 장벽 다이드들을 포함하는 반도체 장치에 있어서, (100)실리콘 반도체 기판(21) ; 상기 기판(21)상에 형성되고, 상기 기판(21)의 표면부분을 노광하는 제1콘택트 홀 및 제2콘택트 홀을 갖는 절연층(26) ; 상기 제1콘택트 홀에서 상기 제2콘택트 홀까지 연장되고, 상기 절연층(26)상에 있으며, 상기 제1콘택트 홀을 부분적으로 채우고 상기 제2콘택트 홀을 완전히 채우는 폴리실리콘층(33A) ; 및 선택적 CVD처리에 의해 상기 기판(21)의 표면부분과 상기 폴리실콘층(33A)상에 침착되고, 상기 제1콘택트 홀내 에 표면부분과 고융점 금속층 사이에 쇼트키 장벽 다이오드를 형성하는 고융점 금속층(41)으로 이루어진 반도체 장치.
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