JP2650925B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はSAMOS構造を有する不揮発性メモリに係り、
特に高集積化に適し、高信頼性を有する半導体集積回路
装置を提供する製造方法に関する。
特に高集積化に適し、高信頼性を有する半導体集積回路
装置を提供する製造方法に関する。
従来の不揮発性メモリについて、特開昭61−120472号
を例に説明する。この従来例を第２図に示す。同図は、
上記従来発明の要部を簡略化して示したものであり、
（ａ）はメモリセル，（ｂ）は周辺MOSを代表して記し
たものである。１は半導体基板、１′はメモリセルのソ
ースおよびドレイン拡散層領域、２′は周辺MOSのソー
スおよびドレイン拡散層領域を示す。４は周辺MOSゲー
ト絶縁膜、11は周辺MOSゲート電極、３はメモリセルの
ゲート絶縁膜、２は浮遊ゲート、７は層間絶縁膜、10は
制御ゲート電極を示す。
を例に説明する。この従来例を第２図に示す。同図は、
上記従来発明の要部を簡略化して示したものであり、
（ａ）はメモリセル，（ｂ）は周辺MOSを代表して記し
たものである。１は半導体基板、１′はメモリセルのソ
ースおよびドレイン拡散層領域、２′は周辺MOSのソー
スおよびドレイン拡散層領域を示す。４は周辺MOSゲー
ト絶縁膜、11は周辺MOSゲート電極、３はメモリセルの
ゲート絶縁膜、２は浮遊ゲート、７は層間絶縁膜、10は
制御ゲート電極を示す。
従来この層間絶縁膜７にはポリシリコンで浮遊ゲート
２を形成し、これを熱酸化してできるSiO2膜が用いられ
た。従来この層間絶縁膜（SiO2）の膜厚としては40nm程
度のものが使われていた。しかしメモリセルの縮小化あ
るいは書込み消去電圧の低電圧化に伴い、これらの層間
絶縁膜を薄膜化することが必要になつてきた。これを実
現するためには薄くても高耐圧，低リーク電流，欠陥の
ない絶縁膜が必要となる。
２を形成し、これを熱酸化してできるSiO2膜が用いられ
た。従来この層間絶縁膜（SiO2）の膜厚としては40nm程
度のものが使われていた。しかしメモリセルの縮小化あ
るいは書込み消去電圧の低電圧化に伴い、これらの層間
絶縁膜を薄膜化することが必要になつてきた。これを実
現するためには薄くても高耐圧，低リーク電流，欠陥の
ない絶縁膜が必要となる。
Si2O/Si3N4/SiO2（Ｏ−Ｎ−Ｏ）の３層構造の絶縁膜
は、高耐圧，低リーク，欠陥の少ない良質の絶縁膜特性
を有しており、この膜をメモリセルの層間絶縁膜７とし
て使用できればデータ保持特性に優れた、さらに大容量
のメモリが実現できることになる。
は、高耐圧，低リーク，欠陥の少ない良質の絶縁膜特性
を有しており、この膜をメモリセルの層間絶縁膜７とし
て使用できればデータ保持特性に優れた、さらに大容量
のメモリが実現できることになる。
ところが実際にＯ−Ｎ−Ｏ膜を応用してみると、次に
説明するような問題のあることがかつた。第３図は浮遊
ゲート２、形成から制御ゲートおよびメモリ駆動用周辺
MOSゲート加工までの工程を示したものである。
説明するような問題のあることがかつた。第３図は浮遊
ゲート２、形成から制御ゲートおよびメモリ駆動用周辺
MOSゲート加工までの工程を示したものである。
（ａ）でＯ−Ｎ−Ｏ膜５を全面に披着したのち、
（ｂ）に示すようにメモリ部に層間絶縁膜であるＯ−Ｎ
−Ｏ膜を残すため、メモリ部をホストレジスト９で覆つ
た後、ウエツトあるいはドライエツチングを交互に行な
うことによりＯ−Ｎ−Ｏ膜５を除去する。この時ドライ
エツチングによりレジスト面が変質してしまい、レジス
ト９を除去する場合、プラズマアツシヤを用いなければ
ならない。このためレジスト除去工程（ｄ）においてむ
き出しになつた基板面の領域ａの部分がプラズマアツシ
ヤーによつて損傷されると同時に汚染され、通常このよ
うな損傷（汚染）を受けた部分は、一旦酸化した後フツ
酸系の液で除去する。しかしながらこのような工程を通
すとＯ−Ｎ−Ｏの上側のＯも同時に除去されてしまうた
め、汚染部分を除去できない。従つて、この状態で
（ｅ）工程で示すようにメモリ駆動用周辺MOSゲート酸
化膜４を形成せざるを得ない。更に（ｆ）工程で制御ゲ
ートおよび周辺MOSゲート電極材料のポリシリコンもし
くは、WSi/ポリシリコン膜６を全面に披着させ、（ｇ）
工程で加工して、各々メモリセルの制御ゲート10および
周辺MOSゲート11を形成する。
（ｂ）に示すようにメモリ部に層間絶縁膜であるＯ−Ｎ
−Ｏ膜を残すため、メモリ部をホストレジスト９で覆つ
た後、ウエツトあるいはドライエツチングを交互に行な
うことによりＯ−Ｎ−Ｏ膜５を除去する。この時ドライ
エツチングによりレジスト面が変質してしまい、レジス
ト９を除去する場合、プラズマアツシヤを用いなければ
ならない。このためレジスト除去工程（ｄ）においてむ
き出しになつた基板面の領域ａの部分がプラズマアツシ
ヤーによつて損傷されると同時に汚染され、通常このよ
うな損傷（汚染）を受けた部分は、一旦酸化した後フツ
酸系の液で除去する。しかしながらこのような工程を通
すとＯ−Ｎ−Ｏの上側のＯも同時に除去されてしまうた
め、汚染部分を除去できない。従つて、この状態で
（ｅ）工程で示すようにメモリ駆動用周辺MOSゲート酸
化膜４を形成せざるを得ない。更に（ｆ）工程で制御ゲ
ートおよび周辺MOSゲート電極材料のポリシリコンもし
くは、WSi/ポリシリコン膜６を全面に披着させ、（ｇ）
工程で加工して、各々メモリセルの制御ゲート10および
周辺MOSゲート11を形成する。
ここまでが主要な工程であるが、以上の工程で問題に
なるのは、前述したような、周辺MOS用のゲート絶縁膜
４を汚染された基板上（Ａ領域）に形成しなければなら
ないということであり、これは当然の結果としてゲート
絶縁膜の膜質を悪くし、歩留低下，信頼性の低下をきた
すことになる。
なるのは、前述したような、周辺MOS用のゲート絶縁膜
４を汚染された基板上（Ａ領域）に形成しなければなら
ないということであり、これは当然の結果としてゲート
絶縁膜の膜質を悪くし、歩留低下，信頼性の低下をきた
すことになる。
上記した周辺MOSゲート酸化膜質の劣化は、従来層間
絶縁膜としてポリシリコンの熱酸化膜を用いていた技術
にＯ−Ｎ−Ｏ層間絶縁膜を適用しようとしたために生じ
たものである。
絶縁膜としてポリシリコンの熱酸化膜を用いていた技術
にＯ−Ｎ−Ｏ層間絶縁膜を適用しようとしたために生じ
たものである。
本発明の目的は前記プラズマダメージによるゲート酸
化膜質の劣化が生じない製造技術を提供するものであ
り、これにより、Ｏ−Ｈ−Ｏを層膜絶縁膜とする高集積
化に適し、高性能の不揮発性メモリの製造方法を提供せ
んとするものである。
化膜質の劣化が生じない製造技術を提供するものであ
り、これにより、Ｏ−Ｈ−Ｏを層膜絶縁膜とする高集積
化に適し、高性能の不揮発性メモリの製造方法を提供せ
んとするものである。
上記のシリコン基板へのプラズマダメージによるゲー
ト酸化膜質の劣化は、メモリ部以外のＯ−Ｎ−Ｏ層間絶
縁膜を除去する工程（第３図（ｃ））において、シリコ
ン基板面が露出し、この状態でレジスト除去を行なうた
めにシリコン基板面にプラズマダメージが加わること、
さらにこのダメージを受けた領域を先に述べたように除
去できないことが原因となつている。そこで本発明で
は、この汚染された領域をゲート絶縁膜４を形成する前
に除去できるようにした。この目的は、Ｏ−Ｎ−Ｏを単
に用いるのではなく、さらにこの上にSi3N4膜を形成し
て、Ｎ−Ｏ−Ｎ−O4層（積層）構造とし、その最上部の
Si3N4膜上にレジストマスクを被覆することによって達
成される。
ト酸化膜質の劣化は、メモリ部以外のＯ−Ｎ−Ｏ層間絶
縁膜を除去する工程（第３図（ｃ））において、シリコ
ン基板面が露出し、この状態でレジスト除去を行なうた
めにシリコン基板面にプラズマダメージが加わること、
さらにこのダメージを受けた領域を先に述べたように除
去できないことが原因となつている。そこで本発明で
は、この汚染された領域をゲート絶縁膜４を形成する前
に除去できるようにした。この目的は、Ｏ−Ｎ−Ｏを単
に用いるのではなく、さらにこの上にSi3N4膜を形成し
て、Ｎ−Ｏ−Ｎ−O4層（積層）構造とし、その最上部の
Si3N4膜上にレジストマスクを被覆することによって達
成される。
第４図は本発明による工程を示したものである。
第４図（ｂ）に示すようにＯ−Ｎ−Ｏ層間絶縁膜５を
全面に被着した後その上部にSi3N4膜８を全面に被覆さ
せる。次に第３図（ｂ）と同様にホストレジスト９をメ
モリ部上にパターニングして残す。そして第４図（ｄ）
のようにＮ−Ｏ−Ｎ−Ｏ膜を上から順次エツチングして
下部SiO2膜をある程度基板上に残した状態にする。ここ
で第４図（ｅ）のようにアツシヤーによりレジストを除
去してしまう。この状態では、アツシヤー処理を行なつ
ても、Ｏ−Ｎ−Ｏ層間絶縁膜部５はSi3N4で覆われ、シ
リコン基板面にはSiO2膜でカバーされているためにプラ
ズマによる影響を受けない。更に第４図（ｆ）に示すよ
うに基板上にあるSiO2膜を除去し、この部分に第４図
（ｇ）のようにゲート酸化膜４を形成させる。この場合
にはＯ−Ｎ−Ｏ層間絶縁膜５上部にはSiN4膜８があるた
め、上記SiO2膜を除去する工程においても、Ｏ−Ｎ−Ｏ
膜５の上部SiO2膜はエッチングされない。つまり、本発
明の本質はレジストマスク除去やSiO2膜の部分除去に際
してＮ−Ｏ−Ｎ−O4層（積層）層間絶縁膜となっている
ことにある。
全面に被着した後その上部にSi3N4膜８を全面に被覆さ
せる。次に第３図（ｂ）と同様にホストレジスト９をメ
モリ部上にパターニングして残す。そして第４図（ｄ）
のようにＮ−Ｏ−Ｎ−Ｏ膜を上から順次エツチングして
下部SiO2膜をある程度基板上に残した状態にする。ここ
で第４図（ｅ）のようにアツシヤーによりレジストを除
去してしまう。この状態では、アツシヤー処理を行なつ
ても、Ｏ−Ｎ−Ｏ層間絶縁膜部５はSi3N4で覆われ、シ
リコン基板面にはSiO2膜でカバーされているためにプラ
ズマによる影響を受けない。更に第４図（ｆ）に示すよ
うに基板上にあるSiO2膜を除去し、この部分に第４図
（ｇ）のようにゲート酸化膜４を形成させる。この場合
にはＯ−Ｎ−Ｏ層間絶縁膜５上部にはSiN4膜８があるた
め、上記SiO2膜を除去する工程においても、Ｏ−Ｎ−Ｏ
膜５の上部SiO2膜はエッチングされない。つまり、本発
明の本質はレジストマスク除去やSiO2膜の部分除去に際
してＮ−Ｏ−Ｎ−O4層（積層）層間絶縁膜となっている
ことにある。
以上説明したように本発明による製造技術を用いれば
周辺MOSのゲート絶縁膜４および層間絶縁膜５へのプラ
ズマダメージの問題がなく、高歩留、高信頼性の不揮発
性メモリの製造が可能になる。
周辺MOSのゲート絶縁膜４および層間絶縁膜５へのプラ
ズマダメージの問題がなく、高歩留、高信頼性の不揮発
性メモリの製造が可能になる。
以下、本発明の一実施例を第１図，第４図を用いて説
明する。本発明例で説明するメモリの製造方法はＮウエ
ル,CMOSプロセスを基準としている。以下ではメモリの
主要な製造工程を中心に説明する。
明する。本発明例で説明するメモリの製造方法はＮウエ
ル,CMOSプロセスを基準としている。以下ではメモリの
主要な製造工程を中心に説明する。
第１図はメモリ部と駆動用の周辺MOSの断面図であ
る。第４図（ａ）に示すようにゲート絶縁膜３を形成し
た後第１のポリシリコンをこの上に形成させ、ホトエツ
チングプロセスにより加工し同図左側のフローテイグゲ
ート２を形成する。その後全面に層間絶縁膜であるSiO2
/Si3N4/SiO2（Ｏ−Ｎ−Ｏ）７を順に形成していく。更
にこの上にSi3N4膜８を形成する（第４図（ｂ））。次
にメモリ部以外のＯ−Ｎ−Ｏ膜を除去するためにホスト
レジストパターン９を第４図（ｃ）の通り加工する。こ
のホストレジストパターン９をマスクにSi3N4/SiO2/Si3
N4をドライエツチングにより上から順に除去して行き、
第４図（ｅ）のように下部SiO2が基板上にある程度残つ
ている状態とし、レジストパターン９をプラズマアツシ
ヤを用いて除去する。このようにすれば、基板へのプラ
ズマダメージをなくすることが出来る。第４図（ｆ）で
示すように周辺MOSゲート部のゲート絶縁膜４を形成す
るために、基板上に残されているSiO2膜を除去し、その
後第４図（ｇ）のようにゲート絶縁膜４を形成する。次
に第４図（ｈ）で示すようにメモリ部の層間絶縁膜（Ｏ
−Ｎ−Ｏ）上のSiO3N4膜８を熱リン酸ウエツトエツチン
グにより除去する。上記工程によつて作られたゲート絶
縁膜４および層間絶縁膜５上に導電体物質（ポリシリコ
ンまたはWSi2,ポリシリコンの２層膜）６を形成する。
これをメモリゲート10と周辺MOSゲート11をそれぞれ別
のホトエツチングプロセスとドライエツチングにより第
４図（ｊ）のように加工する。以後、通常の製造プロセ
スを用いてメモリが完成する。
る。第４図（ａ）に示すようにゲート絶縁膜３を形成し
た後第１のポリシリコンをこの上に形成させ、ホトエツ
チングプロセスにより加工し同図左側のフローテイグゲ
ート２を形成する。その後全面に層間絶縁膜であるSiO2
/Si3N4/SiO2（Ｏ−Ｎ−Ｏ）７を順に形成していく。更
にこの上にSi3N4膜８を形成する（第４図（ｂ））。次
にメモリ部以外のＯ−Ｎ−Ｏ膜を除去するためにホスト
レジストパターン９を第４図（ｃ）の通り加工する。こ
のホストレジストパターン９をマスクにSi3N4/SiO2/Si3
N4をドライエツチングにより上から順に除去して行き、
第４図（ｅ）のように下部SiO2が基板上にある程度残つ
ている状態とし、レジストパターン９をプラズマアツシ
ヤを用いて除去する。このようにすれば、基板へのプラ
ズマダメージをなくすることが出来る。第４図（ｆ）で
示すように周辺MOSゲート部のゲート絶縁膜４を形成す
るために、基板上に残されているSiO2膜を除去し、その
後第４図（ｇ）のようにゲート絶縁膜４を形成する。次
に第４図（ｈ）で示すようにメモリ部の層間絶縁膜（Ｏ
−Ｎ−Ｏ）上のSiO3N4膜８を熱リン酸ウエツトエツチン
グにより除去する。上記工程によつて作られたゲート絶
縁膜４および層間絶縁膜５上に導電体物質（ポリシリコ
ンまたはWSi2,ポリシリコンの２層膜）６を形成する。
これをメモリゲート10と周辺MOSゲート11をそれぞれ別
のホトエツチングプロセスとドライエツチングにより第
４図（ｊ）のように加工する。以後、通常の製造プロセ
スを用いてメモリが完成する。
本発明により、従来問題であつた周辺MOSゲート絶縁
膜の膜質劣化を著しく改善できた。第５図にこれを示
す。第５図は従来技術と本発明の耐圧不良率を比較して
示したものであり、本発明の場合不良率が著しく低減で
きていることがわかる。上記効果により層間絶縁膜にＯ
−Ｎ−Ｏ膜を用いたFAMOS型の不揮発性メモリを製造す
ることが可能になつた。このメモリセルはポリシリコン
熱酸化膜に比較して層間絶縁膜特性が優れているため、
データ保持特性が著しく向上し約２桁の改善ができた。
さらにＯ−Ｎ−Ｏ膜は被覆性も良く、層間絶縁膜の欠陥
による不良が低減されたため、歩留も改善できた。
膜の膜質劣化を著しく改善できた。第５図にこれを示
す。第５図は従来技術と本発明の耐圧不良率を比較して
示したものであり、本発明の場合不良率が著しく低減で
きていることがわかる。上記効果により層間絶縁膜にＯ
−Ｎ−Ｏ膜を用いたFAMOS型の不揮発性メモリを製造す
ることが可能になつた。このメモリセルはポリシリコン
熱酸化膜に比較して層間絶縁膜特性が優れているため、
データ保持特性が著しく向上し約２桁の改善ができた。
さらにＯ−Ｎ−Ｏ膜は被覆性も良く、層間絶縁膜の欠陥
による不良が低減されたため、歩留も改善できた。
第１図は、本発明による不揮発性メモリ部とそれを駆動
する周辺MOS部の断面図、第２図は、従来技術による不
揮発性メモリ部とそれを駆動する周辺MOS部の断面図、
第３図は従来の加工工程を示す断面図、第４図は本発明
の技術を説明する工程断面図、第５図は本発明の効果を
示す不良発生率比較図である。 １……シリコン基板、２……第１のポリシリコン、3,4
……ゲート絶縁膜、５……Ｏ−Ｎ−Ｏ層間絶縁膜、６…
…第２のWSi2/ポリシリコン、７……SiO2層間絶縁膜、
８……Si3N4膜、９……ホストレジストパターン、10…
…制御ゲート、11……周辺MOSゲート、１′,2′……拡
散層領域。
する周辺MOS部の断面図、第２図は、従来技術による不
揮発性メモリ部とそれを駆動する周辺MOS部の断面図、
第３図は従来の加工工程を示す断面図、第４図は本発明
の技術を説明する工程断面図、第５図は本発明の効果を
示す不良発生率比較図である。 １……シリコン基板、２……第１のポリシリコン、3,4
……ゲート絶縁膜、５……Ｏ−Ｎ−Ｏ層間絶縁膜、６…
…第２のWSi2/ポリシリコン、７……SiO2層間絶縁膜、
８……Si3N4膜、９……ホストレジストパターン、10…
…制御ゲート、11……周辺MOSゲート、１′,2′……拡
散層領域。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 塚田 俊久 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 平岩 篤 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭62−73774（ＪＰ，Ａ)
Claims (7)
- 【請求項１】半導体基体主面に浮遊ゲート電極と制御ゲ
ート電極とを有する浮遊ゲート型不揮発性メモリを構成
するメモリ部と、その周辺回路を構成する周辺MOS部と
を有する半導体集積回路装置の製造方法であって、 半導体基体のメモリ部が形成されるべき主面に第１のゲ
ート絶縁膜を形成する第１の工程と、 上記第１のゲート絶縁膜上に上記浮遊ゲート電極を形成
する第２の工程と、 上記浮遊ゲート電極が形成された該メモリ部表面および
上記半導体基体の周辺MOS部が形成されるべき主面上に
第１のSiO2膜、第１のSi3N4膜，第２のSiO2膜、第２のS
i3N4膜から成る積層膜を形成する第３の工程と、 上記積層膜上にレジスト膜を形成し、該レジスト膜を、
上記メモリ部主面上を残し、上記周辺MOS部主面を除去
するように所望のパターンに加工する第４の工程と、 上記残されたレジストをマスクとして周辺MOS部主面の
積層膜を除去する第５の工程と、 上記メモリ部主面上のレジスト膜を除去する第６の工程
と、 上記周辺MOS部主面にゲート絶縁膜を形成する第７の工
程と、 しかる後、上記浮遊ゲート電極上に上記制御ゲート電極
を形成する第８の工程を具備することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項２】上記第８の工程に先立つて、上記第２のSi
N3N4膜を除去する工程を含むことを特徴とする特許請求
の範囲第１項記載の半導体集積回路装置の製造方法。 - 【請求項３】上記第５の工程は、ドライエッチングによ
り行われることを特徴とする特許請求の範囲第１項乃至
第２項の何れかに記載の半導体集積回路装置の製造方
法。 - 【請求項４】上記第６の工程は、プラズマアッシャーに
より行われることを特徴とする特許請求の範囲第３項に
記載の半導体集積回路装置の製造方法。 - 【請求項５】上記浮遊ゲート電極はポリシリコンからな
ることを特徴とする特許請求の範囲第１項乃至第４項の
何れかに記載の半導体集積回路装置の製造方法。 - 【請求項６】上記制御ゲート電極はポリシリコンからな
ることを特徴とする特許請求の範囲第１項乃至第５項の
何れかに記載の半導体集積回路装置の製造方法。 - 【請求項７】上記制御ゲート電極はWSi2およびポリシリ
コンの２層膜からなることを特徴とする特許請求の範囲
第１項乃至第６項の何れかに記載の半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275815A JP2650925B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275815A JP2650925B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0284776A JPH0284776A (ja) | 1990-03-26 |
| JP2650925B2 true JP2650925B2 (ja) | 1997-09-10 |
Family
ID=17560807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275815A Expired - Lifetime JP2650925B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2650925B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666565B2 (ja) * | 1990-11-30 | 1997-10-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5364806A (en) * | 1991-08-29 | 1994-11-15 | Hyundai Electronics Industries Co., Ltd. | Method of making a self-aligned dual-bit split gate (DSG) flash EEPROM cell |
| JP3548984B2 (ja) * | 1991-11-14 | 2004-08-04 | 富士通株式会社 | 半導体装置の製造方法 |
| US5496753A (en) * | 1992-05-29 | 1996-03-05 | Citizen Watch, Co., Ltd. | Method of fabricating a semiconductor nonvolatile storage device |
-
1987
- 1987-11-02 JP JP62275815A patent/JP2650925B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0284776A (ja) | 1990-03-26 |
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Legal Events
| Date | Code | Title | Description |
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