JP2933902B2 - 不揮発性メモリ及びロジック構成要素を一体型不揮発性メモリを得るために０．３ミクロン以下の単一の製造プロセスに組み込むための方法 - Google Patents

不揮発性メモリ及びロジック構成要素を一体型不揮発性メモリを得るために０．３ミクロン以下の単一の製造プロセスに組み込むための方法

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JP2933902B2 JP10005677A JP567798A JP2933902B2 JP 2933902 B2 JP2933902 B2 JP 2933902B2 JP 10005677 A JP10005677 A JP 10005677A JP 567798 A JP567798 A JP 567798A JP 2933902 B2 JP2933902 B2 JP 2933902B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性ＭＯＳメ
モリ構造のロジック構成要素、高電圧構成要素、メモリ
セルの製造を０．数ミクロンの単一のプロセス工程に組
み込む方法に関係する。
【０００２】
【従来の技術】不揮発性ＭＯＳメモリ構造は典型的に３
つの異なる構成要素、即ち、２進情報を記憶するフロー
ティングゲートメモリセルを含む記憶領域、メモリセル
へのアクセスの制御を主に行なうロジック領域、及び選
択されたメモリセルのプログラミング及び消去の間に採
用される高電圧からメモリ構造の選択された部分を分離
する高電圧分離領域を含む。メモリ構造の上述された領
域の各々で採用されるトランジスタは典型的には異なる
ゲード酸化物厚さを要求する。フローティングゲートメ
モリセルのゲート酸化物、即ち、トンネル酸化物は、電
子がトンネル効果により通過することを可能とするため
に約８０Å乃至１００Åの間の厚さを通常有するが、電
気的絶縁を提供する高電圧トランジスタのゲート酸化物
は、フローティングメモリセルのプログラミング及び消
去中に採用される高電圧に耐えるために、通常約１５０
Å以上でなければならない。メモリ構造のロジック領域
で採用されるトランジスタ（以下、ロジックトランジス
タと呼ばれる）のゲート酸化物の厚さは、メモリ構造の
素子の幾何形状寸法に依存する。例えば、０．６ミクロ
ンプロセス技術がメモリ構造の製造で使用される場合に
は、ロジックトランジスタのゲート酸化物は約１２０Å
であるべきであるが、０．５ミクロンプロセス技術は、
ロジックトランジスタのケード酸化物が約１１０Åであ
ることを要求する。最小素子幾何形状寸法とロジックト
ランジスタのゲート酸化物の厚さとの間の関係が、種々
の０．６ミクロン以下の技術に対して以下の表１に要約
されている。
【０００３】
【表１】 ゲート酸化物の厚さが減少するにつれて、ゲート酸化物
は不純物に対してより敏感になる従ってより清浄な製造
技術が必要とされることがよく知られている。例えば、
約１００Åよりも薄いゲート酸化物をホトレジストに曝
すと、ゲート酸化物が相当にダメージを受け、素子性能
及び信頼性が減少する可能性がある。従って、約８０乃
至１１０Åのトンネル酸化物を有するフローティングゲ
ートメモリセルを含むメモリ構造を形成することが望ま
れている場合、この様なメモリ構造の製造中に、不純物
を含むホトレジスト及び他のマスキング構造がトンネル
酸化物と接触しないことを保証する注意が払われる必要
がある。そうしないと、トンネル酸化物が汚染する可能
性があり、メモリセルのデータ保持能力が劣化する。
【０００４】ＭＯＳメモリ構造の高電圧構造、ロジッ
ク、及びメモリ領域を同時に製造するのに使用される従
来のプロセス工程は、トンネル酸化物上にホトレジスト
が形成されるのを避けるために、トンネル酸化物の成長
が完了した直後に多結晶シリコン層（即ち、メモリセル
のフローティングゲート）を堆積することを意図してい
る。この方法で行なわれるプロセスの流れが、図１乃至
５を参照して、０．６ミクロンプロセス技術を使用する
メモリ構造１の製造の工程段階により、以下に記述され
ている。図１を参照する。メモリ構造１の領域Ａ、Ｂ及
びＣは、メモリ構造１の高電圧、ロジック、及びメモリ
領域にそれぞれ対応する。従って、基板１０は、３つの
領域、即ち、高電圧トランジスタが形成される領域１０
Ａ、ロジックトランジスタが形成される領域１０Ｂ、及
びメモリセルが形成される領域１０Ｃに分けられて図示
されている。均一な酸化物層２０が、好適な酸化環境に
おいて約１２５Åの厚さまで基板１０上に成長される。
好適なレジスト層３０は、従来の方法で図１に示される
様に形成され且つパターン化され、メモリ構造１の高電
圧及びメモリ領域、即ち、酸化物層２０の領域２０Ａ及
び領域２０Ｃに対応する酸化物層２０の部分のみを覆
う。従って、メモリ構造１のロジック領域に対応する酸
化物層の領域２０Ｂは露出され続ける。ここで、図２を
参照する。メモリ構造１は、例えば、ＨＦ又はＢＯＥ
（バッファ酸化物エッチ）溶液を使用する好適な湿式デ
ィップを受け、酸化物層２０の一部２０Ｂが除去され
る。ホトレジスト層３０は次に周知の何らかの技術を使
用して除去される。
【０００５】メモリ構造１は、酸化物領域２０Ａ及び２
０Ｃが図３に図示される様に約１５０Åの厚さに達する
まで、更なる酸化成長にために酸化環境に戻される。こ
の時点で、ロジック領域、即ち、酸化物領域２０Ｂ内の
酸化物の厚さが約９０Åの厚さに成長される。次にホト
レジスト層４０が、図３に示される様に酸化物部分２０
Ａ及び２０Ｂを覆う様にして形成され且つパターン化さ
れるが、酸化物部分２０Ｃは露出したままにされる。図
４に示される様に、酸化物２０Ｃは次に除去され、基板
部分１０Ｃの頂部表面が実質的に露出したままにされ
る。メモリ構造１は、酸化物部分２０Ａ、２０Ｂ、及び
２０Ｃがそれぞれ１８０Å、１２０Å、及び８０Åの厚
さに成長されるまで、酸化成長のための酸化環境に再び
戻される。メモリ構造１の製造は次に周知の方法で完成
される。完成した時、メモリ構造は、メモリ構造１の領
域Ａ、Ｂ及びＣのそれぞれ内に高電圧トランジスタ、論
理トランジスタ、及びメモリセルを含む。この方法にお
いては、メモリ構造の高電圧トランジスタ、ロジックト
ランジスタ、及びメモリセルが、それぞれ約１８０Å、
１２０Å、及び８０Å厚のゲート酸化物を有して、同時
に製造することが出来るが、ロジックトランジスタ及び
高電圧トランジスタのケード酸化物又はメモリセルのト
ンネル酸化物に汚染は存在しない。
【０００６】ＭＯＳメモリ構造を製造するために採用さ
れるプロセス技術が、０．４ミクロンよりも小さい場
合、ロジックトランジスタのゲート酸化物及びメモリセ
ルのトンネル酸化物の両方が、１００Å厚よりも薄く、
従って、ホトレジスト内に通常存在する様な不純物と接
触してはならない。素子幾何形状寸法が約０．３乃至
０．４ミクロンの間の場合、ロジックトランジスタのゲ
ート酸化物及びメモリセルのトンネル酸化物は略同じ厚
さを有している。この様な状況においては、ロジックト
ランジスタのゲート酸化物及びメモリセルのトンネル酸
化物を一緒に成長させて、ロジックゲート酸化物又はト
ンネル酸化物の何れかの上にホトレジストが形成される
ことを避ける様にすることができる。例えば、酸化物層
が先ず所望の厚さ迄成長される。上述されたのと同様な
マスキング及びエッチングステップ中に、メモリ構造の
ロジック領域及びメモリ領域に横たわる酸化物層の部分
が除去される。次に、酸化物は、高電圧トランジスタの
ゲート酸化物の全てが第１の厚さを有し、ロジックトラ
ンジスタのゲート酸化物及びメモリセルのトンネル酸化
物の全てが第２の厚さを有するまで、メモリ構造上で成
長することが許される。ここで、第２の厚さは第１の厚
さよりも薄い。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
記述に従う製造プロセスは、約０．３ミクロンよりも小
さいプロセス技術に対しては好適ではない。約０．３ミ
クロンよりも小さい素子の幾何形状寸法が実現される場
合、ロジックトランジスタのゲート酸化物はロジックト
ランジスタのトンネル酸化物よりも薄い必要がある。例
えば、０．２５ミクロンプロセス技術は、ロジックトラ
ンジスタのゲート酸化物は約６５Å厚であることを要求
する。しかしながら、メモリセルのトンネル酸化物の厚
さは約８０Åを残す。上述の様な従来の製造プロセス
は、ロジックトランジスタのゲート酸化物が好適なディ
ピング溶液で除去することができる様に、第１のステッ
プでメモリセルのトンネル酸化物上にホトレジストを形
成し、第２のステップで更なる酸化物成長を促進するこ
とを示唆している。しかしながら、この様なプロセス
は、トンネル酸化物上にホトレジスト層を形成すること
を必要とするが、これは、上述の様にメモリセルのトン
ネル酸化物を不所望に汚染する。
【０００８】
【課題を解決するための手段】本発明に従って、高電圧
トランジスタ、ロジックトランジスタ、及びメモリセル
の製造を可能にするプロセスが開示されるが、この方法
では、０．３ミクロン素子幾何形状に対して要求される
様に、ロジックトランジスタのゲート酸化物は不揮発性
メモリセルのゲート酸化物の厚さよりも薄いが、ロジッ
クトランジスタのゲート酸化物の不所望な汚染又はメモ
リセルのゲート酸化物の汚染が無い。或る実施の形態に
おいて、メモリセルのトンネル酸化物は所望の厚さまで
成長される。次のステップにおいて、メモリセルのフロ
ーティングゲートとして機能する多結晶シリコンの層
が、メモリセルのトンネル酸化物上に直ちに堆積され
る。これよって、後続のマスキング及びエッチングステ
ップにおける汚染からトンネル酸化物を保護する。ロジ
ックトランジスタのゲート酸化物及び高電圧トランジス
タのゲート酸化物は次に図１乃至５に関連して上述され
たものと類似の方法で所望の厚さにまで成長される。
【０００９】
【好適な実施の形態の説明】本発明に従う実施の形態
が、図６乃至１１を参照して、０．２５ミクロンプロセ
ス技術を使用しての不揮発性ＭＯＳメモリ構造２の形成
の工程段階により、以下で議論される。メモリ構造１及
び２間で共通する構成要素は同様にしてラベル付けされ
ている。しかしながら、以下の議論は本発明を単に説明
するものであり、ここに提供される特定の例に限定され
ると解釈されるべきではないことは理解されるべきであ
る。例えば、当業者は、本開示を読んだ後に、不揮発性
メモリ構造以外の半導体構造の製造にこの技術を応用す
ることが出来る。図６を参照する。メモリ構造２の領域
Ａ、Ｂ、及びＣは、メモリ構造２のそれぞれ高電圧、ロ
ジック、及びメモリ領域に対応する。上述した様に、メ
モリ構造２の基板１０は、図６乃至１１に図示されてお
り、高電圧トランジスタが形成される部分１０Ａ、ロジ
ックトランジスタが形成される部分１０Ｂ、及びメモリ
セルが形成される部分１０Ｃに分けられている。基板１
０はＮ又はＰ型の何れかとすることができ、且つ実際の
基板自体又は基板のウエル領域の何れかとすることがで
きる。
【００１０】図６を参照する。約８０Å厚の均一な酸化
物層５０は、好適な酸化環境で基板１０上に成長され
る。多結晶シリコン層６０は、酸化物層５０の全ての部
分上に周知の方法で堆積される。多結晶シリコン層６０
は、不揮発性ＭＯＳメモリセルのフローティングゲート
に要求されるものと一致するレベルにドーピングされる
べきである。ホトレジスト層７０は図６に示される様に
形成され且つパターン化され、メモリ領域Ｃに対応する
多結晶シリコン層６０の一部６０Ｃのみを覆う。酸化物
層５０は、メモリ構造２の領域内に後で製造されるメモ
リセル内の電子のトンネル効果による通過又は他のプロ
グラミング機構を可能とするのに好適な厚さに成長する
ことができる。次に、多結晶シリコン層６０の露出部分
６０Ａ及び６０Ｂは、好適な乾式エッチャントを使用し
て、図７に示される様に除去される。酸化物部分５０Ｃ
及び多結晶シリコン層６０Ｃは、それぞれ、メモリ構造
２の領域Ｃ内に形成されるメモリセル用のトンネル酸化
物及びフローティングゲートとして機能する。
【００１１】図８を参照する。約０．２５ミクロンの素
子幾何形状寸法が望まれる場合、酸化物９０の層がメモ
リ構造２の高電圧領域Ａ及びロジック領域Ｂで約１１０
Åの厚さに成長するまで、メモリ構造２は酸化環境に戻
される。この酸化ステップの間、酸化物層９０の一部９
０Ｃの厚さが約１７０Åであることに注意する。酸化物
層９０の一部９０Ｃは、酸化物層９０の一部９０Ａ及び
９０Ｂよりも厚いが、これは、酸化物は、シリコン基板
上で成長するよりも多結晶シリコン上でかなり速く成長
するからである。ホトレジスト層１００が、図８に示さ
れる様に形成され且つパターン化され、酸化物９０の一
部９０Ａ及び９０Ｃを覆う。メモリ構造２は湿式ディッ
プされ、図９に示される様に、露出した酸化物９０の一
部９０Ｂが除去される。ホトレジスト層１００は次に好
適な技術を使用して除去される。
【００１２】ゲート酸化物５２Ｂの層は図１０に示され
る様にロジックトランジスタに好適な厚さに成長される
迄、メモリ構造２が酸化環境に戻される。この実施の形
態において、約０．２５ミクロンの素子幾何形状寸法が
要求される場合、ゲート酸化物層５２Ｂは約６５Åであ
るべきである。この酸化ステップ中、酸化物層９０Ａの
厚さは約１３０Åに増加し、酸化物層９０の一部９０Ｃ
の厚さが約２００Åに増加することに注意すべきであ
る。次に、ドーピングされた多結晶シリコン層１０５
が、メモリ構造２の領域Ａ、Ｂ、及びＣの全ての上に慣
用法で、堆積される。或る実施の形態において、層１０
５はポリサイド材料とすることができる。ホトレジスト
層１１０が、図１０に示される様に次に形成され且つパ
ターン化され、多結晶シリコン層１０５の一部１０５Ｃ
のみを露出する。ホトレジスト層１１０は高電圧トラン
ジスタ（領域Ａ）のゲート及びロジックトランジスタ
（領域Ｂ）のゲートを定めることに注意する。
【００１３】乾式エッチャントが採用され、図１１に示
される様に、層１０５の一部１０５Ｃを除去する。ホト
レジスト層１１０が次に好適な方法で除去される。層１
０５の一部１０５Ｃのエッチング中に、酸化物層９０Ｃ
の約２０Åが除去される。従って、図１１を参照する
と、メモリ構造２の高電圧領域Ａは、ゲート酸化物層９
０Ａによって基板１０から絶縁されているゲート１０５
Ａを含む。本明細書で記述される特定の実施の形態にお
いては、ゲート酸化物層９０Ａは約１３０Å厚である。
メモリ構造２のロジック領域Ｂは、ゲート酸化物層５２
Ｂによって基板１０から絶縁されているゲート１０５Ｂ
を含む。本明細書で記述される特定の実施の形態におい
て、ゲート酸化物層５２Ｂは６５Å厚である。メモリ構
造２のメモリ領域Ｃはトンネル酸化物層５０Ｃによって
基板１０から絶縁されている。本明細書で記述される特
定の実施の形態において、トンネル酸化物層５０Ｃは約
８０Åである。従って、上述した様に、ロジックトラン
ジスタのゲート酸化物がメモリセルのトンネル酸化物よ
りも薄いことを要求する約０．３ミクロン未満の素子幾
何形状寸法を有するメモリ構造の製造により、ロジック
トランジスタのゲート酸化物及びメモリセルのトンネル
酸化物を汚染することなく、本発明の実施の形態が、可
能になる。ロジックトランジスタのゲート酸化物の厚さ
がメモリセルのものよりも薄いメモリ構造の製造は、慣
用のプロセスを使用しては、実施可能ではないが、これ
は、メモリセルのゲート酸化物が、ホトレジストで典型
的に見出される様な汚染物と接触するべきではないから
である。
【００１４】本発明の特定の実施の形態が図示され且つ
記述されたが、変更及び改良が本発明のより広い形態か
ら離れること無しに達成することができ、従って、添付
された特許請求の範囲は、本発明の真の精神及び範囲内
に含まれる変更及び改良の全てをその範囲内に包含すべ
きである。例えば、本発明に従って上述されたホトレジ
スト層は、他の実施の形態においては、好適なマスキン
グ層によって置き換えられることができる。
【図面の簡単な説明】
【図１】 メモリ構造の高電圧トランジスタ、ロジック
トランジスタ、メモリセルを同時に製造するのに使用さ
れる慣用のプロセス工程を示している。
【図２】 メモリ構造の高電圧トランジスタ、ロジック
トランジスタ、メモリセルを同時に製造するのに使用さ
れる慣用のプロセス工程を示している。
【図３】 メモリ構造の高電圧トランジスタ、ロジック
トランジスタ、メモリセルを同時に製造するのに使用さ
れる慣用のプロセス工程を示している。
【図４】 メモリ構造の高電圧トランジスタ、ロジック
トランジスタ、メモリセルを同時に製造するのに使用さ
れる慣用のプロセス工程を示している。
【図５】 メモリ構造の高電圧トランジスタ、ロジック
トランジスタ、メモリセルを同時に製造するのに使用さ
れる慣用のプロセス工程を示している。
【図６】 メモリ構造の高電圧トランジスタ、ロジック
トランジスタ、メモリセルを同時に製造するのに好適な
本発明に従うプロセス工程を示している。
【図７】 メモリ構造の高電圧トランジスタ、ロジック
トランジスタ、メモリセルを同時に製造するのに好適な
本発明に従うプロセス工程を示している。
【図８】 メモリ構造の高電圧トランジスタ、ロジック
トランジスタ、メモリセルを同時に製造するのに好適な
本発明に従うプロセス工程を示している。
【図９】 メモリ構造の高電圧トランジスタ、ロジック
トランジスタ、メモリセルを同時に製造するのに好適な
本発明に従うプロセス工程を示している。
【図１０】 メモリ構造の高電圧トランジスタ、ロジッ
クトランジスタ、メモリセルを同時に製造するのに好適
な本発明に従うプロセス工程を示している。
【図１１】 メモリ構造の高電圧トランジスタ、ロジッ
クトランジスタ、メモリセルを同時に製造するのに好適
な本発明に従うプロセス工程を示している。
【符合の説明】
１０ 基板 ２０ 酸化物層 ３０ ホトレジスト層 ４０ ホトレジスト層 ５０ 第１の酸化物層 ５２ 第３の酸化物層 ６０ 第１の多結晶リシコン層 ７０ ホトレジスト層 ９０ 第２の酸化物層 １００ ホトレジスト層 １０５ 第２の多結晶シリコン層 １１０ ホトレジスト層 Ａ 高電圧領域 Ｂ ロジック領域 Ｃ メモリ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 ビニ リー アメリカ合衆国 カリフォルニア州 サ ン ホセ マッターホーン ドライヴ 1142 (56)参考文献 特開 平３−270167（ＪＰ，Ａ) 特開 平２−153574（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 451 H01L 27/10 481 H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 高電圧領域、ロジック領域、及びメモリ
    領域を有するメモリ構造を製造するための方法であり、
    前記高電圧領域が分離トランジスタを含み、前記ロジッ
    ク領域がロジック動作を達成するために使用されるロジ
    ックトランジスタを含み、前記メモリ領域がメモリセル
    を含み、前記方法が、 半導体基板の大部分の表面上に、電子がトンネル効果に
    より通過することを可能にするのに適当な厚さの第１の
    酸化物層を成長するステップ、 前記第１の酸化物層上に第１の多結晶シリコン層を堆積
    するステップ、 前記第１の多結晶シリコン層及び前記第１の酸化物層の
    前記高電圧領域及び前記ロジック領域に在る部分を除去
    するステップであり、前記第１の多結晶シリコン層及び
    前記第１の酸化物層の前記メモリ領域に在る残りの部分
    は、それぞれ前記メモリセル用のフローティングゲート
    及びトンネル酸化物として機能することになるステッ
    プ、 前記メモリ構造上に第２の酸化物層を成長するステッ
    プ、 ホトレジスト層を使用して前記第２の酸化物層をマスク
    して、前記第２の酸化物層の前記ロジック領域に在る部
    分のみを露出するステップ、 前記第２の酸化物層の前記ロジック領域に在る前記部分
    を除去するステップ、 前記ホトレジスト層を除去するステップ、 前記メモリ構造上に第３の酸化物層を成長するステップ
    であり、前記第３の酸化物層及び前記第２の酸化物層の
    前記高電圧領域に在る部分は前記分離トランジスタ用の
    ゲート酸化物として機能し、前記第３の酸化物層の前記
    ロジック領域に在る部分はロジックトランジスタ用のゲ
    ート酸化物として機能することになるステップ、及び前
    記第３の酸化物層の前記高電圧領域及び前記ロジック領
    域に在る部分の上に第２の多結晶シリコン層を堆積し且
    つパターン化するステップ、から成る方法。
  2. 【請求項２】 電子がトンネル効果により通過すること
    を可能にするのに適当な厚さが、約８０オングストロー
    ムである請求項１記載の方法。
  3. 【請求項３】 前記第２の酸化物層が約１１０オングス
    トローム厚である請求項１記載の方法。
  4. 【請求項４】 前記分離トランジスタ用の前記ゲート酸
    化物が約１３０オングストローム厚である請求項１記載
    の方法。
  5. 【請求項５】 前記ロジックトランジスタ用の前記ゲー
    ト酸化物が約６５オングストローム厚である請求項１記
    載の方法。
JP10005677A 1997-01-17 1998-01-14 不揮発性メモリ及びロジック構成要素を一体型不揮発性メモリを得るために０．３ミクロン以下の単一の製造プロセスに組み込むための方法 Expired - Lifetime JP2933902B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/785234 1997-01-17
US08/785,234 US5723355A (en) 1997-01-17 1997-01-17 Method to incorporate non-volatile memory and logic components into a single sub-0.3 micron fabrication process for embedded non-volatile memory

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Publication Number Publication Date
JPH10223850A JPH10223850A (ja) 1998-08-21
JP2933902B2 true JP2933902B2 (ja) 1999-08-16

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ID=25134841

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