DE4430366C2 - Halbleitereinrichtung und Verfahren zum Herstellen derselben - Google Patents

Halbleitereinrichtung und Verfahren zum Herstellen derselben

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Description

Die vorliegende Erfindung betrifft eine Halbleitereinrich­ tung und ein Verfahren zum Herstellen derselben, und insbe­ sondere betrifft sie eine Halbleitereinrichtung, welche die Elementcharakteristiken durch eine Stickstoff-Implantations­ technik verbessern kann, und ein Verfahren zum Herstellen derselben.
Im allgemeinen ist es bekannt, daß die Source-/Draingebiete eines MOS-Transistors mit flachen Übergangsebenen gebildet sind, um einen Kurzkanaleffekt des MOS-Transistors zu unter­ drücken. Um einen Kurzkanaleffekt eines P-Kanal-MOS-Transi­ stors (nachstehend als "PMOS-Transistor" bezeichnet) zu unterdrücken, ist es wirkungsvoll, eine P-Typ-dotierte Elek­ trode als Elektrodenmaterial für den NMOS-Transistor zu ver­ wenden. Um einen Kurzkanaleffekt eines N-Kanal-MOS-Transi­ stors (nachstehend als "NMOS-Transistor" bezeichnet) zu unterdrücken, ist es anderseits wirkungsvoll, eine N-Typ-do­ tierte Elektrode als Elektrodenmaterial für den PMOS-Transi­ stor zu verwenden. Ein Doppelgate-CMOS-Transistor wird be­ züglich einer Verwendung dieser Effekte bei einem aus NMOS- und PMOS-Transistoren gebildeten CMOS-Transistor (komplemen­ tären CMOS-Transistor) vorgeschlagen. Bei einem derartigen Doppelgate-CMOS-Transistor wird eine N-Typ-dotierte Gate­ elektrode für den NMOS-Transistor verwendet, wogegen eine P- Typ-dotierte Gateelektrode für den PMOS-Transistor verwendet wird.
Nun werden herkömmliche Verfahren zum Bilden der Source-/Draingebiete von PMOS-Transistoren mit flachen Übergangsebenen beschrieben. Ein solches Verfahren ist z. B. aus Wilson, Journal of Appl. Phys. 54 (12), 1983 bekannt. Fig. 145 ist eine Schnittan­ sicht zum Darstellen eines ersten herkömmlichen Verfahrens zum Bilden von Source-/Draingebieten eines PMOS-Transistors mit flachen Übergangsebenen, und die Fig. 146A und 146B sind Schnittansichten zum Darstellen eines zweiten Ver­ fahrens. Unter Bezugnahme auf Fig. 145 werden ein Element­ isolations-Oxidfilm 7, ein Gate-Oxidfilm 2, eine Gateelek­ trode 3, ein Oxidfilm 4 und Seitenwandungs-Oxidfilme 5 auf einer Hauptoberfläche eines N-Typ-Siliziumsubstrats 1 mit­ tels eines gewöhnlichen Prozesses bei dem ersten Verfahren gebildet. Anschließend werden der Elementisolations-Oxidfilm 7, der Oxidfilm 4 und die Seitenwandungs-Oxidfilme 5 als Masken zum Ionenimplantieren von Borfluorid-Ionen (BF2 +) mit einer im Vergleich zu Bor-Ionen (B+) größeren Masse in das N-Typ-Siliziumsubstrat 1 verwendet. Somit werden Source-/Draingebiete 6 mit flachen Übergangsebenen gebildet.
Beim zweiten Verfahren werden der Elementisolations-Oxidfilm 7, der Oxidfilm 4 und die Seitenwandungs-Oxidfilme 5 als Masken zum Implantieren von Silizium-Ionen (Si+) oder Ger­ manium-Ionen (Ge+) in das N-Typ-Siliziumsubstrat 1 verwen­ det, wie in Fig. 146A gezeigt. Somit werden die ionenim­ plantierten Gebiete des N-Typ-Siliziumsubstrats 1 in amorphe Zustände gebracht. Danach werden Bor-Ionen (B+) in das N- Typ-Siliziumsubstrat 1 implantiert, wie in Fig. 146B darge­ stellt. Somit werden die Source-/Draingebiete 6 mit flachen Übergangsebenen gebildet. Beim zweiten Verfahren werden die Silizium-Ionen oder die Germanium-Ionen implantiert, um eine Kanalisierungserscheinung der Bor-Ionen zu verhindern.
Wenn die Source-/Draingebiete 6 mit flachen Übergangsebenen ausgebildet sind, dann ist jedoch der Flächenwiderstand der Source-/Draingebiete 6 nachteilig vergrößert. Zu diesem Zweck wird im allgemeinen eine Gegenmaßnahme vorgeschlagen, indem Titansilizid-Filme 8 mit kleinem Widerstand auf den Oberflächen der Source-/Draingebiete 6 vorgesehen werden, wie in Fig. 147 gezeigt.
Fig. 148 ist eine Schnittansicht, welche einen beispiel­ haften herkömmlichen Doppelgate-CMOS-Transistor darstellt. Ein solcher Transistor ist aus Davari et. al.,"A High Performance 0.25 µm CMOS-Technology", 56-IEDM, 1988 IEEE bekannt. Unter Bezugnahme auf Fig. 148 sind eine N-Wanne 13 und eine P-Wanne 14 auf einer Hauptoberfläche eines P-Typ-Silizium­ substrats 11 benachbart ausgebildet. Ferner sind Elementiso­ lations-Oxidfilme 12 auf der Hauptoberfläche des P-Typ-Sili­ ziumsubstrats 11 mit vorgeschriebenen Zwischenräumen ausge­ bildet. Auf einer Hauptoberfläche der N-Wanne 13 sind P-Typ- Source-/Draingebiete 21 mit einem vorgeschriebenen Zwischen­ raum so gebildet, daß sie dazwischen ein Kanalgebiet 10 ent­ halten. Eine Gateelektrode einer Polyzid-Gatestruktur, wel­ che durch einen P-Typ-dotierten Polysilizium-Film 16 und einen auf dem Polysilizium-Film 16 gebildeten Wolframsili­ zid-Film 18 gebildet wird, ist auf dem Kanalgebiet 10 mit­ tels eines Gate-Oxidfilms 15 vorgesehen. Ein Oxidfilm 19 ist auf dem Wolframsilizid-Film 18 gebildet. Seitenwandungs- Oxidfilme 20 sind auf Seitenoberflächen des Polysilizium- Films 16 und des Wolframsilizid-Films 18 gebildet.
Anderseits sind auf einer Hauptoberfläche der P-Wanne 14 mit einem vorgeschriebenen Zwischenraum N-Typ-Source-/Drainge­ biete 22 so ausgebildet, daß sie dazwischen ein Kanalgebiet 10 enthalten. Eine Gateelektrode einer Polyzid-Gatestruktur, welche durch einen N-Typ-dotierten Polysilizium-Film 17 und einen Wolframsilizid-Film 18 gebildet wird, ist auf dem Kanalgebiet 10 in der P-Wanne 14 mittels eines Gate-Oxid­ films 15 vorgesehen. Ein Oxidfilm 19 ist auf dem Wolfram­ silizid-Film 18 gebildet, wogegen Seitenwandungs-Oxidfilme 20 auf den Seitenoberflächen des Polysilizium-Films 17 und des Wolframsilizid-Films 18 gebildet sind.
Die Fig. 149 bis 157 sind Schnittansichten zum Darstellen eines Herstellungsprozesses für den in Fig. 148 gezeigten herkömmlichen Doppelgate-CMOS-Transistor. Unter Bezugnahme auf die Fig. 149 bis 157 wird nun der Herstellungsprozeß für den in Fig. 148 gezeigten Doppelgate-CMOS-Transistor beschrieben.
Zunächst wird der Elementisolations-Oxidfilm 12 auf einer Hauptoberfläche eines P-Typ-Siliziumsubstrats 11 gebildet, wie in Fig. 149 dargestellt. Ferner werden eine N-Wanne 13, welche als PMOS-Transistor-bildendes Gebiet dient, und eine P-Wanne 14, welche als NMOS-Transistor-bildendes Gebiet dient, auf der Hauptoberfläche des P-Typ-Siliziumsubstrats 11 derart gebildet, daß sie aneinandergrenzen.
Dann wird ein Oxidfilm 15a gebildet, um die N-Wanne 13 und die P-Wanne 14 zu bedecken, wie in Fig. 150 gezeigt. Ein Polysilizium-Film 9 wird auf dem Oxidfilm 15a und dem Elementisolations-Oxidfilm 12 durch CVD gebildet, und ein Wolframsilizid-Film 18a wird auf dem Polysilizium-Film 9 durch Sputtern gebildet.
Dann wird das den PMOS-Transistor bildende Gebiet mit einem Resistfilm 25 bedeckt, wie in Fig. 151 dargestellt. Der Re­ sistfilm 25 wird als Maske verwendet, um Arsen-Ionen (As+) in jenen Abschnitt des Polysilizium-Films 9 zu implantieren, der sich auf dem den NMOS-Transistor bildenden Gebiet befin­ det. Danach wird der Resistfilm 25 entfernt.
Dann wird das den NMOS-Transistor bildende Gebiet mit einem Resistfilm 26 bedeckt, wie in Fig. 152 gezeigt, und dieser Resistfilm 26 wird als Maske verwendet, um Borfluorid-Ionen (BF2 +) in jenen Abschnitt des Polysilizium-Films 9 zu im­ plantieren, der sich auf dem den PMOS-Transistor bildenden Gebiet befindet. Danach wird der Resistfilm 26 entfernt. Ein Oxidfilm wird durch CVD gebildet, und anschließend werden dieser Oxidfilm, der Wolframsilizid-Film 18a und der Polysi­ lizium-Film 9 in der Form von Gateelektroden mittels Foto­ lithografie und anisotropen Ätzens strukturiert. Somit wer­ den die Oxidfilme 19, die Wolframsilizid-Filme 18 und Poly­ silizium-Filme 16a und 17a gebildet, wie in Fig. 153 ge­ zeigt. Anschließend wird ein Oxidfilm auf der Gesamtober­ fläche mittels CVD gebildet, und dieser Oxidfilm wird abge­ ätzt. Somit werden die Seitenwandungs-Oxidfilme 20 auf den Seitenoberflächen der Gateelektroden gebildet, wie in Fig. 154 dargestellt.
Dann wird das den PMOS-Transistor bildende Gebiet mit einem Resistfilm 27 bedeckt, wie in Fig. 155 gezeigt. Dieser Re­ sistfilm 27 wird als Maske verwendet, um Arsen-Ionen in das den NMOS-Transistor bildende Gebiet zu implantieren. Danach wird der Resistfilm 27 entfernt.
Dann wird das den NMOS-Transistor bildende Gebiet mit einem Resistfilm 28 bedeckt, wie in Fig. 156 dargestellt, und dieser Resistfilm 28 wird als Maske verwendet, um Bor­ fluorid-Ionen in das den PMOS-Transistor bildende Gebiet zu implantieren. Anschließend wird der Resistfilm 28 entfernt. Eine Wärmebehandlung zum Aktivieren der implantierten Ionen wird ausgeführt. Somit werden ein N-Typ-dotierter Polysili­ zium-Film 16, ein P-Typ-dotierter Polysilizium-Film 17, N+- Typ-Source-/Draingebiete 22 und P+-Typ-Source-/Draingebiete 21 gebildet, wie in Fig. 157 gezeigt. Somit ist der bei­ spielhafte herkömmliche Doppelgate-CMOS-Transistor mit einer Polyzid-Gatestruktur vervollständigt.
Fig. 158 ist eine Schnittansicht, welche einen anderen bei­ spielhaften herkömmlichen Doppelgate-CMOS-Transistor zeigt.
Unter Bezugnahme auf die Fig. 158 werden Titansilizid-Filme 23 in einer selbstjustierenden Art und Weise auf Source-/Draingebieten 21 und 22 und Polysilizium-Filmen 16 und 17 gebildet. Eine derartige Struktur, die zum Bilden der Gateelektroden durch Überführen der Oberflächen der Polysi­ lizium-Filme 16 und 17 und der Source-/Draingebiete 21 und 22 in Silizidzustände in einer selbstjustierenden Weise er­ halten wird, wird Salizid-Struktur (selbstjustierende Sili­ zidstruktur) genannt. Gemäß dieser Salizid-Struktur ist es möglich, eine Zunahme des Flächenwiderstands der Source-/Draingebiete 21 und 22 zu unterdrücken, was in Frage kommt, wenn die Source-/Draingebiete 21 und 22 mit flachen Übergangsebenen gebildet sind.
Die Fig. 159 bis 163 sind Schnittansichten zum Darstellen eines Herstellungsprozesses für den in Fig. 158 gezeigten herkömmlichen Doppelgate-CMOS-Transistor. Unter Bezugnahme auf die Fig. 159 bis 163 wird nun der Herstellungsprozeß für den in Fig. 158 gezeigten herkömmlichen Doppelgate- CMOS-Transistor beschrieben.
Zunächst wird ein Elementisolations-Oxidfilm 12 auf einer Hauptoberfläche eines P-Typ-Siliziumsubstrats 11 gebildet, wie in Fig. 159 dargestellt. Ferner werden eine N-Wanne 13 und eine P-Wanne 14 auf der Hauptoberfläche des P-Typ-Sili­ ziumsubstrats 11 so gebildet, daß sie aneinandergrenzen. Oxidfilme 15a und Polysilizium-Filme (nicht dargestellt) werden aufeinanderfolgend auf der N-Wanne 13 und der P-Wanne 14 gebildet, und anschließend werden die Polysilizium-Filme derart strukturiert, daß sie strukturierte Polysilizium- Filme 8 bilden, wie in Fig. 160 gezeigt.
Dann werden Seitenwandungs-Oxidfilme 20 auf den Seitenober­ flächen der Polysilizium-Filme 8 gebildet, und anschließend wird ein PMOS-Transistor-bildendes Gebiet mit einem Resist­ film 25 bedeckt, wie in Fig. 161 gezeigt. Der Resistfilm 25 wird als Maske zum Ionenimplantieren von Arsen in die P- Wanne 14 und den darauf vorgesehenen Polysilizium-Film 8 verwendet. Danach wird der Resistfilm 25 entfernt.
Dann wird ein NMOS-Transistor-bildendes Gebiet mit einem Resistfilm 26 bedeckt, und dieser Resistfilm 26 wird als Maske verwendet, um Borfluorid-Ionen in die N-Wanne 13 und den darauf vorgesehenen Polysilizium-Film 8 zu implantieren, wie in Fig. 162 dargestellt. Anschließend wird der Resist­ film 26 entfernt. Eine Titan-Schicht (nicht dargestellt) wird auf der Gesamtoberfläche durch Sputtern gebildet, und anschließend wird eine Wärmebehandlung ausgeführt, damit das Silizium mit dem Titan reagiert. Somit werden Titansilizid- Filme 23 auf den Source-/Draingebieten 21 und 22 und den Polysilizium-Filmen 16 und 17 gebildet, wie in Fig. 163 gezeigt. Damit ist der in Fig. 158 dargestellte her­ kömmliche Doppelgate-CMOS-Transistor vervollständigt.
Wie vorstehend beschrieben, werden im herkömmlichen Doppel­ gate-CMOS-Transistor die Gateelektroden in Polyzid-Gate­ strukturen der Polysilizium-Filme und der Wolframsilizid- Filme oder in Silizidzustände überführt, um den P-Typ-do­ tierten Polysilizium-Film 16 und den N-Typ-dotierten Poly­ silizium-Film 17 elektrisch zu verbinden. Insbesondere ist es durch verwenden einer Salizidstruktur für den Doppelgate- CMOS-Transistor möglich, eine Zunahme des Flächenwiderstands der Source-/Draingebiete zu verhindern.
Ein Dünnfilmtransistor (nachstehend als "TFT" bezeichnet), der einen Polysilizium-Film verwendet, ist als eine von Halbleitereinrichtungen bekannt. Dieser TFT ist eine wich­ tige Einrichtung als Treibtransistor für einen hochinte­ grierten SRAM oder als Treibtransistor für eine Flüssig­ kristallanzeige. Bezüglich des Erfordernisses einer weiteren Verbesserung der Integration und der Leistungsfähigkeit eines verwendeten Elements eines derartigen TFTs muß jedoch die Struktur des TFTs selbst verfeinert werden und müssen sowohl die elektrischen Eigenschaften als auch die Zuverläs­ sigkeit desselben verbessert werden.
Wichtige Maßnahmen zur Verfeinerung des TFTs sind die Unter­ drückung eines durch Störstellen-Ionen verursachten Kurz­ kanaleffekts, das Bilden von im Kanalgebiet eindiffundier­ ten Source-/Draingebieten und die Verbesserung des Wider­ stands für heiße Träger.
Fig. 164 ist eine Schnittansicht, welche einen herkömm­ lichen PMOS-TFT zeigt. Ein solcher Transistor ist aus OZTURK et al., IEEE Transaction on Electron Devices, Vol. 35, No. 5, 1988 bekannt. Unter Bezugnahme auf Fig. 164 ist ein Isolierfilm 102 auf einem Halbleitersubstrat 101 in dem herkömmlichen PMOS-TFT gebildet. Eine P-Typ-dotierte Gate­ elektrode 103 ist auf dem Isolierfilm 102 ausgebildet. Ein Gate-Isolierfilm 104 ist so gebildet, daß er die Gateelek­ trode 103 bedeckt. Eine Polysilizium-Schicht 105 ist auf dem Gate-Isolierfilm 104 gebildet. Ein P-Typ-Sourcegebiet 105b und ein P-Typ-Draingebiet 105c sind in der Polysilizium- Schicht 105 mit einem vorgeschriebenen Zwischenraum so ge­ bildet, daß sie dazwischen ein Kanalgebiet 105a enthalten. Fig. 165 ist eine Perspektivansicht, welche einen oberen Abschnitt des in Fig. 164 dargestellten TFTs zeigt, der die Gateelektrode 103 umfaßt.
Die Fig. 166 bis 169 sind Schnitt- und Perspektivan­ sichten zum Darstellen eines Herstellungsprozesses für den in Fig. 164 gezeigten TFT. Unter Bezugnahme auf die Fig. 166 bis 169 wird nun der Herstellungsprozeß für den her­ kömmlichen TFT beschrieben.
Zunächst wird ein Isolierfilm 102 aus einem Hochtemperatur- Oxidfilm auf einem Halbleitersubstrat 101 mittels CVD oder dergleichen gebildet, wie in Fig. 166 gezeigt. Eine nicht­ dotierte Polysilizium-Schicht 103a wird auf dem Isolierfilm 102 mittels CVD oder dergleichen gebildet. P-Typ-Stör­ stellen-Ionen wie beispielsweise Borionen werden in die nichtdotierte Polysilizium-Schicht 103a ionenimplantiert.
Danach wird ein in Fig. 167 dargestellter Resistfilm 107 auf einem vorgeschriebenen Gebiet der Polysilizium-Schicht 103a gebildet, und dieser Resistfilm 107 wird als Maske ver­ wendet, um die Polysilizium-Schicht 103a (siehe Fig. 166) anisotrop zu ätzen. Somit wird eine Gateelektrode 103b ge­ bildet. Anschließend wird der Resistfilm 107 entfernt. Ein Gate-Isolierfilm (nicht dargestellt) wird durch thermische Oxidation gebildet, und eine nichtdotierte Polysilizium- Schicht (nicht dargestellt) wird auf dem Gate-Isolierfilm durch CVD oder dergleichen gebildet. Danach werden zum Ein­ stellen einer Schwellenspannung Arsen-Ionen in die nichtdo­ tierte Polysilizium-Schicht implantiert. Ein Resistfilm (nicht dargestellt) wird auf einem vorgeschriebenen Gebiet der nichtdotierten Polysilizium-Schicht gebildet, und an­ schließend werden die nichtdotierte Polysilizium-Schicht und der Gate-Isolierfilm strukturiert. Somit werden ein Gate- Isolierfilm 104 und eine Polysilizium-Schicht 105 gebildet, welche derart strukturiert sind, wie es in Fig. 168 gezeigt ist. Danach wird der Resistfilm entfernt.
Dann wird zum Bilden eines Kanalgebietes ein Resistfilm 108 auf einem Gebiet der Polysilizium-Schicht 105 gebildet. Der Resistfilm 108 wird als Maske zum Ionenimplantieren von BF2 + in die Polysilizium-Schicht 105 verwendet. Eine Wärmebe­ handlung zum Aktivieren der implantierten Störstelle wird ausgeführt. Somit werden eine Gateelektrode 103, ein Source­ gebiet 105b und ein Draingebiet 105c gebildet. Damit ist der in Fig. 164 dargestellte herkömmliche TFT vervollständigt.
Eine andere beispielhafte Halbleitereinrichtung ist eine nichtflüchtige Halbleiterspeichereinrichtung. Bezüglich einer derartigen nichtflüchtigen Halbleiterspeichereinrich­ tung ist ein EEPROM (elektrisch löschbarer und programmier­ barer Festwertspeicher) bekannt, welcher sowohl Daten frei programmieren als auch Daten elektrisch schreiben und löschen kann. Während dieser EEPROM vorteilhaft Daten elek­ trisch schreiben und löschen kann, ist es schwierig, diesen Speicher hoch zu integrieren, da zwei Transistoren für eine Speicherzelle benötigt werden. Zu diesem Zweck ist ein Flash-EEPROM mit einer durch einen einzelnen Transistor gebildeten Speicherzelle vorgeschlagen worden, welcher ge­ schriebene Informationsladungen en bloc löschen kann. Ein derartiger Flash-EEPROM wird beispielsweise im US-Patent Nr. 4,868,619 offenbart.
Fig. 170 ist eine Schnittansicht, welche einen herkömm­ lichen Flash-EEPROM vom Stapel-Gate-Typ zeigt. Unter Bezug­ nahme auf Fig. 170 sind ein Draingebiet 208 und ein Source­ gebiet 209 auf einer Hauptoberfläche eines P-Typ-Silizium­ substrats 201 mit einem vorgeschriebenen Zwischenraum so gebildet, daß sie dazwischen ein Kanalgebiet 215 enthalten. Eine Floating-Gateelektrode 203 ist auf dem Kanalgebiet 215 mittels eines dünnen Oxidfilms 202 mit einer Dicke von etwa 100 Å gebildet. Eine Steuer-Gateelektrode 205 ist auf der Floating-Gateelektrode 203 mittels eines Zwischenschicht- Isolierfilms 204 gebildet. Die Floating-Gateelektrode 203 und die Steuer-Gateelektrode 205 werden durch Polysilizium- Schichten gebildet. Ein thermischer Oxidfilm 216 ist so ge­ bildet, daß er die Floating-Gateelektrode 203, die Steuer- Gateelektrode 205 und das Siliziumsubstrat 201 bedeckt. Ein glatter Überzugsfilm 212 aus einem Oxidfilm oder dergleichen ist auf dem thermischen Oxidfilm 216 gebildet. Ferner ist eine Leitbahnschicht 214 aus einer Aluminiumlegierung oder dergleichen so gebildet, daß sie den ebenen Überzugsfilm 212 bedeckt.
Fig. 171 ist eine schematische Darstellung zum Veranschau­ lichen einer herkömmlichen Schreiboperation des Flash- EEPROMs, der CHE (heiße Kanalelektronen) verwendet. Unter Bezugnahme auf Fig. 171 wird eine Spannung VB1 von 6 bis 8 V an das Draingebiet 208 und eine Spannung VG1 von 10 bis 15 V an die Steuerelektrode 205 gelegt. Infolge eines der­ artigen Anlegens der Spannungen VB1 und VG1 werden in der Nähe des Draingebiets 208 und des Oxidfilms 202 Elektronen mit großer Energie erzeugt. Teile der Elektronen werden durch ein elektrisches Feld, das durch die an die Steuer- Gateelektrode 205 gelegte Spannung VG1 verursacht wird, zur Gateelektrode 203 gezogen und in die Floating-Gateelektrode 203 injiziert. Wenn die Elektronen somit in der Floating- Gateelektrode 203 gespeichert sind, dann überschreitet eine Schwellenspannung VTH eines Steuergate-Transistors einen vorgeschriebenen Wert. Dieser Zustand ist ein geschriebener Zustand, welcher Zustand "0" genannt wird.
Fig. 172 ist eine schematische Darstellung zum Veranschau­ lichen einer herkömmlichen Schreiboperation eines Flash- EEPROMS, welcher SHE (heiße Substratelektronen) verwendet. Unter Bezugnahme auf Fig. 172 wird nun die SHE verwendende Schreiboperation beschrieben. Bei dem in Fig. 172 gezeigten Flash-EEPROM ist ein N-Kanal-Steuergate-Transistor in einer auf einem N-Typ-Siliziumsubstrat 221 vorgesehenen P-Wanne 222 ausgebildet. In diesem Fall liegen ein Draingebiet 208 und ein Sourcegebiet 209 auf Masse, und eine Spannung VG2 von 10 bis 15 V ist an eine Steuer-Gateelektrode 205 gelegt. Ferner ist eine Spannung VB2 von -5 bis -10 V an eine Sub­ stratelektrode 223 gelegt. Infolge eines derartigen Anlegens der Spannungen VG2 und VB2 wird ein aus dem N-Typ-Silizium­ substrat 221 und der P-Wanne 222 gebildeter P-N-Übergang in Durchlaßrichtung vorgespannt. Somit wird ein EIN-Zustands- Strom erzeugt. Teile der den EIN-Zustands-Strom bildenden Elektronen werden durch ein elektrisches Feld, das durch die an die Steuer-Gateelektrode 205 gelegte Spannung VG2 ver­ ursacht wird, zur Floating-Gateelektrode 203 gezogen und in die Floating-Gateelektrode 203 injiziert.
Fig. 173 ist eine schematische Darstellung zum Veranschau­ lichen einer Schreiboperation eines Flash-EEPROMs, welcher eine F-N-Tunnelerscheinung (Fowler-Nordheim-Tunnelerschei­ nung) verwendet. Unter Bezugnahme auf Fig. 173 wird die die F-N-Tunnelerscheinung verwendende Schreiboperation beschrie­ ben. Beim F-N-Schreiben an einem Drainende wird beispiels­ weise eine Spannung VD3 von -10 bis -12 V an ein Draingebiet 208 gelegt. Ferner wird eine Steuer-Gateelektrode 205 auf Massepotential gehalten und ein Sourcegebiet 209 in einem Floating-Zustand bzw. einem schwebenden Zustand beibehalten. Infolge eines elektrischen Feldes, das durch die an das Draingebiet 208 gelegte Spannung VD3 verursacht wird, gehen Elektronen aufgrund einer F-N-Tunnelerscheinung durch einen dünnen Oxidfilm 202 so hindurch, daß sie in eine Floating- Gateelektrode 203 injiziert werden. Somit sind die Elek­ tronen in der Floating-Gateelektrode 203 gespeichert, wo­ durch die Schwellenspannung VTH eines Steuergate-Transistors vergrößert wird.
Eine Löschoperation wird nun beschrieben. Eine Spannung VS von 10 bis 12 V wird an das Sourcegebiet 209 gelegt, wogegen die Steuer-Gateelektrode 205 auf dem Massepotential gehalten wird und das Draingebiet 208 in einem Floating-Zustand be­ halten wird. Infolge eines elektrischen Feldes, das durch die an die Sourceelektrode 209 gelegte Spannung VS verur­ sacht wird, gehen die in der Floating-Gateelektrode 203 ge­ speicherten Elektronen aufgrund der F-N-Tunnelerscheinung durch den dünnen Oxidfilm 202 hindurch. Somit werden die Elektronen aus der Floating-Gateelektrode 203 gezogen, wo­ durch die Schwellenspannung VTH des Steuergate-Transistors abnimmt. Die Daten werden gelöscht, wenn die Schwellenspan­ nung VTH unter einen vorgeschriebenen Wert abnimmt. Dieser Zustand wird Zustand "1" genannt.
Bei einer Leseoperation wird ferner eine Spannung VG4 von 5 V an die Steuer-Gateelektrode 205 und eine Spannung VD4 von 1 bis 2 V an das Draingebiet 208 gelegt. Eine Bestimmung des vorstehend genannten Zustands "0" oder "1" erfolgt in Ab­ hängigkeit davon, ob ein Strom im Kanalgebiet des Steuer­ gate-Transistors fließt oder nicht, d. h., ob der Steuergate- Transistor in einem EIN- oder in einem AUS-Zustand ist. So­ mit wird eine Information ausgelesen.
Fig. 174 ist eine Modelldarstellung zum veranschaulichen eines Kopplungsverhältnisses eines herkömmlichen Flash- EEPROMs. Unter Bezugnahme auf Fig. 174 weist der herkömmli­ che Flash-EEPROM eine Gateelektrode mit einer Zwei-Schicht- Struktur auf, wodurch eine an eine Steuer-Gateelektrode 205 gelegte Spannung mittels einer Floating-Gateelektrode 203 an ein Kanalgebiet gelegt ist. Mit anderen Worten, das Poten­ tial der Floating-Gateelektrode 203 wird durch die Struk­ turen eines Zwischenschicht-Isolierfilms 204 und eines Oxid­ films 202 unabhängig vom Betrag der in der Floating-Gate­ elektrode 203 gespeicherten Ladungen und von den Werten der an entsprechende Anschlüsse gelegten Potentiale verändert. Ein Potential VFG der Floating-Gateelektrode 203 hängt neben den an die entsprechenden Anschlüsse gelegten Potentialen, wie einer Steuer-Gatespannung VCG, einer Sourcespannung VS und einer Drainspannung VD, ferner von einer Schwellenspan­ nung VTH, einer Kapazität CFC zwischen der Floating-Gateelek­ trode 203 und einer Steuer-Gateelektrode 205, einer Kapazi­ tät CFB zwischen der Floating-Gateelektrode 203 und einem Substrat 201, einer Kapazität CFS zwischen der Floating- Gateelektrode 203 und einem Sourcegebiet 209 und einer Kapa­ zität CFD zwischen der Floating-Gateelektrode 203 und einem Draingebiet 208 ab. Das Potential VFG der Floating-Gateelek­ trode 203 wird näherungsweise durch die folgende Gleichung (1) bestimmt:
VFG = CFCVCG/CTOTAL + CFDVD/CTOTAL + (CFD + CFB) VS/CTOTAL + CFBVTH/CTOTAL + QFG/CTOTAL (1)
QFG = CFC(VFG - VCG) + CFD (VFG - VD) + CFS(VFG - VS) + CFB(VFG - VTH - VS),
wobei CTOTAL = CFC + CFD + CFS + CFB.
Unter Bezugnahme auf die vorstehende Gleichung (1) übt das Potential VCG der Steuer-Gateelektrode 205 einen Einfluß auf das Potential VFG der Floating-Gateelektrode 203 durch Mul­ tiplikation mit dem Verhältnis CFC/CTOTAL aus, welches Kopplungsverhältnis genannt wird. Wenn das Kopplungsverhält­ nis groß ist, ist daher das Potential VFG der Floating-Gate­ elektrode 203 unabhängig von dem an die Steuer-Gateelektrode 205 gelegten Potential vergrößert. Daher kann der Transi­ storbetrieb durch das an die Steuer-Gateelektrode 205 geleg­ te Potential leicht gesteuert werden, wenn das Kopplungsver­ hältnis vergrößert ist.
Wenn durch die F-N-Tunnelerscheinungen in dem vorstehend ge­ nannten Flash-EEPROM Daten geschrieben und gelöscht werden, dann wird der Oxidfilm 202 mit einer bestimmten Wahrschein­ lichkeit unterbrochen, und daher ist die Elementzuverlässig­ keit nachteilig verringert. Infolge des Tunnelns der Elek­ tronen durch den Oxidfilm 202 werden ferner die in den Oxid­ film 202 injizierten Elektronen mit einer bestimmten Wahr­ scheinlichkeit darin eingefangen. Somit ist an der Grenz­ fläche zwischen dem Siliziumsubstrat 201 und dem Oxidfilm 202 ein Grenzflächenpegel ausgebildet. Infolge des ausgebil­ deten Grenzflächenpegels ist die Zuverlässigkeit des Oxid­ films 202 derart verringert, daß im Ergebnis die Schwellen­ spannung verändert ist oder die Stromtreibfähigkeit ver­ kleinert ist. Da an die Floating-Gateelektrode 203 und fer­ ner an das Sourcegebiet 209 oder das Draingebiet 208 beim Datenschreiben oder -löschen ein hohes Potential gelegt ist, wird ein hohes elektrisches Feld an der Grenzfläche zwischen dem Draingebiet 208 oder dem Sourcegebiet 209 und dem Oxid­ film 202 verursacht. Insbesondere teilen sich benachbarte Speicherzellen gemeinsam das Draingebiet 208, und daher ist beim Datenschreiben auch an das Draingebiet 208 einer nicht gewählten Zelle ein Potential gelegt. Da die Steuer-Gate­ elektrode 205 der nicht gewählten Zelle auf dem Massepoten­ tial gehalten wird, wird ein hohes elektrisches Feld zwischen der Floating-Gateelektrode 203 und dem Draingebiet 208 verursacht. Ein Zwischenbandtunneln wird durch das hohe elektrische Feld verursacht, wie in Fig. 175 dargestellt, welches zur Erzeugung von Elektron-Loch-Paaren führt. Die erzeugten Löcher werden in den Oxidfilm 202 mit einer be­ stimmten Wahrscheinlichkeit injiziert, was einen Grenz­ flächenpegel ergibt, der an der Grenzfläche zwischen dem Siliziumsubstrat 201 und dem Oxidfilm 202 hervorgerufen wird. Somit wird die Zuverlässigkeit des Oxidfilms 202 ver­ ringert.
Um eine derartige Verringerung der Zuverlässigkeit des Oxid­ films 202 zu verhindern, ist ein Verfahren zum Unterdrücken der Erzeugung eines Grenzflächenpegels an der Grenzfläche zwischen dem Siliziumsubstrat 201 und dem Oxidfilm 202 vor­ geschlagen worden. Zum Beispiel ist ein Verfahren zum Aus­ führen einer RTN-Behandlung (einer schnellen thermischen Nitrierungsbehandlung) nach der Bildung des Oxidfilms 202 vorgeschlagen worden, um Stickstoff in den Oxidfilm 202 ein­ zuführen. Da der Stickstoff lockere Bindungen im Oxidfilm 202 beseitigt, ist es dadurch möglich zu verhindern, daß Ladungen im Oxidfilm 202 eingefangen werden. Die RTN-Behand­ lung ist derart ausgelegt, daß ein Tempern für eine extrem kurze Zeit in einer reaktiven Gasatmosphäre ausgeführt wird, welche Stickstoff enthält, wie zum Beispiel Ammoniak (NH3). Somit wird der Stickstoff in das Siliziumsubstrat 201 und den Oxidfilm 202 aufgenommen.
Fig. 176 ist eine Schnittansicht, welche einen herkömmli­ chen Flash-EEPROM des Typs mit vergrabenem Kanal zeigt. Unter Bezugnahme auf Fig. 176 ist eine N-Typ-Störstellen­ schicht 217 auf einer Oberfläche von einem Kanalgebiet 215 gebildet, und eine P-Typ-Störstellenschicht 218 ist unter der N-Typ-Störstellenschicht 217 in diesem Flash-EEPROM des Typs mit vergrabenem Kanal gebildet. Eine vergrabene Kanal­ schicht wird durch die N-Typ- und die P-Typ-Störstellen­ schichten 217 und 218 gebildet. In einem derartigen Flash- EEPROM des Typs mit vergrabenem Kanal ist im Unterschied zu einem Flash-EEPROM des Typs mit Oberflächenkanal kein hohes elektrisches Feld über einem Sourcegebiet 209 oder einem Draingebiet 208 und einem Oxidfilm 202 angelegt, wodurch es möglich ist, das Auftreten eines Zwischenbandtunnelns in diesem Gebiet zu unterdrücken. Daher ist es möglich, die durch das Zwischenbandtunneln verursachte Erzeugung von Löchern beim Datenschreiben oder -löschen zu verhindern, wo­ durch eine Injektion von Löchern in den Oxidfilm 202 verhin­ dert wird.
Die herkömmlichen MOS-Transistoren weisen jedoch die fol­ genden Probleme auf:
Beim herkömmlichen Verfahren zum Bilden der Source-/Drainge­ biete des in Fig. 145 gezeigten PMOS-Transistors werden zum Bilden der Source-/Draingebiete 6 mit flachen Übergangs­ ebenen Borfluorid-Ionen mit einer großen Masse implantiert. Das in den Borfluorid-Ionen enthaltene Fluor hemmt jedoch die Reaktion zwischen dem Titan und dem Silizium bei der Bildung des Titansilizids nachteilig. Somit können keine vorzüglichen Titansilizid-Filme auf den Oberflächen der Source-/Draingebiete 6 und der Gateelektrode 3 gebildet werden.
Bei dem herkömmlichen Verfahren zum Bilden von Source-/Draingebieten des in den Fig. 146A und 146B dargestellten PMOS-Transistors wird die Oberfläche des N- Typ-Siliziumsubstrats 1 durch die Implantation von Silizium- Ionen oder Germanium-Ionen in einen voramorphen Zustand ge­ bracht, und daher ist eine Hochtemperatur-Wärmebehandlung zur Kristallerholung erforderlich. Es ist jedoch notwendig, die Wärmebehandlung zu verringern, um die Source-/Drainge­ biete 6 mit flachen Übergangsebenen zu bilden, und daher wird die Kristallerholung unzulänglich ausgeführt, was zu einer Zunahme des Übergangs-Leckstroms führt. Dieses Problem wird ähnlich auch bei der Bildung der Source-/Draingebiete eines NMOS-Transistors verursacht.
Bei dem herkömmlichen Verfahren zum Bilden von Source-/Draingebieten ist es ferner schwierig, Source-/Draingebiete mit flachen Übergangsebenen zu bilden, da die implantierten Störstellen durch die Wärmebehandlung zur Aktivierung sowohl in den PMOS- als auch den NMOS-Tran­ sistoren diffundiert werden.
In den herkömmlichen NMOS- und PMOS-Transistoren werden fer­ ner die in den Gateelektroden dotierten Störstellen bei Wärmebehandlungsschritten diffundiert, so daß die Gate- Oxidfilme verschlechtert werden. Folglich kann beim Fort­ schreiten der Elementverfeinerung kein ausreichender Wider­ stand für heiße Träger erreicht werden.
In jedem der in den Fig. 148 und 158 gezeigten Doppel­ gate-CMOS-Transistoren dringen bei dem Wärmebehandlungs­ schritt die Bor-Ionen nachteiligerweise aus der Gateelek­ trode des P-Typ-dotierten PMOS-Transistors durch den Gate- Oxidfilm hindurch in das Kanalgebiet ein. Daher wird die Schwellenspannung des Transistors nachteilig verändert. Insbesondere im Doppelgate-CMOS-Transistor mit Polyzid- Gatestruktur werden die Arsen-Ionen und die Bor-Ionen ge­ meinsam aus den N- bzw. P-Typ-dotierten Gateelektroden in dem Silizid während des Wärmebehandlungsschritts ausgebrei­ tet. Somit werden die Arbeitsfunktionen der Gateelektroden verändert, was zu Schwankungen der Schwellenspannungen der Transistoren führt.
Bei dem in Fig. 164 gezeigten herkömmlichen TFT werden anderseits die folgenden Probleme beim Fortschreiten der Verfeinerung verursacht. Die Störstellen, die zum Bilden der Source-/Draingebiete 105b und 105c ionenimplantiert sind, werden nämlich durch die spätere Wärmebehandlung thermisch diffundiert und nachteiligerweise zum Kanalgebiet 105a hin ausgebreitet. Somit wird eine Durchschlagserscheinung verur­ sacht, welche den ursprünglichen Transistorbetrieb behin­ dert. Die Durchschlagserscheinung ist eine derartige Er­ scheinung, bei der sich eine Verarmungsschicht in der Nähe eines Drains zu einem Sourcegebiet hin ausbreitet, wenn die Kanallänge klein ist, und daher kann mittels der Gatespan­ nung kein Strom gesteuert werden.
In dem herkömmlichen TFT werden ferner heiße Träger erzeugt, wenn in einem AUS-Zustand das an das Draingebiet 105c geleg­ te elektrische Feld vergrößert wird, was eine Verschlechte­ rung der Elementzuverlässigkeit ergibt.
Anderseits weist der in Fig. 170 gezeigte herkömmliche Flash-EEPROM die folgenden Probleme auf: Im allgemeinen wird die RTN-Behandlung als Verfahren zum Einführen von Stick­ stoff in den Oxidfilm 202 verwendet. Die RTN-Behandlung ist jedoch im allgemeinen dazu ausgelegt, das Tempern in einer Ammoniakatmosphäre auszuführen, und daher wird nicht nur Stickstoff, sondern Wasserstoff in den Oxidfilm 202 eingeführt, wie in Fig. 177 dargestellt. Die Zuverlässig­ keit des Oxidfilms 202 wird infolge eines derartigen Do­ tierens mit Wasserstoff nachteilig verkleinert. Ferner wer­ den beim Herstellungsprozeß Wasserstoff und Stickstoff nach­ teiligerweise auch in das Siliziumsubstrat 201 injiziert.
Bei der RTN-Behandlung ist ferner das Siliziumsubstrat 201 einer hohen Temperatur von etwa 1100°C ausgesetzt, wogegen die Behandlung in einer kurzen Zeit ausgeführt wird, und da­ her wird die Umgebungstemperatur, welcher das Siliziumsub­ strat 201 ausgesetzt ist, plötzlich verändert. Somit wird eine Temperaturverteilung in einer vorgeschriebenen Ebene des Siliziumsubstrats 201 verursacht, welche aufgrund einer Differenz der Ausdehnungskoeffizienten schlitzförmige De­ fekte verursacht.
Ferner ist das an die Steuer-Gateelektrode 205 gelegte Po­ tential unter Multiplikation mit dem Kopplungsverhältnis an die Floating-Gateelektrode 203 gelegt. Daher ist es not­ wendig, mit Rücksicht auf eine Verkleinerung um das Kopplungsverhältnis das Potential an die Steuer-Gateelek­ trode 205 zu legen. Um eine Spannung von 5 V an die Floating-Gateelektrode 203 zum Schreiben von Daten in einer Einrichtung mit einem Kopplungsverhältnis von 0,5 zu legen, ist es beispielsweise notwendig, eine Spannung von etwa 10 V an die Steuer-Gateelektrode 205 zu legen. Die an die Steuer­ elektrode 205 gelegte Spannung muß nämlich vergrößert wer­ den, wenn das Kopplungsverhältnis kleiner wird, um einen stabilen Betrieb zu gewährleisten, und daher ist es schwierig, die Spannung einer Stromquelle für den Flash- EEPROM zu verkleinern.
Im allgemeinen ist ein Verfahren vorgeschlagen worden, wel­ ches das Herstellen des Zwischenschicht-Isolierfilms 204 aus einem Nitrid-Film mit einer im Vergleich zu einem Oxidfilm größeren Dielektrizitätskonstanten verwendet, um das Kopplungsverhältnis zu verbessern. Wenn der Zwischenschicht- Isolierfilm 204 nur durch einen Nitridfilm gebildet wird, dann ist der Leckstrom nachteilig vergrößert. Wenn der Zwischenschicht-Isolierfilm 204 aus einem Verbundfilm aus einem Nitridfilm und einem Oxidfilm hergestellt ist, um das Problem des Leckstroms zu vermeiden, dann ist die Dicke des Zwischenschicht-Isolierfilms 204 nachteilig vergrößert. So­ mit ist es unmöglich, das Kopplungsverhältnis zu vergrößern.
Bei dem in Fig. 176 dargestellten Flash-EEPROM des Typs mit vergrabenem Kanal ist es schwierig, eine flache vergrabene Kanalschicht durch Diffusion einer in das vergrabene Kanal­ gebiet implantierten Störstelle zu bilden. Somit ist es un­ möglich, den Strom zwischen dem Sourcegebiet 209 und dem Draingebiet 208 durch das an die Steuer-Gateelektrode 205 gelegte Potential zu steuern, und daher wird im Ergebnis ein Nachteil wie beispielsweise eine Durchschlagserscheinung verursacht.
Die Aufgabe der vorliegenden Erfindung ist es, eine Halb­ leitereinrichtung vorzusehen, welche die Diffusion von in eine erste Elektrode über einem Kanalgebiet dotierte Störstellen verhindern kann, sowie ein Verfahren zum Herstellen einer Halbleiterein­ richtung vorzusehen, durch das die durch thermische Diffusion ver­ ursachte Diffusion von Störstellen in einer ersten Elektrode über einem Kanalgebiet verhindert werden kann.
Diese Aufgabe wird durch eine Halbleitereinrichtung nach Anspruch 1, 10, 12, 15 oder 17 und durch ein Verfahren nach Anspruch 18, 24, 26 oder 27 gelöst.
Ein Vorteil der vorliegenden Erfindung ist es, daß eine Halbleitereinrichtung (eine nichtflüchtige Halbleiterspei­ chereinrichtung) mit einem großen Kopplungsverhältnis vor­ gesehen werden kann.
Ein weiterer Vorteil der vorliegenden Erfindung ist es, daß eine Halbleitereinrichtung (eine nichtflüchtige Halbleiterspei­ chereinrichtung) vorgesehen werden kann, welche sowohl das Zwischenband­ tunneln wirksam verhindern kann als auch die Zuverlässigkeit des Oxidfilms und des Zwischenschicht-Isolierfilms ver­ bessern kann.
In einem ersten Aspekt der vorliegenden Erfindung umfaßt eine Halbleitereinrichtung ein Halbleitersubstrat, Source-/Draingebiete, einen ersten Isolierfilm und eine erste Elektrode. Die Source-/Draingebiete sind auf einer Hauptoberfläche des Halbleitersubstrats mit einem vorge­ schriebenen Zwischenraum so ausgebildet, daß sie ein Kanal­ gebiet dazwischen festlegen. Der erste Isolierfilm ist auf dem Kanalgebiet gebildet. Die auf dem ersten Isolierfilm vorgesehene erste Elektrode weist einen ersten Leitfähig­ keitstyp auf. Der erste Isolierfilm und die erste Elektrode sind mit Stickstoff dotiert.
Bei dieser Halbleitereinrichtung ist die erste Elektrode (die Gateelektrode) mit Stickstoff dotiert, wodurch der Stickstoff im voraus Leerstellen besetzt, welche Diffusions­ pfade für eine Störstelle sind, wenn die Störstelle in die Gateelektrode eingeführt wird. Somit ist eine Diffusion der Störstelle behindert. Folglich wird die Störstelle daran ge­ hindert, in den Gate-Isolierfilm (den ersten Isolierfilm) einzudringen oder durch den Gate-Isolierfilm zu treten. Fer­ ner wird der Stickstoff in den Gate-Isolierfilm eingelagert, wodurch das Auftreten eines Grenzflächenpegels an der Grenz­ fläche zwischen dem Gate-Isolierfilm und dem Halbleitersub­ strat unterdrückt wird. Somit werden die Zuverlässigkeit und der Widerstand für heiße Träger von dem Gate-Isolierfilm der Halbleitereinrichtung verbessert. Wenn die Halbleiterein­ richtung eine elektrisch löschbare und programmierbare Halb­ leiterspeichereinrichtung ist, dann ist es ferner möglich, das Auftreten eines durch das Zwischenbandtunneln oder die F-N-Tunnelerscheinung verursachten Grenzflächenpegels an der Grenzfläche zwischen dem Gate-Isolierfilm und dem Halblei­ tersubstrat zu verhindern, da in den unter der Floating- Gateelektrode vorgesehenen ersten Isolierfilm Stickstoff eingelagert wird.
Bei einem Verfahren zum Herstellen einer Halbleitereinrich­ tung gemäß einem zweiten Aspekt der vorliegenden Erfindung wird auf einem Halbleitersubstrat ein Isolierfilm gebildet. Eine Elektrodenschicht wird auf dem Isolierfilm gebildet. Stickstoff wird in die Elektrodenschicht ionenimplantiert. Ferner wird eine Störstelle in die Elektrodenschicht ionen­ implantiert. Eine Wärmebehandlung wird ausgeführt, nachdem der Stickstoff und die Störstelle in die Elektrodenschicht implantiert worden sind, so daß in den Isolierfilm Stick­ stoff eingelagert wird.
Gemäß diesem Verfahren zum Herstellen einer Halbleiterein­ richtung wird die Wärmebehandlung ausgeführt, nachdem in eine auf einem Gate-Isolierfilm (einem Isolierfilm) gebil­ dete Gateelektrode (Elektrodenschicht) Stickstoff ionenim­ plantiert wurde, so daß in den Gate-Isolierfilm Stickstoff eingelagert wird, wodurch der Stickstoff in den Gate-Iso­ lierfilm implantiert wird, ohne denselben zu zerstören. Fer­ ner wird kein Wasserstoff in den Gate-Isolierfilm einge­ führt. Somit wird die Wirkung der Stickstoffeinführung ohne einen durch den Wasserstoff ausgeübten schädlichen Einfluß erreicht.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 eine Schnittansicht, welche einen PMOS- Transistor gemäß einer ersten Ausführungs­ form der vorliegenden Erfindung zeigt;
Fig. 2 eine Darstellung des Störstellenprofils in einer Tiefenrichtung einer Gateelektrode des in Fig. 1 gezeigten PMOS-Transistors;
Fig. 3 bis 7 Schnittansichten zum Darstellen eines Her­ stellungsprozesses für den in Fig. 1 ge­ zeigten PMOS-Transistor gemäß der ersten Ausführungsform;
Fig. 8 eine graphische Darstellung zum veranschau­ lichen der Bedingungen zur Stickstoff­ implantation bei einem Schritt zum Her­ stellen des PMOS-Transistors gemäß der ersten Ausführungsform;
Fig. 9 eine graphische Darstellung zum Veranschau­ lichen der Verbesserung der Zuverlässigkeit eines Oxidfilms durch Stickstoff­ implantation;
Fig. 10 eine graphische Darstellung zum Veranschau­ lichen der Abhängigkeit der Änderung der Schwellenspannung durch Injektion heißer Träger von der Injektionsrate des Stick­ stoffs im PMOS-Transistor;
Fig. 11 eine Schnittansicht, welche einen PMOS- Transistor gemäß einer zweiten Ausführungs­ form der vorliegenden Erfindung zeigt;
Fig. 12 eine Darstellung des Störstellenprofils in einer Tiefenrichtung eines Source-/Drainge­ biets des in Fig. 11 gezeigten PMOS-Transi­ stors gemäß der zweiten Ausführungsform;
Fig. 13 bis 17 Schnittansichten zum Darstellen eines beispielhaften Herstellungsprozesses für den in Fig. 11 dargestellten PMOS-Transistor gemäß der zweiten Ausführungsform;
Fig. 18 und 19 Schnittansichten zum Darstellen eines anderen beispielhaften Herstellungsprozesses für den in Fig. 11 dargestellten PMOS-Tran­ sistor gemäß der zweiten Ausführungsform;
Fig. 20 eine Schnittansicht, welche eine Modifika­ tion des in Fig. 11 dargestellten PMOS- Transistors gemäß der zweiten Ausführungs­ form zeigt;
Fig. 21 eine Darstellung des Störstellenprofils längs einer Tiefenrichtung des Source-/Draingebiets des in Fig. 11 ge­ zeigten PMOS-Transistors gemäß der zweiten Ausführungsform;
Fig. 22 eine Schnittansicht, welche einen PMOS-Tran­ sistor gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 23 bis 26 Schnittansichten zum Darstellen eines beispielhaften Herstellungsprozesses für den in Fig. 22 gezeigten PMOS-Transistor gemäß der dritten Ausführungsform;
Fig. 27 bis 32 Schnittansichten zum Darstellen eines anderen beispielhaften Herstellungsprozesses für den in Fig. 22 gezeigten PMOS-Transi­ stor gemäß der dritten Ausführungsform;
Fig. 33 eine Schnittansicht zum Darstellen einer Modifikation des in Fig. 22 gezeigten PMOS- Transistors gemäß der dritten Ausführungs­ form;
Fig. 34 eine Schnittansicht, welche einen NMOS-Tran­ sistor gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 35 eine Darstellung eines Störstellenprofils längs einer Tiefenrichtung einer Gate­ elektrode und eines Gate-Oxidfilms des in Fig. 34 gezeigten NMOS-Transistors gemäß der vierten Ausführungsform;
Fig. 36 bis 41 Schnittansichten zum Darstellen eines Her­ stellungsprozesses für den in Fig. 34 ge­ zeigten NMOS-Transistor gemäß der vierten Ausführungsform;
Fig. 42 eine graphische Darstellung, welche eine Beziehung zwischen der Injektionsrate des Stickstoffs bezüglich einer Gateelektrode und der Schwellenspannung zeigt;
Fig. 43 eine Schnittansicht, welche einen NMOS-Tran­ sistor gemäß einer fünften Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 44 eine Darstellung eines Störstellenprofils in einer Tiefenrichtung eines N+-Source-/Drain­ gebiets des in Fig. 43 gezeigten NMOS-Tran­ sistors;
Fig. 45 bis 48 Schnittansichten zum Darstellen eines Her­ stellungsprozesses für den in Fig. 43 ge­ zeigten NMOS-Transistor gemäß der fünften Ausführungsform;
Fig. 49 eine Schnittansicht zum Darstellen einer Modifikation des in Fig. 43 gezeigten NMOS- Transistors gemäß der fünften Ausführungs­ form;
Fig. 50 eine Schnittansicht, welche einen Doppel­ gate-CMOS-Transistor gemäß einer sechsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 51 bis 59 Schnittansichten zum Darstellen eines beispielhaften Herstellungsprozesses für den in Fig. 50 gezeigten Doppelgate-CMOS-Tran­ sistor gemäß der sechsten Ausführungsform;
Fig. 60 bis 64 Schnittansichten zum Darstellen eines anderen beispielhaften Herstellungsprozesses für den in Fig. 50 gezeigten Doppelgate- CMOS-Transistor gemäß der sechsten Aus­ führungsform;
Fig. 65 eine Schnittansicht, welche einen Doppel­ gate-CMOS-Transistor gemäß einer siebenten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 66 eine Darstellung eines Störstellenprofils längs einer Tiefenrichtung einer Gateelek­ trode eines PMOS-Transistors, der in der in Fig. 65 gezeigten siebenten Ausführungsform vorgesehen ist;
Fig. 67 eine Darstellung eines Störstellenprofils in einer Tiefenrichtung einer Gateelektrode eines NMOS-Transistors, der in der in Fig. 65 gezeigten siebenten Ausführungsform vor­ gesehen ist;
Fig. 68 bis 76 Schnittansichten zum Darstellen eines Her­ stellungsprozesses für den in Fig. 65 ge­ zeigten Doppelgate-CMOS-Transistor gemäß der siebenten Ausführungsform;
Fig. 77 eine Schnittansicht, welche einen PMOS-TFT gemäß einer achten Ausführungsform der vor­ liegenden Erfindung zeigt;
Fig. 78 eine Darstellung eines Störstellenprofils längs einer Tiefenrichtung der Linie a-a im in Fig. 77 gezeigten PMOS-TFT gemäß der achten Ausführungsform;
Fig. 79 eine Darstellung eines Störstellenprofils längs einer Tiefenrichtung der Linie b-b im in Fig. 77 gezeigten PMOS-TFT gemäß der achten Ausführungsform;
Fig. 80 eine Perspektivansicht zum Darstellen eines Herstellungsprozesses für den in Fig. 77 gezeigten PMOS-TFT gemäß der achten Aus­ führungsform;
Fig. 81 und 82 Schnittansichten zum Darstellen des Her­ stellungsprozesses für den in Fig. 77 ge­ zeigten PMOS-TFT gemäß der achten Aus­ führungsform;
Fig. 83 eine Darstellung eines Störstellenprofils längs einer Tiefenrichtung der Linie a-a (siehe Fig. 77) in einem NMOS-TFT gemäß einer neunten Ausführungsform der vor­ liegenden Erfindung;
Fig. 84 eine Darstellung eines Störstellenprofils längs einer Tiefenrichtung der Linie b-b (siehe Fig. 77) im NMOS-TFT gemäß der neunten Ausführungsform;
Fig. 85 eine Schnittansicht, welche einen PMOS-TFT gemäß einer zehnten Ausführungsform der vor­ liegenden Erfindung darstellt;
Fig. 86 eine Darstellung eines Störstellenprofils längs einer Tiefenrichtung der Linie a-a im in Fig. 85 gezeigten PMOS-TFT;
Fig. 87 bis 89 Schnitt- und Perspektivansichten zum Dar­ stellen eines Herstellungsprozesses für den in Fig. 85 gezeigten PMOS-TFT gemäß der zehnten Ausführungsform;
Fig. 90 eine Darstellung eines Störstellenprofils längs einer Tiefenrichtung der Linie a-a (siehe Fig. 85) in einem NMOS-TFT gemäß einer elften Ausführungsform der vor­ liegenden Erfindung;
Fig. 91 eine Schnittansicht, welche einen PMOS-TFT gemäß einer zwölften Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 92 eine Darstellung eines Störstellenprofils längs einer Tiefenrichtung der Linie a-a in dem in Fig. 91 gezeigten PMOS-TFT gemäß der zwölften Ausführungsform;
Fig. 93 bis 96 Schnitt- und Perspektivansichten zum Dar­ stellen eines Herstellungsprozesses für den in Fig. 91 gezeigten PMOS-TFT gemäß der zwölften Ausführungsform;
Fig. 97 eine Darstellung eines Störstellenprofils längs einer Tiefenrichtung der Linie a-a (siehe Fig. 91) in einem NMOS-TFT gemäß einer dreizehnten Ausführungsform der vor­ liegenden Erfindung;
Fig. 98 eine Perspektivansicht, welche einen Doppel­ gate-CMOS-TFT gemäß einer vierzehnten Aus­ führungsform der vorliegenden Erfindung zeigt;
Fig. 99 eine Schnittansicht des in Fig. 98 darge­ stellten Doppelgate-CMOS-TFTs längs der Linie 300-300;
Fig. 100 eine Schnittansicht des in Fig. 98 darge­ stellten Doppelgate-CMOS-TFTs längs der Linie 400-400;
Fig. 101 eine Darstellung eines Störstellenprofils längs einer Tiefenrichtung der Linie b-b in dem in Fig. 99 gezeigten Doppelgate- CMOS-TFT;
Fig. 102 eine Darstellung eines Störstellenprofils in einer Tiefenrichtung der Linie b-b in dem in Fig. 99 gezeigten Doppelgate-CMOS-TFT;
Fig. 103 bis 108 Schnittansichten und Draufsichten zum Dar­ stellen eines Herstellungsprozesses für den in Fig. 98 gezeigten Doppelgate-CMOS-TFT gemäß der vierzehnten Ausführungsform;
Fig. 109 eine Schnittansicht, welche einen Flash- EEPROM vom Stapel-Gate-Typ gemäß einer fünfzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 110 eine Darstellung eines Stickstoff- Konzentrationsprofils in einer Tiefen­ richtung einer Steuer-Gateelektrode, eines Zwischenschicht-Isolierfilms, einer Floating-Gateelektrode und eines Oxidfilms in dem in Fig. 109 gezeigten Flash-EEPROM;
Fig. 111, 112 und 114 bis 124 Schnittansichten zum Darstellen eines Her­ stellungsprozesses für den in Fig. 109 ge­ zeigten Flash-EEPROM vom Stapel-Gate-Typ gemäß der fünfzehnten Ausführungsform;
Fig. 113 eine graphische Darstellung zum Veran­ schaulichen eines Verfahrens zum Festlegen einer projizierten Reichweite des Stick­ stoffs bei einem in Fig. 112 gezeigten Schritt zur Stickstoff-Implantation;
Fig. 125 eine Schnittansicht, welche einen Speicher­ zellteil eines Flash-EEPROMs vom Stapel- Gate-Typ gemäß einer sechzehnten Aus­ führungsform der vorliegenden Erfindung zeigt;
Fig. 126 bis 128 Schnittansichten zum Darstellen eines Her­ stellungsprozesses für den in Fig. 125 ge­ zeigten Flash-EEPROM vom Stapel-Gate-Typ gemäß der sechzehnten Ausführungsform;
Fig. 129 eine Schnittansicht, welche einen Speicher­ zellteil eines Flash-EEPROMS vom Stapel- Gate-Typ gemäß einer siebzehnten Aus­ führungsform der vorliegenden Erfindung zeigt;
Fig. 130 und 131 Schnittansichten zum Darstellen eines Her­ stellungsprozesses für den in Fig. 129 ge­ zeigten Flash-EEPROM vom Stapel-Gate-Typ gemäß der siebzehnten Ausführungsform;
Fig. 132 eine Schnittansicht, welche einen Speicher­ zellteil eines Flash-EEPROMs des Typs mit vergrabenem Kanal gemäß einer achtzehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 133 bis 136 Schnittansichten zum Darstellen eines Her­ stellungsprozesses für den in Fig. 132 ge­ zeigten Flash-EEPROM des Typs mit ver­ grabenem Kanal gemäß der achtzehnten Aus­ führungsform;
Fig. 137 eine Schnittansicht, welche einen Flash- EEPROM vom Stapel-Gate-Typ gemäß einer neun­ zehnten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 138 eine Darstellung eines Störstellenprofils in einer Tiefenrichtung eines Draingebiets in dem in Fig. 137 gezeigten Flash-EEPROM;
Fig. 139 bis 141 Schnittansichten zum Darstellen eines Her­ stellungsprozesses für den in Fig. 137 ge­ zeigten Flash-EEPROM vom Stapel-Gate-Typ gemäß der neunzehnten Ausführungsform;
Fig. 142 eine Schnittansicht, welche einen Flash- EEPROM vom Stapel-Gate-Typ gemäß einer zwanzigsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 143 eine Schnittansicht, welche einen Flash- EEPROM vom Stapel-Gate-Typ gemäß einer einundzwanzigsten Ausführungsform der vor­ liegenden Erfindung zeigt;
Fig. 144 eine Schnittansicht zum Darstellen eines Herstellungsprozesses für den in Fig. 143 gezeigten Flash-EEPROM vom Stapel-Gate-Typ gemäß der einundzwanzigsten Ausführungs­ form;
Fig. 145 eine Schnittansicht zum Darstellen von einem ersten Beispiel eines herkömmlichen Ver­ fahrens zum Herstellen eines PMOS-Transi­ stors;
Fig. 146A und 146B Schnittansichten zum Darstellen eines zweiten Beispiels eines herkömmlichen Ver­ fahrens zum Herstellen eines PMOS-Transi­ stors;
Fig. 147A und 147B Schnittansichten, welche einen herkömmlich verbesserten PMOS-Transistor zeigen;
Fig. 148 eine Schnittansicht, welche ein Beispiel eines herkömmlichen Doppelgate-CMOS-Transi­ stors darstellt;
Fig. 149 bis 157 Schnittansichten zum Darstellen eines Her­ stellungsprozesses für den in Fig. 148 ge­ zeigten Doppelgate-CMOS-Transistor;
Fig. 158 eine Schnittansicht, welche ein anderes Beispiel eines herkömmlichen Doppelgate- CMOS-Transistors zeigt;
Fig. 159 163 Schnittansichten zum Darstellen eines Her­ stellungsprozesses für den in Fig. 158 ge­ zeigten Doppelgate-CMOS-Transistor;
Fig. 164 eine Schnittansicht, welche einen her­ kömmlichen PMOS-TFT zeigt;
Fig. 165 eine Perspektivansicht des in Fig. 165 dar­ gestellten PMOS-TFTs;
Fig. 166 bis 169 Schnitt- und Perspektivansichten zum Dar­ stellen eines Herstellungsprozesses für den in Fig. 164 gezeigten herkömmlichen PMOS- TFT;
Fig. 170 eine Schnittansicht, welche einen her­ kömmlichen Flash-EEPROM vom Stapel- Gate-Typ zeigt;
Fig. 171 eine schematische Darstellung zum Ver­ anschaulichen einer Schreiboperation im herkömmlichen Flash-EEPROM, der CHE ver­ wendet;
Fig. 172 eine schematische Darstellung zum Ver­ anschaulichen einer Schreiboperation im herkömmlichen Flash-EEPROM, der SHE ver­ wendet;
Fig. 173 eine schematische Darstellung zum ver­ anschaulichen einer Schreiboperation in einem herkömmlichen Flash-EEPROM, der eine F-N-Tunnelerscheinung verwendet;
Fig. 174 eine Modelldarstellung zum Veranschaulichen des Kopplungsverhältnisses eines Flash- EEPROMS;
Fig. 175 eine Modelldarstellung zum Veranschaulichen des Zwischenbandtunnelns;
Fig. 176 eine Schnittansicht, welche einen her­ kömmlichen Flash-EEPROM des Typs mit ver­ grabenem Kanal zeigt; und
Fig. 177 eine Modelldarstellung zum Veranschaulichen eines Nachteils in dem Fall, daß eine RTN- Behandlung als Verfahren zum Einführen von Stickstoff in einen Oxidfilm verwendet wird.
Die Ausführungsformen der vorliegenden Erfindung werden nun unter Bezugnahme auf die Zeichnungen beschrieben.
Die erste Ausführungsform
Unter Bezugnahme auf Fig. 1 ist ein Elementisolations-Oxid­ film 7 auf einer Hauptoberfläche eines N-Typ-Siliziumsub­ strats 1 in einem PMOS-Transistor gemäß einer ersten Aus­ führungsform der vorliegenden Erfindung gebildet.
Source-/Draingebiete 6 sind auf jenem Abschnitt der Haupt­ oberfläche des N-Typ-Siliziumsubstrats 1 gebildet, welcher zwischen dem Elementisolations-Oxidfilm 7 mit einem vorge­ schriebenen Zwischenraum enthalten ist, so daß dazwischen ein Kanalgebiet 10 festgelegt wird. Eine P+-Typ-Gateelek­ trode 35 ist auf dem Kanalgebiet 10 mittels eines Gate-Oxid­ films 36 gebildet. Ein Oxidfilm 4 ist auf der P+-Typ-Gate­ elektrode 35 gebildet. Seitenwandungs-Oxidfilme 5 sind auf den Seitenoberflächen der P+-Typ-Gateelektrode 35 und des Oxidfilms 4 gebildet.
In dem PMOS-Transistor gemäß der ersten Ausführungsform ist ein schraffiert dargestelltes stickstoffdotiertes Gebiet 30 mit Stickstoff dotiert. Der Stickstoff wird nämlich in die P+-Typ-Gateelektrode 35 und den Gate-Oxidfilm 36 eingeführt. Unter Bezugnahme auf Fig. 2 ist zu erkennen, daß Stickstoff (N) in den Gate-Oxidfilm 36 eingelagert ist. Die Bezeichnung "Einlagerung von Stickstoff" bezeichnet einen derartigen Zu­ stand, daß an einer bestimmten konstanten Stelle Stickstoff eingefangen ist, so daß deren Konzentration vergrößert ist.
Unter Bezugnahme auf die Fig. 3 bis 7 wird nun ein Ver­ fahren zum Herstellen des in Fig. 1 gezeigten PMOS-Transi­ stors gemäß der ersten Ausführungsform beschrieben.
Zunächst wird ein Elementisolations-Oxidfilm 7 auf einem N- Typ-Substrat 1 mittels eines gewöhnlichen Elementisolations- Schrittes gebildet, wie in Fig. 3 gezeigt. Danach wird ein Oxidfilm 36a mit einer Dicke von etwa 100 Å auf der Gesam­ toberfläche durch thermische Oxidation gebildet. Ein Poly­ silizium-Film 35a mit einer Dicke von etwa 200 Å wird auf dem gesamten Oxidfilm 36a durch CVD gebildet.
Dann werden Stickstoff-Ionen in den Polysilizium-Film 35a unter den Bedingungen 20 keV und 4 × 1015/cm2 implantiert, derart daß ein Reichweitezentrum der Stickstoff-Ionen in einen oberen Abschnitt des Polysilizium-Films 35a gelangt, wie in Fig. 4 gezeigt. Anschließend werden Bor-Ionen in den Polysilizium-Film 35a unter den Bedingungen 20 keV und 4 × 1015/cm2 implantiert, wie in Fig. 5 dargestellt. Ein Oxid­ film (nicht dargestellt) mit einer Dicke von etwa 2000 Å wird mittels CVD gebildet, und dieser Oxidfilm und der Poly­ silizium-Film 35a werden mittels Fotolithografie und Trockenätzens strukturiert. Somit werden eine Gateelektrode 35b und ein Oxidfilm 4 gebildet, wie in Fig. 6 gezeigt.
Ein Oxidfilm (nicht dargestellt) mit einer Dicke von etwa 800 Å wird mittels CVD gebildet, und dieser Oxidfilm wird danach so abgeätzt, daß Seitenwandungs-Oxidfilme 5 und ein Gate-Oxidfilm 36b gebildet werden, wie in Fig. 7 gezeigt. Die Seitenwandungs-Oxidfilme 5 und der Elementisolations- Oxidfilm 7 werden als Masken zum Implantieren von Bor­ fluorid-Ionen in das N-Typ-Siliziumsubstrat 1 unter den Be­ dingungen 20 keV und 4 × 1015/cm2 verwendet. Eine Wärmebe­ handlung wird etwa 20 Minuten lang bei 850°C ausgeführt, wo­ durch die implantierten Störstellen aktiviert werden. Somit sind die Source-/Draingebiete 6 und die P+-Typ-Gateelektrode 35 gebildet, wie in Fig. 1 dargestellt. Bei dieser Wärmebe­ handlung wird der in einen oberen Abschnitt der Gateelek­ trode 35b dotierte Stickstoff thermisch diffundiert, wogegen sich der Stickstoff im Gate-Oxidfilm 36b absondert. Somit ist ein Konzentrationsmaximum des Stickstoffs im Gate-Oxid­ film 36 vorhanden, wie in Fig. 2 dargestellt.
Die Bedingungen zur Stickstoffimplantation bei dem vor­ stehend genannten Herstellungsprozeß werden nun unter Bezug­ nahme auf Fig. 8 weiter detailliert beschrieben. Eine pro­ jizierte Reichweite RP des Stickstoffs ist derart festge­ legt, daß sie bis zu einer Stelle der P+-Typ-Gateelektrode 35 aufwärts über diejenige Stelle reicht, welche von der Grenzfläche zwischen der P+-Typ-Gateelektrode 35 und dem Gate-Oxidfilm 36 zur P+-Typ-Gateelektrode 35 hin um 5 × ΔRP getrennt ist, wobei angenommen wird, daß RP deren Standard­ abweichung darstellt. Wenn die projizierte Reichweite RP abwärts über dieser Stelle festgelegt ist, dann kann der Gate-Oxidfilm 36 durch die Stickstoffimplantation beschädigt werden.
Wogegen die P+-Typ-Gateelektrode 35 und die Source-/Drainge­ biete 6 durch verschiedene Schritte in dem vorstehend ge­ nannten Herstellungsprozeß dotiert werden, kann die P+-Typ- Gateelektrode 35 alternativ gleichzeitig mit den Source-/Draingebieten 6 mit Stickstoff dotiert werden. Fer­ ner kann die P+-Typ-Gateelektrode 35 alternativ durch Im­ plantation von Borfluorid-Ionen dotiert werden. Wogegen die erste Ausführungsform unter Bezugnahme allein auf einen PMOS-Transistor beschrieben worden ist, kann diese Aus­ führungsform auch bei einem PMOS-Transistor verwendet wer­ den, der in einem CMOS-Transistor enthalten ist.
Die Wirkungen der vorstehend genannten ersten Ausführungs­ form werden nun beschrieben. Die P+-Typ-Gateelektrode 35 ist mit Stickstoff dotiert, wodurch die Diffusion von Bor unter­ drückt ist. Stickstoff unterliegt nämlich dem gleichen Leer­ stellendiffusions-Mechanismus wie Bor und weist einen größeren Diffusionskoeffizienten als Bor auf. Wenn Stick­ stoff gemeinsam mit Bor diffundiert wird, besetzt daher der Stickstoff im voraus Leerstellen, die Diffusionspfade sind. Folglich ist es möglich, die Diffusion von Bor zu unter­ drücken, wodurch verhindert wird, daß das Bor durch das Kanalgebiet 10 hindurchtritt. Somit ist es möglich, eine Schwankung der Schwellenspannung wirksam zu unterdrücken. Ferner kann die Tiefe und die Konzentrationsverteilung des dotierten Stickstoffs mittels der Ionenimplantation leicht gesteuert werden.
Die P+-Typ-Gateelektrode 35 ist in ihrem oberen Abschnitt mit Stickstoff dotiert und wärmebehandelt, wodurch der Stickstoff im Gate-Oxidfilm 36 eingelagert wird. Folglich ist ein Grenzflächenpegel an der Grenzfläche zwischen dem aus einem Siliziumoxid-Film gebildeten Gate-Oxidfilm 36 und dem aus Silizium bestehenden N-Typ-Siliziumsubstrat 1 ver­ kleinert. Somit ist es möglich, die Zuverlässigkeit des Gate-Oxidfilms 36 zu verbessern, während der Widerstand für heiße Träger wirksam verbessert wird.
Fig. 9 zeigt Pegel der Zuverlässigkeit von Gate-Oxidfilmen, die in einem herkömmlichen MOS-Transistor und einem MOS- Transistor mit einer mit Stickstoff dotierten Gateelektrode vorgesehen sind, welche mittels eines Konstantstrombean­ spruchungs-Verfahrens berechnet wurden. Unter Bezugnahme auf Fig. 9 ist zu erkennen, daß der dielektrische Durchbruch­ widerstand verbessert ist, wenn in die Gateelektrode 35 Stickstoff implantiert ist, so daß in dem Gate-Oxidfilm 36 Stickstoff eingelagert ist. Somit ist die Zuverlässigkeit des Gate-Oxidfilms 36 verbessert.
Fig. 10 zeigt eine Abhängigkeit der durch Implantation von heißen Trägern verursachten Änderung der Schwellenspannung eines PMOS-Transistors von der Injektionsrate des Stick­ stoffs. Unter Bezugnahme auf Fig. 10 wurde die Änderung der Schwellenspannung nach einem etwa 1000 Sekunden langem An­ legen einer Konstantbeanspruchungsspannung gemessen. Es ist verständlich, daß die Änderung der Schwellenspannung ab­ nimmt, wenn die Stickstoff-Injektionsrate für die Gateelek­ trode 35 zunimmt. Mit anderen Worten, es ist verständlich, daß der Widerstand für heiße Träger des PMOS-Transistors verbessert wird, wenn die Gateelektrode 35 mit Stickstoff dotiert ist, so daß im Gate-Oxidfilm 36 Stickstoff einge­ lagert ist.
Ein Stickstoff-Konzentrationsmaximum in dem stickstoffdo­ tierten Gebiet 30 in der Gateelektrode 35 und dem Gate- Oxidfilm 36 ist vorzugsweise in einem Bereich von 1019 cm-3 bis 1021 cm-3 festgelegt. Daher kann die Injektionsrate für Stickstoff-Ionen beim Herstellungsschritt in einem Bereich von 1014 cm-2 bis 1016 cm-2 festgelegt sein. Die vorstehend genannten Wirkungen können nicht erreicht werden, wenn das Stickstoff-Konzentrationsmaximum kleiner als 1019 cm-3 ist.
Wenn das Stickstoff-Konzentrationsmaximum im Gate-Oxidfilm 36 größer als 1021 cm-3 ist, dann ist die Beweglichkeit der Kanalelektronen verschlechtert, und daher sind die elektri­ schen Eigenschaften des MOS-Transistors verschlechtert.
Die zweite Ausführungsform
Unter Bezugnahme auf Fig. 11 wird nun ein PMOS-Transistor gemäß einer zweiten Ausführungsform der vorliegenden Erfin­ dung beschrieben. Wie in Fig. 11 gezeigt, sind gemäß der zweiten Ausführungsform stickstoffdotierte Gebiete 30 in Source-/Draingebieten 6 gebildet. Unter Bezugnahme auf Fig. 12 ist es verständlich, daß die Übergangsebenen der in Fig. 11 gezeigten Source-/Draingebiete 6 nicht mit Stickstoff do­ tiert sind, sondern nur Bor enthalten. Es ist nämlich ver­ ständlich, daß die stickstoffdotierten Gebiete 30 in jenen Source-/Draingebieten 6 vorhanden sind, welche mit Bor do­ tiert sind.
Unter Bezugnahme auf die Fig. 13 bis 17 wird nun ein bei­ spielhafter Herstellungsprozeß für den in Fig. 11 darge­ stellten PMOS-Transistor gemäß der zweiten Ausführungsform beschrieben.
Zunächst wird ein Elementisolations-Oxidfilm 7 auf einem N- Typ-Siliziumsubstrat 1 gebildet, wie in Fig. 13 gezeigt. Dann wird ein Oxidfilm 2a mit einer Dicke von etwa 100 Å durch thermische Oxidation gebildet. Anschließend wird ein mit Phosphor durch etwa 5 × 1020 cm-3 dotierter Polysilizium- Film 3a mit einer Dicke von etwa 2000 Å mittels CVD gebil­ det. Ferner wird ein Oxidfilm 4a mit einer Dicke von etwa 2000 Å auf dem Polysilizium-Film 3a mittels CVD gebildet. Der Oxidfilm 4a und der Polysilizium-Film 3a werden mittels Fotolithografie und anisotropen Ätzens strukturiert, wodurch eine Gateelektrode 3 und ein Oxidfilm 4 gebildet werden, welche in Fig. 14 gezeigt sind.
Ein Oxidfilm (nicht dargestellt) mit einer Dicke von etwa 800 Å wird auf der Gesamtoberfläche mittels CVD gebildet, und anschließend wird dieser Oxidfilm derart abgeätzt, daß Seitenwandungs-Oxidfilme 5 gebildet werden, wie in Fig. 15 gezeigt.
Dann werden die Seitenwandungs-Oxidfilme 5 und die Element­ isolations-Oxidfilme 7 als Masken zum Implantieren von Stickstoff in das N-Typ-Siliziumsubstrat 1 unter den Be­ dingungen 10 keV und 2 × 1015 cm-2 verwendet, wie in Fig. 16 gezeigt. Danach werden die Seitenwandungs-Oxidfilme 5 und der Elementisolations-Oxidfilm 7 wieder als Masken zum Ionenimplantieren von Bor in das N-Typ-Siliziumsubstrat 1 verwendet, wie in Fig. 17 gezeigt. Dann wird eine Wärme­ behandlung etwa 20 Minuten lang bei 850°C ausgeführt, wo­ durch die implantierten Störstellen aktiviert werden. Somit sind die Source-/Draingebiete 6 und die stickstoffdotierten Gebiete 30 gebildet, wie in Fig. 11 gezeigt.
Unter Bezugnahme auf die Fig. 18 und 19 wird nun ein anderer beispielhafter Herstellungsprozeß für den in Fig. 11 gezeigten PMOS-Transistor gemäß der zweiten Ausführungs­ form beschrieben.
Der Prozeß bis zur Bildung von Seitenwandungs-Oxidfilmen 5 ist demjenigen ähnlich, der unter Bezugnahme auf die Fig. 13 bis 15 beschrieben wurde. Danach werden die Seiten­ wandungs-Oxidfilme 5 und der Elementisolations-Oxidfilm 7 als Masken zum Implantieren von Stickstoff in ein N-Typ-Si­ liziumsubstrat 1 unter einem Einfallswinkel von 30° verwen­ det. Genauer gesagt, das N-Typ-Siliziumsubstrat 1 wird rotiert, so daß unter den Bedingungen 12 keV und 2,5 × 1015 cm-2 Stickstoff-Ionen in dasselbe implantiert werden.
Dann werden in das N-Typ-Siliziumsubstrat 1 unter den Be­ dingungen 10 keV und 4 × 1015 cm-2 Bor-Ionen implantiert, wie in Fig. 18 gezeigt. Anschließend wird eine Wärmebehandlung bei 850°C etwa 20 Minuten lang ausgeführt, wodurch die im­ plantierten Störstellen aktiviert werden. Somit werden die Source-/Draingebiete 6 und die stickstoffdotierten Gebiete 30 gebildet, wie in Fig. 11 gezeigt.
Die Bedingungen zur Stickstoffimplantation beim Herstel­ lungsprozeß für den PMOS-Transistor gemäß der zweiten Aus­ führungsform wird nun weiter detailliert beschrieben. Der Stickstoff wird bei einer derartigen Energie implantiert, daß die projizierte Reichweite des Stickstoffs kleiner als diejenige des Bors ist, so daß in den Übergangsebenen zwischen den Source-/Draingebieten 6 und dem N-Typ-Silizium­ substrat 1 bei der Stickstoffimplantation keine Defekte ver­ ursacht und keine Übergangs-Leckströme beim Elementbetrieb hervorgerufen werden.
Wogegen in der vorstehenden Beschreibung die N-Typ-Gateelek­ trode 3 verwendet wird, kann dieselbe durch eine P-Typ-Gate­ elektrode oder eine Gateelektrode mit einer geschichteten Struktur aus einer Metallsilizid-Schicht und einer Polysili­ zium-Schicht ersetzt werden, so daß der Flächenwiderstand der Gateelektrode verkleinert wird. Ferner können Titansili­ zid-Filme 8 auf den Source-/Draingebieten 6 ausgebildet sein, wie in Fig. 20 gezeigt, um den Widerstand der Source-/Draingebiete 6 zu verkleinern. Diese Titansilizid- Filme 8 können durch Verwenden eines Titansilizid-Schrittes nach dem unter Bezugnahme auf Fig. 19 beschriebenen Schritt leicht gebildet werden. Wogegen in dem vorstehend genannten Herstellungsprozeß für den PMOS-Transistor gemäß der zweiten Ausführungsform bei der Bildung der Source-/Draingebiete 6 Bor ionenimplantiert wird, können ferner alternativ Bor­ fluorid-Ionen in die Source-/Draingebiete 6 implantiert wer­ den, wenn keine in Fig. 20 gezeigte Titansilizid-Filme 8 darauf gebildet sind. Wogegen die zweite Ausführungsform unter Bezugnahme allein auf einen PMOS-Transistor beschrie­ ben worden ist, kann diese Ausführungsform auch bei einem CMOS-Transistor verwendet werden, der einen PMOS-Transistor enthält.
Die Wirkungen der zweiten Ausführungsform werden nun be­ schrieben. Die P+-Typ-Source-/Draingebiete 6 sind mit Stick­ stoff dotiert, wodurch die Diffusion von Bor unterdrückt ist. Stickstoff unterliegt nämlich dem gleichen Leerstellen­ diffusions-Mechanismus wie Bor und weist einen größeren Diffusionskoeffizienten als Bor auf, und daher werden Stick­ stoff und Bor gemeinsam diffundiert. Somit besetzt der Stickstoff im voraus Leerstellen, die Diffusionspfade sind, wodurch es möglich ist, die Diffusion von Bor zu unter­ drücken. Somit ist es möglich, die Source-/Draingebiete 6 mit flachen Übergangsebenen zu bilden. Bei der zweiten Aus­ führungsform wird der Stickstoff bei einer derartigen Energie implantiert, daß die projizierte Reichweite des Stickstoffs kleiner als diejenige des Bors ist, um eine durch die Stickstoffimplantation verursachte Beschädigung zu vermeiden. Auch in diesem Fall ist es möglich, die Diffusion von Bor ausreichend zu unterdrücken, selbst wenn das Ende der Stickstoff-Konzentrationsverteilung bei der Stickstoff- Implantation nicht tiefer als dasjenige der Bor-Konzentra­ tionsverteilung bei der Bor-Implantation ist, wie in Fig. 21 dargestellt.
Wenn durch Ionenimplantation Stickstoff dotiert wird, dann wird ferner das N-Typ-Siliziumsubstrat 1 in einen amorphen Zustand gebracht, wodurch es möglich ist, eine Kanali­ sierungserscheinung bei einer nachfolgenden Ionenimplan­ tation von Bor zu unterdrücken. Somit ist es möglich, die Source-/Draingebiete 6 mit flachen Übergangsebenen zu bil­ den. Ferner wird das N-Typ-Siliziumsubstrat 1 im Vergleich zu einem durch Ionenimplantation von Germanium und Silizium verwirklichten amorphen Zustand durch Stickstoff in einem geringeren Grade in einen amorphen Zustand gebracht, wodurch keine Hochtemperatur-Wärmebehandlung zur Kristallerholung erforderlich ist. Somit ist dieses Verfahren ferner zur Bil­ dung von flachen Übergangsebenen wirksam. Ferner können die Source-/Draingebiete 6 ohne Implantation von Borfluorid ge­ bildet werden, wodurch es möglich ist, das Vorbeugen einer Silizidreaktion zu eliminieren, welche durch im Borfluorid enthaltenes Fluor verursacht wird, wenn der Widerstand der Source-/Draingebiete 6 durch einen Salizidschritt verklei­ nert ist. Folglich ist es möglich, einen vortrefflichen Metallsilizid-Film zu bilden. Ferner ist es möglich, durch Dotieren von Stickstoff mittels Schrägrotationsimplantation eine Querdiffusion von Bor weiter zu unterdrücken. Im Er­ gebnis ist es möglich, die wirksame Gatelänge des Transi­ stors zu vergrößern.
Ein Stickstoff-Konzentrationsmaximum in dem stickstoffdo­ tierten Gebiet 30 in jedem Source-/Draingebiet 6 ist vor­ zugsweise in einem Bereich von 1019 cm-3 bis 1021 cm-3 fest­ gelegt. Daher kann die Injektionsrate für Stickstoffionen beim Herstellungsprozeß in einem Bereich von 1014 cm-2 bis 1016 cm-2 festgelegt sein. Keine der vorstehend genannten Wirkungen kann erzielt werden, wenn das Stickstoff-Konzen­ trationsmaximum kleiner als 1019 cm-3 ist, wogegen die Akti­ vierungsrate von Bor abnimmt und der Widerstand von jedem Source-/Draingebiet 6 zunimmt, wenn das Stickstoff-Konzen­ trationsmaximum größer als 1021 cm-3 ist.
Die dritte Ausführungsform
Unter Bezugnahme auf Fig. 22 wird nun ein PMOS-Transistor gemäß einer dritten Ausführungsform der vorliegenden Erfin­ dung beschrieben. Wie in Fig. 22 gezeigt, weist die dritte Ausführungsform einen Aufbau auf, welcher durch Kombinieren der ersten mit der zweiten Ausführungsform erhalten wird.
Unter Bezugnahme auf die Fig. 23 bis 26 wird nun ein bei­ spielhafter Herstellungsprozeß für den in Fig. 22 gezeigten PMOS-Transistor gemäß der dritten Ausführungsform beschrie­ ben.
Zunächst werden ein Elementisolations-Oxidfilm 7 und ein Oxidfilm 36a mit einer Dicke von etwa 100 Å auf einem N-Typ- Siliziumsubstrat 1 gebildet, wie in Fig. 23 gezeigt. Ein Polysilizium-Film 35a mit einer Dicke von etwa 2000 Å wird mittels CVD gebildet. Der Polysilizium-Film 35a und der Oxidfilm 36a werden mittels Fotolithografie und anisotropen Ätzens strukturiert. Somit wird ein strukturierter Polysili­ zium-Film 35b erhalten, wie in Fig. 24 gezeigt. An­ schließend wird ein Oxidfilm (nicht dargestellt) mit einer Dicke von etwa 800 Å mittels CVD gebildet, und dieser Oxid­ film wird so abgeätzt, daß Seitenwandungs-Oxidfilme 5 und ein Gate-Oxidfilm 36b gebildet werden.
Dann werden in den Polysilizium-Film 35b und in die das Source/Drain bildenden Gebiete unter den Bedingungen 10 keV und 2 × 1015 cm-2 Stickstoff-Ionen implantiert, so daß ein Reichweitezentrum an einen oberen Abschnitt des Polysili­ zium-Films 35b gelangt, wie in Fig. 25 gezeigt.
Dann werden in den Polysilizium-Film 35b und in die das Source/Drain bildenden Gebiete unter den Bedingungen 10 keV und 4 × 1015 cm-2 Bor-Ionen implantiert, wie in Fig. 26 ge­ zeigt. Anschließend wird eine Wärmebehandlung 20 Minuten lang bei 850°C ausgeführt, wodurch die implantierten Stör­ stellen aktiviert werden. Somit werden Source-/Draingebiete 6, eine Gateelektrode 35 und stickstoffdotierte Gebiete 30 gebildet, wie in Fig. 22 gezeigt. Wogegen der in den oberen Abschnitt der Gateelektrode 35b dotierte Stickstoff bei der Wärmebehandlung thermisch diffundiert wird, sondert sich im Gate-Oxidfilm 36b Stickstoff ab. Somit wird ein Gate-Oxid­ film 36 mit einem Stickstoff-Konzentrationsmaximum gebildet, wie es in Fig. 2 dargestellt ist. Die Bedingungen zur Stickstoff-Implantation in die Source-/Draingebiete 6 und die Gateelektrode 35 sind derart, wie sie vorstehend unter Bezugnahme auf die erste und die zweite Ausführungsform be­ schrieben worden sind.
Unter Bezugnahme auf die Fig. 27 bis 32 wird nun ein anderer beispielhafter Herstellungsprozeß für den in Fig. 22 gezeigten PMOS-Transistor gemäß der dritten Ausführungs­ form beschrieben.
Zunächst werden ein Elementisolations-Oxidfilm 7, ein Oxid­ film 36a mit einer Dicke von etwa 100 Å und ein Polysili­ zium-Film 35a mit einer Dicke von etwa 2000 Å auf einem N- Typ-Siliziumsubstrat 1 gebildet, wie in Fig. 27 gezeigt.
Dann werden in den Polysilizium-Film 35 unter den Bedin­ gungen 20 keV und 4 × 1015 cm-2 Stickstoff-Ionen implantiert, derart daß die projizierte Reichweite in einen Abschnitt des Polysilizium-Films 35a aufwärts über dessen Dickezentrum gelangt, wie in Fig. 28 gezeigt. Danach werden ferner Bor- Ionen in den Polysilizium-Film 35 unter den Bedingungen 20 keV und 4 × 1015 cm-2 implantiert. Dann wird der Polysili­ zium-Film 35a mittels Fotolithografie und anisotropen Ätzens so strukturiert, daß eine in Fig. 30 gezeigte Gateelektrode 35b gebildet wird. Anschließend wird ein Oxidfilm (nicht dargestellt) mit einer Dicke von etwa 800 Å mittels CVD ge­ bildet, und dieser Oxidfilm wird derart abgeätzt, daß Seitenwandungs-Oxidfilme 5 und ein Gate-Oxidfilm 36b gebil­ det werden.
Dann wird in die das Source/Drain bildenden Gebiete unter den Bedingungen 10 99999 00070 552 001000280000000200012000285919988800040 0002004430366 00004 99880keV und 2 × 1015 cm-2 Stickstoff ionen­ implantiert, wie in Fig. 31 gezeigt. Danach werden in die das Source/Drain bildenden Gebiete unter den Bedingungen 10 keV und 4 × 1015 cm-2 Bor-Ionen implantiert, wie in Fig. 32 gezeigt. Schließlich wird eine Wärmebehandlung etwa 20 Minu­ ten lang bei 850°C ausgeführt.
Wogegen bei dem vorstehend genannten zweiten Herstellungs­ prozeß für den PMOS-Transistor gemäß der dritten Ausfüh­ rungsform zweimal Stickstoff und Bor in die Gateelektrode 35 implantiert wird, ist die vorliegende Erfindung nicht darauf beschränkt, sondern ist auch der folgende Herstellungsprozeß verwendbar: Nach dem in Fig. 29 dargestellten Schritt wird ein Oxidfilm mit einer Dicke von etwa 2000 Å auf dem Polysi­ lizium-Film 35a mittels CVD gebildet und anschließend struk­ turiert. Somit wird ein Oxidfilm auf der Gateelektrode 35 gebildet, welcher als Blockierfilm für die Störstellenein­ führung in die Gateelektrode 35 dient. Dieser Oxidfilm kann als Maske zum Ionenimplantieren von Bor und Stickstoff allein in die Source-/Draingebiete 6 verwendet werden. Wo­ gegen bei dem vorstehend genannten Herstellungsprozeß für den PMOS-Transistor gemäß der dritten Ausführungsform die Bor-Ionen vor dem Strukturieren der Gateelektrode 35 implan­ tiert werden, kann dieser Implantationsschritt alternativ ausgelassen werden, so daß gleichzeitig mit der Implantation von Bor-Ionen in die Source-/Draingebiete 6 Bor-Ionen in die Gateelektrode 35 implantiert werden.
Wogegen die dritte Ausführungsform unter Bezugnahme allein auf einen PMOS-Transistor beschrieben worden ist, ist die vorliegende Erfindung nicht darauf beschränkt, sondern ist ferner in einem CMOS-Transistor verwendbar, der einen PMOS- Transistor enthält. Ferner können Titansilizid-Schichten 8 auf den Source-/Draingebieten 6 gebildet sein, wie in Fig. 33 gezeigt, um den Widerstand der Gateelektrode 35 und der Source-/Draingebiete 6 zu verkleinern. Derartige Titansili­ zid-Schichten 8 können auf der Gateelektrode 35 und den Source-/Draingebieten 6 mittels eines Titansalizid-Schrittes nach dem in Fig. 26 oder 32 gezeigten Schritt leicht gebil­ det werden.
Die Wirkungen des PMOS-Transistors gemäß der dritten Aus­ führungsform sind denjenigen der ersten und der zweiten Ausführungsform ähnlich. Obgleich die Anzahl von Schritten zunimmt, ist es gemäß der dritten Ausführungsform ferner möglich, durch separates Ausführen von Stickstoff-Implan­ tationsschritten für die Gateelektrode 35 und die Source-/Draingebiete 6 die Stickstoffprofile der Gate­ elektrode 35 und der Source-/Draingebiete 6 zu ändern, wo­ durch die entsprechenden Stickstoffprofile optimiert werden. Somit ist es ferner möglich, das Bor an einem Durchtreten durch den Gate-Oxidfilm 36 und an einer Diffusion in die Source-/Draingebiete 6 wirksam zu hindern.
Die vierte Ausführungsform
Unter Bezugnahme auf Fig. 34 wird nun ein NMOS-Transistor gemäß einer vierten Ausführungsform der vorliegenden Erfin­ dung beschrieben. Wie in Fig. 34 gezeigt, ist bei dem NMOS- Transistor gemäß der vierten Ausführungsform ein Elementiso­ lations-Oxidfilm 7 auf einer Hauptoberfläche eines P-Typ-Si­ liziumsubstrats 40 ausgebildet. Ferner sind N-Typ- Source-/Draingebiete 43 auf einem aktiven Gebiet gebildet, welches zwischen dem Elementisolations-Oxidfilm 7 mit einem vorgeschriebenen Zwischenraum so enthalten ist, daß da­ zwischen ein Kanalgebiet 10 festgelegt wird. N+-Typ- Source-/Draingebiete 44 sind derart gebildet, daß sie an die N--Typ-Source-/Draingebiete 43 grenzen. Die N--Typ- Source-/Draingebiete 43 und die N+-Typ-Source-/Draingebiete 44 bilden einen NMOS-Transistor mit einer LDD-Struktur (einer Struktur mit schwach dotiertem Drain). Unter Bezug­ nahme auf Fig. 35 ist es verständlich, daß bei dem NMOS- Transistor gemäß der vierten Ausführungsform im Gate-Oxid­ film 42 Stickstoff eingelagert ist.
Unter Bezugnahme auf die Fig. 36 bis 41 wird nun ein Her­ stellungsprozeß für den NMOS-Transistor gemäß der vierten Ausführungsform beschrieben.
Zunächst wird ein Elementisolations-Oxidfilm 7 auf einem P- Typ-Siliziumsubstrat 40 mittels eines gewöhnlichen Element­ isolations-Schrittes gebildet, wie in Fig. 36 gezeigt. Ein Oxidfilm 42a mit einer Dicke von etwa 100 Å wird mittels thermischer Oxidation gebildet, und anschließend wird ein Polysilizium-Film 41a mit einer Dicke von etwa 2000 Å mit­ tels CVD gebildet.
Dann werden Stickstoff-Ionen unter den Bedingungen 20 keV und 1 × 1016 cm-2 implantiert, derart daß ein Reichweitezen­ trum an einen oberen Abschnitt des Polysilizium-Films 41a gelangt. Anschließend werden unter den Bedingungen 30 keV und 4 × 1015 cm-2 Arsen-Ionen in den Polysilizium-Film 41a implantiert, wie in Fig. 38 gezeigt. Dann wird der Polysi­ lizium-Film 41a mittels Fotolithografie und anisotropen Ätzens so strukturiert, daß eine Gateelektrode 41 gebildet wird.
Dann werden in die das Source/Drain bildenden Gebiete unter einem Einfallswinkel von 45° Arsen-Ionen implantiert, wie in Fig. 39 gezeigt. Genauer gesagt, wird das P-Typ-Silizium­ substrat 40 rotiert, so daß die Arsen-Ionen unter den Be­ dingungen 50 keV und 4 × 1013 cm-2 in dasselbe implantiert werden. Danach wird ein Oxidfilm mit einer Dicke von etwa 800 Å mittels CVD gebildet, und dieser Oxidfilm wird abge­ ätzt. Somit werden Seitenwandungs-Oxidfilme 5 und ein Gate- Oxidfilm 42b gebildet, wie in Fig. 40 gezeigt. Anschließend werden unter den Bedingungen 50 keV und 4 × 1015 cm-2 Arsen- Ionen in die das N+-Typ-Source/Drain bildenden Gebiete im­ plantiert.
Schließlich wird eine Wärmebehandlung etwa 20 Minuten lang bei 850°C ausgeführt, wodurch die implantierten Störstellen aktiviert werden. Somit werden die N--Typ-Source-/Drainge­ biete 43, die N+-Typ-Source-/Draingebiete 44, die Gateelek­ trode 41 und die stickstoffdotierten Gebiete 30 gebildet, wie in Fig. 34 gezeigt. Der Stickstoff sondert sich in dem Gate-Oxidfilm 42b ab, wodurch ein Gate-Oxidfilm 36 mit einem Stickstoff-Konzentrationsmaximum gebildet wird, wie es in Fig. 35 dargestellt ist. Eine projizierte Reichweite RP des Stickstoffs ist so festgelegt, daß sie bis zu einer Stelle der Gateelektrode 41 aufwärts über diejenige Stelle reicht, welche von der Grenzfläche zwischen der N+-Typ-Gateelektrode 41 und dem Gate-Oxidfilm 42 zu den N+-Typ-Source-/Drainge­ bieten 44 hin um 5 × ΔRP getrennt ist, wobei vorausgesetzt ist, daß ΔRP deren Standardabweichung darstellt.
Wogegen bei der vorstehenden Beschreibung in den Polysili­ zium-Film 41a Arsen ionenimplantiert wird, um die N-Typ-do­ tierte Gateelektrode 41 zu bilden, ist die vorliegende Er­ findung nicht darauf beschränkt, sondern die N-Typ-dotierte Gateelektrode 41 kann alternativ durch einen dotierten Poly­ silizium-Film gebildet werden, welcher mit Phosphor durch 5 × 1020 cm-3 dotiert ist. Wogegen die vierte Ausführungsform unter Bezugnahme allein auf einen NMOS-Transistor beschrie­ ben worden ist, ist diese Ausführungsform auch bei einem CMOS-Transistor verwendbar, der einen NMOS-Transistor ent­ hält.
Bezüglich einer Wirkung der vierten Ausführungsform wird in dem Gate-Oxidfilm 42 bei einer späteren Wärmebehandlung Stickstoff eingelagert, da die Gateelektrode 41 in ihrem oberen Abschnitt mit Stickstoff dotiert ist. Folglich wird ein Grenzflächenpegel an der Grenzfläche zwischen dem aus einem Siliziumoxid-Film gebildeten Gate-Oxidfilm 42 und dem aus Silizium bestehenden P-Typ-Substrat 40 verkleinert. So­ mit wird die Zuverlässigkeit des Gate-Oxidfilms 42 verbes­ sert, obgleich der Widerstand für heiße Träger wirksam ver­ bessert wird. Die Auswertung der Zuverlässigkeit des Gate- Oxidfilms 42 erfolgt, wie vorstehend unter Bezugnahme auf Fig. 9 beschrieben. Fig. 42 zeigt eine Abhängigkeit der durch Injektion heißer Träger verursachten Änderung der Schwellenspannung des NMOS-Transistors von der Stickstoff- Injektionsrate. Unter Bezugnahme auf Fig. 42 wurde die Änderung der Schwellenspannung gemessen, nachdem 100 Sekun­ den lang eine Konstantbeanspruchungsspannung angelegt war. Die Änderung der Schwellenspannung nimmt ab, wenn die In­ jektionsrate des Stickstoffs in die Gateelektrode 41 zu­ nimmt. Somit ist es verständlich, daß der Widerstand für heiße Träger des NMOS-Transistors verbessert wird, wenn die Gateelektrode 41 mit Stickstoff dotiert ist, so daß in dem Gate-Oxidfilm 42 Stickstoff eingelagert ist.
Ein Stickstoff-Konzentrationsmaximum in dem jeweiligen stickstoffdotierten Gebiet 30 der Gateelektrode 41 und des Gate-Oxidfilms 42 ist vorzugsweise in einem Bereich von 1019 cm-3 bis 1021 cm-3 festgelegt. Daher kann die Injektionsrate der Stickstoff-Ionen bei den Herstellungsschritten in einem Bereich von 1014 cm-2 bis 1016 cm-2 festgelegt sein.
Die fünfte Ausführungsform
Unter Bezugnahme auf Fig. 43 wird nun ein NMOS-Transistor gemäß einer fünften Ausführungsform der vorliegenden Erfin­ dung beschrieben. Bei dem NMOS-Transistor gemäß der fünften Ausführungsform sind stickstoffdotierte Gebiete 30 in N+- Typ-Source-/Draingebieten 44 ausgebildet. Unter Bezugnahme auf Fig. 44 ist es verständlich, daß Übergangsebenen der N--Typ-Source-/Draingebiete 43 nicht mit Stickstoff dotiert sind, sondern die stickstoffdotierten Gebiete 30 in jenen N+-Typ-Source-/Draingebieten 44 vorhanden sind, welche durch Dotieren mit Arsen gebildet sind.
Unter Bezugnahme auf die Fig. 45 bis 48 wird nun ein Her­ stellunsprozeß für den in Fig. 43 gezeigten NMOS-Transistor gemäß der fünften Ausführungsform beschrieben.
Zunächst werden ein Elementisolations-Oxidfilm 7 und ein Oxidfilm 2a mit einer Dicke von etwa 100 Å auf einem P-Typ- Siliziumsubstrat 40 gebildet, wie in Fig. 45 gezeigt. Fer­ ner wird ein durch Phosphor mit etwa 5 × 1020 cm-3 dotierter Polysilizium-Film (nicht dargestellt) mit einer Dicke von etwa 2000 Å auf dem Oxidfilm 2a mittels CVD gebildet. Ein Oxidfilm (nicht dargestellt) mit einer Dicke von etwa 2000 Å wird auf diesem Polysilizium-Film gebildet. Der Oxidfilm und der Polysilizium-Film werden in Form einer Gateelektrode mittels Fotolithografie und anisotropen Ätzens strukturiert. Somit werden ein Oxidfilm 4 und eine Gateelektrode 3 gebil­ det, wie in Fig. 45 gezeigt.
Dann werden die Gateelektrode 3, der Oxidfilm 4 und der Ele­ mentisolations-Oxidfilm 7 als Masken zum Ionenimplantieren von Arsen-Ionen in das P-Typ-Siliziumsubstrat 40 unter einem Einfallswinkel von 45° verwendet, wie in Fig. 46 darge­ stellt. Genauer gesagt, wird das P-Typ-Siliziumsubstrat 40 rotiert, so daß die Arsen-Ionen unter einem Einfallswinkel von 45° unter den Bedingungen 50 keV und 4 × 1013 cm-2 in dasselbe implantiert werden. Anschließend wird ein Oxidfilm (nicht dargestellt) mit einer Dicke von etwa 800 Å mittels CVD gebildet, und dieser Oxidfilm wird abgeätzt. Somit wer­ den Seitenwandungs-Oxidfilme 5 und ein Gate-Oxidfilm 2 ge­ bildet, wie in Fig. 47 gezeigt. Ferner werden die Seiten­ wandungs-Oxidfilme 5 und der Elementisolations-Oxidfilm 7 als Masken zum Implantieren von Stickstoff-Ionen in das P- Typ-Siliziumsubstrat 40 unter den Bedingungen 10 keV und 2 × 1015 cm-2 verwendet. Ferner werden die Seitenwandungs-Oxid­ filme 5 und der Elementisolations-Oxidfilm 7 wieder als Mas­ ken zum Implantieren von Arsen-Ionen in das P-Typ-Silizium­ substrat 40 unter den Bedingungen 50 keV und 4 × 1015 cm-2 verwendet. Eine Wärmebehandlung wird etwa 20 Minuten lang bei 850°C ausgeführt, wodurch die implantierten Störstellen aktiviert werden. Somit werden N--Typ-Source-/Draingebiete 43, N+-Typ-Source-/Draingebiete 44 und stickstoffdotierte Gebiete 30 gebildet, wie in Fig. 42 gezeigt.
Die Bedingungen zur Stickstoffimplantation bei dem vor­ stehend beschriebenen Herstellungsprozeß für den NMOS-Tran­ sistor gemäß der fünften Ausführungsform sind mit jenigen identisch, die unter Bezugnahme auf die erste Ausführungs­ form beschrieben wurden. Der Stickstoff wird nämlich bei einer derartigen Energie implantiert, daß dessen projizierte Reichweite kleiner als diejenige des Arsens ist.
Wogegen bei dem vorstehend beschriebenen Herstellungsprozeß die Gateelektrode 3 durch einen mit Phosphor dotierten Poly­ silizium-Film gebildet wird, ist die vorliegende Erfindung nicht darauf beschränkt, sondern ein nicht dotierter Polysi­ lizium-Film kann derart gebildet werden, daß zum Bilden einer Gateelektrode eine N-Typ-Störstelle in denselben im­ plantiert wird. Ferner kann eine Gateelektrode mit einer ge­ schichteten Struktur aus einem Metallsilizid-Film und einem Polysilizium-Film verwendet werden, so daß der Flächenwider­ stand der Gateelektrode verkleinert wird. Wie in Fig. 49 gezeigt, können ferner Titansilizid-Filme 8 auf den N+-Typ- Source-/Draingebieten 44 gebildet sein, so daß der Wider­ stand der Source-/Draingebiete 44 verkleinert wird. Bezüg­ lich einer Wirkung der fünften Ausführungsform sind die N+- Typ-Source-/Draingebiete 44 mit Stickstoff dotiert, und da­ her ist eine Diffusion von Arsen unterdrückt. Die unter Be­ zugnahme auf die erste Ausführungsform beschriebene Bezie­ hung zwischen Bor und Stickstoff trifft nämlich auch für die Beziehung zwischen Arsen und Stickstoff zu. Somit ist es möglich, durch gemeinsames Diffundieren von Arsen und Stick­ stoff eine Diffusion von Arsen zu unterdrücken, wodurch die Source-/Draingebiete mit Übergangsebenen gebildet werden, die flacher als diejenigen des Standes der Technik sind.
Ein Stickstoff-Konzentrationsmaximum in dem stickstoffdo­ tierten Gebiet 30 von jedem N+-Typ-Source-/Draingebiet 44 ist vorzugsweise in einem Bereich von 1019 cm-3 bis 1021 cm-3 festgelegt. Daher kann die Injektionsrate für Stickstoff- Ionen beim Herstellungsprozeß in einem Bereich von 1014 cm-2 bis 1016 cm-2 festgelegt sein. Die vorstehend genannte Wir­ kung kann nicht erreicht werden, wenn das Stickstoff-Konzen­ trationsmaximum kleiner als 1019 cm-3 ist, wogegen die Akti­ vierungsrate des Arsens abnimmt und daher der Widerstand des N+-Typ-Source-/Draingebiets 44 zunimmt, wenn das Stickstoff- Konzentrationsmaximum größer als 1021 cm-3 ist.
Die sechste Ausführungsform
Unter Bezugnahme auf Fig. 50 wird nun ein Doppelgate-CMOS- Transistor gemäß einer sechsten Ausführungsform der vor­ liegenden Erfindung beschrieben. Gemäß der sechsten Aus­ führungsform ist ein Elementisolations-Oxidfilm 12 auf einer Hauptoberfläche eines P-Typ-Siliziumsubstrats 11 gebildet. Ferner sind eine N-Wanne 13 und eine P-Wanne 14 auf der Hauptoberfläche des P-Typ-Siliziumsubstrats 11 so gebildet, daß sie aneinandergrenzen. Source-/Draingebiete 21 sind auf einer Hauptoberfläche der N-Wanne 13 mit einem vorgeschrie­ benen Zwischenraum so ausgebildet, daß sie dazwischen ein Kanalgebiet 10 enthalten. Eine P+-Typ-Gateelektrode 50 ist auf dem Kanalgebiet 10 mittels eines Gate-Oxidfilms 47 ge­ bildet. Titansilizid-Filme 23 sind auf oberen Oberflächen der P+-Typ-Gateelektrode 50 und der Source-/Draingebiete 21 gebildet. Seitenwandungs-Oxidfilme 20 sind auf Seitenober­ flächen der P+-Typ-Gateelektrode 50 gebildet. Ferner sind stickstoffdotierte Gebiete 30 (schraffierte Bereiche) in den Source-/Draingebieten 21, dem Gate-Oxidfilm 47 und der P+- Typ-Gateelektrode 50 gebildet.
Anderseits sind N--Typ-Source-/Draingebiete 52 auf einer Hauptoberfläche der P-Wanne 14 mit einem vorgeschriebenen Zwischenraum so gebildet, daß sie dazwischen ein Kanalgebiet 10 enthalten. N+-Typ-Source-/Draingebiete 53 sind in Fort­ setzung der N--Typ-Source-/Draingebiete 52 gebildet. Eine N+-Typ-Gateelektrode 51 ist auf dem Kanalgebiet 10 mittels eines Gate-Oxidfilms 48 gebildet. Titansilizid-Filme 23 sind auf oberen Oberflächen der N+-Typ-Source-/Draingebiete 53 und der N+-Typ-Gateelektrode 51 gebildet. Seitenwandungs- Oxidfilme 20 sind auf Seitenoberflächen der N+-Typ-Gate­ elektrode 51 und des darauf vorgesehenen Titansilizid-Films 23 gebildet. Gemäß der sechsten Ausführungsform sind die Titansilizid-Filme 23 so ausgelegt, daß sie den Widerstand der Source-/Draingebiete verkleinern, wogegen die Gate­ elektroden 50 und 51 als Polyzid-Strukturen vorgesehen sind.
Unter Bezugnahme auf die Fig. 51 bis 59 wird nun ein bei­ spielhafter Herstellungsprozeß für den Doppelgate-CMOS-Tran­ sistor gemäß der sechsten Ausführungsform beschrieben. Zu­ nächst werden eine N-Wanne 13 und eine P-Wanne 14 in einem P-Typ-Siliziumsubstrat 11 gebildet, wie in Fig. 51 gezeigt. Anschließend wird ein Elementisolations-Oxidfilm 12 auf dem P-Typ-Siliziumsubstrat 11 mittels eines gewöhnlichen Ele­ mentisolations-Schrittes gebildet. Dann werden Oxidfilme 49 mit einer Dicke von etwa 100 Å auf der N-Wanne 13 und der P- Wanne 14 mittels thermischer Oxidation gebildet. Dann wird ein Polysilizium-Film 55 mit einer Dicke von etwa 2000 Å auf den Oxidfilmen 49 und dem Elementisolations-Oxidfilm 12 mit­ tels CVD gebildet.
Dann werden in den Polysilizium-Film 55 unter den Bedin­ gungen 20 keV und 4 × 1015 cm-2 Stickstoff-Ionen implantiert, derart daß ein Reichweitezentrum zu einem oberen Abschnitt des Polysilizium-Films 55 gelangt, wie in Fig. 52 gezeigt. Danach wird ein PMOS-Transistor-bildendes Gebiet mit einem Resistfilm 60 bedeckt, wie in Fig. 53 gezeigt, und der Re­ sistfilm 60 wird als Maske zum Implantieren von Arsen-Ionen unter den Bedingungen 30 keV und 4 × 1015 cm-2 in einen Ab­ schnitt des Polysilizium-Films 55 verwendet, welcher in einem NMOS-Transistor-bildenden Gebiet vorgesehen ist. An­ schließend wird der Resistfilm 60 entfernt.
Dann wird das NMOS-Transistor-bildende Gebiet mit einem Re­ sistfilm 61 bedeckt, wie in Fig. 54 gezeigt, und der Re­ sistfilm 61 wird als Maske zum Implantieren von Bor-Ionen unter den Bedingungen 20 keV und 4 × 1015 cm-2 in einen im PMOS-Transistor-bildenden Gebiet vorgesehenen Abschnitt des Polysilizium-Films 55 verwendet. Anschließend wird der Re­ sistfilm 61 entfernt. Der Polysilizium-Film 55 wird mittels Fotolithografie und anisotropen Ätzens strukturiert, wodurch Polysilizium-Filme 50a und 51a gebildet werden, wie in Fig. 55 gezeigt.
Dann wird das PMOS-Transistor-bildende Gebiet mit einem Re­ sistfilm 62 bedeckt, wie in Fig. 56 gezeigt, und der Re­ sistfilm 62 wird als Maske zum Implantieren von Arsen-Ionen in die N-Typ-Source-/Draingebiete auf der P-Wanne 14 ver­ wendet, wie in Fig. 56 gezeigt. Genauer gesagt, wird das P- Typ-Siliziumsubstrat 11 rotiert, so daß die Arsen-Ionen bei einem Einfallswinkel von 45° unter den Bedingungen 50 keV und 4 × 1013 cm-2 in dasselbe implantiert werden. Danach wird der Resistfilm 62 entfernt.
Dann wird ein Oxidfilm mit einer Dicke von etwa 800 Å auf der Gesamtoberfläche mittels CVD gebildet, und dieser Oxid­ film wird so abgeätzt, daß Seitenwandungs-Oxidfilme 20 und Gate-Oxidfilme 47a und 48a gebildet werden, wie in Fig. 57 gezeigt. Dann wird das PMOS-Transistor-bildende Gebiet mit einem Resistfilm 63 bedeckt, wie in Fig. 58 gezeigt. Der Resistfilm 63 wird als Maske zum Implantieren von Arsen- Ionen in die das N+-Typ-Source/Drain bildenden Gebiete auf der P-Wanne 14 unter den Bedingungen 50 keV und 4 × 1015 cm-2 verwendet. Anschließend wird der Resistfilm 63 entfernt.
Dann wird das NMOS-Transistor-bildende Gebiet mit einem Re­ sistfilm 64 bedeckt, wie in Fig. 59 gezeigt. Der Resistfilm 64 wird als Maske zum Implantieren von Stickstoff-Ionen unter den Bedingungen 10 keV und 2 × 1015 cm-2 verwendet, und dann werden Bor-Ionen unter den Bedingungen 10 keV und 4 × 1015 cm-2 implantiert. Anschließend wird der Resistfilm 64 entfernt. Eine Wärmebehandlung wird etwa 20 Minuten lang bei 850°C ausgeführt, wodurch die implantierten Störstellen aktiviert werden. Somit werden die Source-/Draingebiete 21, der P+-Typ-Polysilizium-Film 50, die N--Typ-Source-/Drainge­ biete 52, die N+-Typ-Source-/Draingebiete 53, die N+-Typ- Gateelektrode 51 und die stickstoffdotierten Gebiete 30 ge­ bildet, wie in Fig. 50 gezeigt. Während der Wärmebehandlung wird der in die oberen Abschnitte der Polysilizium-Filme 50a und 51a dotierte Stickstoff thermisch diffundiert. Zu dieser Zeit wird in den Gate-Oxidfilmen 47a und 48a Stickstoff ab­ gesondert, wodurch Gate-Oxidfilme 47 und 48 gebildet werden, welche Stickstoff-Konzentrationsmaxima darin aufweisen. Dann werden Titan-Schichten (nicht dargestellt) mit einer Dicke von etwa 500 Å mittels Sputtern gebildet und 30 Sekunden lang einer Wärmebehandlung bei 700°C unterzogen. Somit wer­ den die Titansilizid-Filme 23 (siehe Fig. 50) auf den P+- Typ-Polysilizium-Filmen 50 und 51, den P+-Typ-Source-/Drain­ gebieten 21 und den N+-Typ-Source-/Draingebieten 53 gebil­ det. Anschließend werden nicht reagierte Titanschichten von den Oxidfilmen entfernt, wodurch der Doppelgate-CMOS-Transi­ stor gemäß der sechsten Ausführungsform gebildet wird.
Unter Bezugnahme auf die Fig. 60 bis 64 wird nun ein anderer beispielhafter Herstellungsprozeß für den in Fig. 50 gezeigten Doppelgate-CMOS-Transistor gemäß der sechsten Ausführungsform beschrieben. Zunächst werden die Elemente bis zu einem Polysilizium-Film 55 durch einen Prozeß gebil­ det, welcher demjenigen ähnlich ist, der in Fig. 51 gezeigt ist. Danach wird ein PMOS-Transistor-bildendes Gebiet mit einem Resistfilm 60 bedeckt, wie in Fig. 60 gezeigt. Dieser Resistfilm 60 wird als Maske zum Implantieren von Stick­ stoff-Ionen in den Polysilizium-Film 55 unter den Bedin­ gungen 25 keV und 1 × 1016 cm-2 verwendet, derart daß ein Reichweitezentrum in einen oberen Abschnitt des Polysili­ zium-Films 55 gelangt.
Dann wird der Resistfilm 60 als Maske zum weiteren Implan­ tieren von Arsen-Ionen in den Polysilizium-Film 55 unter den Bedingungen 30 keV und 4 × 1015 cm-2 verwendet, wie in Fig. 61 gezeigt. Anschließend wird der Resistfilm 60 entfernt.
Dann wird ein NMOS-Transistor-bildendes Gebiet mit einem Resistfilm 61 bedeckt, wie in Fig. 62 gezeigt. Dieser Re­ sistfilm 61 wird als Maske zum Implantieren von Stickstoff- Ionen in den Polysilizium-Film 55 unter den Bedingungen 15 keV und 4 × 1015 cm-2 verwendet, derart daß ein Reichweite­ zentrum in einen oberen Abschnitt des Polysilizium-Films 55 gelangt. Dann wird der Resistfilm 61 als Maske zum weiteren Implantieren von Bor-Ionen in den Polysilizium-Film 55 unter den Bedingungen 20 keV und 4 × 1015 cm-2 verwendet. Anschlie­ ßend wird der Resistfilm 61 entfernt. Der Polysilizium-Film 55 wird mittels Fotolithografie und anisotropen Ätzens strukturiert, wodurch in Fig. 64 gezeigte Polysilizium- Filme 50a und 51a gebildet werden. Die nachfolgenden Schritte sind jenen ähnlich, die in den Fig. 56 bis 59 gezeigt sind.
Wogegen der Schritt zum Dotieren des Polysilizium-Films 50a mit Bor unabhängig von demjenigen zum Dotieren der Source-/Draingebiete mit Bor bei jedem der vorstehend genannten zwei Herstellungsprozesse ausgeführt wird, kann der Polysilizium-Film 50a alternativ bei dem Schritt zum Dotieren der Source-/Draingebiete mit Bor mit Bor dotiert werden. Ferner kann der Schritt zum Dotieren des Polysili­ zium-Films 50a mit Arsen auch mit dem Schritt zum Dotieren der N--Typ- und der N+-Typ-Source-/Draingebiete mit Arsen ausgeführt werden.
Die Wirkungen der sechsten Ausführungsform werden nun be­ schrieben. Im PMOS-Transistorgebiet sind der P+-Typ-Polysi­ lizium-Film 50 und die P-Typ-Source-/Draingebiete 21 mit Stickstoff dotiert, wodurch Wirkungen erreicht werden können, welche denjenigen ähnlich sind, die vorstehend unter Bezugnahme auf die erste und die zweite Ausführungsform be­ schrieben wurden. Im NMOS-Transistorgebiet ist ferner der N+-Typ-Polysilizium-Film 51 mit Stickstoff dotiert, wodurch eine Wirkung erreicht werden kann, welche derjenigen ähnlich ist, die unter Bezugnahme auf die vierte Ausführungsform be­ schrieben wurde. Wenn Stickstoff-Ionen in den Polysilizium- Film 50a und den N+-Typ-Polysilizium-Film 51 in separaten Schritten implantiert werden, dann ist es möglich, deren Stickstoffprofile in Reaktion auf die Eigenschaften jener Ionen zu optimieren, die in diese Polysilizium-Filme 50a und 51a implantiert werden. Somit ist es möglich, das Durch­ treten von Bor aus dem P+-Typ-Polysilizium-Film 50 im PMOS- Transistorgebiet und die Erzeugung eines Grenzflächenpegels an der Grenzfläche zwischen dem Gate-Oxidfilm 47 und dem Si­ liziumsubstrat 11 im NMOS-Transistorgebiet weiter zu unter­ drücken.
Die siebente Ausführungsform
Unter Bezugnahme auf Fig. 65 wird nun ein Doppelgate-CMOS- Transistor gemäß einer siebenten Ausführungsform der vor­ liegenden Erfindung beschrieben. Gemäß der siebenten Aus­ führungsform weist eine Gateelektrode eines PMOS-Transistors eine Zwei-Schicht-Struktur aus einem P+-Typ-Polysilizium- Film 50 und einem darauf gebildeten Wolframsilizid-Film 70 auf, wogegen eine Gateelektrode eines NMOS-Transistors eben­ falls eine Zwei-Schicht-Struktur aus einem N+-Typ-Polysili­ zium-Film 51 und einem darauf gebildeten Wolframsilizid-Film 71 aufweist. Ferner sind Oxidfilme 19 auf den Wolframsili­ zid-Filmen 70 und 71 gebildet. Seitenwandungs-Oxidfilme 20 sind auf den Seitenoberflächen der Gateelektroden gebildet.
Gemäß der siebenten Ausführungsform sind stickstoffdotierte Gebiete 30 in der Gateelektrode und einem Gate-Oxidfilm 47 des NMOS-Transistors und in P+-Typ-Source-/Draingebieten 21 des PMOS-Transistors ausgebildet. Unter Bezugnahme auf Fig. 66 ist es verständlich, daß bei der Gateelektrode des PMOS- Transistors ein Stickstoff-Konzentrationsmaximum an der Grenzfläche zwischen dem P+-Typ-Polysilizium-Film 50 und dem Wolframsilizid-Film 70 vorhanden ist und in den Gate-Oxid­ film 47 Stickstoff eingelagert wird. Unter Bezugnahme auf Fig. 67 ist es anderseits verständlich, daß bei der Gate­ elektrode des NMOS-Transistors ein Stickstoff-Konzentra­ tionsmaximum an der Grenzfläche zwischen dem N+-Typ-Polysi­ lizium-Film 51 und dem Wolframsilizid-Film 71 vorhanden ist und in den Gate-Oxidfilm 48 Stickstoff eingelagert wird.
Unter Bezugnahme auf die Fig. 68 bis 76 wird nun ein Her­ stellungsprozeß für den in Fig. 65 gezeigten Doppelgate- CMOS-Transistor gemäß der siebenten Ausführungsform be­ schrieben. Zunächst werden eine N-Wanne 13 und eine P-Wanne 14 auf einem P-Typ-Siliziumsubstrat 11 gebildet, wie in Fig. 68 gezeigt, und wird ein Elementisolations-Oxidfilm 12 auf dem P-Typ-Siliziumsubstrat 11 mittels eines gewöhnlichen Elementisolations-Schrittes gebildet. Anschließend wird ein Oxidfilm 49 mit einer Dicke von etwa 100 Å mittels thermi­ scher Oxidation gebildet. Ein Polysilizium-Film 55 mit einer Dicke von etwa 2000 Å wird mittels CVD gebildet.
Dann wird ein Wolframsilizid-Film 72 mit einer Dicke von etwa 1000 Å durch Sputtern gebildet, wie in Fig. 69 ge­ zeigt.
Dann werden unter den Bedingungen 40 keV und 1 × 1016 cm-2 Stickstoff-Ionen implantiert, so daß ein Reichweitezentrum an eine Stelle gelangt, welche nahe der Grenzfläche zwischen dem Polysilizium-Film 55 und dem Wolframsilizid-Film 72 ist, wie in Fig. 70 gezeigt. Dann wird ein PMOS-Transistor-bil­ dendes Gebiet mit einem Resistfilm 60 bedeckt, wie in Fig. 71 gezeigt. Der Resistfilm 60 wird als Maske zum Implan­ tieren von Arsen-Ionen in einen Abschnitt des Polysilizium- Films 55 in einem NMOS-Transistor-bildenden Gebiet unter den Bedingungen 120 keV und 4 × 1015 cm-2 verwendet. Anschließend wird der Resistfilm 60 entfernt.
Dann wird das NMOS-Transistor-bildende Gebiet mit einem Re­ sistfilm 61 bedeckt, wie in Fig. 72 gezeigt. Der Resistfilm 61 wird als Maske zum Implantieren von Bor-Ionen in einen Abschnitt des Polysilizium-Films 55 im PMOS-Transistor-bil­ denden Gebiet unter den Bedingungen 30 keV und 4 × 1015 cm-2 verwendet. Anschließend wird der Resistfilm 61 entfernt. Ein Oxidfilm (nicht dargestellt) mit einer Dicke von 2000 Å wird mittels CVD gebildet, und der Oxidfilm, der Wolframsilizid- Film 72 und der Polysilizium-Film 55 werden in Form von Gateelektroden strukturiert. Somit werden Oxidfilme 19, Wolframsilizid-Filme 70a und 71a und Polysilizium-Filme 50a und 51a gebildet, wie in Fig. 73 gezeigt.
Dann wird das PMOS-Transistor-bildende Gebiet mit einem Re­ sistfilm 62 bedeckt, wie in Fig. 74 gezeigt. Der Resistfilm 62 wird als Maske zum Implantieren von Arsen-Ionen in die N--Typ-Source-/Draingebiete verwendet. Diese Ionenimplan­ tation wird bei einem Einfallswinkel von 45° unter den Be­ dingungen 50 keV und 4 × 1013 cm-2 ausgeführt, während das P- Typ-Siliziumsubstrat 11 rotiert wird. Danach wird der Re­ sistfilm 62 entfernt.
Dann wird ein Oxidfilm mit einer Dicke von etwa 800 Å mit­ tels CVD gebildet, und dieser Oxidfilm wird derart abgeätzt, daß Seitenwandungs-Oxidfilme 20 und Gate-Oxidfilme 47a und 48a gebildet werden, wie in Fig. 75 gezeigt. Das PMOS-Tran­ sistor-bildende Gebiet wird mit einem Resistfilm 63 bedeckt, und dieser Resistfilm 63 wird als Maske zum Implantieren von Arsen-Ionen in die N+-Typ-Source-/Draingebiete unter den Be­ dingungen 50 keV und 4 × 1013 cm-2 verwendet. Danach wird der Resistfilm 63 entfernt.
Dann wird das NMOS-Transistor-bildende Gebiet mit einem Re­ sistfilm 64 bedeckt, wie in Fig. 76 gezeigt. Der Resistfilm 64 wird als Maske zum Implantieren von Stickstoff in die Source-/Draingebiete des PMOS-Transistors unter den Be­ dingungen 10 keV und 2 × 1015 cm-2 verwendet, und anschlie­ ßend werden unter den Bedingungen 10 keV und 4 × 1015 cm-2 Bor-Ionen implantiert. Danach wird der Resistfilm 64 ent­ fernt. Eine Wärmebehandlung wird etwa 20 Minuten lang bei 850°C ausgeführt, wodurch die implantierten Störstellen ak­ tiviert werden. Somit werden die Wolframsilizid-Filme 70 und 71, der P+-Typ-Polysilizium-Film 50, der N+-Typ-Polysili­ zium-Film 51, die Source-/Draingebiete 21, die N-- Source-/Draingebiete 52, die N+-Typ-Source-/Draingebiete 53 und die stickstoffdotierten Gebiete 30 gebildet, wie in Fig. 65 gezeigt. Während der Wärmebehandlung wird jener Stickstoff thermisch diffundiert, welcher in die Grenzfläche zwischen dem Polysilizium-Film 50a und dem Wolframsilizid- Film 70a und in diejenige zwischen dem Polysilizium-Film 51a und dem Wolframsilizid-Film 71a dotiert ist. Zu dieser Zeit sondert sich in den Gate-Oxidfilmen 47a und 48a Stickstoff ab, wodurch die Gate-Oxidfilme 47 und 48 gebildet werden, welche Stickstoff-Konzentrationsmaxima aufweisen, wie sie in den Fig. 66 und 67 dargestellt sind.
Hinsichtlich einer Wirkung der siebenten Ausführungsform sind Abschnitte nahe der Grenzfläche zwischen dem P+-Typ- Polysilizium-Film 50 und dem Wolframsilizid-Film 70 und der­ jenigen zwischen dem N+-Typ-Polysilizium-Film 51 und dem Wolframsilizid-Film 71 mit Stickstoff dotiert, wodurch das Bor und das Arsen an einer Diffusion in den entsprechenden Wolframsilizid-Filmen 70 und 71 gehindert wird. Der Stick­ stoff mit einem im Vergleich zu Bor und Arsen größeren Dif­ fusionskoeffizienten besetzt nämlich im voraus Diffusions­ pfade. Folglich ist es möglich, eine Diffusion von Bor und Arsen in die entsprechenden Wolframsilizid-Filme 70 und 71 zu verhindern, wodurch jene Schwankung der Schwellenspannung wirksam unterdrückt wird, welche durch eine Änderung der Arbeitsfunktion verursacht wird, die sich aus der gemein­ samen Diffusion von Bor und Arsen ergibt. Wogegen gemäß die­ ser Ausführungsform die stickstoffdotierten Gebiete 30 in den Source-/Draingebieten 21 gebildet werden, können diese stickstoffdotierten Gebiete 30 nicht gebildet werden, wenn die Source-/Draingebiete 21 beispielsweise durch Implan­ tieren von Borfluorid-Ionen unter den Bedingungen 20 keV und 4 × 1015 cm-2 Bor-Ionen gebildet werden.
Die achte Ausführungsform
Unter Bezugnahme auf Fig. 77 wird nun ein PMOS-TFT gemäß einer achten Ausführungsform der vorliegenden Erfindung be­ schrieben. Im PMOS-TFT gemäß der achten Ausführungsform ist ein Isolierfilm 102 auf einem Halbleitersubstrat 101 gebil­ det. Eine Gateelektrode 103 ist auf einem vorgeschriebenen Gebiet des Isolierfilms 102 gebildet. Ein Gate-Isolierfilm 104 ist auf der Gateelektrode 103 und dem Isolierfilm 102 gebildet. Eine polykristalline Silizium-Schicht 105 ist auf dem Gate-Isolierfilm 104 gebildet. Die Polysilizium-Schicht 105 ist mit einem Sourcegebiet 105b und einem Draingebiet 105c mit einem vorgeschriebenen Zwischenraum versehen, so daß dazwischen ein Kanalgebiet 105a enthalten ist. Unter Be­ zugnahme auf Fig. 77 zeigen die schraffierten Abschnitte stickstoffdotierte Gebiete 110. Fig. 78 stellt ein Stör­ stellenprofil einer Tiefenrichtung in einem Schnitt längs der Linie a-a in Fig. 77 dar. Fig. 79 stellt ein Stör­ stellenprofil einer Tiefenrichtung in einem Schnitt längs der Linie b-b in Fig. 77 dar. Unter Bezugnahme auf die Fig. 78 und 79 ist es verständlich, daß die an stick­ stoffdotierten Gebieten 110 reichen Gebiete des Kanalgebiets 105a außerhalb der Endflächen der Source- und Draingebiete 105b und 105c liegen.
Unter Bezugnahme auf die Fig. 80 bis 82 wird nun ein Her­ stellungsprozeß für den in Fig. 77 gezeigten PMOS-TFT gemäß der achten Ausführungsform beschrieben. Ein Isolierfilm 102 wird auf einer Oberfläche eines Halbleitersubstrats 101 ge­ bildet, und dann wird eine nicht dotierte Polysilizium- Schicht (nicht dargestellt) mit einer Dicke von etwa 2000 Å auf dem Isolierfilm 102 mittels CVD gebildet. Zum Bilden einer P-Typ-dotierten Polysilizium-Schicht wird in die nicht dotierte Polysilizium-Schicht Bor ionenimplantiert, und die dotierte Polysilizium-Schicht wird in Form einer Gateelek­ trode mittels Fotolithografie und anisotropen Ätzens struk­ turiert. Somit wird eine in Fig. 80 gezeigte Gateelektrode 103 gebildet. Dann wird ein Gate-Isolierfilm 104 mit einer Dicke von etwa 100 Å mittels thermischer Oxidation gebildet und wird eine nicht dotierte Polysilizium-Schicht (nicht dargestellt) mit einer Dicke von etwa 2000 Å auf dem Gate- Isolierfilm 104 mittels CVD gebildet. Um die Schwellenspan­ nung zu steuern, wird in die nicht dotierte Polysilizium- Schicht unter den Bedingungen 50 keV und 1 × 1012 bis 1 × 1013 cm-2 Arsen ionenimplantiert, wodurch eine N-Typ-dotierte Polysilizium-Schicht gebildet wird. Dann wird die Polysili­ zium-Schicht in einer gewünschten Form mittels Fotolitho­ grafie und anisotropen Ätzens strukturiert. Somit wird eine polykristalline Silizium-Schicht 105 gebildet, wie in Fig. 80 gezeigt.
Dann wird ein Resistfilm 107 auf dem Kanalgebiet 105a durch Fotolithografie gebildet, wie in Fig. 81 gezeigt. Der Re­ sistfilm 107 wird als Maske zum Ionenimplantieren von Stick­ stoff in die Polysilizium-Schicht 105 verwendet. Die Ionen­ implantation des Stickstoffs wird bei einem Einfallswinkel von 15 bis 60° unter Bedingungen 10 keV und 2 × 1015 cm-2 ausgeführt, während das Halbleitersubstrat 101 rotiert wird. Anschließend werden in die Polysilizium-Schicht 105 unter den Bedingungen 10 keV und 4 × 1015 cm-2 Borfluorid-Ionen implantiert, wie in Fig. 82 gezeigt. Eine Wärmebehandlung wird etwa 20 Minuten lang bei 850°C ausgeführt, wodurch die implantierten Störstellen aktiviert werden. Somit werden die stickstoffdotierten Gebiete 110 gleichzeitig mit der Bildung des P-Typ-Sourcegebiets 105b und des P-Typ-Draingebiets 105c gebildet, welche in Fig. 77 gezeigt sind.
Eine Beziehung zwischen den Stickstoffimplantations-Be­ dingungen und den Implantationsbedingungen für die Source-/Draingebiete wird nun beschrieben. Die Implan­ tationsenergie für den Stickstoff ist so festgelegt, daß die Reichweite RP des Stickstoffs kleiner als diejenige des Bor­ fluorids ist. Wenn die gebildeten stickstoffdotierten Ge­ biete 110 tiefer als die Übergangsebenen der Source-/Drain­ gebiete sind, dann sind in den Verarmungsschichten, die in den Übergangsebenen der Source-/Draingebiete ausgebildet sind, bei der Stickstoffimplantation gebildete Kristall­ defekte enthalten, was zur Erzeugung eines Übergangs-Leck­ stroms führt. Daher muß die Implantationsenergie für Stick­ stoff in der vorstehend genannten Weise festgelegt sein.
Wogegen bei der vorstehenden Beschreibung in die Gateelek­ trode 103 Borfluorid ionenimplantiert wird, kann alternativ Bor ionenimplantiert werden. Ferner kann eine N-Typ-Gate­ elektrode anstelle einer P-Typ-Gateelektrode verwendet wer­ den. Wogegen ferner in die P-Typ-Source-/Draingebiete Bor­ fluorid-Ionen implantiert werden, können alternativ Bor- Ionen in dieselben implantiert werden. Wogegen die vorste­ hende Ausführungsform unter Bezugnahme auf einen P-Kanal- MOS-TFT beschrieben worden ist, ist die vorliegende Erfin­ dung auch bei einem CMOS-TFT verwendbar, der einen P-Kanal- MOS-TFT als Teil desselben enthält.
Bezüglich einer Wirkung der achten Ausführungsform sind das Sourcegebiet 105b und das Draingebiet 105c mit Stickstoff dotiert, wodurch eine Diffusion von Bor unterdrückt wird. Stickstoff unterliegt nämlich demselben Leerstellendif­ fusions-Mechanismus wie Bor und weist einen größeren Dif­ fusionskoeffizienten als Bor auf. Somit besetzt der Stick­ stoff aufgrund der gemeinsamen Diffusion von Stickstoff und Bor Leerstellen, welche Diffusionspfade sind, wodurch es möglich ist, eine Diffusion von Bor zu unterdrücken. Daher ist es möglich, eine Querdiffusion von Bor in das Kanalge­ biet 105a zu unterdrücken, wodurch die wirksame Gatelänge vergrößert wird. Somit ist es möglich, eine durch einen Kurzkanaleffekt verursachte Durchschlagserscheinung zu ver­ hindern. Ferner ist es möglich, die Querdiffusion von Bor durch Ausführen einer Schrägrotationsimplantation von Stick­ stoff weiter zu unterdrücken.
Die neunte Ausführungsform
Eine neunte Ausführungsform der vorliegenden Erfindung wird nun beschrieben. Wogegen die vorliegende Erfindung in der achten Ausführungsform bei einem PMOS-TFT verwendet wird, wird die vorliegende Erfindung in der neunten Ausführungs­ form bei einem N-Kanal-MOS-TFT (nachstehend als "NMOS-TFT" bezeichnet) verwendet. Um einen derartigen NMOS-TFT zu bil­ den, können die Leitfähigkeitstypen der implantierten Stör­ stellen gegenüber jenen umgekehrt sein, die zum Bilden des PMOS-TFTs in Fig. 77 verwendet werden. Die Gateelektrode 103, das Sourcegebiet 105b und das Draingebiet 105c sind nämlich N-Typ-dotiert, wogegen das Kanalgebiet 105a P-Typ- dotiert ist. Fig. 83 zeigt ein Störstellenprofil einer Tiefenrichtung in einem Schnitt längs der Linie a-a in einem Fall, daß der in Fig. 77 gezeigte TFT als N-Kanal- Typ-TFT ausgebildet wird. Fig. 84 zeigt ein Störstellen­ profil einer Tiefenrichtung in einem Schnitt längs der Linie b-b. Unter Bezugnahme auf die Fig. 83 und 84 ist es verständlich, daß die an stickstoffdotierten Gebieten 110 reichen Abschnitte des Kanalgebiets 105a außerhalb der End­ flächen des Sourcegebiets 105b und des Draingebiets 105c liegen.
Ein Herstellungsprozeß für den NMOS-TFT gemäß der neunten Ausführungsform ist mit demjenigen für den PMOS-TFT gemäß der achten Ausführungsform grundsätzlich identisch. Daher wird dieser Prozeß unter Bezugnahme auf die Fig. 80 bis 82 beschrieben. Diese Ausführungsform unterscheidet sich jedoch von der achten Ausführungsform durch die Störstellen­ implantations-Bedingung, und daher wird bei der neunten Aus­ führungsform die in Klammern in Fig. 82 gezeigte Störstelle verwendet. Zunächst wird ein Isolierfilm 102 auf einem Halb­ leitersubstrat 101 gebildet und wird eine nicht dotierte Polysilizium-Schicht mit einer Dicke von etwa 2000 Å auf dem Isolierfilm 102 mittels CVD gebildet. Danach wird Arsen in die nicht dotierte Polysilizium-Schicht ionenimplantiert, wodurch eine N-Typ-dotierte Polysilizium-Schicht gebildet wird. Die dotierte Polysilizium-Schicht wird in Form einer Gateelektrode mittels Fotolithografie und anisotropen Ätzens strukturiert. Somit wird eine Gateelektrode 103 gebildet. Dann wird ein Gate-Isolierfilm 104 mit einer Dicke von etwa 100 Å mittels thermischer Oxidation gebildet und wird eine nicht dotierte Polysilizium-Schicht mit einer Dicke von etwa 2000 Å auf dem Gate-Isolierfilm 104 mittels CVD gebildet. Um die Schwellenspannung zu steuern, wird in die nicht dotierte Polysilizium-Schicht unter den Bedingungen 20 keV und 1 × 1012 bis 1 × 1013 cm-2 Borfluorid ionenimplantiert. Somit wird eine P-Typ-dotierte Polysilizium-Schicht gebildet. Dann wird die Polysilizium-Schicht durch Fotolithografie und an­ isotropes Ätzen so strukturiert, daß Gebiete zum Festlegen eines Kanalgebiets, eines Sourcegebiets und eines Drainge­ biets verbleiben. Somit wird eine Polysilizium-Schicht 105 mit einer vorgeschriebenen Form gebildet, wie in Fig. 80 gezeigt.
Dann wird ein Resistfilm 107 auf dem Kanalgebiet 105a mit­ tels Fotolithografie gebildet, wie in Fig. 81 gezeigt. Der Resistfilm 107 wird als Maske zum Ionenimplantieren von Stickstoff in die Polysilizium-Schicht 105 verwendet. Diese Ionenimplantation wird bei einem Einfallswinkel von 15 bis 60° unter den Bedingungen 10 keV und 2 × 1015 cm-2 ausge­ führt, während das Halbleitersubstrat 101 rotiert wird. Dann wird in die Polysilizium-Schicht 105 unter den Be­ dingungen 30 keV und 4 × 1015 cm-2 Arsen ionenimplantiert, wie in Fig. 82 gezeigt. Eine Wärmebehandlung wird etwa 20 Minuten lang bei 850°C ausgeführt, wodurch die implantierten Störstellen aktiviert werden. Somit werden sowohl das N-Typ- Sourcegebiet 105b und das N-Typ-Draingebiet 105c als auch die stickstoffdotierten Gebiete 110 gebildet. Auch bei der neunten Ausführungsform ist die Beziehung zwischen den Stickstoffimplantations-Bedingungen und den Implantationsbe­ dingungen für die Source-/Draingebiete derjenigen bei der achten Ausführungsform ähnlich. Die Implantationsenergie für Stickstoff ist nämlich so festgelegt, daß die Reichweite RP des Stickstoffs kleiner als diejenige des Arsens ist.
Wogegen bei der vorstehenden Beschreibung eine Arsen-Implan­ tation für die Gateelektrode verwendet wird, kann ohne Problem Phosphor anstelle von Arsen verwendet werden. Ferner kann eine P-Typ-Gateelektrode anstelle der N-Typ-Gateelek­ trode verwendet werden. Wogegen Arsen auch in die N-Typ- Source-/Draingebiete implantiert wird, kann Phosphor an­ stelle von Arsen verwendet werden. Wogegen die neunte Aus­ führungsform unter Bezugnahme auf einen N-Kanal-MOS-TFT be­ schrieben worden ist, kann diese Ausführungsform auch bei einem CMOS-TFT verwendet werden, der einen NMOS-TFT enthält.
Bezüglich einer Wirkung der neunten Ausführungsform sind die N-Typ-Source-/Draingebiete ähnlich wie bei der achten Aus­ führungsform mit Stickstoff dotiert, wodurch es möglich ist, eine Diffusion von Arsen oder Phosphor zu unterdrücken. Die bezüglich der Beziehung zwischen Bor und Stickstoff ausge­ führte Beschreibung unter Bezugnahme auf die achte Aus­ führungsform ist nämlich auch bei jener zwischen Arsen und Bor oder jener zwischen Phosphor und Stickstoff verwendbar. Daher ist es möglich, eine Diffusion des Arsens durch ge­ meinsames Diffundieren des Stickstoffs und des Arsens zu unterdrücken. Somit ist es durch die Wirkung des Stickstoffs möglich, eine Querdiffusion des Arsens oder des Phosphors in dem Kanalgebiet zu unterdrücken, wodurch die wirksame Gate­ länge vergrößert wird. Folglich ist es möglich, eine durch einen Kurzkanaleffekt verursachte Durchschlagserscheinung zu verhindern. Ferner ist es durch Implantieren von Stickstoff in einer Schrägrotationsweise möglich, die Querdiffusion des Phosphors oder des Arsens weiter zu unterdrücken.
Die zehnte Ausführungsform
Unter Bezugnahme auf Fig. 85 wird nun ein PMOS-TFT gemäß einer zehnten Ausführungsform der vorliegenden Erfindung be­ schrieben. Gemäß der zehnten Ausführungsform sind stick­ stoffdotierte Gebiete 110 nicht nur in einem Sourcegebiet 105b und einem Draingebiet 105c gebildet, sondern in einer Polysilizium-Schicht 105 und in einem Gate-Isolierfilm 111. Fig. 86 zeigt ein Störstellenprofil einer Tiefenrichtung in einem Schnitt längs der Linie a-a in Fig. 85. Ein Stör­ stellenprofil einer Tiefenrichtung in einem Schnitt längs der Linie b-b in Fig. 85 ist mit demjenigen identisch, das in Fig. 78 dargestellt ist. Unter Bezugnahme auf Fig. 86 ist es verständlich, daß im Gate-Isolierfilm 111 Stick­ stoff eingelagert ist.
Unter Bezugnahme auf die Fig. 87 bis 89 wird nun ein Herstellungsprozeß für den PMOS-TFT gemäß der zehnten Aus­ führungsform beschrieben. Zunächst werden die Elemente bis zu einer Gateelektrode 103, wie in Fig. 87 gezeigt, mittels eines Prozesses gebildet, welcher dem unter Bezugnahme auf die achte Ausführungsform beschriebenen Herstellungsprozeß ähnlich ist. Dann wird ein Gate-Isolierfilm lila mit einer Dicke von etwa 100 Å mittels thermischer Oxidation gebildet und wird eine nicht dotierte Polysilizium-Schicht 106 mit einer Dicke von etwa 2000 Å mittels CVD so gebildet, daß sie den Gate-Isolierfilm lila bedeckt. Dann wird in die nicht dotierte Polysilizium-Schicht 106 bei einem Einfallswinkel von 15 bis 60° unter den Bedingungen 10 keV und 2 × 1015 cm-2 Stickstoff ionenimplantiert, während das Halbleitersubstrat 101 rotiert wird. Um die Schwellenspannung zu steuern, wird in die Polysilizium-Schicht 106 unter den Bedingungen 50 keV und 1 × 1012 bis 1 × 1013 cm-2 Arsen ionenimplantiert (dieser Schritt ist nicht dargestellt). Die Polysilizium-Schicht 106 wird mittels Fotolithografie und anisotropen Ätzens struk­ turiert, wodurch eine Polysilizium-Schicht 105 mit einer ge­ wünschten Form gebildet wird, wie in Fig. 88 gezeigt.
Dann wird ein Resistfilm 107 auf einem Kanalgebiet mittels Fotolithografie gebildet, wie in Fig. 89 gezeigt. Dieser Resistfilm 107 wird als Maske zum Ionenimplantieren von Bor­ fluorid unter den Bedingungen 30 keV und 4 × 1015 cm-2 ver­ wendet. Somit werden das P-Typ-Sourcegebiet 105b, das P-Typ- Draingebiet 105c und die stickstoffdotierten Gebiete 110 ge­ bildet, wie in Fig. 85 gezeigt. Bei dieser Wärmebehandlung wird der in die Polysilizium-Schicht 105 implantierte Stick­ stoff thermisch diffundiert, während sich der Stickstoff im Isolierfilm lila absondert. Somit wird ein Gate-Isolierfilm 111 mit dem stickstoffdotierten Gebiet 110 gebildet.
Die Beziehung zwischen den Stickstoff-Implantationsbedin­ gungen und den Implantationsbedingungen für das Source-/Draingebiet ist mit derjenigen bei der ersten Ausführungsform identisch. Die Implantationsenergie für Stickstoff ist nämlich derart festgelegt, daß die Reichweite RP des Stickstoffs kleiner als diejenige des Borfluorids ist. Wogegen bei dem vorstehend genannten Herstellungsprozeß eine Schrägrotationsimplantation von Stickstoff verwendet wird, kann der Stickstoff alternativ vertikal implantiert werden, so daß er anschließend in einem auf einem Seiten­ wandungsabschnitt der Gateelektrode 103 festgelegten Kanal­ abschnitt mittels späterer Wärmebehandlung diffundiert wird.
Bezüglich einer Wirkung der zehnten Ausführungsform wird ein Grenzflächenpegel an der Grenzfläche zwischen der Polysili­ zium-Schicht 105 und dem Gate-Isolierfilm 111 verkleinert, da sich im Gate-Isolierfilm 111 Stickstoff absondert. Somit ist es möglich, die Zuverlässigkeit des Gate-Isolierfilms 111 zu verbessern. Es ist nämlich durch eine derartige Ver­ kleinerung des Grenzflächenpegels möglich zu verhindern, daß die an einem Drainende erzeugten heißen Träger im Gate-Iso­ lierfilm 111 eingefangen werden, wodurch der Widerstand für heiße Träger verbessert wird. Ferner sind die Source-/Drain­ gebiete auch mit Stickstoff dotiert, wodurch es möglich ist, das Auftreten einer Durchschlagserscheinung zu verhindern, welche durch eine Diffusion der die Source-/Draingebiete bildenden Störstelle verursacht wird.
Die elfte Ausführungsform
Ein NMOS-TFT gemäß einer elften Ausführungsform der vor­ liegenden Erfindung wird nun beschrieben. Wogegen die vor­ liegende Erfindung in der zehnten Ausführungsform bei einem PMOS-TFT verwendet wird, wird dieselbe gemäß der elften Aus­ führungsform bei einem NMOS-TFT verwendet. Um einen der­ artigen NMOS-TFT zu bilden, können die Leitfähigkeitstypen der implantierten Störstellen gegenüber jenen zum Bilden des PMOS-TFTs in Fig. 85 umgekehrt sein. Die Gateelektrode 103, das Sourcegebiet 105b und das Draingebiet 105c sind nämlich mit einer N-Typ-Störstelle dotiert, wogegen das Kanalgebiet 105a mit einer P-Typ-Störstelle dotiert ist. Fig. 90 zeigt ein Störstellenprofil einer Tiefenrichtung in einem Schnitt längs der Linie a-a in Fig. 85 in einem Fall, daß der in Fig. 85 gezeigte TFT als N-Kanal-Typ-TFT ausgebildet ist. Ein Störstellenprofil einer Tiefenrichtung in einem Schnitt längs der Linie b-b ist mit demjenigen identisch, welches in Fig. 83 gezeigt ist. Unter Bezugnahme auf Fig. 90 ist es verständlich, daß bei der elften Ausführungsform im Gate- Isolierfilm 111 Stickstoff eingelagert ist.
Ein Herstellungsprozeß für den NMOS-TFT gemäß der elften Ausführungsform wird nun beschrieben. Der Herstellungsprozeß gemäß der elften Ausführungsform ist mit demjenigen für den PMOS-TFT gemäß der zehnten Ausführungsform grundsätzlich identisch. Daher wird dieser Prozeß unter Bezugnahme auf die Fig. 87 bis 89 beschrieben. Diese Ausführungsform unter­ scheidet sich jedoch von der zehnten Ausführungsform durch die Störstellenimplantations-Bedingung, und daher wird bei der elften Ausführungsform die in Fig. 89 in Klammern ge­ zeigte Störstelle verwendet.
Zunächst werden die Elemente bis zu einer Gateelektrode 103 durch Schritte gebildet, welche jenen ähnlich sind, die unter Bezugnahme auf die achte Ausführungsform beschrieben wurden. Dann wird ein Gate-Isolierfilm 111a mit einer Dicke von etwa 100 Å mittels thermischer Oxidation gebildet, und anschließend wird eine nicht dotierte Polysilizium-Schicht mit einer Dicke von etwa 2000 Å auf dem Gate-Isolierfilm 111a mittels CVD gebildet. Danach wird in die nicht dotierte Polysilizium-Schicht bei einem Einfallswinkel von 15 bis 60° unter den Bedingungen 10 keV und 2 × 1015 cm-2 Stickstoff ionenimplantiert, während das Halbleitersubstrat 101 rotiert wird. Um die Schwellenspannung zu steuern, wird in die Poly­ silizium-Schicht unter den Bedingungen 30 keV und 1 × 1012 bis 1 × 1013 cm-2 Borfluorid ionenimplantiert. Dann wird die Polysilizium-Schicht mittels Fotolithografie und anisotropen Ätzens in einer vorgeschriebenen Form strukturiert, wodurch eine Polysilizium-Schicht 105 mit einer vorgeschriebenen Form gebildet wird, wie in Fig. 88 gezeigt. Ein Resistfilm 107 wird auf einem Kanalgebiet mittels Fotolithografie ge­ bildet, wie in Fig. 89 gezeigt. Der Resistfilm 107 wird als Maske zum Ionenimplantieren von Arsen in die Polysilizium- Schicht 105 unter den Bedingungen 30 keV und 4 × 1015 cm-2 verwendet. Eine Wärmebehandlung wird etwa 20 Minuten lang bei 850°C ausgeführt, wodurch die implantierten Störstellen aktiviert werden. Somit werden das N-Typ-Sourcegebiet 105b, das N-Typ-Draingebiet 105c und die stickstoffdotierten Ge­ biete 110 gebildet. Bei dieser Wärmebehandlung wird der in die Polysilizium-Schicht 105 implantierte Stickstoff ther­ misch diffundiert, während sich der Stickstoff im Isolier­ film 111a absondert. Somit wird ein Gate-Isolierfilm 111 mit dem stickstoffdotierten Gebiet 110 gebildet.
Bezüglich einer Wirkung der elften Ausführungsform wird ein Grenzflächenpegel an der Grenzfläche zwischen der Polysili­ zium-Schicht 105 und dem Gate-Isolierfilm 111 verkleinert, da sich in dem unter dem Kanalgebiet 105a vorgesehenen Gate- Isolierfilm 111a Stickstoff absondert. Somit ist es möglich, die Zuverlässigkeit des Gate-Isolierfilms 111 zu verbessern. Es ist nämlich durch eine derartige Verkleinerung des Grenz­ flächenpegels möglich zu verhindern, daß die an einem Drain­ ende erzeugten heißen Träger im Gate-Isolierfilm 111 einge­ fangen werden, wodurch der Widerstand für heiße Träger wirk­ sam verbessert wird. Ferner sind die Source-/Draingebiete auch mit Stickstoff dotiert, wodurch es möglich ist, das Auftreten einer Durchschlagserscheinung zu verhindern, wel­ che durch eine Diffusion der die Source-/Draingebiete bil­ denden Störstelle verursacht wird.
Die zwölfte Ausführungsform
Unter Bezugnahme auf Fig. 91 wird nun ein PMOS-TFT gemäß einer zwölften Ausführungsform der vorliegenden Erfindung beschrieben. Bei der zwölften Ausführungsform sind stick­ stoffdotierte Gebiete 110 in einer Gateelektrode 120 und in einem unter einem Kanalgebiet 105a vorgesehenen Gate-Iso­ lierfilm 111 vorhanden. Fig. 92 zeigt ein Störstellenprofil in einem Schnitt längs der Linie a-a in Fig. 91. Unter Bezugnahme auf Fig. 92 ist es verständlich, daß in einem unter dem Kanalgebiet 105a gelegenen Abschnitt des Gate-Iso­ lierfilms 111 Stickstoff eingelagert ist.
Unter Bezugnahme auf die Fig. 93 bis 96 wird nun ein Her­ stellungsprozeß für den in Fig. 91 gezeigten PMOS-TFT gemäß der zwölften Ausführungsform beschrieben. Zunächst wird ein Isolierfilm 102 auf einem Halbleitersubstrat 101 gebildet und wird eine Polysilizium-Schicht 120a mit einer Dicke von etwa 2000 Å auf dem Isolierfilm 102 mittels CVD gebildet, wie in Fig. 93 gezeigt. Arsen wird in die Polysilizium- Schicht 120a unter den Bedingungen 10 keV und 2 × 1015 cm-2 ionenimplantiert. Danach wird Borfluorid in die Polysili­ zium-Schicht 120a ionenimplantiert. Die Polysilizium-Schicht 120a wird in der Form einer Gateelektrode mittels Fotolitho­ grafie und anisotropen Ätzens strukturiert, wodurch eine Gateelektrode 120b gebildet wird, wie in Fig. 95 gezeigt.
Dann wird ein Gate-Isolierfilm lila mit einer Dicke von etwa 100 Å mittels thermischer Oxidation gebildet und wird eine Polysilizium-Schicht (nicht dargestellt) mit einer Dicke von etwa 2000 Å auf dem Gate-Isolierfilm lila mittels CVD gebil­ det. Um die Schwellenspannung zu steuern, wird in die Poly­ silizium-Schicht unter den Bedingungen 30 keV und 1 × 1012 bis 1 × 1013 cm-2 Arsen ionenimplantiert. Dann wird die Poly­ silizium-Schicht durch Fotolithografie und anisotropes Ätzen in einer vorgeschriebenen Form strukturiert, wodurch eine in Fig. 95 gezeigte Polysilizium-Schicht 105 gebildet wird.
Dann wird ein Resistfilm 107 auf einem Kanalgebiet mittels Fotolithografie gebildet, wie in Fig. 96 gezeigt. Der Re­ sistfilm 107 wird als Maske zum Ionenimplantieren von Bor­ fluorid in die Polysilizium-Schicht 105 unter den Bedin­ gungen 30 keV und 4 × 1015 cm2 verwendet. Eine Wärmebehand­ lung wird etwa 20 Minuten lang bei 850°C ausgeführt, wodurch die implantierten Störstellen aktiviert werden. Somit werden das P-Typ-Sourcegebiet 105b und das P-Typ-Draingebiet 105c gebildet, welche in Fig. 91 gezeigt sind. Bei dieser Wärme­ behandlung wird der in die Gateelektrode 120 implantierte Stickstoff thermisch diffundiert, während sich im Gate-Iso­ lierfilm 111a Stickstoff absondert. Somit wird der Gate-Iso­ lierfilm 111 mit dem stickstoffdotierten Gebiet 110 gebil­ det, wie in Fig. 91 gezeigt.
Bezüglich einer Wirkung der zwölften Ausführungsform ist die Gateelektrode 120 mit Stickstoff dotiert, wodurch es möglich ist, eine Diffusion von Bor bei der Wärmebehandlung zur Störstellenaktivierung zu verhindern. Somit ist es möglich zu verhindern, daß in das Kanalgebiet 105a durch den Gate- Isolierfilm 111 hindurch Bor eintritt. Ferner wird die Gate­ elektrode 120 mit Stickstoff dotiert und anschließend wärme­ behandelt, wodurch im Gate-Isolierfilm 111 Stickstoff einge­ lagert wird. Folglich ist es möglich, das Auftreten eines durch Injektion heißer Träger verursachten Grenzflächen­ pegels im Gate-Isolierfilm 111 zu unterdrücken, ähnlich wie bei der zehnten Ausführungsform. Somit ist es möglich, die Zuverlässigkeit des Gate-Isolierfilms 111 zu verbessern.
Die dreizehnte Ausführungsform
Ein NMOS-TFT gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung wird nun beschrieben. Wogegen die vorliegende Erfindung in der zwölften Ausführungsform bei einem PMOS-TFT verwendet wird, wird dieselbe in der drei­ zehnten Ausführungsform bei einem NMOS-TFT verwendet. Um einen derartigen NMOS-TFT zu bilden, können die Leitfähig­ keitstypen der implantierten Störstellen gegenüber jenen umgekehrt sein, die zum Bilden des PMOS-TFTs in Fig. 91 verwendet werden. Die Gateelektrode 120, das Sourcegebiet 105b und das Draingebiet 105c sind nämlich mit einer N-Typ- Störstelle dotiert, wogegen das Kanalgebiet 105a mit einer P-Typ-Störstelle dotiert ist. Fig. 97 zeigt ein Stör­ stellenprofil einer Tiefenrichtung in einem Schnitt längs der Linie a-a in Fig. 91 in einem Fall, daß der in Fig. 91 gezeigte TFT als N-Kanal-Typ-TFT gebildet wird. Unter Be­ zugnahme auf Fig. 97 ist es verständlich, daß im unter dem Kanalgebiet 105a gelegenen Gate-Isolierfilm 111 Stickstoff eingelagert ist.
Ein Herstellungsprozeß für den NMOS-TFT gemäß der dreizehn­ ten Ausführungsform ist mit demjenigen für den PMOS-TFT ge­ mäß der zwölften Ausführungsform im wesentlichen grundsätz­ lich identisch. Es ist jedoch notwendig, Ionenarten zu ver­ wenden, welche gegenüber den zum Bilden des PMOS-TFTs ver­ wendeten vom umgekehrten Leitungstyp sind.
Auch bei der dreizehnten Ausführungsform ist die Gateelek­ trode 120, ähnlich wie bei der zwölften Ausführungsform, mit Stickstoff dotiert, wodurch es möglich ist zu verhindern, daß bei der Wärmebehandlung zum Aktivieren der Störstellen in der Gateelektrode 120 enthaltenes Arsen in den Gate-Iso­ lierfilm 111 diffundiert und injiziert wird. Bei dieser Wärmebehandlung wird in dem Gate-Isolierfilm 111 Stickstoff eingelagert, wodurch es möglich ist, das Auftreten eines durch Injektion heißer Träger verursachten Grenzflächen­ pegels im Gate-Isolierfilm 111 zu verhindern. Somit ist es möglich, die Zuverlässigkeit des Gate-Isolierfilms 111 zu verbessern.
Die vierzehnte Ausführungsform
Unter Bezugnahme auf die Fig. 98 bis 100 wird nun ein Doppelgate-CMOS-TFT gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung beschrieben. Gemäß der vierzehn­ ten Ausführungsform ist ein Isolierfilm 102 auf einem Halb­ leitersubstrat 101 ausgebildet. Bei der vierzehnten Aus­ führungsform wird eine Gateelektrode eines PMOS-TFTs durch eine Drei-Schicht-Struktur aus einer nicht dotierten Polysi­ lizium-Schicht 125, einer Wolframsilizid-Schicht 126 und einer P-Typ-Polysilizium-Schicht 127 gebildet. Ferner wird eine Gateelektrode eines NMOS-TFTs durch eine Drei-Schicht- Struktur aus der nicht dotierten Polysilizium-Schicht 125, der Wolframsilizid-Schicht 126 und einer N-Typ-Polysilizium- Schicht 130 gebildet. Ein Gate-Isolierfilm 128 ist so gebil­ det, daß er die P-Typ-Polysilizium-Schicht 127 bedeckt, und eine Polysilizium-Schicht 129 mit einem Kanalgebiet 129a, einem P-Typ-Sourcegebiet 129b und einem P-Typ-Draingebiet 129c ist auf dem Gate-Isolierfilm 128 gebildet. Anderseits ist ein Gate-Isolierfilm 131 auf der N-Typ-Polysilizium- Schicht 130 gebildet, und eine Polysilizium-Schicht 132 mit einem Kanalgebiet 132a, einem N-Typ-Sourcegebiet 132b und einem N-Typ-Draingebiet 132c ist auf dem Gate-Isolierfilm 131 gebildet.
Stickstoffdotierte Gebiete 110 sind in der Wolframsilizid- Schicht 126, der P-Typ-Polysilizium-Schicht 127, dem Gate- Isolierfilm 128, der N-Typ-Polysilizium-Schicht 130 und dem Gate-Isolierfilm 131 vorhanden. Fig. 101 zeigt ein Stör­ stellenprofil in einem Schnitt längs der Linie a-a in Fig. 99, und Fig. 102 zeigt ein Störstellenprofil in einem Schnitt längs der Linie b-b in Fig. 99. Unter Bezugnahme auf Fig. 101 sind Maxima der Konzentrationsverteilung des Stickstoffs an der Grenzfläche zwischen der P-Typ-Silizium- Schicht 127 und der Wolframsilizid-Schicht 126 und im Gate- Isolierfilm 128 in der Gateelektrode des PMOS-TFTs vorhan­ den. Unter Bezugnahme auf Fig. 102 sind Maxima der Konzen­ trationsverteilung des Stickstoffs an der Grenzfläche zwischen der N-Typ-Polysilizium-Schicht 130 und der Wolframsilizid-Schicht 126 und im Gate-Isolierfilm 128 in der Gateelektrode des NMOS-TFTs vorhanden.
Unter Bezugnahme auf die Fig. 103 bis 108 wird nun ein Herstellungsprozeß für den in Fig. 98 gezeigten Doppelgate- CMOS-TFT gemäß der vierzehnten Ausführungsform beschrieben.
Zunächst wird ein Isolierfilm 102 auf einem Halbleitersub­ strat 101 gebildet und wird eine Polysilizium-Schicht 125a mit einer Dicke von etwa 500 Å auf dem Isolierfilm 102 mit­ tels CVD gebildet, wie in Fig. 103 gezeigt. Dann wird eine Wolframsilizid-Schicht 126a mit einer Dicke von etwa 500 Å auf der Polysilizium-Schicht 125a durch Sputtern gebildet. Eine Polysilizium-Schicht 135 mit einer Dicke von etwa 1000 Å wird auf der Wolframsilizid-Schicht 126a gebildet.
Dann wird in einen Abschnitt nahe der Grenzfläche zwischen der Polysilizium-Schicht 135 und der Wolframsilizid-Schicht 126a Stickstoff ionenimplantiert, wie in Fig. 104 gezeigt. Gemäß dieser Ausführungsform können die Ionenimplantations- Bedingungen für Stickstoff bei etwa 40 keV und 2 × 1015 cm-2 festgelegt sein.
Dann wird ein Gebiet zum Bilden eines PMOS-TFTs mit einem Resistfilm (nicht dargestellt) bedeckt, und dieser Resist­ film wird als Maske zum Ionenimplantieren von Arsen in ein Gebiet zum Bilden eines NMOS-TFTs verwendet. Dann wird das Gebiet zum Bilden des NMOS-TFTs mit einem Resistfilm (nicht dargestellt) bedeckt, und dieser Resistfilm wird als Maske zum Ionenimplantieren von Borfluorid in das Gebiet zum Bil­ den des PMOS-TFTS verwendet. Fig. 105 zeigt eine Schnitt­ struktur des TFTs nach einer derartigen Ionenimplantation.
Danach werden die Polysilizium-Schicht 135, die Wolframsili­ zid-Schicht 126a und die nicht dotierte Polysilizium-Schicht 125a in der Form von Gateelektroden strukturiert. Ein Gate- Oxidfilm mit einer Dicke von etwa 100 Å wird mittels thermi­ scher Oxidation gebildet, und eine Polysilizium-Schicht wird in einer Dicke von etwa 2000 Å mittels CVD gebildet. An­ schließend wird zum Steuern der Schwellenspannung eine Ionenimplantation auf jedem der Gebiete zum Bilden des PMOS- TFTS und des NMOS-TFTs ausgeführt, und danach wird die Poly­ silizium-Schicht strukturiert. Somit sind Polysilizium- Schichten 129 und 132 gebildet, wie in Fig. 106 gezeigt.
Dann wird ein Resistfilm 140 (siehe Fig. 107) auf einem das Sourcegebiet 132b und das Draingebiet 132c ausschließenden Gebiet des NMOS-TFTs gebildet. Der Resistfilm 140 wird als Maske zum Ionenimplantieren von Arsen in die Polysilizium- Schicht 135 unter den Bedingungen 30 keV und 4 × 1015 cm-2 verwendet. Eine Wärmebehandlung wird etwa 20 Minuten lang bei 850°C ausgeführt, wodurch die Arsen-Ionen aktiviert wer­ den. Somit sind das Sourcegebiet 132b und das Draingebiet 132c des NMOS-TFTs gebildet. Danach wird der Resistfilm 140 entfernt.
Dann wird ein Resistfilm 141 auf einem das Sourcegebiet 129b und das Draingebiet 129c ausschließenden Gebiet des PMOS- TFTs gebildet. Dieser Resistfilm 141 wird als Maske zum Ionenimplantieren von Borfluorid in das Sourcegebiet 129b und das Draingebiet 129c unter den Bedingungen 30 keV und 4 × 1015 cm-2 verwendet. Fig. 108 ist eine Draufsicht, welche den TFT in dieser Stufe zeigt. Anschließend wird eine Wärme­ behandlung etwa 20 Minuten lang bei 850°C ausgeführt, wo­ durch die Bor-Ionen aktiviert werden. Somit sind das Source­ gebiet 129b des PMOS-TFTs und das Draingebiet 129c des NMOS- TFTs gebildet.
Bei dem Wärmebehandlungs-Schritt zum Aktivieren der Source-/Draingebiete werden auch die in den Gateelektroden enthaltenen Störstellen diffundiert. Es ist jedoch möglich, eine Diffusion von Bor und Arsen in der Wolframsilizid- Schicht 126 zu unterdrücken, da in den Abschnitten nahe der Grenzflächen zwischen der Wolframsilizid-Schicht 126 und den Polysilizium-Schichten 127 und 130 Stickstoff dotiert ist. Folglich ist es möglich, die durch eine Änderung der Arbeitsfunktionen der Gateelektroden verursachte Schwankung der Schwellenspannung zu unterdrücken.
Die fünfzehnte Ausführungsform
Unter Bezugnahme auf Fig. 109 wird nun ein Flash-EEPROM vom Stapel-Gate-Typ gemäß einer fünfzehnten Ausführungsform der vorliegenden Erfindung beschrieben. Bei dem Flash-EEPROM vom Stapel-Gate-Typ gemäß der fünfzehnten Ausführungsform sind ein Draingebiet 208 und ein Sourcegebiet 209 auf einer Hauptoberfläche eines Siliziumsubstrats 201 mit einem vorge­ schriebenen Zwischenraum so ausgebildet, daß jene ein Kanal­ gebiet 215 dazwischen festlegen. Eine Floating-Gateelektrode 221 ist auf dem Kanalgebiet 215 mittels eines Oxidfilms 220 gebildet. Eine Steuer-Gateelektrode 205 ist auf der Floating-Gateelektrode 221 mittels eines Zwischenschicht- Isolierfilms 222 gebildet. Seitenwandungs-Oxidfilme 206 sind auf Seitenoberflächen der Floating-Gateelektrode 221 und der Steuer-Gateelektrode 205 ausgebildet. Ein glatter Überzugs­ film 212 ist so gebildet, daß er die Seitenwandungs-Oxid­ filme 206 und die Steuer-Gateelektrode 205 bedeckt. Ein Titanlegierungs-Film 213 ist auf dem glatten Überzugsfilm 212 gebildet, und eine Aluminiumlegierungs-Leitbahnschicht 214 ist auf dem Titanlegierungs-Film 213 gebildet. Ein Kon­ taktloch 212a ist im glatten Überzugsfilm 212 vorgesehen. Der Titanlegierungs-Film 213 ist mit dem Draingebiet 208 in diesem Kontaktloch 212a elektrisch verbunden.
Der Titanlegierungs-Film 213 besteht beispielsweise aus Titannitrid. Der Oxidfilm 220 hat eine Dicke von etwa 100 Å. Die Floating-Gateelektrode 221 weist eine Dicke von etwa 1000 Å auf. Der Zwischenschicht-Isolierfilm 222 mit einer Dicke von etwa 200 Å wird durch einen Verbundfilm aus einem Nitridfilm und einem Oxidfilm gebildet. Stickstoffdotierte Gebiete 219 sind in dem Oxidfilm 220, dem Polysilizium-Film 221 und dem Zwischenschicht-Isolierfilm 222 vorhanden. Fig. 110 zeigt ein Störstellenprofil einer Tiefenrichtung in der Steuerelektrode 205, dem Zwischenschicht-Isolierfilm 222, der Floating-Gateelektrode 221 und dem Oxidfilm 220, welches in dem in Fig. 109 gezeigten Flash-EEPROM vorgesehen ist.
Unter Bezugnahme auf die Fig. 111 bis 124 wird nun ein Herstellungsprozeß für den in Fig. 109 gezeigten Flash- EEPROM vom Stapel-Gate-Typ gemäß der fünfzehnten Ausfüh­ rungsform beschrieben. Zunächst werden ein Wannengebiet (nicht dargestellt) und ein Elementisolations-Oxidfilm (nicht dargestellt) auf vorgeschriebenen Gebieten eines P- Typ-Siliziumsubstrats 201 gebildet. Danach wird ein Oxidfilm 220a mit einer Dicke von etwa 100 Å auf der Gesamtoberfläche gebildet. Ein Polysilizium-Film 221a mit einer Dicke von etwa 1000 Å wird auf dem Oxidfilm 220a gebildet.
Dann wird in den Polysilizium-Film 221a unter den Bedin­ gungen 5 keV und 4 × 1015 cm-2 Stickstoff ionenimplantiert, wie in Fig. 112 gezeigt. Zu dieser Zeit ist die projizierte Reichweite RP des Stickstoffs so festgelegt, daß sie bis zu einer Stelle des Polysilizium-Films 221a aufwärts über jene Stelle reicht, welche von der Grenzfläche zwischen dem Poly­ silizium-Film 221a und dem Oxidfilm 220a zum Polysilizium- Film 221a hin um 5 × ΔRP getrennt ist, wobei angenommen wird, daß ΔRP deren Standardabweichung darstellt. Wenn die projizierte Reichweite RP abwärts über dieser Stelle festge­ legt ist, dann kann der Oxidfilm 220a durch die Stickstoff­ implantation beschädigt werden.
Dann wird in den Polysilizium-Film 221a unter den Bedin­ gungen 20 keV und 4 × 1015 cm-2 Bor ionenimplantiert, wie in Fig. 114 gezeigt. Anschließend wird ein durch einen Ver­ bundfilm aus einem Oxidfilm und einem Nitridfilm gebildeter Zwischenschicht-Isolierfilm 222a mit einer Dicke von etwa 200 Å auf dem Polysilizium-Film 221a gebildet, wie in Fig. 115 gezeigt. Danach wird ein Polysilizium-Film 205a mit einer Dicke von etwa 2500 Å auf dem Zwischenschicht-Isolier­ film 222a gebildet.
Dann werden Resistfilme 225 auf vorgeschriebenen Gebieten des Polysilizium-Films 205a gebildet, wie in Fig. 116 ge­ zeigt. Diese Resistfilme 225 werden als Masken zum Ausführen eines anisotropen Ätzens verwendet, wodurch der Polysili­ zium-Film 205a, der Zwischenschicht-Isolierfilm 222a, der Polysilizium-Film 221a und der Oxidfilm 220a strukturiert werden. Somit werden eine Steuer-Gateelektrode 205, ein Zwischenschicht-Isolierfilm 222b, eine Floating-Gateelek­ trode 221b und ein Oxidfilm 220b gebildet, wie in Fig. 117 gezeigt. Danach werden die Resistfilme 225 entfernt.
Dann wird ein Resistfilm 226 so gebildet, daß er einen als Sourcegebiet einer Speicherzelle dienenden Abschnitt be­ deckt, wie in Fig. 118 gezeigt. Der Resistfilm 226 und die Steuer-Gateelektrode 205 werden als Masken zum Ionenimplan­ tieren von Arsen in die Hauptoberfläche des Siliziumsub­ strats 201 unter den Bedingungen 35 keV und 5 × 1015 cm-2 verwendet. Danach wird der Resistfilm 226 entfernt.
Dann wird ein Resistfilm 227 so gebildet, daß er einen als Draingebiet der Speicherzelle dienenden Abschnitt bedeckt, wie in Fig. 119 gezeigt. Der Resistfilm 227 und die Steuer- Gateelektrode 205 werden als Masken zum Ionenimplantieren von Arsen in die Hauptoberfläche des Siliziumsubstrats 201 unter den Bedingungen 35 keV und 5 × 1015 cm-2 verwendet. Da­ nach wird der Resistfilm 227 entfernt.
Dann wird ein Oxidfilm 206a mit einer Dicke von etwa 2000 Å auf der Gesamtoberfläche gebildet, wie in Fig. 120 gezeigt. An dem Oxidfilm 206a wird ein anisotropes reaktives Ionen­ ätzen ausgeführt, wodurch Seitenwandungs-Oxidfilme 206 ge­ bildet werden, wie in Fig. 121 gezeigt. Jeder gebildete Seitenwandungs-Oxidfilm 206 weist eine Breite von etwa 2000 Å in Kanallängenrichtung auf. Die Breite in der Kanallängen­ richtung ist nämlich im wesentlichen mit der Dicke des in Fig. 120 gezeigten Oxidfilms 206a identisch. Somit ist es möglich, die Breite von jedem Seitenwandungs-Oxidfilm 206 in der Kanallängenrichtung durch Einstellen der Dicke des Oxid­ films 206a leicht zu steuern. Nach der Bildung der Seiten­ wandungs-Oxidfilme 206 wird eine Wärmebehandlung etwa 60 Se­ kunden lang bei 850°C ausgeführt, wodurch die implantierten Störstellen aktiviert werden. Somit werden ein Sourcegebiet 209 und ein Draingebiet 208 gebildet. Aufgrund dieser Wärme­ behandlung werden in die Floating-Gateelektrode 221b implan­ tiertes Bor und implantierter Stickstoff diffundiert. Zu dieser Zeit wird Stickstoff gegenüber Bor im voraus dif­ fundiert, wodurch in den Oxidfilm 220b und den Zwischen­ schicht-Isolierfilm 222b nur Stickstoff eingelagert wird. Somit werden stickstoffdotierte Gebiete 219 in dem Oxidfilm 220, der Floating-Gateelektrode 221 und dem Zwischenschicht- Isolierfilm 222 gebildet.
Dann wird ein glatter Überzugsfilm 212 mit einer Dicke von 5000 bis 15000 Å mittels CVD gebildet, wie in Fig. 122 ge­ zeigt. Danach wird eine Wärmebehandlung unter einer Tempera­ turbedingung von 800 bis 1000°C mittels eines Rückflußver­ fahrens ausgeführt, wodurch die Oberfläche des glatten Über­ zugsfilms 212 eingeebnet wird. Der glatte Überzugsfilm 212 wird beispielsweise durch einen PSG-Film, einen BPSG-Film, einen Nitridfilm, einen nicht dotierten Oxidfilm oder einen geschichteten Film aus diesen Filmen gebildet.
Dann wird ein Kontaktloch 212a mit einem Durchmesser von etwa 0,6 bis 1,5 µm in einem auf dem Draingebiet 208 gelege­ nen Abschnitt des glatten Überzugsfilms 212 gebildet, wie in Fig. 123 gezeigt. Anschließend wird zur elektrischen Ver­ bindung mit dem Draingebiet 208 ein aus Titannitrid beste­ hender Titanlegierungs-Film 213 auf einer Seitenfläche des Kontaktloches 212a und auf dem glatten Überzugsfilm 212 ge­ bildet. Schließlich wird eine Aluminiumlegierungs-Leitbahn­ schicht 214 mit einer Dicke von etwa 1000 Å auf dem Titan­ legierungs-Film 213 durch Sputtern gebildet. Der Titanle­ gierungs-Film 213 und die Aluminiumlegierungs-Leitbahn­ schicht 214 werden mittels Fotolithografie und Trockenätzens strukturiert. Somit wird eine aus dem Titanlegierungs-Film 213 und der Aluminiumlegierungs-Leitbahnschicht 214 beste­ hende Bitleitung gebildet, welche mit dem Draingebiet 208 elektrisch verbunden ist. Somit ist der in Fig. 109 gezeig­ te Flash-EEPROM gemäß der fünfzehnten Ausführungsform ver­ vollständigt. Eine Implantation in die Source-/Draingebiete kann bei dem in Fig. 117 dargestellten Schritt mittels der Maske des Resistfilms 226 gleichzeitig ausgeführt werden.
Bei dem Flash-EEPROM gemäß der fünfzehnten Ausführungsform wird in die Floating-Gateelektrode 221 Stickstoff ionenim­ plantiert, so daß in dem Oxidfilm 220 und dem Zwischen­ schicht-Isolierfilm 222 durch eine nachfolgende thermische Diffusion Stickstoff eingelagert wird, wodurch im Unter­ schied zur RTN-Behandlung kein Dotieren mit Wasserstoff ver­ ursacht wird. Infolge der Wirkung des im Oxidfilm 220 einge­ lagerten Stickstoffs ist es ferner möglich, das Einfangen und das Auftreten eines durch Injektion von heißen Trägern verursachten Grenzflächenpegels und das Einfangen und das Auftreten eines Grenzflächenpegels, der durch Löcher verur­ sacht wird, welche sich aus dem Zwischenbandtunneln bei einer Schreib- oder Löschoperation durch F-N-Tunneln erge­ ben, zu unterdrücken. Ferner wird keine Verschlechterung des Oxidfilms 220 durch Dotieren mit Wasserstoff verursacht, wo­ durch die Zuverlässigkeit des Oxidfilms 220 verbessert wird und es möglich ist, die Wahrscheinlichkeit des Auftretens eines Anfangsversagens beim Flash-EEPROM zu verringern. Zu­ sätzlich ist auch die Zuverlässigkeit des Zwischenschicht- Isolierfilms 222 durch den darin enthaltenen Stickstoff ver­ bessert. Bei einer derartigen Verbesserung der Zuverlässig­ keit des Zwischenschicht-Isolierfilms 222 ist es möglich, die Dicke des Films 222 zu verkleinern, wodurch die Kapa­ zität CFC zwischen der Steuer-Gateelektrode 205 und der Floating-Gateelektrode 221 vergrößert werden kann. Es wird nämlich unabhängig von dem an die Steuer-Gateelektrode 205 gelegten Potential ein höheres elektrisches Feld an den Kanal gelegt, so daß die Stromtreibfähigkeit verbessert wird, wenn das Kopplungsverhältnis groß ist. Somit ist es möglich, das an die Steuer-Gateelektrode 205 gelegte Poten­ tial zu verkleinern, wodurch die Spannung einer Stromquelle verkleinert wird.
Ferner ist die Foating-Gateelektrode 221 mit Stickstoff do­ tiert, wodurch eine Diffusion von Bor unterdrückt wird. So­ mit ist es möglich zu verhindern, daß Bor durch das Kanal­ gebiet 215 tritt und in den Oxidfilm 220 injiziert wird, wo­ durch eine Schwankung der Schwellenspannung wirksam unter­ drückt wird. Zusätzlich wird bei dem Herstellungsprozeß für den Flash-EEPROM gemäß der fünfzehnten Ausführungsform durch Ionenimplantation Sickstoff dotiert, wodurch das Silizium­ substrat 201 im Unterschied zur RTN-Behandlung keiner plötzlichen Temperaturänderung ausgesetzt ist. Somit ist es ferner möglich, das Auftreten von Rißdefekten zu unter­ drücken.
Bei der RTN-Behandlung kann der Stickstoff über einen aus­ gedehnten Bereich des Siliziumsubstrats 201 diffundiert werden, da es notwendig ist, beim Dotieren von Stickstoff Wärme zu verwenden. Beim Herstellungsprozeß gemäß dieser Ausführungsform ist es jedoch nicht notwendig, einen Wärme­ behandlungs-Schritt bei der Implantation von Stickstoff aus­ zuführen, da der Stickstoff durch Ionenimplantation dotiert wird. Somit kann die Wärmebehandlung nach dem Strukturieren der Gateelektrode 221 wirksam ausgeführt werden, so daß kein Stickstoff in das Sourcegebiet 209 und das Draingebiet 208 diffundiert.
Wogegen zum Bilden der P-Typ-dotierten Floating-Gateelek­ trode 221 bei dem Herstellungsprozeß für den Flash-EEPROM gemäß der fünfzehnten Ausführungsform in den Polysilizium- Film 221a Bor ionenimplantiert wird, können alternativ Arsen-Ionen in einen N-Typ-dotierten Polysilizium-Film, der durch Phosphor mit etwa 5 × 1020 cm-3 dotiert ist, oder in einen Polysilizium-Film unter den Bedingungen von etwa 50 keV und 4 × 1015 cm-2 implantiert werden, wodurch die Floating-Gateelektrode 221 gebildet wird.
Die sechzehnte Ausführungsform
Unter Bezugnahme auf Fig. 125 wird nun ein Flash-EEPROM vom Stapel-Gate-Typ gemäß einer sechzehnten Ausführungsform der vorliegenden Erfindung beschrieben. Bei dem Flash-EEPROM gemäß der sechzehnten Ausführungsform sind ein Sourcegebiet 209 und ein Draingebiet 208 auf einer Hauptoberfläche eines P-Typ-Siliziumsubstrats 201 mit einem vorgeschriebenen Zwischenraum so ausgebildet, daß jene ein Kanalgebiet 215 dazwischen enthalten. Eine Floating-Gateelektrode 203 ist auf dem Kanalgebiet 215 mittels eines Oxidfilms 202 gebil­ det. Eine Steuer-Gateelektrode 223 ist auf der Floating- Gateelektrode 203 mittels eines Zwischenschicht-Isolierfilms 222 gebildet, welcher durch einen Verbundfilm aus einem Nitridfilm und einem Oxidfilm gebildet ist. Der Zwischen­ schicht-Isolierfilm 222 hat eine Dicke von etwa 200 Å. Die Steuer-Gateelektrode 223 wird durch einen Polysilizium-Film gebildet und weist eine Dicke von etwa 2500 Å auf. Stick­ stoffdotierte Gebiete 219 sind in dem Zwischenschicht- Isolierfilm 222 und der Steuer-Gateelektrode 223 vorhanden.
Unter Bezugnahme auf die Fig. 126 bis 128 wird nun ein Herstellungsprozeß für den in Fig. 125 gezeigten Flash- EEPROM gemäß der sechzehnten Ausführungsform beschrieben. Zunächst werden ein Wannengebiet und ein Elementisolations- Oxidfilm (nicht dargestellt) auf vorgeschriebenen Gebieten eines P-Typ-Siliziumsubstrats 201 gebildet, und danach werden ein Oxidfilm 202a mit einer Dicke von etwa 100 Å, ein Polysilizium-Film 203a mit einer Dicke von etwa 1000 Å, ein durch einen Verbundfilm aus einem Oxidfilm und einem Nitrid­ film gebildeter Zwischenschicht-Isolierfilm 222a mit einer Dicke von etwa 200 Å und ein Polysilizium-Film 223a mit einer Dicke von etwa 2500 Å nacheinander auf der Gesamtober­ fläche gebildet, wie in Fig. 126 gezeigt.
Dann wird in den Polysilizium-Film 223a unter den Bedin­ gungen von etwa 10 keV und 4 × 1015 cm-2 Stickstoff ionen­ implantiert, wie in Fig. 127 gezeigt. Zu dieser Zeit ist die projizierte Reichweite RP des Stickstoffs so festgelegt, daß sie bis zu einer Stelle des Polysilizium-Films 223a auf­ wärts über jene Stelle reicht, welche von der Grenzfläche zwischen dem Polysilizium-Film 223a und dem Oxidfilm 222a zum Polysilizium-Film 223a hin um 5 × ΔRP getrennt ist, wo­ bei angenommen ist, daß ΔRP deren Standardabweichung dar­ stellt, ähnlich wie beim Herstellungsprozeß für die fünf­ zehnte Ausführungsform (siehe Fig. 113).
Dann wird in den Polysilizium-Film 223a unter den Bedin­ gungen 20 keV und 4 × 1015 cm-2 Bor ionenimplantiert, wie in Fig. 128 gezeigt. Anschließend wird der in Fig. 125 ge­ zeigte Flash-EEPROM durch einen Herstellungsprozeß vervoll­ ständigt, der demjenigen für die fünfzehnte Ausführungsform ähnlich ist, welcher unter Bezugnahme auf die Fig. 116 bis 124 vorstehend beschrieben wurde. Bei einem Wärmebe­ handlungs-Schritt zum Aktivieren der Störstellen bei der sechzehnten Ausführungsform wird jedoch der in der Steuer- Gateelektrode 223 dotierte Stickstoff im Zwischenschicht- Isolierfilm 222 eingelagert. Wogegen zum Bilden der P-Typ- dotierten Steuer-Gateelektrode 223 bei der sechzehnten Aus­ führungsform in den Polysilizium-Film 223a Bor ionenimplan­ tiert wird, können zum Bilden der Steuer-Gateelektrode 223 alternativ ein dotierter Polysilizium-Film, der durch Phosphor mit etwa 5 × 1020 cm-3 dotiert ist, oder ein N-Typ- Polysilizium-Film, der durch Implantieren von Arsen-Ionen in einen Polysilizium-Film unter den Bedingungen von etwa 50 keV und 4 × 1015 cm-2 gebildet wird, verwendet werden.
Auch bei der sechzehnten Ausführungsform ist es möglich, die Zuverlässigkeit des Zwischenschicht-Isolierfilms 222 zu ver­ bessern, während, ähnlich wie bei der fünfzehnten Ausfüh­ rungsform, die Spannung einer Stromquelle für das Element verringert wird. Ferner ist es möglich, durch Implantieren von Stickstoff in die Steuer-Gateelektrode 223 eine Dif­ fusion von dem in der Steuer-Gateelektrode 223 dotierten Bor bei der Wärmebehandlung zu verhindern, wodurch verhindert wird, daß das Bor in den Zwischenschicht-Isolierfilm 222 in­ jiziert wird.
Die siebzehnte Ausführungsform
Unter Bezugnahme auf Fig. 129 wird nun ein Flash-EEPROM vom Stapel-Gate-Typ gemäß einer siebzehnten Ausführungsform der vorliegenden Erfindung beschrieben. Bei der siebzehnten Aus­ führungsform sind die fünfzehnte und die sechzehnte Ausfüh­ rungsform miteinander kombiniert.
Unter Bezugnahme auf die Fig. 130 und 131 wird nun ein Herstellungsprozeß für den Flash-EEPROM gemäß der siebzehn­ ten Ausführungsform beschrieben. Die Elemente bis zu einem in Fig. 131 gezeigten Polysilizium-Film 223a werden durch einen Prozeß gebildet, welcher demjenigen der in den Fig. 111 bis 115 dargestellten fünfzehnten Ausführungsform ähn­ lich ist. Stickstoff wird in den Polysilizium-Film 223a unter den Bedingungen von etwa 10 keV und 4 × 1015 cm-2 ionenimplantiert. Dann wird Bor in den Polysilizium-Film 223a unter den Bedingungen von etwa 20 keV und 4 × 1015 cm-2 ionenimplantiert, wie in Fig. 131 gezeigt. Danach wird der in Fig. 129 gezeigte Flash-EEPROM durch Schritte vervoll­ ständigt, welche denjenigen der in den Fig. 116 bis 124 gezeigten fünfzehnten Ausführungsform ähnlich sind. Bei einem Wärmebehandlungs-Schritt zum Aktivieren der Stör­ stellen bei der siebzehnten Ausführungsform wird jedoch der in der Steuerelektrode 223b dotierte Stickstoff auch in dem Zwischenschicht-Isolierfilm 222b gleichzeitig mit jenem Stickstoff eingelagert, der in der Floating-Gateelektrode 221b dotiert und in dem Oxidfilm 220b und dem Zwischen­ schicht-Isolierfilm 222b eingelagert ist. Wogegen die Floating-Gateelektrode 221b und die Steuerelektrode 223b bei der vorstehenden Beschreibung vom P-Typ sind, können die­ selben vom N-Typ sein. In diesem Fall wird ein dotierter Polysilizium-Film, der durch Phosphor mit etwa 5 × 1020 cm-3 dotiert ist, oder ein N-Typ-Polysilizium-Film, der durch Ionenimplantieren von Arsen in einen Polysilizium-Film unter den Bedingungen von etwa 50 keV und 4 × 1015 cm-2 erhalten wird, verwendet.
Die Wirkungen des Flash-EEPROMs vom Stapel-Gate-Typ gemäß der siebzehnten Ausführungsform sind denjenigen der vor­ stehend beschriebenen fünfzehnten und sechzehnten Ausfüh­ rungsform ähnlich.
Die achtzehnte Ausführungsform
Unter Bezugnahme auf Fig. 132 wird nun ein Flash-EEPROM des Typs mit vergrabenem Kanal gemäß einer achtzehnten Ausfüh­ rungsform der vorliegenden Erfindung beschrieben. Bei dem Flash-EEPROM des Typs mit vergrabenem Kanal gemäß der acht­ zehnten Ausführungsform sind ein Sourcegebiet 209 und ein Draingebiet 208 auf einer Hauptoberfläche eines P-Typ-Si­ liziumsubstrats 201 mit einem vorgeschriebenen Zwischenraum so ausgebildet, daß jene ein Kanalgebiet 215 dazwischen ent­ halten. Eine Floating-Gateelektrode 203 ist auf dem Kanalge­ biet 215 mittels eines Oxidfilms 202 gebildet, welcher eine kleine Dicke von etwa 100 Å aufweist. Eine Steuer-Gateelek­ trode 205 ist auf der Floating-Gateelektrode 203 mittels eines Zwischenschicht-Isolierfilms 204 gebildet. Seitenwan­ dungs-Oxidfilme 206 sind auf Seitenoberflächen der Floating- Gateelektrode 203 und der Steuer-Gateelektrode 205 gebildet. Eine N-Typ-Störstellenschicht 217 ist auf dem Kanalgebiet 215 gebildet, und eine P-Typ-Störstellenschicht 218 ist unter der N-Typ-Störstellenschicht 217 gebildet. Ein stick­ stoffdotiertes Gebiet 219 ist auf einer Hauptoberfläche der N-Typ-Störstellenschicht 217 ausgebildet.
Unter Bezugnahme auf die Fig. 133 bis 136 wird nun ein Herstellungsprozeß für den Flash-EEPROM des Typs mit ver­ grabenem Kanal gemäß der achtzehnten Ausführungsform be­ schrieben. Zunächst werden ein Wannengebiet (nicht darge­ stellt) und ein Elementisolations-Oxidfilm (nicht darge­ stellt) auf vorgeschriebenen Gebieten eines P-Typ-Sili­ ziumsubstrats 201 gebildet. Wie in Fig. 133 gezeigt, wird in das Siliziumsubstrat 201 mit einer derartigen Reichweite Stickstoff ionenimplantiert, daß die von der Hauptoberfläche des Siliziumsubstrats 201 gemessene Tiefe kleiner als etwa 500 Å ist. Dann wird eine N-Typ-Störstelle, wie Arsen oder Phosphor, in das Siliziumsubstrat 201 mit einer derartigen Reichweite ionenimplantiert, daß die von der Hauptoberfläche des Siliziumsubstrats 201 gemessene Tiefe nicht größer als etwa 500 Å ist, wie in Fig. 134 gezeigt. Ferner wird eine P-Typ-Störstelle wie Bor mit einer derartigen Reichweite implantiert, daß die von der Hauptoberfläche des Silizium­ substrats 201 gemessene Tiefe wenigstens etwa 500 Å ist, wie in Fig. 135 gezeigt. Der Stickstoff wird nämlich bei einer derartigen Energie implantiert, daß die Reichweite des Stickstoffs kleiner als diejenige des Arsens ist.
Dann werden ein Oxidfilm 202a mit einer Dicke von etwa 100 Å, ein Polysilizium-Film 203a mit einer Dicke von etwa 1000 Å, ein durch einen Verbundfilm aus einem Oxidfilm und einem Nitridfilm gebildeter Zwischenschicht-Isolierfilm 204a mit einer Dicke von etwa 200 Å und ein Polysilizium-Film 205a mit einer Dicke von etwa 2500 Å nacheinander auf der Gesamt­ oberfläche gebildet, wie in Fig. 136 gezeigt. Anschließend wird der Flash-EEPROM gemäß der achtzehnten Ausführungsform durch einen Prozeß vervollständigt, welcher demjenigen für die unter Bezugnahme auf die Fig. 116 bis 124 vorstehend beschriebene fünfzehnte Ausführungsform ähnlich ist. Bei der achtzehnten Ausführungsform werden jedoch die in die N-Typ- Störstellenschicht 217 und die P-Typ-Störstellenschicht 218 implantierten Störstellen aktiviert, und gleichzeitig wird das stickstoffdotierte Gebiet 219 bei einem Wärmebehand­ lungs-Schritt gebi 11131 00070 552 001000280000000200012000285911102000040 0002004430366 00004 11012ldet, welcher demjenigen der fünfzehnten Ausführungsform ähnlich ist. Unter den vorstehend genannten Bedingungen zur Störstellenionen-Implantation wird die N- Typ-Störstellenschicht 217 so gebildet, daß sie das stick­ stoffdotierte Gebiet 219 bedeckt, wodurch keine Defekte durch die Ionenimplantation des Stickstoffs in Übergangs­ ebenen der N-Typ-Störstellenschicht 217 und der P-Typ-Stör­ stellenschicht 218 verursacht werden. Somit wird kein Über­ gangs-Leckstrom vergrößert, womit keine Beschädigung durch Implantation des Stickstoffs verursacht wird.
Gemäß der achtzehnten Ausführungsform wird ein Gebiet mit Stickstoff dotiert, welches flacher als die N-Typ-Stör­ stellenschicht 217 ist, wodurch eine Diffusion von Arsen unterdrückt wird. Ferner ist es auch möglich, eine Diffusion von Bor in der P-Typ-Störstellenschicht 218 zu verhindern. Somit kann die N-Typ-Störstellenschicht 217 in einer kleinen Dicke ausgebildet sein, wodurch es möglich ist, eine Durch­ schlagserscheinung in dem Flash-EEPROM des Typs mit ver­ grabenem Kanal zu unterdrücken. Ferner ist es möglich, durch Steuern der Stickstoff-Implantationsbedingungen die Dicke der N-Typ-Störstellenschicht 217 auf einen gewünschten Wert zu steuern.
Die neunzehnte Ausführungsform
Unter Bezugnahme auf Fig. 137 wird nun ein Flash-EEPROM vom Stapel-Gate-Typ gemäß einer neunzehnten Ausführungsform der vorliegenden Erfindung beschrieben. Bei der neunzehnten Aus­ führungsform ist ein stickstoffdotiertes Gebiet 230 in einem Draingebiet 208 gebildet. Fig. 138 zeigt ein Störstellen­ profil einer Tiefenrichtung im Draingebiet 208 des in Fig. 137 gezeigten Flash-EEPROMS. Unter Bezugnahme auf Fig. 138 ist es verständlich, daß eine Übergangsebene des Drainge­ biets 208 nicht mit Stickstoff dotiert ist, sondern das stickstoffdotierte Gebiet 230 im durch Dotieren mit Arsen gebildeten Draingebiet 208 vorhanden ist.
Unter Bezugnahme auf die Fig. 139 bis 141 wird nun ein Herstellungsprozeß für den in Fig. 137 gezeigten Flash- EEPROM gemäß der neunzehnten Ausführungsform beschrieben. Zunächst werden ein Wannengebiet (nicht dargestellt) und ein Elementisolations-Oxidfilm (nicht dargestellt) auf vorge­ schriebenen Gebieten eines P-Typ-Siliziumsubstrats 201 ge­ bildet. Wie in Fig. 139 gezeigt, werden ein Oxidfilm 202a mit einer Dicke von etwa 100 Å, ein Polysilizium-Film 203a mit einer Dicke von etwa 1000 Å, ein durch einen Verbundfilm aus einem Oxidfilm und einem Nitridfilm gebildeter Zwischen­ schicht-Isolierfilm 204a mit einer Dicke von etwa 200 Å, ein Polysilizium-Film 205a mit einer Dicke von etwa 2500 Å und ein Oxidfilm 207a mit einer Dicke von etwa 1000 Å nacheinan­ der auf der Gesamtoberfläche gebildet, wie in Fig. 139 ge­ zeigt.
Dann werden der Oxidfilm 202a, der Polysilizium-Film 203a, der Zwischenschicht-Isolierfilm 204a, der Polysilizium-Film 205a und der Oxidfilm 207a in der Form einer Gateelektrode strukturiert, wodurch ein Oxidfilm 202, eine Floating-Gate­ elektrode 203, ein Zwischenschicht-Isolierfilm 204, eine Steuer-Gateelektrode 205 und ein Oxidfilm 207 gebildet wer­ den, wie in Fig. 140 gezeigt. Danach wird ein sourcebil­ dendes Gebiet mit einem Resistfilm 225 bedeckt. Der Resist­ film 225 und der Oxidfilm 207 werden als Masken zum Ionen­ implantieren von Stickstoff in ein drainbildendes Gebiet unter den Bedingungen von etwa 10 keV und 8 × 1015 cm-2 ver­ wendet.
Dann werden der Resistfilm 225 und der Oxidfilm 207 wieder als Masken zum Ionenimplantieren von Arsen unter den Bedin­ gungen 35 keV und 5 × 1015 cm-2 verwendet, wie in Fig. 141 gezeigt. Der Stickstoff wird nämlich bei einer derartigen Energie implantiert, daß dessen Reichweite kleiner als die­ jenige des Arsens ist. Anschließend wird der Resistfilm 225 entfernt. Die folgenden Herstellungsschritte sind mit den­ jenigen der in den Fig. 119 bis 124 gezeigten fünfzehnten Ausführungsform identisch. Beim Herstellungsprozeß für die neunzehnte Ausführungsform werden jedoch die in das Source­ gebiet 209 und das Draingebiet 208 implantierten Störstellen aktiviert und wird das stickstoffdotierte Gebiet 230 bei dem Wärmebehandlungs-Schritt bei der fünfzehnten Ausführungsform gleichzeitig gebildet. Aufgrund der vorstehend genannten Ionenimplantations-Bedingungen wird das Draingebiet 208 so gebildet, daß es das stickstoffdotierte Gebiet 230 bedeckt. Somit werden durch die Ionenimplantation von Stickstoff in einer Übergangsebene zwischen dem Draingebiet 208 und dem Siliziumsubstrat 201 keine Defekte verursacht, und daher wird kein Übergangs-Leckstrom vergrößert. Somit wird durch die Implantation des Stickstoffs keine Beschädigung verur­ sacht.
Gemäß der neunzehnten Ausführungsform ist das Draingebiet 208 mit Stickstoff dotiert, wodurch es möglich ist, eine Diffusion des in das Draingebiet 208 implantierten Arsens bei dem Wärmebehandlungs-Schritt zu verhindern. Daher ist es möglich, die P-N-Übergangsebene zwischen dem Draingebiet 208 und dem Siliziumsubstrat 201 flach auszubilden. Somit ist es möglich, einen Kurzkanaleffekt wie eine Durchschlagserschei­ nung zu unterdrücken. Infolge einer derartigen Unterdrückung eines Kurzkanaleffekts ist es ferner möglich, das Element zu verfeinern.
Eine Diffusion des in das Draingebiet 208 implantierten Arsens wird somit durch den in das Draingebiet 208 dotierten Stickstoff unterdrückt, wodurch ein durch eine Querdiffusion des Arsens verursachtes Überlappungsgebiet zwischen dem Oxidfilm 202 und dem Draingebiet 208 verkleinert wird. Somit wird die Kapazität CFS zwischen der Steuer-Gateelektrode 205 und dem Draingebiet 208 verkleinert. Daher ist es möglich, das Kopplungsverhältnis CFC/CTOTAL zu vergrößern, wodurch die Potentialdifferenz zwischen den Potentialen VCG und VFG der Steuer-Gateelektrode 205 und der Floating-Gateelektrode 203 verringert wird. Es wird nämlich ein größeres elektrisches Feld an das Kanalgebiet 215 gelegt, so daß die Stromtreib­ fähigkeit unabhängig von dem an die Steuer-Gateelektrode 205 gelegten Potential verbessert wird, wenn das Kopplungsver­ hältnis groß ist. Somit ist es möglich, die an die Steuer- Gateelektrode 205 gelegte Spannung VCG zu verkleinern, wenn das Kopplungsverhältnis zunimmt, wodurch die Spannung einer Stromquelle verkleinert wird.
Die zwanzigste Ausführungsform
Unter Bezugnahme auf Fig. 142 wird nun ein Flash-EEPROM vom Stapel-Gate-Typ gemäß einer zwanzigsten Ausführungsform der vorliegenden Erfindung beschrieben. Gemäß der zwanzigsten Ausführungsform ist ein stickstoffdotiertes Gebiet 231 in einem Sourcegebiet 209 gebildet. Bezüglich eines Her­ stellungsprozesses für den Flash-EEPROM gemäß der zwan­ zigsten Ausführungsform kann der Schritt zum Dotieren mit Stickstoff der neunzehnten Ausführungsform vor einem Schritt zur Source-Implantation ausgeführt werden. Auch bei der zwanzigsten Ausführungsform wird der Stickstoff bei einer derartigen Energie implantiert, daß dessen Reichweite kleiner als diejenige des Arsens ist, ähnlich wie bei dem vorstehend genannten Herstellungsprozeß für die neunzehnte Ausführungsform. Eine der neunzehnten Ausführungsform ähn­ liche Wirkung kann bei der zwanzigsten Ausführungsform er­ reicht werden.
Die einundzwanzigste Ausführungsform
Unter Bezugnahme auf Fig. 143 wird nun ein Flash-EEPROM vom Stapel-Gate-Typ gemäß einer einundzwanzigsten Ausführungs­ form der vorliegenden Erfindung beschrieben. Bei der ein­ undzwanzigsten Ausführungsform sind die neunzehnte und die zwanzigste Ausführungsform miteinander kombiniert. Ein stickstoffdotiertes Gebiet 230 ist nämlich in einem Drain­ gebiet 208 und ein stickstoffdotiertes Gebiet 231 ist in einem Sourcegebiet 209 gebildet.
Bezüglich eines Herstellungsprozesses für den Flash-EEPROM gemäß der einundzwanzigsten Ausführungsform kann der Schritt zum Dotieren mit Stickstoff bei der neunzehnten Ausführungs­ form nach einem Schritt zum Strukturieren einer Gateelek­ trode (siehe Fig. 144) ausgeführt werden.
Gemäß der einundzwanzigsten Ausführungsform sind das Drain­ gebiet 208 und das Sourcegebiet 209 mit den entsprechenden stickstoffdotierten Gebieten 230 und 231 versehen, wodurch die Wirkung der neunzehnten oder der zwanzigsten Ausfüh­ rungsform ferner außergewöhnlich hervortritt. Bei der ein­ undzwanzigsten Ausführungsform kann der Stickstoff ionenim­ plantiert werden, ohne daß ein Oxidfilm 207 vorgesehen ist, wodurch eine Steuer-Gateelektrode 205 ebenfalls mit Stick­ stoff dotiert wird.
Wie vorstehend beschrieben, ist es bei der Halbleiterein­ richtung gemäß dem ersten Aspekt der vorliegenden Erfindung möglich, die Diffusion der in die Gateelektrode eingeführten Störstelle durch Dotieren der Gateelektrode mit Stickstoff zu unterdrücken. Somit ist es möglich zu verhindern, daß die Störstelle in den Gate-Isolierfilm eindringt und durch den Gate-Isolierfilm hindurchtritt. Ferner ist es möglich, die Zuverlässigkeit des Gate-Isolierfilms und den Widerstand für heiße Träger durch Dotieren des Gate-Isolierfilms mit Stick­ stoff zu verbessern.
Bei dem Verfahren zum Herstellen einer Halbleitereinrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung wird anderseits eine Wärmebehandlung ausgeführt, nachdem in den Gate-Isolierfilm Stickstoff ionenimplantiert wurde, so daß der Stickstoff in dem Gate-Isolierfilm eingelagert wird, wo­ durch es möglich ist, einen nicht mit Wasserstoff dotierten Gate-Isolierfilm zu bilden, ohne denselben zu beschädigen.
Obwohl die vorliegende Erfindung detailliert beschrieben und dargestellt worden ist, ist es selbstverständlich, daß die­ selbe nur veranschaulichend und beispielhaft ist und keiner Beschränkung unterliegt, wobei der Inhalt und der Bereich der vorliegenden Erfindung nur durch die beigefügten An­ sprüche beschränkt ist.

Claims (27)

1. Halbleitereinrichtung, welche umfaßt:
ein Halbleitersubstrat (1, 201) mit einer Hauptoberfläche;
ein Paar von Source-/Draingebieten (6, 21, 43, 44, 52, 53, 208, 209), die auf der Hauptoberfläche des Halbleiter­ substrats mit einem vorgeschriebenen Zwischenraum so gebil­ det sind, daß sie dazwischen ein Kanalgebiet festlegen;
einen ersten Isolierfilm (2, 36, 42, 47, 48, 202, 220), der auf dem Kanalgebiet gebildet ist; und
eine erste Elektrode von einem ersten Leitfähigkeitstyp (3, 35, 41, 50, 51, 203, 221), welche auf dem ersten Isolierfilm gebildet ist, wobei
der erste Isolierfilm und die erste Elektrode mit Stickstoff dotiert sind.
2. Halbleitereinrichtung nach Anspruch 1, bei welcher sich ein Konzentrationsmaximum des Stickstoffs in einer Tiefenrichtung von der ersten Elektrode zu dem Kanalgebiet des Halbleitersubstrats hin an einer Stelle befindet, welche im Vergleich zu einer Grenzfläche zwischen dem Halbleiter­ substrat und dem ersten Isolierfilm dem ersten Isolierfilm näher ist.
3. Halbleitereinrichtung nach Anspruch 2, bei welcher das Konzentrationsmaximum des Stickstoffs in dem ersten Isolierfilm vorhanden ist.
4. Halbleitereinrichtung nach Anspruch 1, bei welcher die Source-/Draingebiete mit Stickstoff dotiert sind.
5. Halbleitereinrichtung nach Anspruch 4, bei welcher die Tiefen von mit dem Stickstoff dotierten Gebieten (30, 230, 231) kleiner als die Übergangstiefen der Source-/Drain­ gebiete sind.
6. Halbleitereinrichtung nach Anspruch 1, welche ferner umfaßt:
einen zweiten Isolierfilm (222), der auf der ersten Elek­ trode gebildet ist, und
eine zweite Elektrode (205, 223), die auf dem zweiten Iso­ lierfilm gebildet ist, wobei
der zweite Isolierfilm mit Stickstoff dotiert ist.
7. Halbleitereinrichtung nach Anspruch 6, bei welcher die zweite Elektrode mit Stickstoff dotiert ist.
8. Halbleitereinrichtung nach Anspruch 6, bei welcher die Source-/Draingebiete (208, 209) mit Stickstoff dotiert sind.
9. Halbleitereinrichtung nach Anspruch 8, bei welcher die Tiefen von mit dem Stickstoff dotierten Gebieten (230, 231) kleiner als die Übergangstiefen der Source-/Drainge­ biete sind.
10. Halbleitereinrichtung, welche umfaßt:
ein Halbleitersubstrat von einem ersten Leitfähigkeitstyp (201) mit einer Hauptoberfläche;
ein Paar von Source-/Draingebieten von einem zweiten Leit­ fähigkeitstyp (208, 209), welche auf der Hauptoberfläche des Halbleitersubstrats mit einem vorgeschriebenen Zwischenraum so gebildet sind, daß sie dazwischen ein Kanalgebiet fest­ legen;
einen ersten Isolierfilm (202), der auf dem Kanalgebiet ge­ bildet ist;
eine erste Elektrode (203), die auf dem ersten Isolierfilm gebildet ist;
einen zweiten Isolierfilm (204), der auf der ersten Elektro­ de gebildet ist;
eine zweite Elektrode (205), die auf dem zweiten Isolierfilm gebildet ist;
ein erstes Störstellengebiet vom zweiten Leitfähigkeitstyp (217), welches auf dem Kanalgebiet gebildet ist; und
ein Stickstoff enthaltendes Gebiet (219), das in dem ersten Störstellengebiet gebildet ist.
11. Halbleitereinrichtung nach Anspruch 1, welche ferner umfaßt:
ein Störstellengebiet vom ersten Leitfähigkeitstyp (218), welches unter dem ersten Störstellengebiet vorgesehen ist.
12. Halbleitereinrichtung, welche umfaßt:
ein Halbleitersubstrat (11) mit einem ersten Halbleiterge­ biet von einem ersten Leitfähigkeitstyp (13) und mit einem zweiten Halbleitergebiet von einem zweiten Leitfähigkeitstyp (14);
ein Paar von ersten Source-/Draingebieten vom zweiten Leit­ fähigkeitstyp (21), welche auf einer Hauptoberfläche des ersten Halbleitergebiets mit einem vorgeschriebenen Zwischenraum so gebildet sind, daß sie dazwischen ein erstes Kanalgebiet festlegen;
einen ersten Gate-Isolierfilm (47), der auf dem ersten Kanalgebiet gebildet ist;
eine im zweiten Leitfähigkeitstyp dotierte erste Gateelek­ trode (50), die auf dem ersten Gate-Isolierfilm gebildet ist;
ein Paar von zweiten Source-/Draingebieten vom ersten Leit­ fähigkeitstyp (52, 53), welche auf einer Hauptoberfläche des zweiten Halbleitergebiets mit einem vorgeschriebenen Zwischenraum so gebildet sind, daß sie dazwischen ein zwei­ tes Kanalgebiet festlegen;
einen zweiten Gate-Isolierfilm (48), der auf dem zweiten Kanalgebiet gebildet ist; und
eine im ersten Leitfähigkeitstyp dotierte zweite Gateelek­ trode (51), die auf dem zweiten Gate-Isolierfilm gebildet ist; wobei
die erste Gateelektrode, die zweite Gateelektrode, der erste Gate-Isolierfilm und der zweite Gate-Isolierfilm mit Stick­ stoff dotiert sind.
13. Halbleitereinrichtung nach Anspruch 12, bei welcher
die erste Gateelektrode durch eine geschichtete Struktur aus einem im zweiten Leitfähigkeitstyp dotierten Polysilizium- Film (50) und einem Metallsilizid-Film (23) gebildet ist,
die zweite Gateelektrode durch eine geschichtete Struktur aus einem im ersten Leitfähigkeitstyp dotierten Polysili­ zium-Film (51) und einem Metallsilizid-Film (23) gebildet ist und bei welcher
die erste Gateelektrode und die zweite Gateelektrode mit Stickstoff dotiert sind, wobei
Sickstoffkonzentrationsmaxima in der ersten und der zweiten Gateelektrode in der Nähe von Grenzflächen zwischen den Polysilizium-Filmen und den Metallsilizid-Filmen vorhanden sind.
14. Halbleitereinrichtung nach Anspruch 13, bei welcher der erste und der zweite Gate-Isolierfilm mit Stickstoff do­ tiert ist.
15. Halbleitereinrichtung, welche umfaßt:
eine Halbleiterschicht (105) mit einem Paar von Source-/Draingebieten (105b, 105c), die darin mit einem vor­ geschriebenen Zwischenraum so gebildet sind, daß sie da­ zwischen ein Kanalgebiet (105a) festlegen, wobei das Kanal­ gebiet und die Source-/Draingebiete Gebiete umfassen, welche mit Stickstoff dotiert sind;
einen Gate-Isolierfilm (104), der auf einer ersten Ober­ fläche der Halbleiterschicht gebildet ist; und
eine Gateelektrode (103), die an einer Stelle gebildet ist, welche dem Kanalgebiet mittels des Gate-Isolierfilms gegen­ überliegt.
16. Halbleitereinrichtung nach Anspruch 15, bei welcher der Gate-Isolierfilm mit Stickstoff dotiert ist.
17. Halbleitereinrichtung, welche umfaßt:
eine Halbleiterschicht (105) mit einem Paar von Source-/Draingebieten, die darin mit einem vorgeschriebenen Zwischenraum so gebildet sind, daß sie dazwischen ein Kanal­ gebiet festlegen;
einen Gate-Isolierfilm (111), der auf einer ersten Ober­ fläche der Halbleiterschicht gebildet ist; und
eine Gateelektrode (110), die an einer Stelle gebildet ist, welche dem Kanalgebiet mittels des Gate-Isolierfilms gegen­ überliegt, wobei
die Gateelektrode und der Gate-Isolierfilm mit Stickstoff dotiert sind.
18. Verfahren zum Herstellen einer Halbleitereinrichtung, welches die Schritte umfaßt:
Bilden eines Isolierfilms (36a) auf einem Halbleitersubstrat (1);
Bilden einer Elektrodenschicht (35a) auf dem Isolierfilm;
Ionenimplantieren von Stickstoff in die erste Elektroden­ schicht;
Implantieren einer Störstelle in die erste Elektrodenschicht und
Ausführen einer Wärmebehandlung nach den Schritten zum Im­ plantieren von Stickstoff und der Störstelle in die Elektro­ denschicht, wodurch in dem Isolierfilm Stickstoff einge­ lagert wird.
19. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 18, bei welchem eine projizierte Reichweite RP des Stickstoffs bei dem Schritt zum Ionenimplantieren des Stickstoffs an einer der­ artigen Stelle festgelegt ist, daß ein Abstand von einer Grenzfläche zwischen dem Isolierfilm und der Elektroden­ schicht zur Elektrodenschicht hin wenigstens 5 × ΔRP ist, wobei angenommen ist, daß ΔRP deren Standardabweichung dar­ stellt.
20. Verfahren zum Herstellen einer Halbleitereinrichtung, welches die Schritte umfaßt:
Bilden eines ersten Isolierfilms (220a) auf einem Halblei­ tersubstrat;
Bilden einer Elektrodenschicht (221a) auf dem ersten Iso­ lierfilm;
Ionenimplantieren von Stickstoff in die Elektrodenschicht;
Ionenimplantieren einer Störstelle in die Elektrodenschicht;
Bilden einer zweiten Isolierschicht (222a) auf der Elektro­ denschicht nach den Schritten zum Implantieren des Stick­ stoffs und der Störstelle und
Ausführen einer Wärmebehandlung nach dem Schritt zum Bilden der zweiten Isolierschicht, wodurch in der ersten und der zweiten Isolierschicht Stickstoff eingelagert wird.
21. Verfahren zum Herstellen einer Halbleitereinrichtung, welches die Schritte umfaßt:
Bilden einer Gateelektrode (3) auf einem Halbleitersubstrat;
Implantieren von Stickstoffionen in das Halbleitersubstrat, so daß stickstoffdotierte Gebiete (30) in dem Halbleiter­ substrat gebildet werden, welche dazwischen die Gateelek­ trode enthalten; und
Implantieren von Störstellenionen in das Halbleitersubstrat, welche eine Reichweite aufweisen, die größer als diejenige der Stickstoffionen ist, wodurch Source-/Draingebiete (6) gebildet werden, welche die stickstoffdotierten Gebiete um­ fassen.
22. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 21, bei welchem die Stickstoffionen in das Halbleitersubstrat in einem Winkel implantiert werden, welcher bezüglich einer Haupt­ oberfläche des Halbleitersubstrats kleiner als 90° ist.
23. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 21, bei welchem
der Schritt zum Implantieren der Stickstoffionen einen Schritt zum Dotieren der Gateelektrode mit Stickstoff umfaßt und
der Schritt zum Implantieren der Störstellenionen einen Schritt zum Dotieren der Gateelektrode mit einer Störstelle umfaßt, wobei
das Verfahren ferner einen Schritt zum Ausführen einer Wärmebehandlung nach dem Schritt zum Implantieren der Stör­ stelle in die Gateelektrode und das Halbleitersubstrat um­ faßt, wodurch in dem Gate-Isolierfilm Stickstoff eingelagert wird.
24. Verfahren zum Herstellen einer Halbleitereinrichtung, welche ein Halbleitersubstrat mit einem ersten Halbleiterge­ biet von einem ersten Leitfähigkeitstyp (13) und mit einem zweiten Halbleitergebiet von einem zweiten Leitfähigkeitstyp (14), einen auf dem Halbleitersubstrat gebildeten Gate-Iso­ lierfilm und eine auf dem Gate-Isolierfilm gebildete Gate­ elektrodenschicht umfaßt, wobei das Verfahren die Schritte umfaßt:
Ionenimplantieren von Stickstoff in die Gesamtoberfläche der Gateelektrodenschicht (55);
Einführen einer Störstelle vom zweiten Leitfähigkeitstyp in einen Abschnitt der auf dem ersten Halbleitergebiet gebil­ deten Gateelektrodenschicht;
Einführen einer Störstelle vom ersten Leitfähigkeitstyp in einen Abschnitt der auf dem zweiten Halbleitergebiet gebil­ deten Gateelektrodenschicht und
Ausführen einer Wärmebehandlung nach der Einführung des Stickstoffs und der Störstellen in die Gateelektroden­ schicht, wodurch in dem Gate-Isolierfilm Stickstoff einge­ lagert wird.
25. Halbleitereinrichtung nach Anspruch 24, bei welcher die Gateelektrodenschicht aus einer Polysilizium-Schicht (50, 51) und einem auf der Polysilizium-Schicht gebildeten Metallsilizid-Film (23) besteht,
der Stickstoff in eine Grenzfläche zwischen dem Polysili­ zium-Film und dem Metallsilizid-Film ionenimplantiert ist,
die Störstelle vom zweiten Leitfähigkeitstyp in einen Ab­ schnitt des auf dem ersten Halbleitergebiet gebildeten Poly­ silizium-Films eingeführt ist und
bei welcher die Störstelle vom ersten Leitfähigkeitstyp in einen Abschnitt des auf dem zweiten Halbleitergebiet gebil­ deten Polysilizium-Films eingeführt ist.
26. Verfahren zum Herstellen einer Halbleitereinrichtung mit einem als aktive Halbleiterschicht dienenden Polysili­ zium-Film (105), einem auf einer ersten Oberfläche der ak­ tiven Halbleiterschicht gebildeten ersten Isolierfilm (104) und einer mittels des ersten Isolierfilms gebildeten Gate­ elektrode (103), wobei das Verfahren die Schritte umfaßt:
Implantieren von Stickstoffionen in den Polysilizium-Film durch Schrägrotationsimplantation und
Implantieren einer Störstelle in die ein Source/Drain bil­ denden Gebiete des Polysilizium-Films nach dem Schritt zum Implantieren der Stickstoffionen.
27. Verfahren zum Herstellen einer Halbleitereinrichtung, welches die Schritte umfaßt:
Ionenimplantieren von Stickstoff in eine Gateelektrode (110);
Bilden eines Gate-Isolierfilms (lila) auf der Gateelektrode nach dem Schritt zum Implantieren der Stickstoffionen;
Bilden eines als aktive Halbleiterschicht dienenden Poly­ silizium-Films (105) auf dem Gate-Isolierfilm und
Ausführen einer Wärmebehandlung nach dem Schritt zum Bilden des Polysilizium-Films, wodurch in dem Gate-Isolierfilm Stickstoff eingelagert wird.
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