DE10162975A1 - Halbleiter-Vorrichtung und Verfahren zur Herstellung derselben - Google Patents

Halbleiter-Vorrichtung und Verfahren zur Herstellung derselben

Info

Publication number
DE10162975A1
DE10162975A1 DE10162975A DE10162975A DE10162975A1 DE 10162975 A1 DE10162975 A1 DE 10162975A1 DE 10162975 A DE10162975 A DE 10162975A DE 10162975 A DE10162975 A DE 10162975A DE 10162975 A1 DE10162975 A1 DE 10162975A1
Authority
DE
Germany
Prior art keywords
layer
nitrogen
semiconductor substrate
semiconductor device
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10162975A
Other languages
English (en)
Inventor
Kiyoteru Kobayashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE10162975A1 publication Critical patent/DE10162975A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Die vorliegende Erfindung stellt eine in hohem Maße zuverlässige Halbleitervorrichtung bereit, die ein Siliziumsubstrat (1), Floating-Gate Elektroden (22) mit Seitenwänden (22s), die auf einer ersten Oberfläche (1f) des Siliziumsubstrats (1) mit einem dazwischen gefügten Gate-Isolator-Film (21) gebildet sind, erste und zweite Seitenwand-Isolator-Schichten (23, 24), die auf den Seitenwänden (22s) und auf einem Abschnitt der ersten Oberfläche (1f) gebildet sind und eine Stickstoff enthaltende Schicht (12), die sich von dem Abschnitt des Siliziumsubstrats (1), der sich in der Umgebung der zweiten Oberfläche (1s) befindet, zu dem Abschnitt des Siliziumsubstrats (1), der sich in der Umgebung der Grenzfläche zwischen der ersten und zweiten Seitenwand-Isolator-Schicht (23, 24) und dem Siliziumsubstrat (1) befindet, erstreckt, aufweist.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben. Spezieller bezieht sich die vorliegende Erfindung auf eine Halbleitervorrichtung, die graben-isolierte Transistoren aufweist und auf ein Verfahren zur Herstellung derselben.
  • Halbleitervorrichtungen, die mit einer Mehrzahl von Transistoren ausgestattet sind, die durch Gräben isoliert sind, sind allgemein bekannt, und eine derartige Vorrichtung wird in "A Shallow-Trench-Isolation Flash Memory Technology with a Source-Bias Programming Method" IEDM, S. 177-180, 1996 offenbart.
  • Fig. 11 zeigt eine Querschnittsansicht einer der Anmelderin bekannten Halbleitervorrichtung, die in der oben erwähnten Quelle offenbart ist. Bezugnehmend auf Fig. 11 weist die der Anmelderin bekannte Halbleitervorrichtung eine Mehrzahl von Gräben 101h auf einem Silizium-Substrat 101 auf. Die Gräben 101h werden durch eine Oberfläche 101s des Silizium-Substrats 101 begrenzt. Die Oberfläche 101s enthält eine Oxid-Schicht 111, und auf der Oberfläche 101s ist ein Silizium- Oxid-Film 112 gebildet. Ein Polysilizium-Film 119 ist dergestalt in die Gräben 101h eingefüllt, dass der Polysilizium- Film 119 in Kontakt mit dem Silizium-Oxid-Film 112 ist, und eine Oxid-Schicht 117 ist so gestaltet, dass sie die Oberfläche des Polysilizium-Films 119 bedeckt.
  • Zwischen benachbarten Gräben 101h sind Floating-Gate-Elektroden 122 mit einem dazwischen angeordneten Gate-Isolatorfilm 121 auf dem Silizium-Substrat 101 angebracht. Die Floating-Gate-Elektroden 122 sind aus einem unteren Leiterfilm 122a und einem oberen Leiterfilm 122b zusammengesetzt.
  • Ein Silizium-Oxid-Film 123 ist so platziert, dass er mit den Seitenwänden der unteren Leiterschicht 122a und mit dem Gate-Isolatorfilm 121 in Kontakt steht. Auf dem Silizium-Oxid-Film 123 befindet sich eine Seitenwand-Isolatorschicht 124 aus einem Silizium-Nitrid-Film.
  • Benachbarte Floating-Gates 122 sind durch die dazwischen ausgebildeten Gräben 101h voneinander isoliert.
  • Auf den Floating-Gate-Elektroden 122 ist eine Steuer-Gate-Elektrode 131 mit dazwischen angeordnetem, dielektrischem Film 125 ausgebildet. Die Steuer-Gate-Elektrode 131 erstreckt sich von der rechten bis zur linken Seite der Zeichnung.
  • Ein Verfahren zur Herstellung der Halbleitervorrichtung von Fig. 11 wird folgendermaßen beschrieben. Die Fig. 12 bis 15 zeigen Querschnittsansichten, die ein Verfahren zur Herstellung der Halbleitervorrichtung von Fig. 11 darstellen. Bezugnehmend auf Fig. 12 wird der Gate-Isolator-Film 121 auf der Oberfläche des Silizium-Substrates 101 ausgebildet. Ein Poly- Silizium-Film, ein Silizium-Oxid-Film und ein Silizium-Nitrid- Film werden auf dem Gate-Isolatorfilm in der genannten Reihenfolge aufgebracht. Ein strukturiertes Lackmuster wird auf dem Silizium-Nitrid-Film vorgesehen. Der Silizium-Nitrid-Film, der Silizium-Oxid-Film und der Poly-Silizium-Film werden daraufhin entsprechend dem Lackmuster geätzt. Als ein Ergebnis sind der Silizium-Nitrid-Film 127, der Silizium-Oxid-Film und die untere Leiterschicht vollständig. Während der Silizium-Nitrid-Film 128 und die untere Leiterschicht 122a als eine Maske verwendet werden, werden Fremdionen in das Silizium-Substrat 101 implantiert, wodurch Störstellenbereiche 116 als Source- und Drain-Bereiche gebildet werden.
  • Bezugnehmend auf Fig. 13 werden der Silizium-Oxid-Film 123 und ein Silizium-Nitrid-Film auf der Oberfläche des Silizium- Substrates 101 abgelagert, und die gesamte Oberfläche des Silizium-Substrates wird dergestalt zurückgeätzt, dass die Seitenwand-Isolator-Schicht 124 und der Silizium-Oxid-Film 123 gebildet werden. Unter Verwendung des Silizium-Nitrid-Films 127 und der Seitenwand-Isolator-Schicht als Maske wird die gesamte Oberfläche des Silizium-Substrates 101 dergestalt zurückgeätzt, daß die Gräben 101h gebildet werden. Die Oberflächen der Gräben 101h werden oxidiert, um eine Oxid-Schicht 111 zu bilden.
  • Bezugnehmend auf Fig. 14 wird die Silizium-Oxid-Schicht 112 durch CVD (chemische Gasphasen-Abscheidung) erzeugt, und der Poly-Silizium-Film wird auf dem Silizium-Oxid-Film 112 abgelagert. Die gesamte Oberfläche des Halbleiter-Substrates 1 wird dergestalt zurückgeätzt, daß der Silizium-Nitrid-Film 127 freigelegt wird.
  • Bezugnehmend auf Fig. 15 wird die Oberfläche des Poly-Silizium- Films 119 oxidiert, um die Oxid-Schicht 117 zu bilden. Daraufhin wird der Silizium-Nitrid-Film 127 beseitigt.
  • Bezugnehmend auf Fig. 11 wird, nach dem Reinigen der Oberfläche der unteren Leiterschicht 122a, ein Poly-Silizium-Film gebildet. Der Poly-Silizium-Film wird geätzt, um die obere Leiterschicht 122b auszubilden. Auf der oberen Leiterschicht 122b wird aus einem, aus einem Silizium-Oxid-Film, einem Silizium- Nitrid-Film und einem weiteren Silizium-Oxid-Film zusammengesetzten ONO(Oxid Nitrid Oxid)-Film ein dielektrischer Film 125 gebildet. Die Steuer-Gate-Elektrode 131 ist auf dem dielektrischen Film 125 angebracht, wodurch die in Fig. 11 gezeigte Halbleitervorrichtung vervollständigt wird.
  • Die Probleme mit der vorstehend erwähnten, der Anmelderin bekannten Halbleiter-Vorrichtung werden unter Bezugnahme auf die Zeichnungen wie folgt beschrieben.
  • Fig. 16 zeigt eine Querschnittsansicht, die ein Problem der der Anmelderin bekannten Halbleiter-Vorrichtung darlegt. Bezugnehmend auf Fig. 16 wird bei einem der Anmelderin bekannten Verfahren das Silizium-Substrat 101 in einer oxidierenden Atmosphäre freigelegt, während sich die Oxid-Schicht 117 bildet. Während der Freilegung durchdringt Sauerstoffgas dergestalt den Silizium-Oxid-Film 112 und die Oxid-Schicht 111, daß es das Silizium-Substrat 101 erreicht. Infolgedessen werden die Abschnitte des Silizium-Substrates 101, die in Kontakt mit der Oberfläche 101s sind, oxidiert, um zur Oxid-Schicht 135 zu werden. Die Oxid-Schicht 135, die volumenmäßig größer ist als Silizium, verursacht Kristall-Defekte in ihrer Nachbarschaft. Das Auftreten solcher Kristall-Defekte in den Kanal- Abschnitten unter den Floating-Gate-Elektroden 122 bewirkt, dass Arsen in den Störstellenbereichen 116 durch die Kristalldefekte eingefangen wird, was die eigentliche Kanallänge verkürzt. Das Anlegen einer Potential-Differenz an benachbarte Störstellenbereiche in den Transistoren verursacht aufgrund des Durchgriffs zwischen Source und Drain das kontinuierliche Fließen eines Stroms. Dies verursacht das Problem, dass ein ausgewählter Speicherzell-Transistor eine Fehlfunktion zeigt und dabei die Zuverlässigkeit der Halbleiter-Vorrichtung verschlechtert. Es gibt ein ähnliches Problem beim Bilden von Oxid-Filmen des dielektrischen Films 125, der ein ONO-Film ist.
  • Fig. 17 ist eine Querschnittsansicht, die ein anderes Problem der der Anmelderin bekannten Halbleitervorrichtung darstellt. Bezugnehmend auf Fig. 17 bewegen sich Elektronen normalerweise in der durch einen Pfeil 142 bezeichneten Richtung zwischen der Source und der Drain. Einige der Elektronen, die von der Source zur Drain wandern, bewegen sich jedoch in der durch den Pfeil 143 bezeichneten Richtung weiter und werden von den Haftstellen im Gate-Isolator-Film 121 eingefangen, was als Phänomen der heißen Elektronen bezeichnet wird. Dieses Phänomen verursacht eine Fluktuation der Schwellspannung der Transistoren, wodurch die Zuverlässigkeit der Halbleitervorrichtung verringert wird.
  • Die vorliegende Erfindung, die entwickelt wurde, um die oben erwähnten Probleme zu lösen, hat die Aufgabe, eine in hohem Maße zuverlässige Halbleitervorrichtung bereitzustellen.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß Anspruch 1 und ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Anspruch 8.
  • Die Halbleitervorrichtung der vorliegenden Erfindung weist ein Halbleitersubstrat, eine Gate-Elektrode, eine Seitenwand- Isolator-Schicht und eine Stickstoff enthaltende Schicht auf. Das Halbleitersubstrat weist eine erste Oberfläche und eine zweite Oberfläche, die an die erste Oberfläche angrenzt und Gräben definiert, auf. Die Gate-Elektrode hat eine Seitenwand und ist mit einem dazwischen gefügten Gate-Isolator-Film auf der ersten Oberfläche des Halbleitersubstrats ausgebildet. Die Seitenwand-Isolator-Schicht ist auf der Seitenwand und auf einem Abschnitt der ersten Oberfläche ausgebildet. Die Stickstoff enthaltende Schicht ist dergestalt ausgebildet, daß sie sich von dem Abschnitt des Halbleitersubstrats, der sich in der Umgebung der zweiten Oberfläche befindet, zu dem Abschnitt des Halbleitersubstrats, der sich in der Umgebung der Grenzfläche zwischen der Seitenwand-Isolator-Schicht und dem Halbleitersubstrat befindet, erstreckt. Die Stickstoff enthaltende Schicht weist eine höhere Konzentration von Stickstoff auf, als die erste Oberfläche des Halbleitersubstrats unter der Gate-Elektrode.
  • In der auf diese Weise strukturierten Halbleitervorrichtung ist die Stickstoff enthaltende Schicht dergestalt ausgebildet, daß sie sich von dem Abschnitt des Halbleitersubstrats, der sich in der Umgebung der zweiten Oberfläche befindet, die den Graben definiert, zu dem Abschnitt des Halbleitersubstrats, der sich in der Umgebung der Grenzfläche zwischen der Seitenwand-Isolator-Schicht und dem Halbeitersubstrat befindet, erstreckt. In dieser Region schützt die Anwesenheit von Stickstoff in dem Halbleitersubstrat das Substrat davor, oxidiert zu werden. Folglich wird das Halbleitersubstrat daran gehindert, in seinem Volumen zuzunehmen, was die Möglichkeit des Auftretens eines Kristalldefekts beseitigt. Daher kann ein Durchgriffsvorgang verhindert werden, so daß eine in hohem Maße zuverlässige Halbleitervorrichtung bereitgestellt werden kann. Zusätzlich vermindert die Bildung der Stickstoff enthaltenden Schicht in dem Abschnitt des Halbleitersubstrats, der sich in der Umgebung der Grenzfläche zwischen der Seitenwand- Isolator-Schicht und dem Halbeitersubstrat befindet, die Haftstellendichte in der in dieser Region ausgebildeten Isolatorschicht. Diese Verminderung unterdrückt den Einfang von Elektronen, so daß eine in hohem Maße zuverlässige Halbleitervorrichtung erhalten wird. Darüberhinaus weist die Stickstoff enthaltende Schicht eine höhere Stickstoffkonzentration als die erste Oberfläche des Halbleitersubstrats, die sich unter der Gate-Elektrode befindet, auf. Daher ist die Stickstoffkonzentration in den Kanalregionen unter der Gate-Elektrode gering. Daraus resultierend kann eine in hohem Maße zuverlässige Halbleitervorrichtung bereitgestellt werden, bei der die Schwankung des Schwellwertes verhindert werden kann.
  • Vorzugsweise enthält die Halbleitervorrichtung weiterhin eine Verunreinigungsregion, die in einem Abschnitt des Halbleitersubstrates, der sich unter der Seitenwand-Isolator-Schicht befindet, gebildet ist. In diesem Fall kann das Auftreten eines Durchgriffs über die Verunreinigungsregionen hinweg verhindert werden, so daß eine in hohem Maße zuverlässige Halbleitervorrichtung bereitgestellt werden kann.
  • Vorzugsweise enthält die Halbleitervorrichtung weiterhin eine vergrabene Isolatorschicht, um die Gräben zu füllen.
  • Vorzugsweise weist die Halbleitervorrichtung weiterhin ebenfalls eine mit einem dazwischen gefügten, dielektrischen Film auf der Gate-Elektrode gebildete Steuer-Gate-Elektrode auf. In diesem Fall kann eine in hohem Maße zuverlässige Halbleiterspeichervorrichtung bereitgestellt werden.
  • Vorzugsweise weist die Gate-Elektrode eine untere Leiterschicht, die dergestalt gebildet ist, daß sie in Kontakt mit dem Gate-Isolator-Film steht, und eine obere Leiterschicht, die auf der unteren Leiterschicht der Steuer-Gate-Elektrode gegenüberliegend ausgebildet ist, auf, und die obere Leiterschicht besitzt eine größere Breite als die untere Leiterschicht. In diesem Fall vergrößert die obere Leiterschicht, die eine größere Breite als die untere Leiterschicht aufweist, den Bereich, in dem die obere Leiterschicht der Steuer-Gate- Elektrode gegenüberliegt. Daraus resultierend wächst die Kapazität zwischen der Steuer-Gate-Elektrode und der oberen Leiterschicht an, wodurch eine nichtflüchtige Halbleiterspeichervorrichtung bereitgestellt wird, die mit einer geringeren der Steuer-Gate-Elektrode zugeführten Spannung betrieben werden kann.
  • Vorzugsweise weist die Halbleitervorrichtung weiterhin eine auf der zweiten Oberfläche ausgebildete Oxidschicht auf. In diesem Fall verhindert die auf der zweiten Oberfläche ausgebildete Oxidschicht das Auftreten eines Grenzflächenniveaus.
  • Vorzugsweise ist die Oxidschicht zwischen der Stickstoff enthaltenden Schicht und der zweiten Oberfläche ausgebildet.
  • Das Verfahren zum Herstellen der Halbleitervorrichtung der vorliegenden Erfindung beinhaltet die Schritte:
    Bilden einer Gate-Elektrode mit einer Seitenwand auf einer ersten Oberfläche eines Halbleitersubstrats mit einem dazwischen gefügten Gate-Isolator-Film;
    Bilden einer Seitenwand-Isolator-Schicht auf der Seitenwand der Gate-Elektrode und auf einem Abschnitt der ersten Oberfläche;
    Bilden eines durch eine zweite Oberfläche definierten Grabens in dem Halbleitersubstrat durch Ätzen des Halbleitersubstrats unter Verwendung der Gate-Elektrode und der Seitenwand- Isolator-Schicht als einer Maske, und
    Bilden einer Stickstoff enthaltenden Schicht, die sich von dem Abschnitt des Halbleitersubstrats, der sich in der Umgebung der zweiten Oberfläche befindet, zu einem Abschnitt des Halbleitersubstrats, der sich in der Umgebung einer Grenzfläche zwischen den Seitenwand-Isolator-Schichten und dem Halbleitersubstrat befindet, erstreckt, durch Halten des Halbleitersubstrats in einer Atmosphäre, die entweder Stickstoff oder einen Stickstoffbestandteil enthält.
  • Gemäß des Verfahrens zum Herstellen der Halbleitervorrichtung, das die oben beschriebenen Schritte aufweist, wird die Stickstoff enthaltende Schicht dergestalt ausgebildet, daß sie sich von dem Abschnitt des Halbleitersubstrats, der sich in der Umgebung der zweiten Oberfläche befindet, zu einem Abschnitt des Halbleitersubstrats, der sich in der Umgebung einer Grenzfläche zwischen den Seitenwand-Isolator-Schichten und dem Halbleitersubstrat befindet, erstreckt. In dieser Region schützt die Anwesenheit von Stickstoff in dem Halbleitersubstrat das substrat vor einer Oxidation. Folglich wird eine Volumenzunahme des Halbleitersubstrates verhindert, was die Möglichkeit des Auftretens eines Kristalldefekts beseitigt. Daher wird der Durchgriffsvorgang verhindert, so daß eine in hohem Maße zuverlässige Halbleitervorrichtung bereitgestellt wird. Zusätzlich vermindert die Bildung der Stickstoff enthaltenden Schicht in dem Abschnitt des Halbleitersubstrats, der sich in der Umgebung der Grenzfläche zwischen der Seitenwand-Isolator- Schicht und dem Halbeitersubstrat befindet, die Haftstellendichte in der in dieser Region ausgebildeten Isolatorschicht. Diese Verminderung unterdrückt den Einfang von Elektronen, so daß eine in hohem Maße zuverlässige Halbleitervorrichtung verwirklicht wird. Darüberhinaus weist die Stickstoff enthaltende Schicht eine höhere Stickstoffkonzentration als die erste Oberfläche des Halbleitersubstrats, die sich unter den Gate- Elektroden befindet, auf. Daher ist die Stickstoffkonzentration in den Kanalregionen unter den Gate-Elektroden gering. Daraus resultierend kann eine in hohem Maße zuverlässige Halbleitervorrichtung bereitgestellt werden, bei der die Schwankung des Schwellwertes verhindert werden kann.
  • Vorzugsweise weist das Verfahren zum Herstellen der Halbleitervorrichtung weiterhin den Schritt des Bildens einer Oxidschicht durch Oxidieren der zweiten Oberfläche vor dem Bilden der Stickstoff enthaltenden Schicht auf. In diesem Fall verhindert die Oxidschicht das Auftreten eines Grenzflächenniveaus in der zweiten Oberfläche.
  • Vorzugsweise weist das Verfahren zum Herstellen der Halbleitervorrichtung weiterhin den Schritt des Bildens der Verunreinigungsregionen in den Abschnitten des Halbleitersubstrats auf beiden Seiten jeder Gate-Elektrode durch Implantieren einer Verunreinigung in das Halbleitersubstrat, während nach der Bildung der Gate-Elektrode und vor der Bildung der Seitenwand- Isolator-Schicht die Gate-Elektrode als eine Maske verwendet wird, auf. In diesem Fall kann der Durchgriff über die Verunreinigungsregionen hinweg verhindert werden, so daß eine in hohem Maße zuverlässige Halbleitervorrichtung bereitgestellt wird.
  • Vorzugsweise weist das Verfahren zum Herstellen der Halbleitervorrichtung weiterhin den Schritt des Bildens einer vergrabenen Isolatorschicht zum Füllen des Grabens nach der Bildung der Stickstoff enthaltenden Schicht auf.
  • Zusätzlich beinhaltet das Halten des Halbleitersubstrats in der Atmosphäre, die entweder Stickstoff oder den Stickstoffbestandteil enthält, das Halten des Halbleitersubstrats in einer Atmosphäre von Stickstoffoxid. In diesem Fall verringert die Anwesenheit von Stickstoffoxid weiterhin Kristalldefekte in dem Seitenwand-Isolatorfilm.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
  • Fig. 1 eine Querschnittsansicht der Halbleitervorrichtung einer ersten Ausführungsform der vorliegenden Erfindung;
  • Fig. 2 eine graphische Darstellung der Verteilung der Konzentration von Stickstoff entlang einer Linie A-A in Fig. 2;
  • Fig. 3 bis Fig. 10 Querschnittsansichten des ersten bis achten Schrittes in dem Verfahren zum Herstellen der in Fig. 1 gezeigten Halbleitervorrichtung;
  • Fig. 11 eine Querschnittsansicht der der Anmelderin bekannten Halbleitervorrichtung;
  • Fig. 12 bis Fig. 15 Querschnittsansichten des ersten bis vierten Schrittes in dem Verfahren zum Herstellen der in Fig. 11 gezeigten Halbleitervorrichtung;
  • Fig. 16 eine Querschnittsansicht zur Erklärung eines Problems der der Anmelderin bekannten Halbleitervorrichtung und
  • Fig. 17 eine Querschnittsansicht zur Erklärung eines anderen Problems der der Anmelderin bekannten Halbleitervorrichtung.
  • Im Folgenden werden die Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen beschrieben.
    • Erste Ausführungsform
  • Bezugnehmend auf Fig. 1 ist die Halbleitervorrichtung der ersten Ausführungsform ein EEPROM (auf elektrischem Wege löschbarer, programmierbarer Festwertspeicher) als einer nichtflüchtigen Halbleiterspeichervorrichtung. Spezieller ist die Vorrichtung ein Flash-Speicher mit:
    einem Siliziumsubstrat 1 als einem Halbleitersubstrat mit einer ersten Oberfläche 1f und einer zweiten Oberfläche 1s, die an die erste Oberfläche 1f angrenzt und Gräben 1h definiert,
    Floating-Gate-Elektroden 22, die auf der ersten Oberfläche 1f des Siliziumsubstrates 1 mit einem dazwischen angeordneten Gate-Isolator-Film 21 ausgebildet sind und als Gate-Elektroden mit Seitenwänden 22s ausgebildet sind,
    einer ersten Seitenwand-Isolator-Schicht 23 und einer zweiten Seitenwand-Isolator-Schicht 24, die auf den Seitenwänden 22s und auf einem Abschnitt der ersten Oberfläche 1f ausgebildet sind und eine Stickstoff enthaltende Schicht 12, die dergestalt ausgebildet ist, daß sie sich von dem Abschnitt des Siliziumsubstrats 1 in der Umgebung der zweiten Oberfläche 1s zu dem Abschnitt des Siliziumsubstrats 1 in der Umgebung der Grenzfläche zwischen den ersten und zweiten Seitenwand- Isolator-Schichten 23, 24 und dem Siliziumsubstrat 1 erstreckt. Die Stickstoff enthaltende Schicht 12 weist eine höhere Stickstoffkonzentration als die erste Oberfläche 1f des Siliziumsubstrats 1, die sich unter den Floating-Gate- Elektroden 22 befindet, auf.
  • Die Halbleitervorrichtung weist weiterhin Niedrigdotierungsregionen 16 und Hochdotierungsregionen 17 als Verunreinigungsregionen auf, die in den Abschnitten des Siliziumsubstrats 1, die unter den ersten bzw. zweiten Seitenwand-Isolator- Schichten 23 bzw. 24 liegen, ausgebildet sind. Die Halbleitervorrichtung weist weiterhin eine in den Gräben 1h ausgebildete, vergrabene Isolatorschicht 19 auf.
  • Die Halbleitervorrichtung weist weiterhin eine auf den Floating-Gate-Elektroden 22 mit einem dazwischen angeordneten, dielektrischen Film 25 ausgebildete Steuer-Gate-Elektrode 31 auf.
  • Die Floating-Gate-Elektroden 22 weisen eine untere Leiterschicht 22a, die in Kontakt mit dem Gate-Isolator-Film 21 ausgebildet ist und eine obere Leiterschicht 22b, die auf der unteren Leiterschicht 22a dergestalt ausgebildet ist, daß sie der Steuer-Gate-Elektrode 31 gegenüberliegt, auf. Eine Breite W1 der oberen Leiterschicht 22b ist größer als eine Breite W2 der unteren Leiterschicht 22a.
  • Die Halbleitervorrichtung weist weiterhin eine auf der zweiten Oberfläche 1s ausgebildete Oxidschicht 11 auf. Die Oxidschicht 11 ist zwischen der Stickstoff enthaltenden Schicht 12 und der zweiten Oberfläche 1s ausgebildet.
  • Die erste Oberfläche 1f des Siliziumsubstrats 1 ist annähernd flach, und die zweite Oberfläche 1s, die die Gräben definiert, ist angrenzend an die erste Oberfläche 1f ausgebildet. Die zweite Oberfläche 1s erstreckt sich von der ersten Oberfläche 1f in das Innere des Siliziumsubstrats 1.
  • Die Gräben 1h werden durch die zweite Oberfläche 1s definiert. Die Gräben 1h sind dergestalt ausgebildet, daß sie sich auf der Zeichnung von der Vorderseite zur Rückseite erstrecken, und für die Tiefe und die Breite können geeignete Werte gewählt werden.
  • Das durch die zweite Oberfläche 1s begrenzte Siliziumsubstrat 1 weist die als ein Ergebnis der Oxidation des Siliziumsubstrats 1 ausgebildete Oxidschicht 11 auf. Die Stickstoff enthaltende Schicht 12 ist dergestalt ausgebildet, daß sie in Kontakt mit der Oxidschicht 11 ist und einen höheren Prozentsatz an Stickstoff aufweist, als die Oxidschicht 11. Mit anderen Worten, der Stickstoffgehalt nimmt von der Stickstoff enthaltenden Schicht 12 zur Oxidschicht 11 hin ab. Andererseits nimmt der Sauerstoffgehalt von der Stickstoff enthaltenden Schicht 12 zur Oxidschicht 11 hin zu. Die Stickstoff enthaltende Schicht 12 ist nicht nur in der Umgebung der zweiten Oberfläche 1s ausgebildet, sondern auch in der Umgebung der ersten Oberfläche 1f. Die Stickstoff enthaltende Schicht 12 ist in der anderen Region als der Region, die sich direkt unter der unteren Leiterschicht 22a befindet, welche ein Bestandteil der Floating-Gate-Elektroden 22 ist, ausgebildet. In der Umgebung der Grenzfläche zwischen der Stickstoff enthaltenden Schicht 12 und der Oxidschicht 11 ist ein Silizium- Oxid-Nitrid-Film ausgebildet.
  • Der Gate-Isolator-Film 21 aus einem Silizium-Oxid-Film ist auf der ersten Oberfläche 1f ausgebildet. Auf dem Gate-Isolator- Film 21 ist die untere Leiterschicht 22a, die ein Bestandteil der Floating-Gate-Elektroden 22 ist, ausgebildet. Die untere Leiterschicht 22a besteht aus einem leitenden Material, wie zum Beispiel dotiertem Polysilizium. Die untere Leiterschicht 22a weist Seitenwände 22s auf, und die erste Seitenwand- Isolator-Schicht 23 ist dergestalt ausgebildet, daß sie sich in direktem Kontakt mit den Seitenwänden 22s befindet. Die zweite Seitenwand-Isolator-Schicht 24 ist dergestalt ausgebildet, daß sie sich in Kontakt mit der ersten Seitenwand- Isolator-Schicht 23 befindet.
  • Unter dem Gate-Isolator-Film 21 sind Kanal-Dotierungsregionen 15 ausgebildet, um einen Schwellwert zu steuern. In die Kanal- Dotierungsregionen 15 ist Bor als eine p-Typ-Verunreinigung implantiert.
  • Ein Paar Niedrigdotierungsregionen 16 sind getrennt voneinander auf beiden Seiten jeder Kanaldotierungsregion 15 und unter der Seitenwand-Isolator-Schicht 23 gebildet. In die Niedrigdotierungsregionen 16 ist Arsen als eine n-Typ-Verunreinigung implantiert. Ein Paar Hochdotierungsregionen 17 sind getrennt voneinander auf beiden Seiten jedes Paares Niedrigdotierungsregionen 16 und unterhalb der zweiten Seitenwand-Isolator- Schicht 24 ausgebildet. In die Hochdotierungsregionen 17 ist Arsen als eine n-Typ-Verunreinigung implantiert. Die Hochdotierungsregionen 17 enthalten eine höhere Konzentration von Arsen als die Niedrigdotierungsregionen 16.
  • Eine vergrabene Isolatorschicht 19, die aus einem Siliziumoxidfilm besteht, ist dergestalt ausgebildet, daß sie die Gräben 1h füllt und in Kontakt mit der zweiten Seitenwand- Isolator-Schicht 24 steht. Die vergrabene Isolatorschicht 19 isoliert benachbarte Speicherzelltransistoren 40 elektrisch voneinander.
  • Die obere Leiterschicht 22b ist auf der unteren Leiterschicht 22a und auf den ersten und zweiten Seitenwand-Isolator- Schichten 23 und 24 ausgebildet. Die obere Leiterschicht 22b besteht aus einem leitenden Material, wie zum Beispiel dotiertem Polysilizium. Um den Bereich, in dem die obere Leiterschicht 22b der Steuer-Gate-Elektrode 31 gegenüberliegt, auszudehnen, wodurch die Kapazität der oberen Leiterschicht 22b anwächst, wird die Breite W1 der oberen Leiterschicht 22b größer gemacht als die Weite W2 der unteren Leiterschicht 22a.
  • Der dielektrische Film 25 ist unmittelbar auf der oberen Leiterschicht 22b ausgebildet. Der dielektrische Film 25 weist eine Drei-Schicht-Struktur auf oder ist ein sogenannter ONO- Film, der aus einem Siliziumoxidfilm, einem Siliziumnitridfilm und einem anderen Siliziumoxidfilm zusammengesetzt ist.
  • Die Steuer-Gate-Elektrode 31 ist dergestalt auf dem dielektrischen Film 25 angeordnet, daß sie sich in der Richtung erstreckt, die senkrecht zu der Richtung ist, in der sich die Gräben 1h erstrecken, das heißt in der Zeichnung von der rechten zur linken Seite. Die Steuer-Gate-Elektrode 31 ist eine sogenannte Ward-Leitung.
  • Die Siliziumoxidfilme 32 und 33, die Zwischenisolatorfilme sind, sind auf der Steuer-Gate-Elektrode 31 ausgebildet. Der Siliziumoxidfilm 33 ist mit Bor und Phosphor dotiert, um seine Ebenheit zu verbessern. Eine Verdrahtungsschicht 34 aus einer Aluminiumlegierung ist auf dem Silizium-Oxid-Film 33 angeordnet.
  • Bezugnehmend auf Fig. 2 wird die Konzentration von Stickstoff entlang der Linie A-A in der Stickstoff enthaltenden Schicht 12 vergleichsweise höher und in dem übrigen Gebiet vergleichsweise niedriger. Spezieller weist die in Fig. 2 dargestellte Stickstoff enthaltende Schicht 12 eine höhere Stickstoffkonzentration als die erste Oberfläche 1f des Siliziumsubstrats 1 auf, die der unteren Leiterschicht 22a der Floating-Gate- Elektroden 22 gegenüberliegt. Somit weist die Stickstoff enthaltende Schicht 12 eine höhere Stickstoffkonzentration als die vergrabene Isolatorschicht 19, die Oxidschicht 11 und irgendeine der Kanaldotierungsregionen 15 auf.
  • Im Folgenden wird ein Verfahren zum Herstellen der in Fig. 1 gezeigten Halbleitervorrichtung beschrieben.
  • Bezugnehmend auf Fig. 3 ist eine (001) Oberfläche des p-Typ- Siliziumsubstrats 1 eine erste Oberfläche 1f, und ein 10 nm dicker Siliziumoxidfilm 21a wird auf der ersten Oberfläche 1f durch einen thermischen Oxidationsvorgang gebildet. Danach werden Bor-Ionen mit einer Implantationsenergie von 20 keV und einer Implantationsdosis von 1 × 1013 cm-2 in die Region, in der die Speicherzell-Transistoren 40 gebildet werden, implantiert, um so die Kanal-Dotierungsregionen 15 zu bilden.
  • Bezugnehmend auf Fig. 4 wird, nachdem der Siliziumoxidfilm 21a durch eine Flußsäurelösung entfernt wurde, der aus einem 10 nm dicken Siliziumoxidfilm bestehende Gate-Isolator-Film 21 durch den thermischen Oxidationsvorgang auf der ersten Oberfläche 1f des Siliziumsubstrats 1 aufgewachsen. Danach wird ein 100 nm dicker, mit Phosphor dotierter Polysiliziumfilm durch Niederdruck-CVD ausgebildet, worauf ein 200 nm dicker Siliziumnitridfilm durch Niederdruck-CVD abgelagert wird. Auf dem Siliziumnitridfilm wird ein Lackmuster 28 ausgebildet, und der Siliziumnitridfilm wird unter Verwendung des Lackmusters 28 als Maske dergestalt geätzt, daß ein Siliziumnitridfilm 27 mit einer kleinen Breite ausgebildet wird. Nachdem das Lackmuster 28 entfernt wurde, wird das dotierte Polysilizium unter Verwendung des Siliziumnitridfilms 27 als einer Maske strukturiert, um so den unteren Leiterfilm 22a mit den Seitenwänden 22s zu bilden.
  • Während die untere Leiterschicht 22a und der Siliziumnitridfilm 27 als eine Maske verwendet werden, wird Arsen mit einer Implantationsenergie von 40 keV und einer Implantationsdosis von 5 × 1013 cm-2 in die erste Oberfläche 1f des Siliziumsubstrats 1 implantiert. Somit werden die Niedrigdotierungsregionen 16 der Speicherzell-Transistoren vervollständigt.
  • Bezugnehmend auf Fig. 5 wird ein 150 nm dicker Siliziumoxidfilm durch Niederdruck-CVD abgelagert. Die gesamte Oberfläche des Siliziumoxidfilms wird zurückgeätzt, um so die erste Seitenwand-Isolator-Schicht 23 auszubilden. Unter Verwendung des Siliziumnitridfilms 27 und der ersten Seitenwand-Isolator- Schicht 23 als einer Maske wird Arsen mit einer Implantationsenergie von 40 keV und einer Implantationsdosis von 4 × 1015 cm-2 in die erste Oberfläche 1f des Siliziumsubstrats 1 implantiert. Somit werden die Hochdotierungsregionen 17 der Speicherzell-Transistoren vervollständigt.
  • Bezugnehmend auf Fig. 6 wird ein 150 nm dicker Siliziumoxidfilm auf der ersten Seitenwand-Isolator-Schicht 23 durch Niederdruck-CVD abgelagert. Der Siliziumoxidfilm wird zurückgeätzt, um so die zweite Seitenwand-Isolator-Schicht 24 zu bilden. Unter Verwendung des Siliziumnitridfilms 27 und der ersten und zweiten Seitenwand-Isolator-Schichten 23, 24 als Maske, wird die Oberfläche des Siliziumsubstrats 1 geätzt. Folglich werden durch die zweite Oberfläche 1s abgegrenzte 400 nm tiefe Gräben 1h gebildet. Die zweite Oberfläche 1s der Gräben 1h ist Gegenstand einer thermischen Oxidation, um so die 10 nm dicke Oxidschicht 11 zu bilden.
  • Das Siliziumsubstrat 1 wird bei einer Temperatur von 900°C in einer Atmosphäre gehalten, die sich aus 15 Volumenprozent Stickstoffoxid (NO)-Gas und 85 Volumenprozent Stickstoff (N2)- Gas zusammensetzt, so daß die Stickstoff enthaltende Schicht 12 auf der zweiten Oberfläche 1s und auf einem Abschnitt der ersten Oberfläche 1f gebildet werden kann. In diesem Fall erreicht Stickstoff durch Durchdringen der Oxidschicht 11 oder dergleichen das Siliziumsubstrat 1, was die Bildung der Stickstoff enthaltenden Schicht 12 auf der Innenseite der Oxidschicht 11 bewirkt. Mittels Durchdringens des Siliziumoxidfilms, der die erste und zweite Seitenwand-Isolator-Schicht 23, 24 bildet, erreicht weiterhin der Stickstoff ebenfalls den Abschnitt des Siliziumsubstrats 1, der sich unter der ersten und zweiten Seitenwand-Isolator-Schicht 23, 24 befindet. Somit wird in dem Abschnitt die Stickstoff enthaltende Schicht 12 gebildet. Im Gegensatz dazu durchdringt Stickstoff kaum das dotierte Polysilizium, das die untere Leiterschicht 22a bildet, so daß die Stickstoff enthaltende Schicht 12 nicht unter der unteren Leiterschicht 22a gebildet wird.
  • Bezugnehmend auf Fig. 7 wird die vergrabene Isolatorschicht 19 mit einer Dicke von 800 nm, die aus einem Siliziumoxidfilm gefertigt wird, mittels CVD in einer Weise abgelagert, daß die Gräben 1h gefüllt werden. Die Oberfläche des dicken Siliziumoxidfilms wird mittels CMP (chemisch-mechanisches Polieren) poliert, und der Siliziumoxidfilm wird unter Verwendung von Flußsäure (HF) um einen vorbestimmten Betrag geätzt, um so die Oberfläche des Siliziumnitridfilms 27 freizulegen.
  • Bezugnehmend auf Fig. 8 wird der Siliziumnitridfilm 27 unter Verwendung von erwärmter Phosphorsäure entfernt. Ein Abschnitt der aus einem Siliziumoxidfilm bestehenden, vergrabenen Isolatorschicht 19 wird unter Verwendung einer Flußsäurelösung geätzt.
  • Bezugnehmend auf Fig. 9 wird ein mit Phosphor dotierter Polysiliziumfilm mit einer Dicke von 200 nm auf der unteren Leiterschicht 22a, auf den ersten und zweiten Seitenwand-Isolator- Schichten 23, 24 und auf der vergrabenen Isolatorschicht 19 abgelagert. Auf dem dotierten Polysiliziumfilm wird ein Lackmuster gebildet, und der dotierte Polysiliziumfilm wird unter Verwendung des Lackmusters als Maske geätzt, um so die obere Leiterschicht 22b zu bilden. Später wird das Lackmuster entfernt.
  • Bezugnehmend auf Fig. 10 wird ein aus einem 5 nm dicken Siliziumoxidfilm, einem 10 nm dicken Siliziumnitridfilm und einem 5 nm dicken Siliziumoxidfilm bestehender, dielektrischer Film (ONO- Film) 25 mittels Niederdruck-CVD gebildet. Ein 200 nm dicker, mit Phosphor dotierter Polysiliziumfilm und ein 220 nm dicker Siliziumoxidfilm 32 werden mittels Niederdruck-CVD abgelagert. Auf dem Siliziumoxidfilm 32 wird ein Lackmuster gebildet, und der Siliziumoxidfilm 32 wird entsprechend des Lackmusters geätzt, um so den Siliziumoxidfilm 32 zu entfernen. Unter Verwendung des durch Ätzen strukturierten Siliziumoxidfilms 32 als Maske, wird das dotierte Polysilizium geätzt, um die Steuer-Gate-Elektrode (Ward-Leitung) 31 zu bilden. Unter Verwendung des Siliziumoxidfilms 32 als Maske werden die obere Leiterschicht 22b und die untere Leiterschicht 22a geätzt.
  • Bezugnehmend auf Fig. 1 wird mittels CVD ein 500 nm dicker Siliziumoxidfilm 33 auf dem Siliziumoxidfilm 32 abgelagert. Der Siliziumoxidfilm 33 ist ein sogenanntes Bor-Phosphor-Glas. Nachdem der Siliziumoxidfilm 33 in einer 30-minütigen, thermischen Behandlung bei 850°C in einer Sauerstoffatmosphäre ausgeheizt wurde, wird mittels Photolithographie ein vorbestimmtes Lackmuster auf dem Siliziumoxidfilm 33 gebildet. Nachdem der Siliziumoxidfilm 33 unter Verwendung eines Lackmuster als Maske geätzt wurde, um ein Kontaktloch (nicht gezeigt) zu bilden, wird ein Aluminium-Silizium-Kupfer(Al-Si-Cu)- Legierungsfilm durch Sputtern gebildet. Ein vorbestimmtes Lackmuster wird auf dem Aluminium-Silizium-Kupfer- Legierungsfilm gebildet, und der Legierungsfilm wird entsprechend des Lackmusters geätzt, um so eine Verdrahtungsschicht 34 zu bilden. Somit wird die in Fig. 1 gezeigte Halbleitervorrichtung vervollständigt.
  • In einer derartigen, nichtflüchtigen Halbleiterspeichervorrichtung speichern Speichertransistoren 40 Daten in Abhängigkeit davon, ob Elektronen in die Floating-Gate-Elektroden 22 implantiert werden oder freigegeben werden. Wenn die Elektronen in die Floating-Gate-Elektroden 22 implantiert werden, nimmt die Schwellspannung der Speicherzell-Transistoren 40 einen hohen Wert Vthp an, was als ein geschriebener Zustand bezeichnet wird. Wenn nichts unternommen wird, werden die gespeicherten Elektronen nahezu beliebig lange nicht verschwinden, so daß die gespeicherten Daten ebenfalls nahezu beliebig lange erhalten bleiben.
  • Wenn die Elektronen von den Floating-Gate-Elektroden 22 freigegeben werden, nimmt die Schwellspannung der Speicherzell- Transistoren 40 einen niedrigen Wert Vthe an, was als ein entleerter Zustand bezeichnet wird. Das Erfassen dieser beiden Zustände ermöglicht es, in den Speicherzell-Transistoren 40 gespeicherte Daten zu lesen.
  • In dem geschriebenen Zustand wird eine Hochspannung Vpp (normalerweise um 20 V herum) der Steuer-Gate-Elektrode 31 zugeführt. Die Hochdotierungsregionen 17 und das Siliziumsubstrat 1 werden auf ein Erdpotential gesetzt. Dies bewirkt die Erzeugung von Elektronen in den Kanalregionen unter den Floating- Gate-Elektroden 22 und die Implantation dieser Elektronen in die Floating-Gate-Elektroden 22 mittels Tunnelns durch die Energiebarriere des Gate-Isolator-Films 21. Daraus resultierend steigt die Schwellspannung der Speicherzell-Transistoren 40.
  • In dem entleerten Zustand wird eine Hochspannung Vpp (normalerweise um -20 V herum) der Steuer-Gate-Elektrode 31 zugeführt. Die Hochdotierungsregionen 17 und das Siliziumsubstrat 1 werden auf ein Erdpotential gesetzt. Dies bewirkt, daß aufgrund eines Tunnelvorgangs die Floating-Gate-Elektroden 22 Elektronen in das Siliziumsubstrat 1 freilassen, wodurch die Schwellspannung der Speicherzell-Transistoren 40 abgesenkt wird.
  • Bei dem Auslesevorgang der ausgewählten Speicherzell- Transistoren 40 werden die Steuer-Gate-Elektrode 31 und die Drain (eine der Hochdotierungsregionen 17) jeweils mit einer Spannung von 3.3 V (Vcg = 3.3 V) versorgt. Die Source-Region (die andere der Hochdotierungsregionen 17) und das Siliziumsubstrat 1 werden auf ein Erdpotential gesetzt. Unter der Annahme, daß Vthe < 3.3 V < Vthp gilt, fließt in dem geschriebenen Zustand zwischen der Source und der Drain der Speicherzell-Transistoren 40 kein Strom, wohingegen in dem entleerten Zustand zwischen der Source und der Drain ein Strom fließt.
  • In dem Auslesevorgang ist in nicht ausgewählten Speicherzell- Transistoren 40 die Steuer-Gate-Elektrode 31 geerdet (Vcg = 0 V), der Drain-Region (einer der Hochdotierungsregionen 17) wird eine Spannung von 3.3 V zugeführt, und die Source-Region (die andere der Hochdotierungsregionen 17) und das Siliziumsubstrat 1 werden auf ein Erdpotential gesetzt. Unter der Annahme, daß 0 V < Vthe < Vthp gilt, fließt bei Vcg = 0 V kein Strom zwischen der Source und der Drain der Speicherzell-Transistoren 40.
  • Unter allen Speicherzell-Transistoren 40 fließt lediglich in ausgewählten Speicherzell-Transistoren 40, die in dem entleerten Zustand sind, ein Strom zwischen der Source und der Drain. Somit werden die Daten in jeder Speicherzelle erfaßt.
  • In der Halbleitervorrichtung der vorliegenden Erfindung wird die Stickstoff enthaltende Schicht 12 mit einer hohen Stickstoffkonzentration in der Umgebung der zweiten Oberfläche 1s der Gräben 1h gebildet. Da die Stickstoff enthaltende Schicht 12 ihre Durchdringung mit Sauerstoff blockiert, wird in dem Oxidationsvorgang nach der Bildung der Stickstoff enthaltenden Schicht 12 die Oxidation des Siliziumsubstrats 1 verhindert. Folglich schwillt das Siliziumsubstrat nicht an, wodurch keine Spannung in seinem Inneren verursacht wird. Dies kann das Auftreten von Kristalldefekten in dem Siliziumsubstrat 1 verhindern, wodurch die Abnahme der Kanallänge der Speicherzell- Transistoren 40 verhindert wird. Daraus resultierend, kann ein Source-Durchgriff verhindert werden, um so eine in hohem Maße zuverlässige Halbleitervorrichtung zu verwirklichen.
  • Die Bildung der Stickstoff enthaltenden Schicht 12 durch das Nitrieren der Grenzfläche zwischen den ersten und zweiten Seitenwand-Isolator-Schichten 23, 24 und dem Siliziumsubstrat 1 verringert zusätzlich die Haftstellendichte an der Grenzfläche. Die Verringerung der Dichte verhindert, daß Elektronen an der Grenzfläche eingefangen werden, wodurch Speicherzell- Transistoren 40 mit einer geringen Schwankung in der Schwellspannung bereitgestellt werden.
  • Stickstoff wird nicht in sehr hohem Maße in die Kanalregionen unter den Floating-Gate-Elektroden 22 implantiert. Dies verhindert Schwankungen des Schwellwertes und das Inaktiv-Werden von Bor in den Kanaldotierungsregionen 15.
  • Die Ausführungsformen der vorliegenden Erfindung wurden hier im Vorgehenden beschrieben; diese Ausführungsformen können jedoch auf verschiedenartige Weisen abgewandelt werden. Bei einem Verfahren zum Bilden der Stickstoff enthaltenden Schicht 12, kann zunächst anstelle des Stickstoffoxids, das in dem oben erwähnten Mischgas aus einem Stickstoffoxid-Gas und einem Stickstoffgas verwendet wird, ein Ammoniak-Gas (NH3) oder ein Di-Stickstoffoxid (N2O) verwendet werden. Neben dem thermischen Nitrierungsverfahren kann ein Nitrierungsverfahren unter Verwendung von N2, NO oder NH3-Plasma verwendet werden.
  • Die Dicke der Stickstoff enthaltenden Schicht 12 kann nach Bedarf verändert werden. Die Floating-Gate-Elektroden 22 weisen eine zweilagige Struktur auf, die aus der unteren Leiterschicht 22a und der oberen Leiterschicht 22b besteht; stattdessen können sie auch eine einlagige Struktur aufweisen. Darüberhinaus kann die vorliegende Erfindung neben der oben erwähnten, nichtflüchtigen Halbleiterspeichervorrichtung auf ein DRAM (Dynamischer Direktzugriffsspeicher), ein SRAM (Statischer Direktzugriffsspeicher) oder dergleichen angewendet werden.
  • Entsprechend der vorliegenden Erfindung kann eine in hohem Maße zuverlässige Halbleitervorrichtung bereitgestellt werden.

Claims (12)

1. Halbleitervorrichtung mit:
einem Halbleitersubstrat (1) mit einer ersten Oberfläche (1f) und einer zweiten Oberfläche (1s), die die erste Oberfläche (1f) fortsetzt und einen Graben (1h) definiert;
einer Gate-Elektrode (22) mit einer Seitenwand (22s), wobei die Gate-Elektrode (22) mit einem dazwischen gefügten Gate- Isolator-Film (21) auf der ersten Oberfläche (1f) des Halbleitersubstrats (1) gebildet ist;
einer Seitenwand-Isolator-Schicht (23, 24), die auf der Seitenwand (22s) und auf einem Abschnitt der ersten Oberfläche (1f) ausgebildet ist, und
einer Stickstoff enthaltenden Schicht (12), die dergestalt gebildet ist, daß sie sich von einem Abschnitt des Halbleitersubstrats (1), der sich in einer Umgebung der zweiten Oberfläche (1s) befindet, zu einem Abschnitt des Halbleitersubstrats (1), der sich in einer Umgebung einer Grenzfläche zwischen der Seitenwand-Isolator-Schicht (23, 24) und dem Halbeitersubstrat (1) befindet, erstreckt,
wobei die Stickstoff enthaltende Schicht (12) eine höhere Konzentration von Stickstoff aufweist als die erste Oberfläche (1f) des Halbleitersubstrats (1) unter der Gate-Elektrode (22).
2. Halbleitervorrichtung gemäß Anspruch 1, die weiterhin eine Verunreinigungsregion (16, 17) enthält, die in einem Abschnitt des Halbleitersubstrats (1), der sich unter der Seitenwand-Isolator-Schicht (23, 24) befindet, gebildet ist.
3. Halbleitervorrichtung gemäß Anspruch 1 oder 2, die weiterhin eine in den Graben (1h) gefüllte, vergrabene Isolatorschicht (19) aufweist.
4. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 3, die weiterhin eine mit einem dazwischen gefügten, dielektrischen Film (25) auf der Gate-Elektrode (22) gebildete Steuer- Gate-Elektrode (31) aufweist.
5. Halbleitervorrichtung gemäß Anspruch 4, bei der die Gate- Elektrode (22) eine untere Leiterschicht (22a), die dergestalt gebildet ist, daß sie in Kontakt mit dem Gate-Isolator-Film (21) steht, und eine obere Leiterschicht (22b), die auf der unteren Leiterschicht (22a) gegenüber der Steuer-Gate- Elektrode (31) ausgebildet ist, aufweist und die obere Leiterschicht (22b) eine größere Breite besitzt als die untere Leiterschicht (22a).
6. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 5, die weiterhin eine auf der zweiten Oberfläche (1s) gebildete Oxidschicht (11) aufweist.
7. Halbleitervorrichtung gemäß Anspruch 6, bei der die Oxidschicht (11) zwischen der Stickstoff enthaltenden Schicht (12) und der zweiten Oberfläche (1s) gebildet ist.
8. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten:
Bilden einer Gate-Elektrode (22) mit einer Seitenwand (22s) auf einer ersten Oberfläche (1f) eines Halbleitersubstrats (1) mit einem dazwischen gefügten Gate-Isolator-Film (21);
Bilden einer Seitenwand-Isolator-Schicht (23, 24) auf der Seitenwand (22s) der Gate-Elektrode (22) und auf einem Abschnitt der ersten Oberfläche (1f);
Bilden eines durch eine zweite Oberfläche (1s) definierten Grabens (1h) in dem Halbleitersubstrat (1) durch Ätzen des Halbleitersubstrats (1) unter Verwendung der Gate-Elektrode (22) und der Seitenwand-Isolator-Schicht (23, 24) als einer Maske, und
Bilden einer Stickstoff enthaltenden Schicht (12), die sich von einem Abschnitt des Halbleitersubstrats (1), der sich in einer Umgebung der zweiten Oberfläche (1s) befindet, zu einem Abschnitt des Halbleitersubstrats (1), der sich in einer Umgebung einer Grenzfläche zwischen der Seitenwand-Isolator- Schicht (23, 24) und dem Halbleitersubstrat (1) befindet, erstreckt, durch Halten des Halbleitersubstrats (1) in einer Atmosphäre, die entweder Stickstoff oder einen Stickstoffbestandteil enthält.
9. Verfahren zum Herstellen der Halbleitervorrichtung gemäß Anspruch 8, das weiterhin den Schritt des Bildens einer Oxidschicht (11) durch Oxidieren der zweiten Oberfläche (1s) vor dem Bilden der Stickstoff enthaltenden Schicht (12) aufweist.
10. Verfahren zum Herstellen der Halbleitervorrichtung gemäß Anspruch 8 oder 9, das weiterhin den Schritt des Bildens der Verunreinigungsregion (16, 17) in Abschnitten des Halbleitersubstrats (1) auf beiden Seiten der Gate-Elektrode (22a) durch Implantieren einer Verunreinigung in das Halbleitersubstrat (1) unter Verwendung der Gate-Elektrode (22a) als einer Maske nach einer Bildung der Gate-Elektrode (22) und vor einer Bildung der Seitenwand-Isolator-Schicht (23, 24) aufweist.
11. Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem der Ansprüche 8 bis 10, das weiterhin den Schritt des Bildens einer vergrabenen Isolatorschicht (19) zum Füllen des Grabens (1h) nach einer Bildung der Stickstoff enthaltenden Schicht (12) aufweist.
12. Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem der Ansprüche 8 bis 11, bei dem das Halten des Halbleitersubstrats (1) in der Atmosphäre, die entweder Stickstoff oder den Stickstoffbestandteil enthält, das Halten des Halbleitersubstrats (1) in einer Atmosphäre von Stickstoffoxid beinhaltet.
DE10162975A 2001-06-27 2001-12-20 Halbleiter-Vorrichtung und Verfahren zur Herstellung derselben Withdrawn DE10162975A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001194519A JP2003007872A (ja) 2001-06-27 2001-06-27 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
DE10162975A1 true DE10162975A1 (de) 2003-01-16

Family

ID=19032642

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10162975A Withdrawn DE10162975A1 (de) 2001-06-27 2001-12-20 Halbleiter-Vorrichtung und Verfahren zur Herstellung derselben

Country Status (5)

Country Link
US (1) US6700159B2 (de)
JP (1) JP2003007872A (de)
KR (1) KR100435133B1 (de)
DE (1) DE10162975A1 (de)
TW (1) TW516110B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004107435A1 (de) * 2003-05-30 2004-12-09 Infineon Technologies Ag Nrom-halbleiterspeichervorrichtung und herstellungsverfahren

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100428768B1 (ko) * 2001-08-29 2004-04-30 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 그 형성 방법
JP4875284B2 (ja) * 2003-03-06 2012-02-15 スパンション エルエルシー 半導体記憶装置およびその製造方法
KR100554836B1 (ko) * 2003-06-30 2006-03-03 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
US7416956B2 (en) * 2004-11-23 2008-08-26 Sandisk Corporation Self-aligned trench filling for narrow gap isolation regions
US7381615B2 (en) * 2004-11-23 2008-06-03 Sandisk Corporation Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices
JP5128100B2 (ja) 2006-09-29 2013-01-23 三菱電機株式会社 電力用半導体装置
KR100829600B1 (ko) * 2006-10-02 2008-05-14 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR100966957B1 (ko) * 2008-02-22 2010-06-30 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법
KR20100106127A (ko) * 2009-03-23 2010-10-01 삼성전자주식회사 반도체 소자의 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
US5342792A (en) * 1986-03-07 1994-08-30 Canon Kabushiki Kaisha Method of manufacturing semiconductor memory element
US5593912A (en) * 1994-10-06 1997-01-14 International Business Machines Corporation SOI trench DRAM cell for 256 MB DRAM and beyond
JP3305929B2 (ja) * 1995-09-14 2002-07-24 株式会社東芝 半導体装置及びその製造方法
US5702977A (en) * 1997-03-03 1997-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation method employing self-aligned and planarized trench fill dielectric layer
US6136664A (en) * 1997-08-07 2000-10-24 International Business Machines Corporation Filling of high aspect ratio trench isolation
US6140251A (en) * 1997-12-10 2000-10-31 Intel Corporation Method of processing a substrate
US6451677B1 (en) * 1998-02-23 2002-09-17 Texas Instruments Incorporated Plasma-enhanced chemical vapor deposition of a nucleation layer in a tungsten metallization process
US6147378A (en) * 1998-03-30 2000-11-14 Advanced Micro Devices, Inc. Fully recessed semiconductor device and method for low power applications with single wrap around buried drain region
US20010001723A1 (en) * 1998-06-17 2001-05-24 Mark I. Gardner Nitrogenated trench liner for improved shallow trench isolation
US6265282B1 (en) * 1998-08-17 2001-07-24 Micron Technology, Inc. Process for making an isolation structure
US6358796B1 (en) * 1999-04-15 2002-03-19 Taiwan Semiconductor Manufacturing Company Method to fabricate a non-smiling effect structure in split-gate flash with self-aligned isolation
US6323106B1 (en) * 1999-09-02 2001-11-27 Lsi Logic Corporation Dual nitrogen implantation techniques for oxynitride formation in semiconductor devices
TW451405B (en) * 2000-01-12 2001-08-21 Taiwan Semiconductor Mfg Manufacturing method of dual damascene structure
US6373137B1 (en) * 2000-03-21 2002-04-16 Micron Technology, Inc. Copper interconnect for an integrated circuit and methods for its fabrication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004107435A1 (de) * 2003-05-30 2004-12-09 Infineon Technologies Ag Nrom-halbleiterspeichervorrichtung und herstellungsverfahren

Also Published As

Publication number Publication date
KR100435133B1 (ko) 2004-06-09
US6700159B2 (en) 2004-03-02
KR20030001222A (ko) 2003-01-06
TW516110B (en) 2003-01-01
JP2003007872A (ja) 2003-01-10
US20030001204A1 (en) 2003-01-02

Similar Documents

Publication Publication Date Title
DE102005012112B4 (de) Verfahren zum Herstellen von ladungsfangenden Halbleiterspeicherbauelementen und ladungsfangendes Halbleiterspeicherbauelement
DE10129958B4 (de) Speicherzellenanordnung und Herstellungsverfahren
DE102004030345B4 (de) Mehrmulden-Bauelement und Herstellungsverfahren
DE4430366C2 (de) Halbleitereinrichtung und Verfahren zum Herstellen derselben
DE19747776C2 (de) Flash-Halbleiterspeicher mit Stapelgate und Verfahren zu dessen Herstellung
DE4114344C2 (de) Herstellungsverfahren und Aufbau einer nicht-flüchtigen Halbleiterspeichereinrichtung mit einer Speicherzellenanordnung und einem peripheren Schaltkreis
DE10146013B4 (de) Halbleitervorrichtungsherstellungsverfahren
DE102004063690B4 (de) Nicht-volatiles Speicherbauelement vom SONOS-Typ mit leitendem Seitenwand-Spacer und Verfahren zur Herstellung desselben
DE69312676T2 (de) Prozess zur Herstellung von integrierten Bauelementen einschliesslich nichtvolatiler Speicher und Transistoren mit Tunneloxidschutz
DE10046945C2 (de) Verfahren zum Herstellen einer nichtflüchtigen Halbleiterspeichervorrichtung mit selbstjustierter schwebender Gateelektrode unter Verwendung einer Grabenisolationsstruktur
DE10038877A1 (de) Speicherzelle und Herstellungsverfahren
DE102004060690A1 (de) Transistor eines Halbleiterbauelements und Verfahren zur Herstellung desselben
DE102005030448A1 (de) Verfahren zur Herstellung eines Flash-Speicherbauelements
DE19639026C1 (de) Selbstjustierte nichtflüchtige Speicherzelle
DE102006058185B4 (de) EEPROM und Herstellungsverfahren
DE69637352T2 (de) Verfahren zur Herstellung einer vertikalen nichtflüchtigen Speicherzelle
DE10231966A1 (de) Feldeffekttransistor, zugehörige Verwendung und zugehöriges Herstellungsverfahren
DE10162975A1 (de) Halbleiter-Vorrichtung und Verfahren zur Herstellung derselben
DE10221884A1 (de) Verfahren zum Herstellen einer Schicht-Anordnung, Schicht-Anordnung und Speicher-Anordnung
DE19807010A1 (de) Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung
DE10201303A1 (de) Nichtflüchtige Zweitransistor-Halbleiterspeicherzelle sowie zugehöriges Herstellungsverfahren
EP1514304B1 (de) Verfahren zur herstellung einer nrom-speicherzellenanordnung
DE102005001904A1 (de) Halbleiterspeicher, Halbleiterbauteil und Verfahren zu deren Herstellung
DE4411851C2 (de) Halbleitervorrichtungen mit Grabenisolierstruktur, die einen Kanal-dotierten Bereich aufweist, und Herstellungsverfahren dafür
WO2004003979A2 (de) Verfahren zur herstellung eines nrom-speicherzellenfeldes

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8130 Withdrawal