FR2709599A1 - Dispositif semiconducteur en particulier du type MOS à dopage à l'azote et son procédé de fabrication. - Google Patents

Dispositif semiconducteur en particulier du type MOS à dopage à l'azote et son procédé de fabrication. Download PDF

Info

Publication number
FR2709599A1
FR2709599A1 FR9410582A FR9410582A FR2709599A1 FR 2709599 A1 FR2709599 A1 FR 2709599A1 FR 9410582 A FR9410582 A FR 9410582A FR 9410582 A FR9410582 A FR 9410582A FR 2709599 A1 FR2709599 A1 FR 2709599A1
Authority
FR
France
Prior art keywords
nitrogen
film
insulating film
gate electrode
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR9410582A
Other languages
English (en)
Other versions
FR2709599B1 (fr
Inventor
Kuroi Takashi
Ueno Shuichi
Oda Hidekazu
Shimizu Satoshi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of FR2709599A1 publication Critical patent/FR2709599A1/fr
Application granted granted Critical
Publication of FR2709599B1 publication Critical patent/FR2709599B1/fr
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)

Abstract

L'invention porte sur un dispositif à semiconducteurs capable d'éviter la diffusion d'une impureté contenue dans une électrode de grille, ainsi que sur un procédé de fabrication de ce dispositif. Dans ce dispositif à semiconducteurs, une pellicule d'oxyde de grille (36) et une électrode de grille de type P+ (35) qui sont formées sur un substrat en silicium de type P (1) sont dopées avec de l'azote.

Description

La présente invention concerne un dispositif à semiconducteurs et un
procédé de fabrication de celui-ci, et elle concerne plus particulièrement un dispositif à
semiconducteurs qui est capable d'améliorer des caracté-
ristiques d'éléments par une technique d'implantation
d'azote, ainsi qu'un procédé de fabrication de ce dispo-
sitif. De façon générale, on sait que des régions de source/drain d'un transistor MOS sont formées avec des plans de jonction de faible profondeur dans le but d'atténuer un effet de canal court du transistor MOS. Pour atténuer un effet de canal court d'un transistor MOS à canal P (que l'on appellera ci-après "transistor PMOS"),
on peut efficacement employer à titre de matériau d'élec-
trode pour le transistor PMOS une électrode qui est dopée avec un type P. D'autre part, pour atténuer un effet de
canal court d'un transistor MOS à canal N (que l'on appel-
lera ci-après "transistor NMOS"), on peut efficacement
employer à titre de matériau d'électrode pour le transis-
tor NMOS une électrode qui est dopée avec un type N. Un transistor CMOS à double grille a été proposé en relation avec l'application de ces effets à un transistor CMOS (MOS complémentaire) qui est formé par des transistors NMOS et PMOS. Dans un tel transistor CMOS à double grille, on utilise pour le transistor NMOS une électrode de grille qui est dopée avec un type N, tandis qu'on utilise pour le transistor PMOS une électrode de grille qui est dopée avec un type P. On va maintenant décrire des procédés classiques de formation de régions de source/drain de transistors PMOS avec des plans de jonction de faible profondeur. La figure 145 est une coupe destinée à illustrer un premier procédé classique de formation de régions de source/drain d'un transistor PMOS avec des plans de jonction de faible profondeur, et les figures 146A et 146B sont des coupes destinées à illustrer un second procédé. En se référant à la figure 145, on note que dans le premier procédé on forme sur une surface principale d'un substrat en silicium 1 de type N, par un processus ordinaire, une pellicule d'oxyde d'isolation d'éléments 7, une pellicule d'oxyde de grille 2, une électrode de grille 3, une pellicule d'oxyde
4 et des pellicules d'oxyde de parois latérales 5.
Ensuite, on utilise à titre de masques la pellicule d'oxyde d'isolation d'éléments 7, la pellicule d'oxyde 4 et les pellicules d'oxyde de parois latérales 5, pour effectuer une implantation ionique dans le substrat en silicium 1 de type N, d'ions de fluorure de bore (BF2), ayant un nombre de masse supérieur à celui des ions de bore (B+). On forme ainsi des régions de source/drain 6
avec des plans de jonction de faible profondeur.
Dans le second procédé, on utilise à titre de masques la pellicule d'oxyde d'isolation d'éléments 7, la pellicule d'oxyde 4 et les pellicules d'oxyde de parois latérales 5, pour implanter des ions de silicium (Si+) ou des ions de germanium (Ge+) dans un substrat en silicium 1 de type N, comme représenté sur la figure 146A. Ainsi, des régions du substrat de silicium de type N 1 qui ont été soumises à l'implantation ionique sont amenées dans des états amorphes. Ensuite, on implante des ions de bore (B+) dans le substrat en silicium 1 de type N, comme représenté sur la figure 146B. Des régions de source/drain 6 sont
ainsi formées avec des plans de jonction de faible profon-
deur. Dans le second procédé, on implante des ions de silicium ou des ions de germanium dans le but d'empêcher
un phénomène de canalisation des ions de bore.
Cependant, lorsqu'on forme les régions de source/drain 6 avec des plans de jonction de faible profondeur, la résistance carrée des régions de source/ drain 6 est désavantageusement augmentée. De ce fait, on propose généralement à titre de contre-mesure de former des pellicules de siliciure de titane 8, ayant une faible résistance, sur des surfaces des régions de source/drain
6, comme représenté sur la figure 147.
La figure 148 est une coupe montrant un exemple de transistor CMOS à double grille de type classique. En se référant à la figure 148, on note qu'un caisson N 13 et un caisson P 14 sont formés dans des positions adjacentes sur une surface principale d'un substrat en silicium de type P 11. En outre, des pellicules d'oxyde d'isolation d'éléments 12 sont formées sur la surface principale du
substrat en silicium de type P 11 à des intervalles déter-
minés. Des régions de source/drain de type P 21 sont formées sur une surface principale du caisson N 13 avec un intervalle déterminé, pour définir entre elles une région de canal 10. Une électrode de grille ayant une structure de grille du type silicium polycristallin/siliciure, qui est formée par une pellicule de silicium polycristallin 16 dopée avec un type P. et par une pellicule de siliciure de tungstène 18 qui est formée sur la pellicule de silicium polycristallin 16, est placée sur la région de canal 10,
avec interposition d'une pellicule d'oxyde de grille 15.
Une pellicule d'oxyde 19 est formée sur la pellicule de siliciure de tungstène 18. Des pellicules d'oxyde de
parois latérales 20 sont formées sur des surfaces laté-
rales de la pellicule de silicium polycristallin 16 et de
la pellicule de siliciure de tungstène 18.
D'autre part, des régions de source/drain de type N 22 sont formées sur une surface principale du caisson P 14 à un intervalle déterminé, pour définir entre elles une région de canal 10. Une électrode de grille
ayant une structure de grille du type silicium polycris-
tallin/siliciure, qui est formée par une pellicule de silicium polycristallin 17 dopée avec le type N et par une pellicule de siliciure de tungstène 18, est placée sur la
région de canal 10, dans le caisson P 14, avec interposi-
tion d'une pellicule d'oxyde de grille 15. Une pellicule d'oxyde 19 est formée sur la pellicule de siliciure de tungstène 18, tandis que des pellicules d'oxyde de parois latérales 20 sont formées sur des surfaces latérales de la pellicule de silicium polycristallin 17 et de la pellicule
de siliciure de tungstène 18.
Les figures 149 à 157 sont des coupes qui sont destinées à illustrer un processus de fabrication pour le transistor CMOS à double grille de type classique qui est représenté sur la figure 148. On va maintenant décrire le processus de fabrication pour le transistor CMOS à double grille représenté sur la figure 148, en se référant aux
figures 149 à 157.
En premier lieu, on forme une pellicule d'oxyde d'isolation d'éléments 12 sur une surface principale du substrat en silicium de type P 11, comme représenté sur la figure 149. En outre, on forme sur la surface principale du substrat en silicium de type P 11, dans des positions mutuellement adjacentes, un caisson N 13 qui constitue une région de formation de transistor PMOS, et un caisson P 14
qui constitue une région de formation de transistor NMOS.
Ensuite, on forme une pellicule d'oxyde 15a de façon à recouvrir le caisson N 13 et le caisson P 14, comme représenté sur la figure 150. On forme une pellicule de silicium polycristallin 9 sur la pellicule d'oxyde 15a et sur la pellicule d'oxyde d'isolation d'éléments 12, par dépôt chimique en phase vapeur, et on forme une pellicule de siliciure de tungstène 18a sur la pellicule de silicium polycristallin 9, par pulvérisation cathodique. Ensuite, on recouvre la région de formation de transistor PMOS avec une pellicule de matière de réserve 25, comme représenté sur la figure 151. On utilise la pellicule de matière de réserve 25 à titre de masque pour implanter des ions d'arsenic (As+) dans une partie de la pellicule de silicium polycristallin 9 qui se trouve sur la région de
formation de transistor NMOS. On enlève ensuite la pelli-
cule de matière de réserve 25.
On recouvre ensuite la région de formation de transistor NMOS avec une pellicule de matière de réserve 26, comme représenté sur la figure 152, et on utilise cette pellicule de matière de réserve 26 à titre de masque pour implanter des ions de fluorure de bore (BF2) dans une partie de la pellicule de silicium polycristallin 9 se trouvant sur la région de formation de transistor PMOS. On enlève ensuite la pellicule de matière de réserve 26. On forme une pellicule d'oxyde, par dépôt chimique en phase vapeur, et on définit ensuite un motif ayant la forme d'électrodes de grille dans cette pellicule d'oxyde, dans la pellicule de siliciure de tungstène 18a et dans la pellicule de silicium polycristallin 9, en procédant par photolithographie et gravure anisotrope. Les pellicules d'oxyde 19, les pellicules de siliciure de tungstène 18 et les pellicules de silicium polycristallin 16a et 17a sont ainsi formées comme représenté sur la figure 153. On forme
ensuite une pellicule d'oxyde sur la totalité de la sur-
face, par dépôt chimique en phase vapeur, et on enlève par attaque une partie de l'épaisseur de cette pellicule d'oxyde. Des pellicules d'oxyde de parois latérales 20
sont ainsi formées sur des surfaces latérales des élec-
trodes de grille, comme représenté sur la figure 154.
Ensuite, on recouvre la région de formation de transistor PMOS avec une pellicule de matière de réserve 27, comme représenté sur la figure 155. On utilise cette pellicule de matière de réserve 27 à titre de masque pour implanter des ions d'arsenic dans la région de formation de transistor NMOS. On enlève ensuite la pellicule de
matière de réserve 27.
On recouvre ensuite la région de formation de transistor NMOS avec une pellicule de matière de réserve 28, comme représenté sur la figure 156, et on utilise cette pellicule de matière de réserve 28 à titre de masque pour implanter des ions de fluorure de bore dans la région de formation de transistor PMOS. On enlève ensuite la pellicule de matière de réserve 28. On accomplit un traitement thermique pour activer les ions qui ont été implantés. Une pellicule de silicium polycristallin 16 qui
est dopée avec un type N, une pellicule de silicium poly-
cristallin 17 qui est dopée avec un type P. des régions de source/drain 22 de type N+ et des régions de source/drain 21 de type P, sont ainsi formées comme représenté sur la figure 157. Le transistor CMOS à double grille de type classique, envisagé à titre d'exemple, ayant une structure de grille du type silicium polycristallin/siliciure, est
ainsi terminé.
La figure 158 est une coupe montrant un autre
exemple de transistor CMOS à double grille de type classi-
que. En se référant à la figure 158, on note que des pellicules de siliciure de titane 23 sont formées d'une manière auto-alignée sur des régions de source/drain 21 et 22 et sur des pellicules de silicium polycristallin 16 et 17. Une telle structure, obtenue en faisant passer dans des états de siliciure, d'une manière auto-alignée, les surfaces des pellicules de silicium polycristallin 16 et
17 et des régions de source/drain 21 et 22 pour la forma-
tion d'électrodes de grille, est appelée structure à siliciure autoaligné. Avec cette structure à siliciure auto-aligné, il est possible d'éviter l'augmentation de la résistance carrée dans les régions de source/drain 21 et 22, qui se manifeste lorsque les régions de source/drain 21 et 22 sont formées avec des plans de jonction de faible profondeur. Les figures 159 à 163 sont des coupes destinées à illustrer un processus de fabrication pour le transistor CMOS à double grille classique qui est représenté sur la figure 158. On va maintenant décrire le processus de fabrication du transistor CMOS à double grille qui est représenté sur la figure 158, en se référant aux figures
159 à 163.
En premier lieu, on forme une pellicule d'oxyde d'isolation d'éléments 12 sur une surface principale d'un substrat en silicium de type P 11, comme représenté sur la figure 159. En outre, on forme un caisson N 13 et un caisson P 14 sur la surface principale du substrat en silicium de type P 11, de façon que ces caissons soient
mutuellement adjacents. On forme successivement des pelli-
cules d'oxyde 15a et des pellicules de silicium polycris-
tallin (non représentées) sur le caisson N 13 et le caisson P 14, et on définit ensuite un motif dans les pellicules de silicium polycristallin pour former des pellicules de silicium polycristallin 8 portant un motif,
comme représenté sur la figure 160.
On forme ensuite des pellicules d'oxyde de
parois latérales 20 sur des surfaces latérales des pelli-
cules de silicium polycristallin 8, et on recouvre ensuite
une région de formation de transistor PMOS avec une pelli-
cule de matière de réserve 25, comme représenté sur la figure 161. On utilise la pellicule de matière de réserve 25 à titre de masque pour une implantation ionique d'arsenic dans le caisson P 14 et dans la pellicule de silicium polycristallin 8 qui se trouve au-dessus. On
enlève ensuite la pellicule de matière de réserve 25.
Ensuite, on recouvre une région de formation de transistor NMOS avec une pellicule de matière de réserve 26, et on utilise cette pellicule de matière de réserve 26 à titre de masque pour implanter des ions de fluorure de bore dans le caisson N et dans la pellicule de silicium polycristallin 8 se trouvant au-dessus, comme représenté sur la figure 162. On enlève ensuite la pellicule de matière de réserve 26. On forme une couche de titane (non
représentée) sur la totalité de la surface, par pulvéri-
sation cathodique, et on accomplit ensuite un traitement thermique pour faire réagir le silicium avec le titane. On forme ainsi des pellicules de siliciure de titane 23 sur les régions de source/drain 21 et 22 et les pellicules de silicium polycristallin 16 et 17, comme représenté sur la figure 163. Le transistor CMOS à double grille de type classique qui est représenté sur la figure 158 est ainsi
achevé.
Comme décrit ci-dessus, les électrodes de grille sont transformées en structures de grille en silicium polycristallin/siliciure, formées par des pellicules de silicium polycristallin et par des pellicules de siliciure de tungstène, ou bien elles sont amenées dans des états de siliciure, dans le transistor CMOS à double grille de type classique, dans le but de connecter électriquement la pellicule de silicium polycristallin 16, qui est dopée avec un type P. à la pellicule de silicium polycristallin 17 qui est dopée avec un type N. En particulier, il est possible d'éviter l'augmentation de la résistance carrée des régions de source/drain, en employant une structure à siliciure auto-aligné pour le transistor CMOS à double grille. Un transistor à couches minces (encore appelé
"TFT" pour "thin film transistor"), employant une pelli-
cule de silicium polycristallin, est connu à titre de dispositif à semiconducteurs. Ce transistor à couches minces est un dispositif important en tant que transistor de charge pour une mémoire vive statique à haut niveau d'intégration, ou en tant que transistor d'attaque pour un dispositif de visualisation à cristal liquide. Cependant,
en relation avec l'exigence d'une amélioration supplémen-
taire du niveau d'intégration et des performances d'un élément auquel un tel transistor à couches minces est appliqué, il est nécessaire de perfectionner la structure du transistor à couches minces lui-même et d'améliorer ses
propriétés électriques ainsi que sa fiabilité.
D'importants sujets d'amélioration pour le transistor à couches minces concernent la suppression d'un effet de canal court qui est occasionné par des ions d'impuretés, formant des régions de source/drain, qui sont diffusées dans une région de canal, et l'amélioration de
la résistance aux porteurs chauds.
La figure 164 est une coupe montrant un transis-
tor à couches minces PMOS classique. En se référant à la figure 164, on note qu'une pellicule isolante 102 est
formée sur un substrat semiconducteur 101 dans le transis-
tor à couches minces PMOS classique. Une électrode de grille 103, qui est dopée avec un type P. est formée sur la pellicule isolante 102. Une pellicule isolante de grille 104 est formée de façon à recouvrir l'électrode de grille 103. Une couche de silicium polycristallin 105 est formée sur la pellicule isolante de grille 104. Une région de source de type P 105b et une région de drain de type P
c sont formées dans la couche de silicium polycristal-
lin 105, avec un intervalle déterminé, pour définir une région de canal 105a entre elles. La figure 165 est une vue en perspective montrant une partie supérieure du transistor à couches minces qui est représenté sur la
figure 164, comprenant l'électrode de grille 103.
Les figures 166 à 169 sont des représentations en coupe et en perspective qui sont destinées à illustrer un processus de fabrication pour le transistor à couches minces qui est représenté sur la figure 164. On va mainte- nant décrire le processus de fabrication du transistor à couches minces classique, en se référant aux figures 166 à 169.
En premier lieu, on forme sur un substrat semi-
conducteur 101 une pellicule isolante 102, consistant en une pellicule d'oxyde à haute température, en procédant par dépôt chimique en phase vapeur ou par un procédé analogue, comme représenté sur la figure 166. On forme une couche de silicium polycristallin non dopé 103a sur la pellicule isolante 102, par dépôt chimique en phase vapeur ou un procédé analogue. On effectue une implantation ionique dans la couche de silicium polycristallin non dopé 103a, pour y introduire des ions d'une impureté de type P, comme par exemple des ions de bore. Ensuite, on forme une pellicule de matière de réserve 107, représentée sur la figure 167, sur une région déterminée de la couche de
silicium polycristallin 103a, et on utilise cette pelli-
cule de matière de réserve 107 à titre de masque pour effectuer une gravure anisotrope de la couche de silicium polycristallin 103a (voir la figure 166). On forme ainsi
une électrode de grille 103b. On enlève ensuite la pelli-
cule de matière de réserve 107. On forme une pellicule isolante de grille (non représentée), par oxydation
thermique, et on forme une couche de silicium polycristal-
lin non dopé (non représentée) sur la pellicule isolante de grille, par dépôt chimique en phase vapeur ou un procédé analogue. Ensuite, on implante dans la couche de silicium polycristallin non dopé des ions d'arsenic pour ajuster une tension de seuil. On forme une pellicule de matière de réserve (non représentée) sur une région il déterminée de la couche de silicium polycristallin non dopé, et on définit ensuite un motif dans la couche de silicium polycristallin non dopé et dans la pellicule isolante de grille. Une pellicule isolante de grille 104 et une couche de silicium polycristallin 105 portant un motif, comme représenté sur la figure 168, sont ainsi formées. On enlève ensuite la pellicule de matière de réserve. Ensuite, on forme une pellicule de matière de
réserve 108 sur une région de la couche de silicium poly-
cristallin 105, pour former une région de canal. On utilise la pellicule de matière de réserve 108 à titre de masque pour implanter des ions BF2 dans la couche de silicium polycristallin 105. On accomplit un traitement thermique pour activer l'impureté qui a été implantée. Une électrode de grille 103, une région de source 105b et une région de drain 105c sont ainsi formées. Le transistor à couches minces classique qui est représenté sur la figure
164 est ainsi achevé.
Un autre exemple de dispositif à semiconducteurs
consiste en un dispositif de mémoire non volatile à semi-
conducteurs. En relation avec un tel dispositif de mémoire non volatile à semiconducteurs, on connaît une mémoire EEPROM (mémoire morte programmable et effaçable par des moyens électriques) qui permet de programmer librement des
données et permet également d'écrire et d'effacer électri-
quement des données. Bien que cette mémoire EEPROM puisse avantageusement écrire et effacer électriquement des
données, il est difficile de parvenir à un niveau d'inté-
gration élevé pour cette mémoire, du fait que deux
transistors sont nécessaires pour une cellule de mémoire.
Il a été proposé à cet égard une mémoire EEPROM de type flash ayant une cellule de mémoire formée par un seul transistor, qui est capable d'effacer collectivement des charges d'information écrites. Une telle mémoire EEPROM de type flash est décrite par exemple dans le brevet des
E.U.A. n 4 868 619.
La figure 170 est une coupe montrant une mémoire EEPROM de type flash à grilles superposées classique. En se référant à la figure 170, on note qu'une région de drain 208 et une région de source 209 sont formées sur une surface principale d'un substrat en silicium de type P 201, avec un intervalle prédéterminé, pour définir entre elles une région de canal 215. Une électrode de grille flottante 203 est formée sur la région de canal 215 avec interposition d'une pellicule d'oxyde mince 202 ayant une épaisseur d'environ 10 nm. Une électrode de grille de
commande 205 est formée sur l'électrode de grille flot-
tante 203 avec interposition d'une pellicule isolante inter-couche 204. L'électrode de grille flottante 203 et l'électrode de grille de commande 205 sont formées par des couches de silicium polycristallin. Une pellicule d'oxyde thermique 216 est formée de façon à recouvrir l'électrode de grille flottante 203, l'électrode de grille de commande 205 et le substrat en silicium 201. Une pellicule de revêtement lisse 212 qui consiste en une pellicule d'oxyde ou d'une substance analogue, est formée sur la pellicule
d'oxyde thermique 216. En outre, une couche d'intercon-
nexion 214 en un alliage d'aluminium ou une substance analogue, est formée de façon à recouvrir la pellicule de
revêtement lisse 212.
La figure 171 est un schéma destiné à illustrer une opération d'écriture classique de la mémoire EEPROM de type flash employant des électrons chauds de canal (ou CHE pour "channel hot electrons"). En se référant à la figure 171, on note qu'une tension VB1 de 6 à 8 V est appliquée à la région de drain 208, et qu'une tension VG1 de 10 à V est appliquée à l'électrode de commande 205. Du fait d'une telle application des tensions VB1 et VG1, des électrons ayant une énergie élevée sont générés au voisinage de la région de drain 208 et de la pellicule d'oxyde 202. Certains des électrons sont attirés vers l'électrode de grille 203 par un champ électrique qui est occasionné par la tension VG1 appliquée à l'électrode de grille de commande 205, et ils sont injectés dans l'électrode de grille flottante 203. Lorsque les électrons sont ainsi emmagasinés dans l'électrode de grille flottante 203, une tension de seuil VTH d'un transistor de grille de commande dépasse une valeur déterminée. Cet état est un
état "écrit", que l'on appelle un état "0".
La figure 172 est un schéma destiné à illustrer une opération d'écriture classique d'une mémoire EEPROM de type flash employant des électrons chauds de substrat (ou SHE pour "substrate hot electrons"). On va maintenant décrire l'opération d'écriture employant les électrons chauds de substrat, en se référant à la figure 172. Dans la mémoire EEPROM de type flash qui est représentée sur la figure 172, un transistor de grille de commande à canal N est formé dans un caisson P 222 qui est établi sur un substrat en silicium de type N 221. Dans ce cas, une région de drain 208 et une région de source 209 sont connectées à la masse, et une tension VG2 de 10 à 15 V est appliquée à une électrode de grille de commande 205. En outre, une tension VB2 de -5 à -10 V est appliquée à une électrode de substrat 223. Du fait de cette application des tensions VG2 et VB2, une jonction P-N qui est formée par le substrat en silicium de type N 221 et le caisson P 222 est polarisée dans le sens direct. Un courant d'état conducteur est donc généré. Certains des électrons qui forment le courant d'état conducteur sont attirés vers une électrode de grille flottante 203 par un champ électrique
qui est occasionné par la tension VG2 appliquée à l'élec-
trode de grille de commande 205, et ils sont injectés dans
l'électrode de grille flottante 203.
La figure 173 est un schéma qui est destiné à illustrer une opération d'écriture d'une mémoire EEPROM de
type flash employant un phénomène tunnel F-N (Fowler-
Nordheim). On décrira l'opération d'écriture employant le phénomène tunnel F-N en se référant à la figure 174. Dans l'écriture par le phénomène F-N sur une borne de drain, par exemple, on applique une tension VD3 de -10 à -12 V à
une région de drain 208. En outre, on maintient une élec-
trode de grille de commande 205 à un potentiel de masse et
on maintient une région de source 209 dans un état flot-
tant. Du fait d'un champ électrique qui est occasionné par la tension VD3 qui est appliquée à la région de drain 208, des électrons traversent une mince pellicule d'oxyde 202 par un phénomène tunnel F-N, pour être injectés dans une électrode de grille flottante 203. Par conséquent, les électrons sont emmagasinés dans l'électrode de grille flottante 203, ce qui a pour effet d'augmenter une tension
de seuil VTH d'un transistor de grille de commande.
On va maintenant décrire une opération d'efface-
ment. Une tension VS de 10 à 12 V est appliquée à la région de source 209, tandis que l'électrode de grille de commande 205 est maintenue au potentiel de la masse et la
région de drain 208 est maintenue dans un état flottant.
Du fait d'un champ électrique qui est occasionné par la tension Vs qui est appliquée à l'électrode de source 209, les électrons qui sont emmagasinés dans l'électrode de grille flottante 203 traversent la pellicule d'oxyde mince 202 par un phénomène tunnel F-N. Par conséquent, les
électrons sont extraits de l'électrode de grille flot-
tante 203, ce qui a pour effet de réduire la tension de seuil VTH du transistor de grille de commande. Des données sont effacées lorsque la tension de seuil VTH est réduite au-dessous d'une valeur déterminée. Cet état est appelé un
état "1".
En outre, dans une opération de lecture, une tension VG4 de 5 V est appliquée à l'électrode de grille
de commande 205 et une tension VD4 de 1 à 2 V est appli-
quée à la région de drain 208. La détermination de l'état "0" ou "1" précité est basée sur le fait qu'un courant circule ou non dans une région de canal du transistor de grille de commande, c'est-à-dire sur le fait que le
transistor de grille de commande est dans un état conduc-
teur ou bloqué. L'information est ainsi lue.
La figure 174 est un diagramme d'un modèle destiné à illustrer un rapport de couplage dans une mémoire EEPROM de type flash classique. En se référant à la figure 174, on note que la mémoire EEPROM de type flash classique comporte une électrode de grille ayant une structure à deux couches, ce qui fait qu'une tension appliquée à une électrode de grille de commande 205 est appliquée à une région de canal par l'intermédiaire d'une électrode de grille flottante 203. En d'autres termes, le potentiel de l'électrode de grille flottante 203 varie avec les structures d'unepellicule isolante inter-couche 204 et d'une pellicule d'oxyde 202, indépendamment de la quantité de charges emmagasinées dans l'électrode de grille flottante 203 et des valeurs des potentiels qui sont appliqués à des bornes respectives. Un potentiel VFG de l'électrode de grille flottante 203 dépend d'une tension de seuil VTH, d'une capacité CFC entre l'électrode de grille flottante 203 et une électrode de grille de commande 205, d'une capacité CFB entre l'électrode de grille flottante 203 et un substrat 201, d'une capacité CFS entre l'électrode de grille flottante 203 et une
région de source 209,etd'une capacité CFD entre l'élec-
trode de grille flottante 203 et une région de drain 208, en plus des potentiels appliqués aux bornes respectives, tels qu'une tension de grille de commande VCG, qu'une tension de source VS etqu'une tension de drain VD. Le potentiel VFG de l'électrode de grille flottante 203 est donné approximativement par la relation (1) suivante:
VFG = CFCVCG/CTOTALE + CFDVD/CTOTALE + (CFD + CFB)/CTOTALE
+ CFBVTH/C TOTALE + QFG/C TOTALE (1)
QFG = CFC(VFG - VCG) + CFD(VFG - VD) + CFS(VFG - VS)
+ CFB(VFG - VTH - VS)
avec CTOTALE = CFC + CFD + CFS + CFB En considérant la relation (1), on note que le potentiel VCG de l'électrode de grille de commande 205 exerce une influence sur le potentiel VFG de l'électrode
de grille flottante 203, par l'intermédiaire de la multi-
plication par CFC/CTOTALE, que l'on appelle un rapport de couplage. Par conséquent, lorsque le rapport de couplage est élevé, le potentiel VCG de l'électrode de grille flottante 203 est augmenté, indépendamment du potentiel
qui est appliqué à l'électrode de grille de commande 205.
Par conséquent, on peut aisément commander le fonctionnement du transistor par le potentiel qui est appliqué à l'électrode de grille de commande 205, lorsque
le rapport de couplage est augmenté.
Lorsque des données sont écrites et effacées par des phénomènes tunnel F-N dans la mémoire EEPROM de type flash envisagée ci-dessus, il y a une certaine probabilité de rupture de la pellicule d'oxyde 202, et par conséquent
la fiabilité de l'élément est désavantageusement réduite.
En outre, du fait que des électrons traversent la pelli-
cule d'oxyde 202 par effet tunnel, il y a une certaine probabilité que les électrons qui sont injectés dans la pellicule d'oxyde 202 soient emprisonnés dans cette dernière. Un niveau d'interface est donc formé dans
l'interface entre le substrat de silicium 201 et la pelli-
cule d'oxyde 202. Du fait du niveau d'interface qui est formé, la fiabilité de la pellicule d'oxyde 202 est réduite au point de changer la tension de seuil ou de réduire l'aptitude à l'attaque en courant. En outre, du fait qu'un potentiel élevé est appliqué à l'électrode de grille flottante 203, à la région de source 209 ou à la région de drain 208 dans l'écriture ou l'effacement de
données, un champ électrique élevé est créé dans l'inter-
face entre la région de drain 208 ou la région de source 209 et la pellicule d'oxyde 202. En particulier, des cellules de mémoire adjacentes ont en commun la région de drain 208, et par conséquent un potentiel est également
appliqué à la région de drain 208 d'une cellule non sélec-
tionnée, au cours de l'écriture de données. Du fait que l'électrode de grille de commande 205 de la cellule non sélectionnée est maintenue au potentiel de la masse, un champ électrique élevé est créé entre l'électrode de grille flottante 203 et la région de drain 208. Le champ électrique élevé produit un effet tunnel inter-bande, comme représenté sur la figure 175, ce qui conduit à la génération de paires électron-trou. Il y a une certaine probabilité que les trous qui sont générés soient injectés
dans la pellicule d'oxyde 202, ce qui conduit à la forma-
tion d'un niveau d'interface dans l'interface entre le substrat en silicium 201 et la pellicule d'oxyde 202. La
fiabilité de la pellicule d'oxyde 202 est donc réduite.
Dans le but d'éviter une telle réduction de la fiabilité de la pellicule d'oxyde 202, il a été proposé un
procédé pour supprimer la génération d'un niveau d'inter-
face dans l'interface entre le substrat en silicium 201 et la pellicule d'oxyde 202. A titre d'exemple, il a été proposé un procédé consistant à effectuer un traitement de nitruration thermique rapide après la formation de la pellicule d'oxyde 202, pour introduire de l'azote dans la pellicule d'oxyde 202. Du fait que l'azote forme une terminaison pour des liaisons pendantes dans la pellicule d'oxyde 202, il est ainsi possible d'éviter que des charges ne soient emprisonnées dans la pellicule d'oxyde 202. Le traitement de nitruration thermique rapide est conçu pour accomplir une opération de recuit pendant une durée extrêmement courte dans une atmosphère réactive contenant de l'azote, comme par exemple de l'ammoniac (NH3). De l'azote est donc incorporé dans le substrat en silicium 201 et la pellicule d'oxyde 202. La figure 176 est une coupe montrant une mémoire EEPROM flash du type à canal enterré classique. En se référant à la figure 176, on note qu'une couche d'impureté de type N 217 est formée sur une surface d'une région de canal 215, et qu'une couche d'impureté de type P 218 est formée sous la couche d'impureté de type N 217, dans cette mémoire EEPROM flash du type à canal enterré. Une couche de canal enterré est formée par les couches d'impuretés de type N et de type P 217 et 218. Dans une telle mémoire
EEPROM flash du type à canal enterré, aucun champ élec-
trique élevé n'est appliqué entre une région de source 209 ou une région de drain 208 et une pellicule d'oxyde 202, contrairement à ce qui passe dans une mémoire EEPROM flash du type à canal de surface, grâce à quoi il est possible d'éviter l'apparition d'un effet tunnel inter-bande dans
cette région. Il est donc possible d'empêcher la généra-
tion de trous qui est occasionnée par l'effet tunnel inter-bande au cours de l'écriture ou de l'effacement de données, ce qui a pour effet d'empêcher l'injection de
trous dans la pellicule d'oxyde 202.
Les transistors MOS classiques présentent cepen-
dant les problèmes suivants: Dans le procédé classique de formation de régions de source/drain d'un transistor PMOS qui est représenté sur la figure 145, des ions de fluorure de bore ayant une masse élevée sont implantés pour former les régions de source/drain 6 avec des plans de jonction de faible profondeur. Cependant, le fluor contenu dans les ions de fluorure de bore gêne désavantageusement la réaction entre le titane et le silicium dans la formation de siliciure de titane. On ne peut donc pas former d'excellentes pellicules de siliciure de titane sur les surfaces des régions de source/drain 6 et de l'électrode
de grille 3.
Dans le procédé classique de formation de régions de source/drain d'un transistor PMOS qui est représenté sur les figures 146A et 146B, la surface du substrat en silicium de type N 1 est amenée dans un état préamorphe par implantation d'ions de silicium ou d'ions de germanium, et par conséquent un traitement thermique à température élevée est nécessaire pour réparer le réseau cristallin. Cependant, il est nécessaire de réduire le traitement thermique pour former les régions de source/ drain 6 avec des plans de jonction de faible profondeur, et par conséquent la réparation du réseau cristallin devient insuffisante, ce qui conduit à une augmentation
d'un courant de fuite de jonction. Ce problème se manifes-
te également de façon similaire dans la formation de
régions de source/drain d'un transistor NMOS.
En outre, dans le procédé classique de formation de régions de source/drain, il est difficile de former des régions de source/drain ayant des plans de jonction de faible profondeur, du fait que des impuretés qui sont implantées sont diffusées par le traitement thermique pour l'activation, aussi bien dans les transistors PMOS que
dans les transistors NMOS.
En outre, dans les transistors NMOS et PMOS classiques, des impuretés introduites par dopage dans les électrodes de grille diffusent au cours des étapes de traitement thermique, ce qui a pour effet de dégrader les
pellicules d'oxyde de grille. On ne peut donc pas attein-
dre une résistance suffisante aux porteurs chauds dans la
poursuite du perfectionnement des éléments.
Dans chacun des transistors CMOS à double grille qui sont représentés sur les figures 148 et 158, des ions de bore entrent désavantageusement dans la région de canal à partir de l'électrode de grille du transistor PMOS qui est dopéeavec un type P, à travers la pellicule d'oxyde de grille, au cours de l'étape de traitement thermique. Par conséquent, la tension de seuil du transistor est désavan- tageusement changée. En particulier dans le transistor CMOS à double grille ayant la structure de grille en silicium polycristallin/siliciure, des ions d'arsenic et des ions de bore diffusent mutuellement dans le siliciure à partir des électrodes de grille qui sont respectivement dopéesavec les types N et P, pendant l'étape de traitement thermique. Par conséquent, les énergies d'extraction des électrodes de grille varient, ce qui conduit à une
fluctuation des tensions de seuil des transistors.
D'autre part, dans le transistor à couches minces classique qui est représenté sur la figure 164, les problèmes suivants se manifestent avec la poursuite du perfectionnement. Ainsi, l'impureté qui est introduite par implantation ionique pour former les régions de source/ drain 105b et 105c, subit une diffusion thermique par le
traitement thermique ultérieur, et elle diffuse désavan-
tageusement vers la région de canal 105a. Il se produit
ainsi un phénomène de percement qui empêche un fonction-
nement en transistor normal. Le phénomène de percement est un phénomène dans lequel une couche de désertion située au voisinage d'un drain s'étale vers une région de source lorsqu'une longueur de canal est faible, et par conséquent une tension de grille ne permet pas de commander un courant. En outre, dans le transistor à couches minces classique, des porteurs chauds sont générés lorsque le champ électrique qui est appliqué à la région de drain c est augmenté dans un état bloqué, ce qui entraîne une
dégradation de la fiabilité de l'élément.
D'autre part, la mémoire EEPROM de type flash classique qui est représentée sur la figure 170 présente les problèmes suivants: de façon générale, on utilise un traitement de nitruration thermique rapide à titre de procédé d'introduction d'azote dans la pellicule d'oxyde 202. Cependant, le traitement de nitruration thermique rapide est généralement conçu de façon à accomplir une opération de recuit dans une atmosphère d'ammoniac, et par conséquent non seulement de l'azote mais également de l'hydrogène sont introduits dans la pellicule d'oxyde 202, comme représenté sur la figure 177. Ce dopage avec de l'hydrogène réduit désavantageusement la fiabilité de la pellicule d'oxyde 202. En outre, de l'hydrogène et de l'azote sont désavantageusement injectés également dans le
substrat en silicium 201 au cours du processus de fabrica-
tion.
En outre, dans le traitement de nitruration thermique rapide, le substrat en silicium 201 est exposé à une température élevée d'environ 1100 C, tandis que le
traitement est accompli en une courte durée, et par consé-
quent la température périphérique à laquelle le substrat en silicium 201 est exposé change de façon abrupte. Il en résulte qu'une distribution de température est créée dans un plan déterminé du substrat en silicium 201, ce qui a pour effet de produire des défauts en forme de fentes, à
cause de la différence de coefficient de dilatation.
En outre, le potentiel qui est appliqué à l'électrode de grille de commande 205 est appliqué à l'électrode de grille flottante 203 en étant multiplié par le rapport de couplage. Il est donc nécessaire d'appliquer le potentiel à l'électrode de grille de commande 205 en prenant en considération une réduction par le rapport de couplage. Pour appliquer une tension de 5 V à l'électrode de grille flottante 203, pour écrire des données dans un dispositif ayant un rapport de couplage de 0,5, par exemple, il est nécessaire d'appliquer une tension
d'environ 10 V à l'électrode de grille de commande 205.
Ainsi, la tension qui est appliquée à l'électrode de grille de commande 205 doit être augmentée lorsque le rapport de couplage est réduit dans le but de garantir un fonctionnement stable, et par conséquent il est difficile de réduire la tension d'une source d'alimentation pour la
mémoire EEPROM de type flash.
De façon générale, il a été proposé un procédé consistant à préparer la pellicule isolante inter-couche
204 à partir d'une pellicule de nitrure ayant une cons-
tante diélectrique supérieure à celle d'une pellicule
d'oxyde, afin d'améliorer le rapport de couplage. Cepen-
dant, lorsque la pellicule isolante inter-couche 204 est formée seulement à partir d'une pellicule de nitrure, un courant de fuite est désavantageusement augmenté. Lorsque la pellicule isolante inter- couche 204 est préparée à partir d'une pellicule composite formée par une pellicule de nitrure et une pellicule d'oxyde, dans le but d'éviter le problème d'un courant de fuite, l'épaisseur de la pellicule isolante inter-couche 204 est désavantageusement augmentée. Il est donc impossible d'augmenter le rapport
de couplage.
Dans la mémoire EEPROM flash du type à canal enterré classique qui est représentée sur la figure 176, il est difficile de former une couche de canal enterré de faible profondeur par diffusion d'une impureté qui est implantée dans la région de canal enterré. Il est donc impossible de commander le courant entre la région de source 209 et la région de drain 208 par le potentiel qui est appliqué à l'électrode de grille de commande 205, et par conséquent il apparaît un inconvénient tel qu'un
phénomène de percement.
Un but de la présente invention est de procurer un dispositif à semiconducteurs comprenant des régions de source/drain ayant des plans de jonction de faible profondeur. Un autre but de la présente invention est de procurer un dispositif à semiconducteurs qui puisse éviter une diffusion d'une impureté de dopage qui est introduite dans une électrode de grille. Un autre but encore de la présente invention est de procurer un dispositif à semiconducteurs (dispositif de mémoire non volatile à semiconducteurs) ayant un rapport
de couplage élevé.
Un but supplémentaire de la présente invention
est de procurer un dispositif à semiconducteurs (dispo-
sitif de mémoire non volatile à semiconducteurs) qui puisse éviter efficacement un effet tunnel inter-bande, et
qui puisse également améliorer la fiabilité d'une pelli-
cule d'oxyde et d'une pellicule isolante inter-couche.
Un but supplémentaire de la présente invention est de procurer un procédé de fabrication d'un dispositif à semiconducteurs qui permette de former aisément des régions de source/drain ayant des plans de jonction de
faible profondeur.
Un but supplémentaire de la présente invention est de procurer un procédé de fabrication d'un dispositif à semiconducteurs qui permette d'éviter une diffusion d'une impureté dans une électrode de grille, occasionnée
par une diffusion thermique.
Selon un premier aspect de la présente inven-
tion, un dispositif à semiconducteurs comprend un substrat semiconducteur, des régions de source/drain, une première pellicule isolante et une première électrode. Les régions de source/drain sont formées sur une surface principale
d'un substrat semiconducteur, avec un intervalle déter-
miné, pour définir une région de canal entre elles. La première pellicule isolante est formée sur la région de canal. La première électrode, qui est formée sur la
première pellicule isolante, a un premier type de conduc-
tivité. La première pellicule isolante et la première
électrode sont dopées avec de l'azote.
Dans ce dispositif à semiconducteurs, la première électrode (électrode de grille) est dopée avec de l'azote, grâce à quoi l'azote occupe préalablement des trous qui sont des chemins de diffusion pour une impureté, lorsque l'impureté est introduite dans l'électrode de
grille. Par conséquent, l'impureté ne peut pas diffuser.
Il en résulte que l'impureté ne peut pas se mélanger avec la pellicule isolante de grille (première pellicule isolante) ou passer à travers la pellicule isolante de grille. En outre, de l'azote est déposé dans la pellicule
isolante de grille, ce qui a pour effet d'empêcher l'appa-
rition d'un niveau d'interface dans l'interface entre la
* pellicule isolante de grille et le substrat semiconduc-
teur. Par conséquent, on obtient une amélioration de la fiabilité et de la résistance aux porteurs chauds de la
pellicule isolante de grille du dispositif à semiconduc-
teurs. En outre, lorsque le dispositif à semiconducteurs
est un dispositif de mémoire à semiconducteurs programma-
ble et effaçable par des moyens électriques, il est possible d'empêcher l'apparition d'un niveau d'interface dans l'interface entre la pellicule isolante de grille et le substrat semiconducteur, qui est occasionné par un effet tunnel inter-bande ou par un phénomène tunnel F-N,
du fait que de l'azote est déposé dans la première pelli-
cule isolante qui est formée sous l'électrode de grille flottante. Dans un procédé de fabrication d'un dispositif à semiconducteurs conforme à un second aspect de la présente invention, on forme une pellicule isolante sur un substrat semiconducteur. On forme une couche d'électrode sur la pellicule isolante. On effectue une implantation ionique d'azote dans la couche d'électrode. En outre, on effectue une implantation ionique d'une impureté dans la couche d'électrode. On accomplit un traitement thermique après l'implantation de l'azote et de l'impureté dans la couche d'électrode, de façon que de l'azote se dépose dans la
pellicule isolante.
Conformément à ce procédé de fabrication d'un dispositif à semiconducteurs, on accomplit un traitement thermique après l'implantation ionique d'azote dans une électrode de grille (couche d'électrode) qui est formée sur une pellicule isolante de grille (pellicule isolante), de façon que l'azote soit déposé dans la pellicule isolante de grille, grâce à quoi l'azote est implanté dans
la pellicule isolante de grille sans endommager celle-ci.
En outre, il n'y a pas d'introduction d'hydrogène dans la pellicule isolante de grille. On obtient donc un effet d'introduction d'azote sans l'influence nuisible exercée
par l'hydrogène.
D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la
description qui va suivre de modes de réalisation, donnés
à titre d'exemples non limitatifs. La suite de la descrip-
tion se réfère aux dessins annexés, dans lesquels: La figure 1 est une coupe montrant un transistor PMOS conforme à un premier mode de réalisation de la présente invention; La figure 2 illustre un profil d'impureté dans la direction de la profondeur d'une électrode de grille du transistor PMOS qui est représenté sur la figure 1; Les figures 3 à 7 sont des coupes destinées à illustrer un processus de fabrication pour le transistor PMOS conforme au premier mode de réalisation représenté sur la figure 1; La figure 8 est une représentation graphique qui est destinée à illustrer des conditions d'implantation d'azote au cours d'une étape de fabrication du transistor PMOS conforme au premier mode de réalisation; La figure 9 est une représentation graphique destinée à illustrer l'amélioration de la fiabilité d'une pellicule d'oxyde par l'implantation d'azote; La figure 10 est une représentation graphique destinée à illustrer la dépendance de la variation d'une tension de seuil sous l'effet de l'injecteur de porteurs chauds, vis-à-vis du taux d'injection d'azote dans le transistor PMOS;
La figure 11 est une coupe montrant un transis-
tor PMOS conforme à un second mode de réalisation de la présente invention; La figure 12 illustre un profil d'impureté dans la direction de la profondeur d'une région de source/ drain du transistor PMOS conforme au seconde mode de réalisation représenté sur la figure 11; Les figures 13 à 17 sont des coupes qui sont
destinées à illustrer un exemple de processus de fabrica-
tion pour le transistor PMOS conforme au second mode de réalisation, représenté sur la figure 11; Les figures 18 et 19 sont des coupes qui sont destinées à illustrer un autre exemple de processus de fabrication pour le transistor PMOS conforme au second mode de réalisation, représenté sur la figure 11;
La figure 20 est une coupe montrant une modifi-
cation du transistor PMOS conforme au second mode de réalisation, représenté sur la figure 11; La figure 21 illustre un profil d'impureté dans la direction de la profondeur d'une région de source/drain du transistor PMOS conforme au second mode de réalisation, représenté sur la figure 11;
La figure 22 est une coupe montrant un transis-
tor PMOS conforme à un troisième mode de réalisation de la présente invention; Les figures 23 à 26 sont des coupes qui sont
destinées à illustrer un exemple de processus de fabri-
cation pour le transistor PMOS conforme au troisième mode de réalisation, représenté sur la figure 22; Les figures 27 à 32 sont des coupes qui sont destinées à illustrer un autre exemple de processus de fabrication pour le transistor PMOS conforme au troisième mode de réalisation, représenté sur la figure 22; La figure 33 est une coupe qui est destinée à illustrer une modification du transistor PMOS conforme au troisième mode de réalisation, représenté sur la figure
22;
La figure 34 est une coupe montrant un transis-
tor NMOS conforme à un quatrième mode de réalisation de la présente invention; La figure 35 illustre un profil d'impureté dans la direction de la profondeur d'une électrode de grille et d'une pellicule d'oxyde de grille du transistor NMOS conforme au quatrième mode de réalisation, représenté sur la figure 34; Les figures 36 à 41 sont des coupes qui sont destinées à illustrer un processus de fabrication pour le transistor NMOS conforme au quatrième mode de réalisation, représenté sur la figure 34; La figure 42 est une représentation graphique montrant la relation entre un taux d'injection d'azote pour une électrode de grille, et une tension de seuil;
La figure 43 est une coupe montrant un transis-
tor NMOS conforme à un cinquième mode de réalisation de la présente invention; La figure 44 illustre un profil d'impureté dans la direction de la profondeur d'une région de source/drain N+ du transistor NMOS qui est représenté sur la figure 43; Les figures 45 à 48 sont des coupes qui sont destinées à illustrer un processus de fabrication pour le transistor NMOS conforme au cinquième mode de réalisation, représenté sur la figure 43; La figure 49 est une coupe destinée à illustrer une modification du transistor NMOS conforme au cinquième mode de réalisation, représenté sur la figure 43;
La figure 50 est une coupe montrant un transis-
tor CMOS à double grille conforme à un sixième mode de réalisation de la présente invention; Les figures 51 à 59 sont des coupes qui sont
destinées à illustrer un exemple de processus de fabrica-
tion pour le transistor CMOS à double grille conforme au sixième mode de réalisation, représenté sur la figure 50; Les figures 60 à 64 sont des coupes qui sont destinées à illustrer un autre exemple de processus de fabrication pour le transistor CMOS à double grille conforme au sixième mode de réalisation, représenté sur la figure 50;
La figure 65 est une coupe montrant un transis-
tor CMOS à double grille conforme à un septième mode de réalisation de la présente invention; La figure 66 illustre un profil d'impureté dans la direction de la profondeur d'une électrode de grille d'un transistor PMOS qui est incorporé dans le septième mode de réalisation, représenté sur la figure 65; La figure 67 illustre un profil d'impureté dans la direction de la profondeur d'une électrode de grille d'un transistor NMOS qui est incorporé dans le septième mode de réalisation, représenté sur la figure 65; Les figures 68 à 76 sont des coupes qui sont destinées à illustrer un processus de fabrication pour le transistor CMOS à double grille conforme au septième mode de réalisation, représenté sur la figure 65;
La figure 77 est une coupe montrant un transis-
tor à couches minces PMOS conforme à un huitième mode de réalisation de la présente invention; La figure 78 illustre un profil d'impureté dans la direction de la profondeur, correspondant à la ligne a-a dans le transistor à couches minces PMOS conforme au huitième mode de réalisation, représenté sur la figure 77; La figure 79 illustre un profil d'impureté dans la direction de la profondeur, correspondant à la ligne b-b dans le transistor à couches minces PMOS conforme au huitième mode de réalisation, représenté sur la figure 77; La figure 80 est une vue en perspective qui est destinée à illustrer un processus de fabrication pour le transistor à couches minces PMOS conforme au huitième mode de réalisation, représenté sur la figure 77; Les figures 81 et 82 sont des coupes qui sont destinées à illustrer le processus de fabrication pour le transistor à couches minces PMOS conforme au huitième mode de réalisation, représenté sur la figure 77; La figure 83 illustre un profil d'impureté dans la direction de la profondeur, correspondant à la ligne a-a (voir la figure 77), dans un transistor à couches minces NMOS conforme à un neuvième mode de réalisation de la présente invention; La figure 84 illustre un profil d'impureté dans la direction de la profondeur, correspondant à la ligne b-b (voir la figure 77), dans le transistor à couches minces NMOS conforme au neuvième mode de réalisation;
La figure 85 est une coupe montrant un transis-
tor à couches minces PMOS conforme à un dixième mode de réalisation de la présente invention; La figure 86 illustre un profil d'impureté dans la direction de la profondeur, correspondant à la ligne a-a, dans le transistor à couches minces PMOS qui est représenté sur la figure 85; Les figures 87 à 89 sont des représentations en coupe et en perspective destinées à illustrer un processus de fabrication pour le transistor à couches minces PMOS conforme au dixième mode de réalisation, représenté sur la figure 85; La figure 90 illustre un profil d'impureté dans la direction de la profondeur, correspondant à la ligne a-a (voir la figure 85), dans un transistor à couches minces NMOS conforme à un onzième mode de réalisation de la présente invention;
La figure 91 est une coupe montrant un transis-
tor à couches minces PMOS conforme à un douzième mode de réalisation de la présente invention; La figure 92 illustre un profil d'impureté dans la direction de la profondeur, correspondant à la ligne a-a, dans le transistor à couches minces PMOS conforme au douzième mode de réalisation, représenté sur la figure 91; Les figures 93 à 96 sont des représentationsen coupe et en perspective qui sont destinées à illustrer un processus de fabrication pour le transistor à couches minces PMOS conforme au douzième mode de réalisation, représenté sur la figure 91; La figure 97 illustre un profil d'impureté dans la direction de la profondeur, correspondant à la ligne a-a (voir la figure 91), dans un transistor à couches minces NMOS conforme à un treizième mode de réalisation de la présente invention; La figure 98 est une vue en perspective montrant un transistor à couches minces CMOS à double grille conforme à un quatorzième mode de réalisation de la présente invention; La figure 99 est une coupe selon la ligne 300-300 du transistor à couches minces CMOS à double grille qui est représenté sur la figure 98; La figure 100 est une coupe selon la ligne 400-400 du transistor à couches minces CMOS à double grille qui est représenté sur la figure 98; La figure 101 illustre un profil d'impureté dans la direction de la profondeur, correspondant à la ligne b-b, dans le transistor à couches minces CMOS à double grille qui est représenté sur la figure 99; La figure 102 illustre un profil d'impureté dans la direction de la profondeur correspondant à la ligne b-b, dans le transistor à couches minces CMOS à double grille qui est représenté sur la figure 99; Les figures 103 à 108 sont des représentations en coupe et en plan qui sont destinées à illustrer un processus de fabrication pour le transistor à couches minces CMOS à double grille conforme au quatorzième mode de réalisation, représenté sur la figure 98; La figure 109 est une coupe montrant une mémoire EEPROM flash du type à grilles superposées conforme à un quinzième mode de réalisation de la présente invention;
La figure 110 illustre un profil de concentra-
tion d'azote dans la direction de la profondeur d'une électrode de grille de commande, d'une pellicule isolante inter-couche, d'une électrode de grille flottante et d'une pellicule d'oxyde, dans la mémoire EEPROM flash qui est représentée sur la figure 109; Les figures 111, 112 et 114 à 124 sont des coupes qui sont destinées à illustrer un processus de fabrication pour la mémoire EEPROM flash du type à grilles superposées conforme au quinzième mode de réalisation, représenté sur la figure 109; La figure 113 est une représentation graphique destinée à illustrer un procédé de fixation d'une plage de projection d'azote dans une étape d'implantation d'azote qui est représentée sur la figure 112; La figure 125 est une coupe montrant une partie d'une cellule de mémoire d'une mémoire EEPROM flash du type à grilles superposées conforme à un seizième mode de réalisation de la présente invention; Les figures 126 à 128 sont des coupes qui sont destinées à illustrer un processus de fabrication pour la mémoire EEPROM flash du type à grilles superposées conforme au seizième mode de réalisation, représenté sur la figure ; La figure 129 est une coupe montrant une partie d'une cellule de mémoire d'une mémoire EEPROM flash du type à grilles superposées conforme à un dix- septième mode de réalisation de la présente invention; Les figures 130 et 131 sont des coupes qui sont destinées à illustrer un processus de fabrication pour la mémoire EEPROM flash du type à grilles superposées conforme au dix-septième mode de réalisation, représenté sur la figure 129; La figure 132 est une coupe montrant une partie d'une cellule de mémoire d'une mémoire EEPROM flash du type à canal enterré conforme à un dix-huitième mode de réalisation de la présente invention; Les figures 133 à 136 sont des coupes qui sont destinées à illustrer un processus de fabrication pour la mémoire EEPROM flash du type à canal enterré conforme au dix-huitième mode de réalisation, représenté sur la figure
132;
La figure 137 est une coupe montrant une mémoire EEPROM flash du type à grilles superposées conforme à un dix-neuvième mode de réalisation de la présente invention; La figure 138 illustre un profil d'impureté dans la direction de la profondeur d'une région de drain dans la mémoire EEPROM flash qui est représentée sur la figure 137; Les figures 139 à 141 sont des coupes qui sont destinées à illustrer un processus de fabrication pour la mémoire EEPROM flash du type à grilles superposées conforme au dix-neuvième mode de réalisation, représenté sur la figure 137; La figure 142 est une coupe montrant une mémoire EEPROM flash du type à grilles superposées conforme à un vingtième mode de réalisation de la présente invention; La figure 143 est une coupe montrant une mémoire EEPROM flash du type à grilles superposées conforme à un
vingt-et-unième mode de réalisation de la présente inven-
tion; La figure 144 est une coupe destinée à illustrer un processus de fabrication pour la mémoire EEPROM flash du type à grille enterrée conforme au vingt-et-unième mode de réalisation, représenté sur la figure 143; La figure 145 est une coupe destinée à illustrer un premier exemple d'un procédé classique de fabrication d'un transistor PMOS; Les figures 146A et 146B sont des coupes qui sont destinées à illustrer un second exemple d'un procédé classique de fabrication d'un transistor PMOS; Les figures 147A et 147B sont des coupes montrant un transistor PMOS amélioré classique; La figure 148 est une coupe montrant un exemple d'un transistor CMOS à double grille classique; Les figures 149 à 157 sont des coupes qui sont destinées à illustrer un processus de fabrication pour le transistor CMOS à double grille qui est représenté sur la figure 148; La figure 158 est une coupe montrant un autre exemple d'un transistor CMOS à double grille classique; Les figures 159 à 163 sont des coupes qui sont destinées à illustrer un processus de fabrication pour le transistor CMOS à double grille qui est représenté sur la figure 158;
La figure 164 est une coupe montrant un transis-
tor à couches minces PMOS classique; La figure 165 est une vue en perspective du transistor à couches minces PMOS qui est représenté sur la figure 164; Les figures 166 à 169 sont des représentations en coupe et en perspective destinées à illustrer un processus de fabrication pour le transistor à couches minces PMOS classique qui est représenté sur la figure 164; La figure 170 est une coupe montrant une mémoire EEPROM flash du type à grilles superposées classique; La figure 171 est un schéma destiné à illustrer une opération d'écriture dans la mémoire EEPROM flash classique employant des électrons chauds de canal; La figure 172 est un schéma destiné à illustrer une opération d'écriture dans une mémoire EEPROM flash classique employant des électrons chauds de substrat; La figure 173 est un schéma destiné à illustrer une opération d'écriture dans une mémoire EEPROM flash classique employant un phénomène tunnel F-N; La figure 174 est un diagramme de modèle pour l'illustration d'un rapport de couplage d'une mémoire EEPROM flash; La figure 175 est un diagramme de modèle pour l'illustration d'un effet tunnel inter-bande; La figure 176 est une coupe montrant une mémoire EEPROM flash du type à canal enterré classique; et La figure 177 est un diagramme de modèle qui est destiné à illustrer l'inconvénient que l'on rencontre dans le cas de l'utilisation d'un traitement de nitruration thermique rapide à titre de procédé d'introduction d'azote
dans une pellicule d'oxyde.
En se référant à la figure 1, on note qu'une pellicule d'oxyde d'isolation d'éléments 7 est formée sur une surface principale d'un substrat 1 en silicium de type N, dans un transistor PMOS conforme à un premier mode de réalisation de la présente invention. Des régions de source/drain 6 sont formées sur une partie de la surface principale du substrat 1 en silicium de type N qui se trouve entre la pellicule d'oxyde d'isolation d'éléments 7, avec un intervalle déterminé, pour définir une région de canal 10 entre elles. Une électrode de grille de type
P 35 est formée sur la région de canal 10 avec interpo-
sition d'une pellicule d'oxyde de grille 36. Une pellicule d'oxyde 4 est formée sur l'électrode de grille de type P+ 35. Des pellicules d'oxyde de parois latérales 5 sont formées sur des surfaces latérales de l'électrode de
grille de type P 35 et de la pellicule d'oxyde 4.
Dans le transistor PMOS conforme au premier mode de réalisation, une région 30 qui est indiquée par des hachures est dopée avec de l'azote. Ainsi, de l'azote est introduit dans l'électrode de grille de type P+ 35 et dans la pellicule d'oxyde de grille 36. En se référant à la figure 2, on note que de l'azote (N) est déposé dans la pellicule d'oxyde de grille 36. L'expression "dépôt d'azote" indique un état dans lequel de l'azote est emprisonné dans une certaine position constante de façon
que sa concentration soit augmentée.
On va maintenant se référer aux figures 3 à 7 pour décrire un procédé de fabrication du transistor PMOS conforme au premier mode de réalisation, représenté sur la
figure 1.
En premier lieu, on forme la pellicule d'oxyde d'isolation d'éléments 7 sur un substrat 1 de type N, par
une étape d'isolation d'éléments ordinaire, comme repré-
senté sur la figure 3. On forme ensuite une pellicule d'oxyde 36a d'environ 10 nm d'épaisseur sur la totalité de
la surface, par oxydation thermique. On forme une pelli-
cule de silicium polycristallin 35a d'environ 20 nm d'épaisseur sur la totalité de la pellicule d'oxyde 36a,
par dépôt chimique en phase vapeur.
On implante ensuite des ions d'azote dans la
pellicule de silicium polycristallin 35a dans des condi-
tions de 20 keV et 4 x 1015/cm2, de façon que le centre de la plage de profondeur à laquelle les ions d'azote sont implantés se trouve dans une partie supérieure de la pellicule de silicium polycristallin 35a, comme représenté sur la figure 4. On implante ensuite des ions de bore dans la pellicule de silicium polycristallin 35a dans des conditions de 20 keV et 4 x 1015/cm2, comme représenté sur la figure 5. On forme une pellicule d'oxyde (non repré- sentée) d'environ 200 nm d'épaisseur, par dépôt chimique
en phase vapeur, et on définit un motif dans cette pelli-
cule d'oxyde et dans la pellicule de silicium polycris-
tallin 35a, par photolithographie et gravure par voie sèche. On forme ainsi une électrode de grille 35b et une
pellicule d'oxyde 4, comme représenté sur la figure 6.
On forme par dépôt chimique en phase vapeur une pellicule d'oxyde (non représentée) d'environ 80 nm d'épaisseur, et on enlève ensuite par attaque une partie de l'épaisseur de cette pellicule d'oxyde, pour former des pellicules d'oxyde de parois latérales 5 et une pellicule
d'oxyde de grille 36b, comme représenté sur la figure 7.
On utilise les pellicules d'oxyde de parois latérales 5 et la pellicule d'oxyde d'isolation d'éléments 7 à titre de masques pour implanter des ions de fluorure de bore dans le substrat 1 en silicium de type N, dans des conditions de 20 keV et 4 x 10 15/cm2. On accomplit un traitement thermique à 850 C pendant environ 20 minutes, pour activer ainsi les impuretés qui sont implantées. Les régions de source/drain 6 et l'électrode de grille de type P+ 35 sont ainsi formées comme représenté sur la figure 1. Dans ce traitement thermique, l'azote qui est introduit par dopage dans une partie supérieure de l'électrode de grille 35b subit une diffusion thermique, tandis que l'azote subit
une ségrégation dans la pellicule d'oxyde de grille 36b.
Par conséquent, il existe un pic de concentration d'azote dans la pellicule d'oxyde de grille 36, comme représenté
sur la figure 2.
On va maintenant décrire de façon plus détail-
lée, en se référant à la figure 8, les conditions d'implantation d'azote dans le processus de fabrication mentionné ci-dessus. Une profondeur de projection Rp pour l'azote est fixée de façon à venir dans une position de l'électrode de grille de type P 35 et à s'étendre vers le haut au- delà d'une position séparée de 5 x ARp par rapport à l'interface entre l'électrode de grille de type P+35 et la pellicule d'oxyde de grille 36, en direction de l'électrode de grille de type P 35, en désignant par Rp l'écart-type de cette profondeur. Si la profondeur de projection Rp est fixée du côté du bas au-delà de la position précitée, la pellicule d'oxyde de grille 36 peut
être endommagée par l'implantation d'azote.
Bien que dans le processus de fabrication mentionné ci-dessus, l'électrode de grille de type P+ 35 et les régions de source/drain 6 soient dopées au cours d'étapes différentes, selon une variante il est possible de doper l'électrode de grille de type P+ 35 avec l'azote, en même temps que les régions de source/drain. En outre, selon une variante, on peut doper l'électrode de grille de
type P+ 35 par implantation d'ions de fluorure de bore.
Bien que l'on ait décrit le premier mode de réalisation en considérant un transistor PMOS seul, il est également
possible d'appliquer ce mode de réalisation à un transis-
tor PMOS qui est incorporé dans un transistor CMOS.
On va maintenant décrire les effets du premier mode de réalisation, envisagé ci-dessus. L'électrode de grille de type P 35 est dopée avec de l'azote, ce qui a pour effet de supprimer la diffusion de bore. En effet, l'azote participe au même mécanisme de diffusion de trous que le bore, et il a un coefficient de diffusion supérieur à celui du bore. Par conséquent, lorsqu'on effectue une diffusion mutuelle d'azote et de bore, l'azote occupe à l'avance des trous, qui sont des chemins de diffusion. Il en résulte qu'il est possible de supprimer la diffusion de bore, ce qui a pour effet d'empêcher que le bore ne provoque un percement de la région de canal 10. Il est donc possible de supprimer effectivement une fluctuation
de la tension de seuil. En outre, on peut aisément com-
mander, par l'implantation ionique, la distribution de profondeur et de concentration de l'azote qui résulte du dopage. L'électrode de grille de type P+ 35 est dopée avec de l'azote dans sa partie supérieure et elle est soumise à un traitement thermique, ce qui a pour effet de
déposer de l'azote dans la pellicule d'oxyde de grille 36.
Par conséquent, il se produit une réduction du niveau d'interface dans l'interface entre la pellicule d'oxyde de grille 36 qui est formée par une pellicule d'oxyde de silicium, et le substrat en silicium de type N, 1, qui est en silicium. Il est donc possible d'améliorer la fiabilité de la pellicule d'oxyde de grille 36, tout en améliorant
effectivement la résistance aux porteurs chauds.
La figure 9 montre des niveaux de fiabilité de pellicules d'oxyde de grille formées dans un transistor
MOS classique et dans un transistor MOS ayant une élec-
trode de grille dopée avec de l'azote, qui ont été évalués par un procédé à contrainte de courant constante. En se référant à la figure 9, on note que la résistance au claquage diélectrique est améliorée lorsque de l'azote est implanté dans l'électrode de grille 35, de façon que de l'azote soit déposé dans la pellicule d'oxyde de grille 36. La fiabilité de la pellicule d'oxyde de grille 36 est
donc améliorée.
La figure 10 montre la dépendance de la varia-
tion de la tension de seuil dans un transistor PMOS, qui
est occasionnée par l'injection de porteurs chauds, vis-à-
vis du taux d'injection d'azote. Dans le cas de la figure , on a mesuré la variation de la tension de seuil après l'application d'une tension de contrainte constante pendant environ 1000 secondes. On note que la variation de
la tension de seuil est réduite lorsque le taux d'injec-
tion d'azote pour l'électrode de grille 35 est augmenté.
En d'autres termes, on voit que la résistance du transis-
tor PMOS vis-à-vis des porteurs chauds est améliorée lorsque l'électrode de grille 35 est dopée avec de l'azote de façon à déposer de l'azote dans la pellicule d'oxyde de
grille 36.
Le maximum de concentration d'azote dans la région dopée avec de l'azote, 30, dans l'électrode de grille 35 et la pellicule d'oxyde de grille 36, est de préférence fixé dans une plage de 1019/cm3 à 1021/cm3. Par conséquent, le taux d'injection d'ions d'azote peut être fixé dans une plage de 1014/cm2 à 1016/cm2 au cours de l'étape de fabrication. On ne peut pas obtenir les effets mentionnés ci-dessus si le maximum de concentration d'azote est inférieur à 10 19/cm3. Lorsque le maximum de concentration d'azote dans la pellicule d'oxyde de grille 36 est supérieur à 1021/cm3, la mobilité des électrons de
canal est dégradée, et par conséquent les propriétés élec-
triques du transistor MOS sont dégradées.
En se référant à la figure 11, on va maintenant décrire un transistor PMOS conforme à un second mode de réalisation de la présente invention. Comme représenté sur la figure 11, des régions dopées avec de l'azote, 30, sont formées dans des régions de source/drain 6 conformément au second mode de réalisation. En se référant à la figure 12, on note que des plans de jonction des régions de source/ drain 6 représentées sur la figure 11 ne sont pas dopés avec de l'azote mais contiennent seulement du bore. On voit ainsi que les régions dopées avec de l'azote, 30, sont présentes dans les régions de source/drain 6 qui sont
dopées avec du bore.
On va maintenant décrire un exemple de processus de fabrication pour le transistor PMOS conforme au second mode de réalisation, représenté sur la figure 11, en se
référant aux figures 13 à 17.
En premier lieu, on forme une pellicule d'oxyde d'isolation d'éléments 7 sur un substrat 1 en silicium de type N, comme représenté sur la figure 13. On forme ensuite par oxydation thermique une pellicule d'oxyde 2a d'environ 10 nm d'épaisseur. On forme ensuite par dépôt chimique en phase vapeur, avec une épaisseur d'environ 2aOnm, une pellicule de silicium polycristallin 3a qui est dopée avec du phosphore, avec une concentration d'environ 5 x 1020/cm3. On forme en outre sur la pellicule de silicium polycristallin 3a, par dépôt chimique en phase
vapeur, une pellicule d'oxyde 4a d'environ 200 nm d'épais-
seur. On définit un motif dans la pellicule d'oxyde 4a et
la pellicule de silicium polycristallin 3a, par photoli-
thographie et gravue anisotrope, pour former ainsi une électrode de grille 3 et une pellicule d'oxyde 4 qui sont
représentées sur la figure 14.
On forme une pellicule d'oxyde (non représentée) d'environ 80 nm d'épaisseur, sur la totalité de la surface, par dépôt chimique en phase vapeur, et on enlève ensuite par gravure une partie de l'épaisseur de cette pellicule d'oxyde, pour former des pellicules d'oxyde de parois
latérales 5, comme représenté sur la figure 15.
Ensuite, on utilise à titre de masques les pellicules d'oxyde de parois latérales 5 et la pellicule d'oxyde d'isolation d'éléments 7, pour implanter de l'azote dans le substrat en silicium de type N 1, dans des conditions de 10 keV et 2 x 1015/cm2, comme représenté sur la figure 16. Ensuite, on utilise à nouveau à titre de masques les pellicules d'oxyde de parois latérales 5 et la pellicule d'oxyde d'isolation d'éléments 7, pour effectuer une implantation ionique de bore dans le substrat en
silicium de type N, 1, comme représenté sur la figure 17.
On effectue ensuite un traitement thermique à 850 C pendant environ 20 minutes, pour activer ainsi les impuretés qui ont été implantées. Les régions de source/ drain 6 et les régions dopées avec de l'azote, 30, sont
ainsi formées comme représenté sur la figure 11.
On va maintenant décrire, en se référant aux figures 18 et 19, un autre exemple de processus de fabri- cation pour le transistor PMOS conforme au second mode de
réalisation, représenté sur la figure 11.
Le processus jusqu'à la formation des pellicules d'oxyde de parois latérales 5 est similaire à celui que l'on a décrit en se référant aux figures 13 à 15. Ensuite, on utilise à titre de masques les pellicules de parois latérales 5 et la pellicule d'oxyde d'isolation d'éléments 7, pour implanter des ions d'azote dans un substrat en
silicium de type N, 1, sous un angle d'incidence de 300.
En termes plus concrets, on fait tourner le substrat en silicium de type N 1, de façon à implanter des ions d'azote dans ce substrat, dans des conditions de 12 keV et
2,5 x 1015/cm2.
On implante ensuite des ions de bore dans le substrat en silicium de type N, 1, dans des conditions de
keV et 4 x 1015/cm2, comme représenté sur la figure 19.
On effectue ensuite un traitement thermique à 850 C pendant environ 20 minutes, pour activer ainsi les impuretés qui ont été implantées. Les régions de source/ drain 6 et les régions dopées avec de l'azote, 30, sont
ainsi formées comme représenté sur la figure 11.
On va maintenant décrire de façon plus détaillée les conditions d'implantation d'azote dans le processus de fabrication pour le transistor PMOS conforme au second mode de réalisation. On implante de l'azote avec une énergie telle que la profondeur de projection d'azote soit inférieure à celle du bore, de façon qu'aucun défaut ne soit occasionné dans les plans de jonction entre les régions de source/drain 6 et le substrat en silicium de type N, 1, au cours de l'implantation d'azote, et qu'aucun
courant de fuite de jonction ne soit créé dans le fonc-
tionnement de l'élément.
Bien que l'on utilise l'électrode de grille de
type N, 3, dans la description ci-dessus, on peut rempla-
cer celle-ci par une électrode de grille de type P. ou par une électrode de grille ayant une structure multicouche comprenant une couche de siliciure de métal et une couche de silicium polycristallin, de façon que l'électrode de grille ait une résistance carrée réduite. En outre, on peut former des pellicules de siliciure de titane 8 sur les régions de source/drain 6, comme représenté sur la figure 20, dans le but de réduire la résistance des régions de source/drain 6. On peut aisément former ces pellicules de siliciure de titane en employant une étape de formation de siliciure de titane auto-aligné après l'étape décrite en relation avec la figure 19. Bien que dans le processus de fabrication indiqué ci-dessus, pour le transistor PMOS conforme au second mode de réalisation, on effectue une implantation ionique de bore au cours de la formation des régions de source/drain 6, on peut implanter à la place des ions de fluorure de bore dans les
régions de source/drain 6, si on ne forme pas sur celles-
ci des pellicules de siliciure de titane 8 représentées sur la figure 20. Bien que l'on ait décrit le second mode de réalisation en considérant un transistor PMOS seul, il est également possible d'appliquer ce mode de réalisation
à un transistor CMOS comprenant un transistor PMOS.
On va maintenant décrire des effets du second mode de réalisation. Les régions de source/drain de type P+ 6 sont dopées avec de l'azote, ce qui a pour effet de réduire la diffusion de bore. En effet, l'azote participe au même mécanisme de diffusion de trous que le bore, et il a un coefficient de diffusion supérieur à celui du bore, et par conséquent il se produit une diffusion mutuelle d'azote et de bore. Ainsi, l'azote occupe à l'avance des trous, qui sont des chemins de diffusion, grâce à quoi il est possible de réduire la diffusion de bore. Il est donc possible de former des régions de source/drain 6 ayant des
plans de jonction de faible profondeur.
Dans le second mode de réalisation, on implante de l'azote avec une énergie telle que la profondeur de projection d'azote soit inférieure à celle du bore, dans
le but d'éviter un endommagement occasionné par l'implan-
tation d'azote. Dans ce cas également, il est possible de
réduire suffisamment la diffusion de bore même si l'extré-
mité de la distribution de concentration d'azote dans l'implantation d'azote n'est pas plus profonde que celle de la distribution de la concentration de bore dans
l'implantation de bore, comme représenté sur la figure 21.
En outre, lorsqu'on effectue un dopage avec de l'azote par implantation ionique, le substrat en silicium de type N 1 est amené dans un état amorphe, grâce à quoi il est possible de réduire un phénomène de canalisation dans une implantation ionique ultérieure de bore. Il est donc possible de former les régions de source/drain 6 avec des plans de jonction de faible profondeur. En outre, l'azote fait passer le substrat en silicium de type N, 1, dans un état amorphe moins prononcé que l'état amorphe qui est produit par l'implantation ionique de germanium et de
silicium, grâce à quoi un traitement thermique à tempé-
rature élevée n'est pas exigé pour la réparation du réseau cristallin. Ce procédé est donc encore plus efficace pour la formation de plans de jonction de faible profondeur. En outre, on peut former les régions de source/drain 6 sans implantation de fluorure de bore, grâce à quoi il est possible d'éliminer l'obstacle au déroulement d'une réaction de formation de siliciure qui est occasionné par le fluor contenu dans le fluorure de bore, lorsqu'on réduit la résistance des régions de source/drain 6 par une étape de formation de siliciure auto-aligné. Il est donc possible de former une excellente pellicule de siliciure de métal. De plus, il est possible de réduire encore davantage la diffusion transversale de bore, par dopage
avec de l'azote par un procédé d'implantation avec rota-
tion en oblique. Il en résulte qu'il est possible
d'augmenter la longueur de grille effective du transistor.
Le maximum de la concentration d'azote dans la région dopée avec de l'azote, 30, dans chaque région de source/drain 6 est de préférence fixé dans une plage de 1019/cm3 à 1021/cm3. Le taux d'injection pour des ions d'azote dans le processus de fabrication peut donc être fixé dans une plage de 1014/cm2 à 1016/cm2. Aucun des effets mentionnés ci-dessus ne peut être atteint si le maximum de la concentration d'azote est inférieur à 1019/cm3, tandis que le taux d'activation du bore est réduit et la résistance de chaque région de source/drain 6 est augmentée si le maximum de la concentration d'azote
est supérieur à 10 l/cm3.
On va maintenant décrire un transistor PMOS conforme à un troisième mode de réalisation de la présente invention, en se référant à la figure 22. Comme représenté sur la figure 22, le troisième mode de réalisation a une structure qui est obtenue en combinant mutuellement les
premier et second modes de réalisation.
On va maintenant décrire un exemple de processus de fabrication pour le transistor PMOS conforme au troisième mode de réalisation, représenté sur la figure
22, en se référant aux figures 23 à 26.
En premier lieu, on forme une pellicule d'oxyde d'isolation d'éléments 7 et une pellicule d'oxyde 36a d'environ 10 nm d'épaisseur sur un substrat en silicium de type N, 1, comme représenté sur la figure 23. On forme par dépôt chimique en phase vapeur une pellicule de silicium polycristallin 35a d'environ 200 nm d'épaisseur. On
définit un motif dans la pellicule de silicium poly-
cristallin 35a et la pellicule d'oxyde 36a, par photoli-
thographie et gravure anisotrope. On obtient ainsi une pellicule de silicium polycristallin 35b portant un motif, comme représenté sur la figure 24. On forme ensuite par dépôt chimique en phase vapeur unepellicule d'oxyde (non représentée) d'environ 80 nm d'épaisseur, et on enlève par gravure une partie de l'épaisseur de cette pellicule d'oxyde, pour former des pellicules d'oxyde de parois
latérales 5 et une pellicule d'oxyde de grille 36b.
On implante ensuite des ions d'azote dans la pellicule de silicium polycristallin 35b et dans les régions de formation de source/drain, dans des conditions de 10 keV et 2 x 10 15/cm2, de façon que le centre de la plage d'implantation se trouve dans une partie supérieure de la pellicule de silicium polycristallin 35b, comme
représenté sur la figure 25.
On implante ensuite des ions de bore dans la pellicule de silicium polycristallin 35b et dans les régions de formation de source/drain, dans des conditions de 10 keV et 4 x 1015/cm2, comme représenté sur la figure 26. On effectue ensuite un traitement thermique à 850 C pendant environ 20 minutes, pour activer ainsi les impuretés qui ont été implantées. Des régions de source/ drain 6, une électrode de grille 35 et des régions dopées avec de l'azote, 30, sont ainsi formées de la manière qui est représentée sur la figure 22. Lorsque l'azote qui est
introduit par dopage dans la partie supérieure de l'élec-
trode de grille 35b est soumis à une diffusion thermique au cours du traitement thermique, il se produit une ségrégation de l'azote dans la pellicule d'oxyde de grille 36b. I1 se forme donc une pellicule d'oxyde de grille 36
ayant un maximum de concentration d'azote, comme repré-
senté sur la figure 2. Les conditions d'implantation
d'azote dans les régions de source/drain 6 et dans l'élec-
trode de grille 35 sont celles décrites ci-dessus en
relation avec les premier et second modes de réalisation.
On va maintenant décrire un autre exemple de processus de fabrication pour le transistor PMOS conforme au troisième mode de réalisation, représenté sur la figure 22, en se référant aux figures 27 à 32. En premier lieu, on forme sur un substrat en silicium de type N, 1, une pellicule d'oxyde d'isolation d'éléments 7, une pellicule d'oxyde 36a d'environ 10 nm d'épaisseur et une pellicule de silicium polycristallin 35a d'environ 200 nm d'épaisseur, comme représenté sur la
figure 27.
Ensuite, on implante des ions d'azote dans la
pellicule de silicium polycristallin 35a, dans des condi-
tions de 20 keV et 4 x 10 15/cm2, de façon que la prfondeurde
projection d'azote corresponde à une partie de la pelli-
cule de silicium polycristallin 35a s'étendant vers le haut au-delà du milieu de son épaisseur, comme représenté sur la figure 28. Ensuite, on implante en outre des ions de bore dans la pellicule de silicium polycristallin 35a dans des conditions de 20 keV et 4 x 10 5/cm2. Ensuite, on
définit un motif dans la pellicule de silicium polycris-
tallin 35a, par photolithographie et gravure anisotrope,
pour former une électrode de grille 35b qui est représen-
tée sur la figure 30. On forme ensuite par dépôt chimique en phase vapeur une pellicule d'oxyde (non représentée) d'environ 80 nm d'épaisseur, et on enlève par gravure une partie de l'épaisseur de cette pellicule d'oxyde, pour former des pellicules d'oxyde de parois latérales 5 et une
pellicule d'oxyde de grille 36b.
On effectue ensuite une implantation ionique d'azote dans les régions de formation de source/drain dans des conditions de 10 keV et 2 x 1015/cm2, comme représenté sur la figure 31. Ensuite, on implante des ions de bore dans les régions de formation de source/drain, dans des conditions de 10 keV et 4 x 1015/cm2, comme représenté sur la figure 32. Enfin, on effectue un traitement thermique à
850 C pendant environ 20 minutes.
Bien que de l'azote et du bore soient implantés deux fois dans l'électrode de grille 35 dans le second processus de fabrication mentionné ci-dessus, pour le transistor PMOS conforme au troisième mode de réalisation, la présente invention n'est pas restreinte à ceci et on peut également employer le processus de fabrication suivant: Après l'étape qui est représentée sur la figure 29, on forme une pellicule d'oxyde d'environ 200 nm d'épaisseur sur la pellicule de silicium polycristallin a, par dépôt chimique en phase vapeur, et on définit ensuite un motif dans la pellicule formée. Une pellicule d'oxyde est ainsi formée sur l'électrode de grille 35 pour
remplir la fonction d'une pellicule d'arrêt pour l'intro-
duction d'impuretés dans l'électrode de grille 35. On peut employer cette pellicule d'oxyde à titre de masque pour l'implantation ionique de bore et d'azote seulement dans les régions de source/drain 6. Bien que dans le processus de fabrication mentionné ci-dessus pour le transistor PMOS conforme au troisième mode de réalisation, on implante des ions de bore avant de définir le motif de l'électrode de grille 35, cette étape d'implantation peut être omise, de
façon que des ions de bore soient implantés dans l'élec-
trode de grille 35 simultanément à l'implantation d'ions
de bore dans les régions de source/drain 6.
Bien que l'on ait décrit le troisième mode de réalisation en considérant un transistor PMOS seul, la présente invention n'est pas restreinte à ceci mais est également applicable à un transistor CMOS comprenant un transistor PMOS. En outre, on peut former des couches de siliciure de titane 8 sur les régions de source/drain 6, comme représenté sur la figure 33, dans le but de réduire la résistance de l'électrode de grille 35 et des régions de source/drain 6. On peut aisément former de telles couches de siliciure de titane 8 sur l'électrode de grille et les régions de source/drain 6 par une étape de formation de siliciure de titane auto-aligné, après
l'étape qui est représentée sur la figure 26 ou 32.
Les effets du transistor PMOS conforme au troisième mode de réalisation sont similaires à ceux des
premier et second modes de réalisation. En outre, confor-
mément au troisième mode de réalisation, il est possible de changer des profils d'azote de l'électrode de grille 35
et des régions de source/drain 6, en accomplissant séparé-
ment des étapes d'implantation d'azote pour l'électrode de grille 35 et les régions de source/drain 6, bien que le nombre d'étapes soit augmenté, ce qui permet d'optimiser
les profils d'azote relatifs. Il est donc possible d'empê-
cher encore plus efficacement que le bore ne perce la pellicule d'oxyde de grille 36 et ne diffuse dans les
régions de source/drain 6.
On va maintenant décrire un transistor NMOS conforme à un quatrième mode de réalisation de la présente invention, en se référant à la figure 34. Comme représenté sur la figure 34, une pellicule d'oxyde d'isolation d'éléments 7 est formée sur une surface principale d'un substrat en silicium de type P. 40, dans le transistor NMOS conforme au quatrième mode de réalisation. En outre, des régions de source/drain de type N 43 sont formées sur une région active qui se trouve entre des parties de la
pellicule d'oxyde d'isolation d'éléments 7, à un inter-
valle déterminé, de façon à définir une région de canal 10 entre elles. Des régions de source/drain de type N+ 44 sont formées de façon à être adjacentes aux régions de source/drain de type N 43. Les régions de source/drain de type N 43 et les régions de source/drain de type N+ 44 forment un transistor NMOS ayant une structure à drain faiblement dopé. En se référant à la figure 35, on note que de l'azote est déposé dans une pellicule d'oxyde de grille 42 dans le transistor NMOS conforme au quatrième
mode de réalisation.
On va maintenant décrire un procédé de fabrica-
tion pour le transistor NMOS conforme au quatrième mode de réalisation, en se référant aux figures 36 à 41. En premier lieu, on forme une pellicule d'oxyde d'isolation d'éléments 7 sur un substrat en silicium de type P. 40, par une étape d'isolation d'éléments ordinaire, comme représenté sur la figure 36. On forme une pellicule d'oxyde 42a d'environ 10 nm d'épaisseur, par oxydation thermique, et on forme ensuite par dépôt
chimique en phase vapeur une pellicule de silicium poly-
cristallin 41a d'environ 200 nm d'épaisseur.
Ensuite, on implante des ions d'azote dans des conditions de 20 keV et 1 x 10 16/cm2, de façon que le centre de la plage d'implantation se trouve dans une
partie supérieure de la pellicule de silicium polycristal-
lin 41a. On implante ensuite des ions d'arsenic dans la pellicule de silicium polycristallin 41a, dans des conditions de 30 keV et 4 x 1015/cm2, comme représenté sur
la figure 38. On définit ensuite un motif dans la pelli-
cule de silicium polycristallin 41a, par photolithographie et gravure anisotrope, pour former une électrode de grille 41. Ensuite, on implante des ions d'arsenic dans les régions de formation de source/drain, sous un angle d'incidence de 450, comme représenté sur la figure 39. En termes plus concrets, on fait tourner le substrat en silicium de type P. 40, de façon que des ions d'arsenic soient implantés dans celui-ci dans des conditions de keV et 4 x 10 13/cm2. On forme ensuite une pellicule d'oxyde d'environ 80 nm d'épaisseur, par dépôt chimique en phase vapeur, et on enlève par gravure une partie de l'épaisseur de cette pellicule d'oxyde. Des pellicules d'oxyde de parois latérales 5 et une pellicule d'oxyde de grille 42b sont ainsi formées, comme représenté sur la figure 40. On implante ensuite des ions d'arsenic dans les régions de formation de source/drain de type N+, dans des
conditions de 50 keV et 4 x 1015/cm2.
Enfin, on accomplit un traitement thermique à 850 C pendant environ 20 minutes, pour activer ainsi les impuretés qui ont été implantées. Les régions de source/ drain de type N 43, les régions de source/drain de type N 44, l'électrode de grille 41 et les régions dopées avec de l'azote, 30, sont ainsi formées comme représenté sur la figure 34. Il se produit une ségrégation de l'azote dans la pellicule d'oxyde de grille 42b, ce qui a pour effet de former une pellicule d'oxyde de grille 36 ayant un maximum de concentration d'azote, comme représenté sur la figure 35. La profondeur de projection Rp de l'azote est fixée de façon à correspondre à la position de l'électrode de grille 41, en s'étendant vers le haut au-delà d'une position séparée de 5 x 4 Rp par rapport à l'interface entre l'électrode de grille de type N+ 41 et la pellicule d'oxyde de grille 42, en direction des régions de source/
drain de type N+ 44, en désignant par 4Rp son écart-type.
Bien que dans la description ci-dessus, de
l'arsenic soit introduit par implantation ionique dans la pellicule de silicium polycristallin 41a, pour former l'électrode de grille 41 qui est dopée avec le type N, la présente invention n'est pas restreinte à ceci, et à la place l'électrode de grille 41 dopée avec le type N peut
être formée à partir d'une pellicule de silicium polycris-
tallin qui est dopée avec du phosphore, avec une concen-
tration d'environ 5 x 10 2/cm3. Bien que l'on ait décrit le quatrième mode de réalisation en considérant un transistor NMOS seul, ce mode de réalisation est également applicable à un transistor CMOS comprenant un transistor NMOS. En ce qui concerne l'effet du quatrième mode de réalisation, de l'azote est déposé dans la pellicule d'oxyde de grille 42 au cours d'un traitement thermique ultérieur, du fait que l'électrode de grille 41 est dopée avec de l'azote dans sa partie supérieure. Par conséquent, un niveau d'interface est réduit à l'interface entre la pellicule d'oxyde de grille 42 qui est formée par une pellicule d'oxyde de silicium, et le substrat de type P 40 qui est en silicium. Par conséquent, la fiabilité de la pellicule d'oxyde de grille 42 est améliorée, tandis que la résistance aux porteurs chauds est effectivement améliorée. L'évaluation de la fiabilité de la pellicule d'oxyde de grille 42 a été effectuée de la manière décrite ci- dessus en relation avec la figure 9. La figure 42 montre la dépendance dela variation d'ume tension de seuil du transistor NMOS, qui est occasionnée par l'injection de porteurs chauds, vis-à-vis du taux d'injection d'azote. En se référant à la figure 42, on note que l'on a mesuré la variation de la tension de seuil après qu'une tension de
contrainte constante a été appliquée pendant 100 secondes.
La variation de la tension de seuil est réduite lorsque le taux d'injection d'azote dans l'électrode de grille 41 est augmenté. On voit donc que la résistance aux porteurs chauds pour le transistor NMOS est améliorée lorsque l'électrode de grille 41 est dopée avec de l'azote, de façon que de l'azote soit déposé dans la pellicule d'oxyde
de grille 42.
* Le maximum de la concentration d'azote dans la région dopée avec de l'azote, 30, dans l'électrode de grille 41 et la pellicule d'oxyde de grille 42, est de préférence fixé dans une plage de 1019/cm3 à 1021/cm3. Par conséquent, le taux d'injection d'ions d'azote au cours des étapes de fabrication peut être fixé dans une plage de
1014/cm2 à 1016/cm2.
On va maintenant décrire un transistor NMOS conforme à un cinquième mode de réalisation de la présente
invention, en se référant à la figure 43. Dans le transis-
tor NMOS conforme au cinquième mode de réalisation, des régions dopées avec de l'azote, 30, sont formées dans des régions de source/drain de type N+, 44. En se référant à la figure 44, on note que des plans de jonction des régions de source/drain de type N 43 ne sont pas dopés avec de l'azote, mais que les régions dopées avec de l'azote, 30, sont présentes dans les régions de source/drain de type N+, 44, qui sont formées par dopage
avec de l'arsenic.
On va maintenant décrire un processus de fabri-
cation pour le transistor NMOS conforme au cinquième mode de réalisation représenté sur la figure 43, en se référant
aux figures 45 à 48.
En premier lieu, on forme une pellicule d'oxyde d'isolation d'éléments 7 et une pellicule d'oxyde 2a d'environ 10 nm d'épaisseur sur un substrat en silicium de type P, 40, comme représenté sur la figure 45. En outre,
on forme par dépôt chimique en phase vapeur sur la pelli-
cule d'oxyde 2a, une pellicule de silicium polycristallin (non représentée) d'environ 200 nm, qui est dopée avec du phosphore à une concentration d'environ 5 x 1020/cm3. On forme une pellicule d'oxyde (non représentée) d'environ
nm d'épaisseur sur cette pellicule de silicium poly-
cristallin. On définit un motif dans la pellicule d'oxyde et la pellicule de silicium polycristallin, de façon à former une électrode de grille, par photolithographie et gravure anisotrope. On forme ainsi une pellicule d'oxyde 4 et une pellicule de grille 3, comme représenté sur la
figure 45.
Ensuite, on utilise à titre de masques l'élec-
trode de grille 3, la pellicule d'oxyde 4 et la pellicule d'oxyde d'isolation d'éléments 7, pour effectuer une implantation ionique d'ions d'arsenic dans le substrat en silicium de type P, 40, sous un angle d'incidence de 45', comme représenté sur la figure 46. En termes plus concrets, on fait tourner le substrat en silicium de type P. 40, de façon que les ions d'arsenic soient implantés dans ce dernier sous un angle d'incidence de 45 , dans des conditions de 50 keV et 4 x 1013/cm2. On forme ensuite une pellicule d'oxyde (non représentée) d'environ 80 nm d'épaisseur, par dépôt chimique en phase vapeur, et on enlève par gravure une partie de l'épaisseur de cette pellicule d'oxyde. Des pellicules d'oxyde de parois latérales 5 et une pellicule d'oxyde de grille 2 sont ainsi formées comme représenté sur la figure 47. En outre, on utilise à titre de masques les pellicules d'oxyde de parois latérales 5 et la pellicule d'oxyde d'isolation d'éléments 7, pour implanter des ions d'azote dans le substrat en silicium de type P. 40, dans des conditions de keV et 2 x 1015/cm2. En outre, on utilise à nouveau à
titre de masques les pellicules d'oxyde de parois laté-
rales 5 et la pellicule d'oxyde d'isolation d'éléments 7 pour implanter des ions d'arsenic dans le substrat en silicium de type P. 40, dans des conditions de 50 keV et 4 x 1015/cm2. On accomplit un traitement thermique à 850 C
pendant environ 20 minutes, pour activer ainsi les impu-
retés qui ont été implantées. Les régions de source/drain de type N 43, les régions de source/drain de type N+ 44 et les régions dopées avec de l'azote, 30, sont ainsi
formées comme représenté sur la figure 42.
Les conditions pour l'implantation d'azote pour le processus de fabrication mentionné ci-dessus pour le transistor NMOS conforme au cinquième mode de réalisation, sont identiques à celles décrites en relation avec le premier mode de réalisation. Ainsi, on implante de l'azote à une énergie telle que sa pronfondeur de projection soit
inférieure à celle de l'arsenic.
Bien que dans le processus de fabrication envisagé ci-dessus, l'électrode de grille 3 soit formée par une pellicule de silicium polycristallin qui est dopée avec du phosphore, la présente invention n'est pas limitée à ceci, et il est possible de former une pellicule de silicium polycristallin non dopé de façon qu'une impureté de type N soit implantée dans cette pellicule pour former une électrode de grille. En outre, on peut employer une électrode de grille ayant une structure multicouche comprenant une pellicule de siliciure de métal et une pellicule de silicium polycristallin, de façon à réduire la résistance carrée de l'électrode de grille. En outre, comme représenté sur la figure 49, on peut former des pellicules de siliciure de titane 8 sur les régions de
source/drain de type N+ 44, de façon à réduire la résis-
tance des régions de source/drain 44. En ce qui concerne l'effet du cinquième mode de réalisation, les régions de source/drain de type N+ sont dopées avec de l'azote, et par conséquent la diffusion d'arsenic est atténuée. En effet, les considérations concernant la relation entre le bore et l'azote que l'on a exposées en se référant au premier mode de réalisation, s'appliquent également à la relation entre l'arsenic et l'azote. Il est donc possible de réduire la diffusion d'arsenic par diffusion mutuelle d'arsenic et d'azote, pour former ainsi les régions de source/drain avec des plans de jonction moins profonds
que ceux de l'art antérieur.
Le maximum de la concentration d'azote de la région dopée avec de l'azote, 30, de chaque région de source/drain de type N 44 est fixé de préférence dans une plage de 1019/cm3 à 1021/cm3. Par conséquent, le taux d'injection pour les ions d'azote dans le processus de fabrication peut être fixé dans une plage de 10 14/cm2 à
1016/cm2. On ne peut pas atteindre l'effet indiqué ci-
dessus si le maximum de la concentration d'azote est inférieur à 1019/cm3, tandis que le taux d'activation de l'arsenic est réduit, et par conséquent la résistance de la région de source/drain de type N+ 44 est augmentée, si le maximum de la concentration d'azote est supérieur à
21/cm3.
On va maintenant décrire un transistor CMOS à double grille conforme à un sixième mode de réalisation de
la présente invention, en se référant à la figure 50.
Conformément au sixième mode de réalisation, une pellicule d'oxyde d'isolation d'éléments 12 est formée sur une surface principale d'un substrat en silicium de type P, 11. En outre, un caisson N 13 et un caisson P 14 sont formés sur la surface principale du substrat en silicium de type P 11, de façon à être mutuellement adjacents. Des régions de source/drain 21 sont formées avec un intervalle déterminé sur une surface principale du caisson N 13, pour définir une région de canal 10 entre elles. Une électrode de grille de type P 50 est formée sur la région de canal , avec interposition d'une pellicule d'oxyde de grille 47. Des pellicules de siliciure de titane 23 sont formées sur des surfaces supérieures de l'électrode de grille de
type P+ 50 et des régions de source/drain 21. Des pelli-
cules d'oxyde de parois latérales 20 sont formées sur des
surfaces latérales de l'électrode de grille de type P+ 50.
En outre, des régions dopées avec de l'azote 30 (parties hachurées) sont formées dans les régions de source/drain 21, la pellicule d'oxyde de grille 47 et l'électrode de
grille de type P+ 50.
D'autre part, des régions de source/drain de type N 52 sont formées sur une surface principale du caisson P 14, avec un intervalle déterminé, pour définir entre elles une région de canal 10. Des régions de source/ drain de type N+ 53 sont formées en continuation avec les régions de source/drain de type N 52. Une électrode de grille de type N+ 51 est formée sur la région de canal 10
avec interposition d'une pellicule d'oxyde de grille 48.
Des pellicules de siliciure de titane 23 sont formées sur des surfaces supérieures des régions de source/drain de type N+ 53 et de l'électrode de grille de type N+ 51. Des pellicules d'oxyde de parois latérales 20 sont formées sur des surfaces latérales de l'électrode de grille de type N+ 51 et de la pellicule de siliciure de titane 23 qui est
formée sur elle. Conformément au sixième mode de réalisa-
tion, les pellicules de siliciure de titane 23 sont destinées à réduire la résistance des régions de source/ drain, tout en donnant aux électrodes de grille 50 et 51
des structures du type silicium polycristallin/siliciure.
On va maintenant décrire un exemple de processus de fabrication pour le transistor CMOS à double grille conforme au sixième mode de réalisation, en se référant aux figures 51 à 59. En premier lieu, on forme un caisson N 13 et un caisson P 14 dans un substrat en silicium de type P 11, comme représenté sur la figure 51. Ensuite, on forme une pellicule d'oxyde d'isolation d'éléments 12 sur le substrat en silicium de type P 11, par une étape d'isolation d'éléments ordinaire. Ensuite, on forme par oxydation thermique des pellicules d'oxyde 49 d'environ
nm d'épaisseur sur le caisson N 13 et le caisson P 14.
On forme ensuite une pellicule de silicium polycristallin , d'environ 200 nm d'épaisseur, sur les pellicules d'oxyde 49 et la pellicule d'oxyde d'isolation d'éléments
12, par dépôt chimique en phase vapeur.
Ensuite, on implante des ions d'azote dans la
pellicule de silicium polycristallin 55 dans des condi-
tions de 20 keV et 4 x 1015/cm2, de façon que le centre de la plage de profondeur d'implantation se trouve dans une partie supérieure de la pellicule de silicium polycristallin 55, comme représenté sur la figure 52. On recouvre ensuite une région de formation de transistor PMOS avec une pellicule de matière de réserve 60, comme représenté sur la figure 53, et on utilise la matière de réserve 60 à titre de masque pour l'implantation d'ions d'arsenic dans une partie de la pellicule de silicium polycristallin 55 qui est formée dans une région de transistor NMOS, dans des conditions de 30 keV et 4 x 10 15/cm2. On enlève ensuite la
pellicule de matière de réserve 60.
Ensuite, on recouvre la région de formation de transistor NMOS avec une pellicule de matière de réserve 61, comme représenté sur la figure 54, et on utilise la pellicule de matière de réserve 61 à titre de masque pour implanter des ions de bore dans une partie de la pellicule de silicium polycristallin 55 qui se trouve dans la région de formation de transistor PMOS, dans des conditions de keV et 4 x 10 15/cm2. On enlève ensuite la pellicule de
matière de réserve 61. On définit un motif dans la pelli-
cule de silicium polycristallin 55, par photolithographie et gravure anisotrope, pour former ainsi des pellicules de silicium polycristallin 50a et 51a, comme représenté sur
la figure 55.
Ensuite, on recouvre la région de formation de transistor PMOS avec une pellicule de matière de réserve 62, comme représenté sur la figure 56, et on utilise la pellicule de matière de réserve 62 à titre de masque pour implanter des ions d'arsenic dans les régions de source/ drain de type N sur le caisson P 14, comme représenté sur la figure 56. En termes plus concrets, on fait tourner le substrat en silicium de type P 11 de façon que les ions d'arsenic soient implantés dans ce dernier sous un angle d'incidence de 45 , dans des conditions de 50 keV et 4 x 1013/cm2. On enlève ensuite la pellicule de matière de
réserve 62.
Ensuite, on forme une pellicule d'oxyde d'envi-
ron 80 nm d'épaisseur sur la totalité de la surface, par dépôt chimique en phase vapeur, et on enlève par gravure une partie de l'épaisseur de cette pellicule d'oxyde pour former des pellicules d'oxyde de parois latérales 20 et des pellicules d'oxyde de grille 47a et 48a, comme représenté sur la figure 57. Ensuite, on recouvre la région de formation de transistor PMOS avec une pellicule de matière de réserve 63, comme représenté sur la figure 58. On utilise la pellicule de matière de réserve 63 à titre de masque pour implanter des ions d'arsenic dans les régions de formation de source/drain de type N sur le caisson P 14, dans des conditions de 50 keV et 4 x 15/cm2. Ensuite, on enlève la pellicule de matière de
réserve 63.
Ensuite, on recouvre la région de formation de transistor NMOS avec une pellicule de matière de réserve 64, comme représenté sur la figure 59. On utilise la pellicule de matière de réserve 64 à titre de masque pour implanter des ions d'azote dans des conditions de 10 keV et 2 x 10 5/cm2, et on implante ensuite des ions de bore dans des conditions de 10 keV et 4 x 1015/cm2. On enlève
ensuite la pellicule de matière de réserve 64. On accom-
plit un traitement thermique à 850 C pendant environ 20 minutes, pour activer ainsi les impuretés qui ont été implantées. Les régions de source/drain 21, la pellicule de silicium polycristallin de type P+ 50, les régions de source/drain de type N 52, les régions de source/drain de type N+ 53, l'électrode de grille de type N+ 51 et les régions dopées avec de l'azote, 30, sont ainsi formées comme représenté sur la figure 50. Pendant le traitement thermique, l'azote qui est introduit par dopage dans les
parties supérieures des pellicules de silicium polycris-
tallin 50a et 51a est soumis à une diffusion thermique. A ce moment, il se produit une ségrégation de l'azote dans les pellicules d'oxyde de grille 47a et 48a, ce qui a pour effet de former des pellicules d'oxyde de grille 47 et 48 dans lesquelles existent des maximums de concentration d'azote. On forme ensuite des couches de titane (non
représentées) d'environ 50 nm d'épaisseur, par pulvérisa-
tion cathodique, et on leur applique un traitement thermique à 700 C pendant 30 secondes. Les pellicules de siliciure de titane 23 (voir la figure 50) sont ainsi formées sur les pellicules de silicium polycristallin de type P+ 50 et 51, sur les régions de source/drain de type P 21 et sur les régions de source/drain de type N+ 53. On enlève ensuite les couches de titane n'ayant pas réagi qui se trouvent sur les pellicules d'oxyde, pour former ainsi le transistor CMOS à double grille conforme au sixième
mode de réalisation.
On va maintenant décrire un autre exemple de processus de fabrication pour le transistor CMOS à double grille conforme au sixième mode de réalisation, représenté sur la figure 50, en se référant aux figures 60 à 64. En premier lieu, les éléments allant jusqu'à une pellicule de silicium polycristallin 55 sont formés par un processus qui est similaire à celui représenté sur la figure 51.
Ensuite, on recouvre une région de formation de transistor PMOS avec une pellicule de matière de réserve 60, comme représenté sur la figure 60. On utilise cette pellicule de matière de réserve 60 à titre de masque pour implanter des ions d'azote dans la pellicule de silicium polycristallin , dans des conditions de 25 keV et 1 x 1016/cm2, de façon que le centre d'une plage d'implantation se trouve dans une partie supérieure de la pellicule de silicium
polycristallin 55.
Ensuite, on utilise à titre de masque la pelli-
cule de matière de réserve 60 pour implanter en outre des
ions d'arsenic dans la pellicule de silicium polycris-
tallin 55, dans des conditions de 30 keV et 4 x 1015/cm2, comme représenté sur la figure 61. On enlève ensuite la
pellicule de matière de réserve 60.
Ensuite, on recouvre une région de formation de transistor NMOS avec une pellicule de matière de réserve 61, comme représenté sur la figure 62. On utilise cette pellicule de matière de réserve 61 à titre de masque pour implanter des ions d'azote dans la pellicule de silicium polycristallin 55, dans des conditions de 15 keV et 4 x 1015/cm2, de façon que le centre de la plage de profondeur d'implantation se trouve dans une partie supérieure de la pellicule de silicium polycristallin 55. Ensuite, on utilise la pellicule de matière de réserve 61 à titre de masque pour implanter en outre des ions de bore dans la
pellicule de silicium polycristallin 55, dans des condi-
tions de 20 keV et 4 x 1015/cm2. On enlève ensuite la pellicule de matière de réserve 61. On définit un motif dans la pellicule de silicium polycristallin 55, par photolithographie et gravure anisotrope, pour former ainsi les pellicules de silicium polycristallin 50a et 51a qui sont représentées sur la figure 64. Les étapes suivantes sont similaires à celles qui sont représentées sur les
figures 56 à 59.
Bien que l'étape de dopage de la pellicule de silicium polycristallin 50a avec du bore soit accomplie indépendamment de celle de dopage des régions de source/ drain avec du bore dans chacun des deux processus de fabrication envisagés ci-dessus, selon une variante la pellicule de silicium polycristallin 50a peut être dopée avec du bore au cours de l'étape de dopage des régions de source/drain avec du bore. En outre, l'étape de dopage de la pellicule de silicium polycristallin 50a avec de l'arsenic peut également être accomplie conjointement à l'étape de dopage des régions de source/drain de type N
ou de type N+ avec de l'arsenic.
On va maintenant décrire les effets du sixième mode de réalisation. Dans la région de transistor PMOS, la pellicule de silicium polycristallin de type P 50 et les régions de source/drain de type P 21 sont dopées avec de
l'azote, grâce à quoi on peut obtenir des effets simi-
laires à ceux décrits ci-dessus en relation avec les premier et second modes de réalisation. En outre, dans la région de transistor NMOS, la pellicule de silicium de type N+ 51 est dopée avec de l'azote, grâce à quoi on peut obtenir un effet similaire à ceux décrits en relation avec le quatrième mode de réalisation. Lorsque des ions d'azote sont implantés dans la pellicule de silicium polycris- tallin 50a et dans la pellicule de silicium polycristallin de type N+ 51 au cours d'étapes séparées, il est possible d'optimiser les profils d'azote de ces pellicules sous la dépendance des propriétés des ions qui sont implantés dans ces pellicules de silicium polycristallin 50a et 51a. Il est donc possible de réduire encore davantage le percement
par le bore à partir de la pellicule de silicium polycris-
tallin de type P+ 50 dans la région de transistor PMOS, et la génération d'un niveau d'interface dans l'interface entre la pellicule d'oxyde de grille 47 et le substrat en
silicium 11 dans la région de transistor NMOS.
On va maintenant décrire un transistor CMOS à double grille conforme à un septième mode de réalisation
de la présente invention, en se référant à la figure 65.
Conformément au septième mode de réalisation, une élec-
trode de grille d'un transistor PMOS a une structure à
deux couches comprenant une pellicule de silicium poly-
cristallin de type P+ 50 et une pellicule de siliciure de tungstène 70 qui est formée par dessus, tandis qu'une électrode de grille d'un transistor NMOS a également une structure à deux couches, comprenant une pellicule de silicium polycristallin de type N+ 51 et une pellicule de siliciure de tungstène 71 qui est formée par dessus. En outre, des pellicules d'oxyde 19 sont formées sur les
pellicules de siliciure de tungstène 70 et 71. Des pelli-
cules d'oxyde de parois latérales 20 sont formées sur des
surfaces latérales des électrodes de grille.
Conformément au septième mode de réalisation, des régions dopées avec de l'azote, 30, sont formées dans l'électrode de grille et dans une pellicule d'oxyde de grille 47 du transistor NMOS, et dans les régions de source/drain de type P 21 du transistor PMOS. En se référant à la figure 66, on note qu'il existe un maximum de la concentration d'azote dans l'interface entre la pellicule de silicium polycristallin de type P+ 50 et la pellicule de siliciure de tungstène 70, et que de l'azote est déposé dans la pellicule d'oxyde de grille 47, dans l'électrode de grille du transistor PMOS. D'autre part, en se référant à la figure 67, on note qu'il existe un maximum de la concentration d'azote dans l'interface entre la pellicule de silicium polycristallin de type N+ 51 et la pellicule de siliciure de tungstène 71, et que de l'azote est déposé dans la pellicule d'oxyde de grille 48,
dans l'électrode de grille du transistor NMOS.
On va maintenant décrire un processus de fabri-
cation pour le transistor CMOS à double grille conforme au septième mode de réalisation représenté sur la figure 65, en se référant aux figures 68 à 76. En premier lieu, on forme un caisson N 13 et un caisson P 14 sur un substrat en silicium de type P 11, comme représenté sur la figure
68, et on forme une pellicule d'oxyde d'isolation d'élé-
ments 12 sur le substrat en silicium de type P. 11, par une étape d'isolation d'éléments ordinaire. On forme
ensuite une pellicule d'oxyde 49 d'environ 10 nm d'épais-
seur, par oxydation thermique. On forme par dépôt chimique en phase vapeur une pellicule de silicium polycristallin
d'environ 200 nm d'épaisseur.
On forme ensuite par pulvérisation cathodique une pellicule de siliciure de tungstène 72, d'environ
100 nm d'épaisseur, comme représenté sur la figure 69.
On implante ensuite des ions d'azote, dans des conditions de 40 keV et 1 x 1016/cm2, de façon que lenomtre de la plage de profondeur d'implantation soit dans une position qui est proche de l'interface entre la pellicule de silicium polycristallin 55 et la pellicule de siliciure de tungstène 72, comme représenté sur la figure 70. On recouvre ensuite une région de formation de transistor PMOS avec une pellicule de réserve 60, comme représenté sur la figure 71. On utilise la pellicule de matière de réserve 60 à titre de masque pour implanter des ions d'arsenic dans une partie de la pellicule de silicium polycristallin 55, dans une région de formation de transistor NMOS, dans des conditions de 120 keV et 4 x 1015/cm2. On enlève ensuite la pellicule de matière de
réserve 60.
On recouvre ensuite la région de formation de transistor NMOS avec une pellicule de matière de réserve 61, comme représenté sur la figure 72. On utilise la pellicule de matière de réserve 61 à titre de masque pour implanter des ions de bore dans une partie de la pellicule de silicium polycristallin 55 dans la région de formation de transistor PMOS, dans des conditions de 30 keV et 4 x 1015/cm2. On enlève ensuite la pellicule de matière de réserve 61. On forme par dépôt chimique en phase vapeur une pellicule d'oxyde (non représentée) d'environ 200 nm d'épaisseur, et on définit un motif dans la pellicule d'oxyde, la pellicule de siliciure de tungstène 72 et la pellicule de silicium polycristallin 55, pour leur donner la forme d'électrodes de grille. Des pellicules d'oxyde 19, des pellicules de siliciure de tungstène 70a et 71a et des pellicules de silicium polycristallin 50a et 51a sont
ainsi formées, comme représenté sur la figure 73.
Ensuite, on recouvre la région de formation de transistor PMOS avec une pellicule de matière de réserve 62, comme représenté sur la figure 74. On utilise la pellicule de matière de réserve 62 à titre de masque pour implanter des ions d'arsenic dans les régions de source/ drain de type N. On accomplit l'implantation ionique sous un angle d'incidence de 45 , dans des conditions de 50 keV et 4 x 10 13/cm2, tout en faisant tourner le substrat en silicium de type P. 11. On enlève ensuite la pellicule de
matière de réserve 62.
Ensuite, on forme par dépôt chimique en phase vapeur une pellicule d'oxyde d'environ 80 nm d'épaisseur, et on enlève par gravure une partie de l'épaisseur de cette pellicule d'oxyde pour former des pellicules d'oxyde de parois latérales 20 et des pellicules d'oxyde de grille 47a et 48a, comme représenté sur la figure 75. On recouvre
la région de formation de transistor PMOS avec une pelli-
cule de matière de réserve 63, et on utilise cette pelli-
cule de matière de réserve 63 à titre de masque pour implanter des ions d'arsenic dans des régions de source/ drain de type N+, dans des conditions de 50 keV et 4 x 1013/cm2. On enlève ensuite la pellicule de matière de
réserve 63.
On recouvre ensuite la région de formation de transistor NMOS avec une pellicule de matière de réserve 64, comme représenté sur la figure 76. On utilise la pellicule de matière de réserve 64 à titre de masque pour implanter de l'azote dans des régions de source/drain du transistor PMOS, dans des conditions de 10 keV et 2 x 1015/cm2, et on implante ensuite des ions de bore dans des conditions de 10 keV et 4 x 1015/cm2. On enlève ensuite la
pellicule de matière de réserve 64. On effectue un traite-
ment thermique à 850 C pendant environ 20 minutes, pour activer ainsi les impuretés qui ont été implantées. Les
pellicules de siliciure de tungstène 70 et 71, la pelli-
cule de silicium polycristallin de type P+ 50, la pelli-
cule de silicium polycristallin de type N+ 51, les régions de source/drain 21, les régions de source/drain de type N 52, les régions de source/drain de type N+ 53 et les régions dopées avec de l'azote, 30, sont ainsi formées comme représenté sur la figure 65. Pendant le traitement thermique, l'azote qui est introduit par dopage dans l'interface entre la pellicule de silicium polycristallin a et la pellicule de siliciure de tungstène 70a, et celui qui est introduit entre la pellicule de silicium polycristallin 51a et la pellicule de siliciure de tungstène 71a sont soumis à une diffusion thermique. A ce moment, il se produit une ségrégation de l'azote dans les pellicules d'oxyde de grille 47a et 48a, ce qui a pour effet de former des pellicules d'oxyde de grille 47 et 48 qui présentent des maximums de la concentration d'azote,
comme représenté sur les figures 66 et 67.
En ce qui concerne l'effet du septième mode de réalisation, les parties proches des interfaces entre la pellicule de silicium polycristallin de type P+ 50 et la pellicule de siliciure de tungstène 70 et de l'interface entre la pellicule de silicium polycristallin de type N 51 et la pellicule de siliciure de tungstène 71, sont dopées avec de l'azote, grâce à quoi le bore et l'arsenic ne peuvent pas diffuser respectivement dans les pellicules de siliciure de tungstène 70 et 71. Ainsi, l'azote ayant un coefficient de diffusion plus élevé en comparaison avec le bore et l'arsenic, occupe à l'avance des chemins de diffusion. Par conséquent, il est possible d'empêcher la diffusion de bore et d'arsenic respectivement vers les pellicules de siliciure de tungstène 70 et 71, ce qui a pour effet d'atténuer effectivement une fluctuation d'une tension de seuil qui est occasionnée par une variation de l'énergie d'extraction résultant de la diffusion mutuelle de bore et d'arsenic. Bien que conformément à ce mode de réalisation, les régions dopées avec de l'azote 30 soient formées dans les régions de source/drain 21, ces régions dopées avec de l'azote, 30, peuvent ne pas être formées lorsque les régions de source/drain 21 sont formées par l'implantation d'ions de fluorure de bore, par exemple
dans des conditions de 20 keV et 4 x 10 15/cm2.
On va maintenant décrire un transistor à couches minces PMOS conforme à un huitième mode de réalisation de la présente invention, en se référant à la figure 77. Dans le transistor à couches minces PMOS conforme au huitième mode de réalisation, une pellicule isolante 102 est formée sur un substrat semiconducteur 101. Une électrode de grille 103 est formée sur une région déterminée de la pellicule isolante 102. Une pellicule isolante de grille 104 est formée sur l'électrode de grille 103 et sur la
pellicule isolante 102. Une couche de silicium polycris-
tallin 105 est formée sur la pellicule isolante de grille 104. La couche de silicium polycristallin 105 comporte une région de source 105b et une région de drain 105c avec un intervalle déterminé, qui définissent une région de canal a entre elles. Sur la figure 77, des parties hachurées montrent des régions dopées avec de l'azote, 110. La figure 78 montre un profil d'impureté dans la direction de la profondeur, en coupe selon la ligne a-a de la figure 77. La figure 79 montre un profil d'impureté dans la direction de la profondeur, en coupe selon la ligne b-b de la figure 77. En se référant aux figures 78 et 79, on note que les régions dopées avec de l'azote, 110, atteignent des parties de la région de canal 105a qui se trouvent à l'extérieur des surfaces d'extrémités des régions de
source et de drain 105b et 105c.
On va maintenant décrire un processus de fabri-
cation pour le transistor à couches minces PMOS conforme au huitième mode de réalisation, représenté sur la figure 77, en se référant aux figures 80 à 82. On forme une
pellicule isolante 102 sur une surface d'un substrat semi-
conducteur 101, et on forme ensuite une couche de silicium
polycristallin non dopée (non représentée) sur la pelli-
cule isolante 102, avec une épaisseur d'environ 200 nm, par dépôt chimique en phase vapeur. On effectue une implantation ionique de bore dans la couche de silicium polycristallin non dopée, pour former une couche de silicium polycristallin qui est dopée avec le type P. et on forme dans la couche de silicium polycristallin dopée un motif correspondant à un électrode de grille, par photolithographie et gravure anisotrope. On forme ainsi une électrode de grille 103 qui est représentée sur la figure 80. On forme ensuite par oxydation thermique une
pellicule isolante de grille 104, d'environ 10 nm d'épais-
seur, et on forme une couche de silicium polycristallin non dopée (non représentée) sur la pellicule isolante de grille 104, avec une épaisseur d'environ 200 nm, par dépôt chimique en phase vapeur. Pour commander une tension de seuil, on effectue une implantation ionique d'arsenic dans la couche de silicium polycristallin non dopée, dans des conditions de 50 keV et 1 x 1012 à 1 x 1013/cm2, pour former ainsi une couche de silicium polycristallin qui est dopée avec le type N. On définit ensuite un motif d'une forme désirée dans la couche de silicium polycristallin, par photolithographie et gravure anisotrope. On forme ainsi une couche de silicium polycristallin 105, comme
représenté sur la figure 80.
On forme ensuite une pellicule de matière de
réserve 107 sur la région de canal 105a, par photolitho-
graphie, comme représenté sur la figure 81. On utilise la pellicule de matière de réserve 107 à titre de masque, pour effectuer une implantation ionique d'azote dans la couche de silicium polycristallin 105. On effectue l'implantation ionique d'azote sous un angle d'incidence de 15 à 60 , dans des conditions de 10 keV et 2 x 1015/cm2, en faisant tourner le substrat semiconducteur 101. On implante ensuite des ions de fluorure de bore dans la couche de silicium polycristallin 105, dans des conditions de 10 keV et 4 x 10 15/cm2, comme représenté sur la figure 82. On accomplit un traitement thermique à 850 C pendant environ 20 minutes, pour activer ainsi les impuretés qui ont été implantées. Des régions dopées avec de l'azote, 110, sont ainsi formées simultanément à la formation des régions de source et de drain de type P. 105b et 105c,
représentées sur la figure 77.
On va maintenant décrire la relation entre les conditions d'implantation d'azote et les conditions d'implantation pour les régions de source/drain. L'énergie d'implantation pour l'azote est fixée de façon qu'une profondeur Rp pour l'azote soit inférieure à celle du fluorure de bore. Si les régions dopées avec de l'azote,
, sont formées plus profondément que des plans de jonc-
tion des régions de source/drain, des défauts cristallins qui sont formés au cours de l'implantation d'azote se trouvent dans des couches de désertion qui sont formées dans les plans de jonction des régions de source/drain, ce
qui conduit à la génération d'un courant de fuite de jonc-
tion. L'énergie d'implantation pour l'azote doit donc être
fixée de la manière indiquée précédemment.
Bien que dans la description ci-dessus, on
effectue une implantation ionique de fluorure de bore dans l'électrode de grille 103, on peut à la place effectuer une implantation ionique de bore. En outre, on peut employer une électrode de grille de type N à la place d'une électrode de grille de type P. Bien que l'on implante également des ions de fluorure de bore dans les régions de source/drain de type P. on peut à la place implanter des ions de bore dans ces régions. Bien que l'on ait décrit le mode de réalisation ci-dessus en considérant un transistor à couches minces MOS à canal P, la présente invention est également applicable à un transistor à couches minces CMOS dont un élément constitutif est un transistor à couches minces MOS à canal P. En ce qui concerne l'effet du huitième mode de réalisation, les régions de source et de drain 105b et c sont dopées avec de l'azote, ce qui a pour effet de réduire la diffusion de bore. En effet, l'azote participe au même mécanisme de diffusion de trous que le bore, et il
a un coefficient de diffusion supérieur a celui du bore.
Par conséquent, l'azote occupe des trous, qui sont des chemins de diffusion, du fait de la diffusion mutuelle d'azote et de bore, grâce à quoi il est possible de réduire la diffusion de bore. Par conséquent, il est possible de réduire la diffusion transversale de bore vers la région de canal 105a, ce qui a pour effet d'augmenter la longueur de grille effective. Il est donc possible d'empêcher un phénomène de percement occasionné par un effet de canal court. En outre, il est possible de réduire davantage la diffusion transversale de bore en effectuant
l'implantation d'azote avec rotation oblique.
On va maintenant décrire un neuvième mode de réalisation de la présente invention. Alors que dans le huitième mode de réalisation, la présente invention est appliquée à un transistor à couches minces PMOS, dans le neuvième mode de réalisation la présente invention est appliquée à un transistor à couches minces MOS à canal N (que l'on appelle ci- après "transistor à couches minces NMOS"). Pour former un tel transistor à couches minces NMOS, on peut inverser les types de conductivité des impuretés implantées, par rapport à ceux qui sont employés pour former le transistor à couches minces PMOS sur la figure 77. Ainsi, l'électrode de grille 103, la région de source 105b et la région de drain 105c sont dopées avec le type N, tandis que la région de canal 105a est dopée avec le type P. La figure 83 montre un profil d'impureté dans la direction de la profondeur, en coupe selon la ligne a- a, dans le cas de la formation du transistor à couches minces représenté sur la figure 77 sous la forme d'un transistor à canal N. La figure 84 montre un profil d'impureté dans la direction de la profondeur, en coupe selon la ligne b-b. En se référant aux figures 83 et 84, on note que les régions dopées avec de l'azote, 110, atteignent des parties de la région de canal 105a qui se trouvent à l'extérieur des surfaces d'extrémités des
régions de source et de drain 105b et 105c.
Un processus de fabrication pour le transistor à
couches minces NMOS conforme au neuvième mode de réalisa-
tion est fondamentalement identique à celui du transistor
à couches minces PMOS conforme au huitième mode de réali-
sation. On décrira donc ce processus en se référant aux figures 80 et 82. Cependant, ce mode de réalisation diffère du huitième mode de réalisation par la condition d'implantation d'impureté, et par conséquent l'impureté qui est indiquée entre parenthèses sur la figure 82 est employée dans le neuvième mode de réalisation. En premier lieu, on forme une pellicule isolante 102 sur un substrat semiconducteur 101, et on forme une couche de silicium polycristallin non dopée sur la pellicule isolante 102, avec une épaisseur d'environ 200 nm, par dépôt chimique en phase vapeur. On effectue ensuite une implantation ionique d'arsenic dans la couche de silicium polycristallin non
dopée, pour former ainsi une couche de silicium polycris-
tallin qui est dopée avec le type N. On forme dans la
couche de silicium polycristallin dopé un motif correspon-
dant à une électrode de grille, par photolithographie et gravure anisotrope. On forme ainsi une électrode de grille 103. On forme ensuite une pellicule isolante de grille 104 d'environ 10 nm d'épaisseur, par oxydation thermique, et on forme une couche de silicium polycristallin non dopée
sur la pellicule isolante de grille 104, avec une épais-
seur d'environ 200 nm, par dépôt chimique en phase vapeur.
Pour définir une tension de seuil, on effectue une implan-
tation ionique de fluorure de bore dans la couche de silicium polycristallin non dopée, dans des conditions de keV et 1 x 1012 à 1 x 10 13/cm2. Une couche de silicium polycristallin dopée avec le type P est ainsi formée. On
forme ensuite un motif dans la couche de silicium poly-
cristallin, par photolithographie et gravure anisotrope, pour laisser des régions qui définissent une région de canal, une région de source et une région de drain. Une couche de silicium polycristallin 105 ayant une forme déterminée est ainsi formée comme représenté sur la figure
80.
On forme ensuite une pellicule de matière de
réserve 107 sur la région de canal 105a, par photolitho-
graphie, comme représenté sur la figure 81. On utilise la pellicule de matière de réserve 107 à titre de masque pour l'implantation ionique d'azote dans la couche de silicium polycristallin 105. On effectue cette implantation ionique sous un angle d'incidence de 15 à 60 , dans des conditions de 10 keV et 1 x 1015/cm2, en faisant tourner le substrat semiconducteur 101. On effectue ensuite une implantation
ionique d'arsenic dans la couche de silicium polycristal-
lin 105, dans des conditions de 30 keV et 4 x 1015/cm2,
comme représenté sur la figure 82. On accomplit un traite-
ment thermique à 850"C pendant environ 20 minutes, ce qui
a pour effet d'activer les impuretés qui ont été implan-
tées. Les régions de source et de drain de type N 105b et c, ainsi que les régions dopées avec de l'azote, 110, sont ainsi formées. Dans le neuvième mode de réalisation également, la relation entre les conditions d'implantation d'azote et les conditions d'implantation pour les régions de source/drain est similaire à celle du huitième mode de réalisation. Ainsi, l'énergie d'implantation pour l'azote est fixée de façon qu'une profondeur Rp de l'azote soit
inférieure à celle de l'arsenic.
Bien qu'on utilise l'implantation d'arsenic pour
l'électrode de grille dans la description ci-dessus, on
peut employer du phosphore à la place de l'arsenic, sans aucun problème. En outre, on peut employer une électrode de grille de type P à la place de l'électrode de grille de type N. Bien que de l'arsenic soit également implanté dans les régions de source/drain de type N, on peut employer du phosphore à la place de l'arsenic. Bien que l'on ait décrit le neuvième mode de réalisation en se référant à un transistor à couches minces MOS à canal N, ce mode de réalisation est également applicable à un transistor à couches minces CMOS comprenant un transistor à couches
minces NMOS.
En ce qui concerne l'effet du neuvième mode de réalisation, les régions de source/drain de type N sont dopées avec de l'azote de façon similaire au huitième mode de réalisation, grâce à quoi il est possible de réduire la
diffusion d'arsenic ou de phosphore. Ainsi, la description
faite concernant la relation entre le bore et l'azote, à l'occasion du huitième mode de réalisation, est également applicable à la relation entre l'arsenic et le bore, ou à celle entre le phosphore et l'azote. Il est donc possible de réduire la diffusion d'arsenic par la diffusion mutuelle d'azote et d'arsenic. Il est donc possible de réduire la diffusion transversale d'arsenic ou de phosphore dans la région de canal par l'action de l'azote, ce qui a pour effet d'augmenter la longueur de grille effective. Il en résulte qu'il est possible d'éviter un phénomène de percement qui est occasionné par un effet de
canal court. En outre, il est possible de réduire davan-
tage la diffusion transversale de phosphore ou d'arsenic
par l'implantation d'azote avec une rotation oblique.
On va maintenant décrire un transistor à couches minces PMOS conforme à un dixième mode de réalisation de
la présente invention, en se référant à la figure 85.
Conformément au dixième mode de réalisation, des régions dopées avec de l'azote, 110, sont formées non seulement dans les régions de source et de drain 105b et 105c, mais également dans une couche de silicium polycristallin 105 et dans une pellicule isolante de grille 111. La figure 86 montre un profil d'impureté dans la direction de la
profondeur, en coupe selon la ligne a-a sur la figure 85.
Le profil d'impureté dans la direction de la profondeur en coupe selon la ligne b-b de la figure 85 est identique à celui qui est représenté sur la figure 78. En se référant à la figure 86, on note que de l'azote est déposé dans la pellicule isolante de grille 111. On va maintenant décrire un processus de fabrication pour le transistor à couches minces PMOS conforme au dixième mode de réalisation, en se référant aux figures 87 à 89. En premier lieu, on forme des
éléments jusqu'à une électrode de grille 103, comme repré-
senté sur la figure 87, par un processus similaire au processus de fabrication que l'on a décrit en relation avec le huitième mode de réalisation. On forme ensuite une pellicule isolante de grille 111a, d'environ 10 nm d'épaisseur, par oxydation thermique, et on forme une couche de silicium polycristallin non dopée 106, d'une épaisseur d'environ 200 nm, par dépôt chimique en phase vapeur, pour recouvrir la pellicule isolante de grille illa. On effectue ensuite une implantation ioniqued'azote dans la couche de silicium polycristallin non dopée 106, sous un angle d'incidence de 15 à 60 , dans des conditions de 10 keV et 2 x 10 15/cm2, en faisant tourner le substrat semiconducteur 101. Pour définir une tension de seuil, on effectue une implantation ionique d'arsenic dans la couche de silicium polycristallin 106 dans des conditions de keV et 1 x 1012 à 1 x 10 13/cm2 (cette étape n'est pas représentée). On définit un motif dans la couche de silicium polycristallin 106, par photolithographie et gravure anisotrope, pour former ainsi une couche de silicium polycristallin 105 ayant une forme désirée, comme
représenté sur la figure 88.
On forme ensuite une pellicule de matière de
réserve 107 sur une région de canal, par photolithogra-
phie, comme représenté sur la figure 89. On utilise cette pellicule de matière de réserve 107 à titre de masque pour
l'implantation ionique de fluorure de bore dans des condi-
tions de 30 keV et 4 x 10 /cm2. Des régions de source et de drain de type P 105b et 105c et des régions dopées avec de l'azote 110 sont ainsi formées comme représenté sur la figure 85. Dans ce traitement thermique, l'azote qui a été implanté dans la couche de silicium polycristallin 105 subit une diffusion thermique, tandis que l'azote subit
une ségrégation dans la pellicule isolante de grille Illa.
Une pellicule isolante de grille 111 contenant la région
dopée avec de l'azote, 110, est ainsi formée.
La relation entre les conditions d'implantation d'azote et les conditions d'implantation pour la région de source/drain sont identiques à celles du premier mode de réalisation. Ainsi, l'énergie d'implantation pour l'azote est fixée de façon qu'une profondeur Rp de l'azote soit inférieure à celle du fluorure de bore. Bien qu'on utilise une implantation d'azote avec rotation oblique dans le processus de fabrication mentionné ci-dessus, selon une variante on peut implanter l'azote verticalement et le
faire diffuser ensuite, par un traitement thermique ulté-
rieur, dans une partie de canal qui est définie sur une
partie de paroi latérale de l'électrode de grille 103.
En ce qui concerne l'effet du dixième mode de réalisation, un niveau d'interface dans l'interface entre la couche de silicium polycristallin 105 et la pellicule
isolante de grille 111 est réduit, du fait de la ségréga-
tion de l'azote dans la pellicule isolante de grille 111.
Il est donc possible d'améliorer la fiabilité de la pelli-
cule isolante de grille 111. Ainsi, une telle réduction du niveau d'interface permet d'empêcher que des porteurs chauds qui sont générés à une extrémité de drain ne soient emprisonnés dans la pellicule isolante de grille 111, ce qui a pour effet d'améliorer la résistance aux porteurs
chauds. En outre, les régions de source/drain sont égale-
ment dopées avec de l'azote, grâce à quoi il est possible d'empêcher l'apparition d'un phénomène de percement qui est occasionné par la diffusion de l'impureté formant les
régions de source/drain.
On va maintenant décrire un transistor à couches minces NMOS conforme à un onzième mode de réalisation de la présente invention. Alors que dans le dixième mode de réalisation, la présente invention est appliquée à un transistor à couches minces PMOS, elle est appliquée dans le onzième mode de réalisation à un transistor à couches minces NMOS. Pour former un tel transistor à couches minces NMOS, on peut inverser les types de conductivité des impuretés implantées, par rapport à ceux que l'on utilise pour former le transistor à couches minces PMOS de la figure 85. Ainsi, l'électrode de grille 103 et les régions de source et de drain 105b et 105c sont dopées avec une impureté de type N, tandis que que la région de canal 105a est dopée avec une impureté de type P. La figure 90 montre un profil d'impureté dans la direction de la profondeur en coupe selon la ligne a-a de la figure 85, dans le cas de la formation du transistor à couches minces représenté sur la figure 85 sous la forme d'un transistor à canal N. Le profil d'impureté dans la direction de la profondeur en coupe selon la ligne b-b est identique à celui qui est représenté sur la figure 83. En se référant
à la figure 90, on note que dans le onzième mode de réali-
sation, de l'azote est déposé dans la pellicule isolante
de grille 111.
On va maintenant décrire un processus de fabri-
cation pour le transistor à couches minces NMOS conforme
au onzième mode de réalisation. Le processus de fabrica-
tion conforme au onzième mode de réalisation est fondamen-
talement identique à celui qui est utilisé pour le transistor à couches minces PMOS conforme au dixième mode de réalisation. On décrira donc ce processus en se référant aux figures 87 à 89. Cependant, ce mode de réalisation diffère du dixième mode de réalisation en ce qui concerne la condition d'implantation d'impureté, et par conséquent l'impureté indiquée entre parenthèses sur
la figure 89 est employée dans le onzième mode de réalisa-
tion.
En premier lieu, des éléments jusqu'à une élec-
trode de grille 103 sont formés par des étapes similaires à celles décrites en relation avec le huitième mode de réalisation. On forme ensuite une pellicule isolante de grille 11la d'environ 10 nm d'épaisseur, par oxydation thermique, et on forme ensuite une couche de silicium polycristallin non dopée sur la pellicule isolante de grille 11la, par dépôt chimique en phase vapeur, avec une épaisseur d'environ 200 nm. On effectue ensuite une implantation ionique d'azote dans la couche de silicium polycristallin non dopée, sous un angle d'incidence de 15 à 60 , dans des conditions de 10 keV et 2 x 1015/cm2, en faisant tourner le substrat semiconducteur 101. Pour définir une tension de seuil, on effectue une implantation ionique de fluorure de bore dans la couche de silicium polycristallin, dans des conditions de 30 keV et 1 x 102 à1 x 1013/cm2. On définit ensuite un motif de forme déterminée dans la couche de silicium polycristallin, par photolithographie et gravure anisotrope, pour former ainsi une couche de silicium polycristallin 106 d'une forme déterminée, comme représenté sur la figure 88. On forme une pellicule de matière de réserve 107 sur une région de canal, par photolithographie, comme représenté sur la figure 89. On utilise la pellicule de matière de réserve 107 à titre de masque pour l'implantation ionique d'arsenic dans la couche de silicium polycristallin 105, dans des conditions de 30 keV et 4 x 1015/cm2. On effectue un traitement thermique à 850 C pendant environ 20 minutes, pour activer ainsi les impuretés qui ont été implantées. Les régions de source et de drain de type N b et 105c et les régions dopées avec de l'azote, 110, sont ainsi formées. Dans le traitement thermique, l'azote qui est implanté dans la couche de silicium polycristallin subit une diffusion thermique, tandis que l'azote subit une ségrégation dans la pellicule isolante de grille 111a. Une pellicule isolante de grille 111 contenant la
* région dopée avec de l'azote, 110, est ainsi formée.
En ce qui concerne l'effet du onzième mode de réalisation, un niveau d'interface dans l'interface entre la couche de silicium polycristallin 105 et la pellicule isolante de grille 111 est réduit, du fait que l'azote subit une ségrégation dans la pellicule isolante de grille illa qui est formée sous la région de canal 105a. Il est donc possible d'améliorer la fiabilité de la pellicule isolante de grille 111. Ainsi, par une telle réduction du niveau d'interface, il est possible d'empêcher que des porteurs chauds qui sont générés à une extrémité de drain ne soient emprisonnés dans la pellicule isolante de grille 111, ce qui améliore effectivement la résistance aux porteurs chauds. En outre, les régions de source/drain sont également dopées avec de l'azote, grâce à quoi il est
possible d'empêcher l'apparition d'un phénomène de perce-
ment qui est occasionné par la diffusion de l'impureté
formant les régions de source/drain.
On va maintenant décrire un transistor à couches minces PMOS conforme à un douzième mode de réalisation de la présente invention, en se référant à la figure 91. Dans le douzième mode de réalisation, des régions dopées avec de l'azote, 110, sont présentes dans une électrode de grille 120 et une pellicule isolante de grille 111 se trouvant sous une région de canal 105a. La figure 92 montre un profil d'impureté en coupe selon la ligne a-a de la figure 91. En se référant à la figure 92, on note que de l'azote est déposé dans une partie de la pellicule isolante de grille 111 qui se trouve sous la région de
canal 105a.
On va maintenant décrire un processus de fabri-
cation pour le transistor à couches minces PMOS conforme au douzième mode de réalisation représenté sur la figure 91, en se référant aux figures 93 à 96. En premier lieu,
on forme une pellicule isolante 102 sur un substrat semi-
conducteur 101, et on forme une couche de silicium poly-
cristallin 120a sur la pellicule isolante 102, avec une épaisseur d'environ 200 nm, par dépôt chimique en phase vapeur, comme représenté sur la figure 93. On effectue une implantation ionique d'arsenic dans la couche de silicium polycristallin 120a, dans des conditions de 10 keV et 2 x 10 15/cm2. On effectue ensuite une implantation ionique
de fluorure de bore dans la couche de silicium polycris-
tallin 120a, comme représenté sur la figure 94. On définit dans la couche de silicium poJycristallin 120a un motif
ayant la forme d'une électrode de grille, par photolitho-
graphie et gravure anisotrope, pour former ainsi une électrode de grille 120b qui est représentée sur la figure
95.
On forme ensuite par oxydation thermique une pellicule isolante de grille d'environ 10 nm d'épaisseur, et on forme une couche de silicium polycristallin (non représentée) sur la pellicule isolante de grille 111a, avec une épaisseur d'environ 200 nm, par dépôt chimique en
phase vapeur. Pour définir une tension de seuil, on effec-
tue une implantation ionique d'arsenic dans la couche de silicium polycristallin, dans des conditions de 30 keV et 1 x 1012 à 1 x 10 13/cm2. On définit ensuite un motif de
forme déterminée dans la couche de silicium polycristal-
lin, par photolithographie et gravure anisotrope, pour former ainsi une couche de silicium polycristallin 105 qui
est représentée sur la figure 95.
On forme ensuite une pellicule de matière de réserve 107 sur une région de canal, par photolithographie, comme représenté sur la figure 96. On utilise la pellicule
de matière de réserve 107 à titre de masque pour l'implan-
tation ionique de fluorure de bore dans la couche de silicium polycristallin 105, dans des conditions de 30 keV et 4 x 1015/cm2. On effectue un traitement thermique à 850 C pendant environ 20 minutes, ce qui a pour effet d'activer les impuretés qui ont été implantées. Les régions de source et de drain de type P 105b et 105c qui
sont représentées sur la figure 91 sont ainsi formées.
Dans ce traitement thermique, l'azote qui a été implanté
dans l'électrode de grille 120 subit une diffusion thermi-
que, tandis que l'azote subit une ségrégation dans la pellicule isolante de grille 111a. La pellicule isolante de grille 111 contenant la région dopée avec l'azote, 110,
est ainsi formée comme représenté sur la figure 91.
En ce qui concerne l'effet du douzième mode de réalisation, l'électrode de grille 120 est dopée avec de
l'azote, grâce à quoi il est possible d'empêcher la diffu-
sion de bore au cours du traitement thermique pour l'acti-
vation d'une impureté. Il est donc possible d'éviter que du bore n'entre dans la région de canal 105a à travers la pellicule isolante de grille 111. En outre, l'électrode de grille 120 est dopée avec de l'azote et elle est ensuite soumise à un traitement thermique, grâce à quoi de l'azote se dépose dans la pellicule isolante de grille 111. Il est
donc possible de réduire l'apparition d'un niveau d'inter-
face dans la pellicule isolante de grille 111 à cause de l'injection de porteurs chauds, de façon similaire au dixième mode de réalisation. Il est donc possible d'améliorer la fiabilité de la pellicule isolante de
grille 111.
On va maintenant décrire un transistor à couches minces NMOS conforme à un treizième mode de réalisation de la présente invention. Alors que dans le douzième mode de réalisation, la présente invention est appliquée à un transistor à couches minces PMOS, dans le treizième mode de réalisation elle est appliquée à un transistor à couches minces NMOS. Pour former un tel transistor à
couches minces NMOS, on peut inverser les types de conduc-
tivité des impuretés implantées, par rapport à ceux que l'on utilise pour former le transistor à couches minces PMOS sur la figure 91. Ainsi, l'électrode de grille 120 et les régions de source et de drain 105b et 105c sont dopées avec une impureté de type N. tandis que la région de canal 105a est dopée avec une impureté de type P. La figure 97 montre un profil d'impureté dans la direction de la profondeur en coupe selon la ligne a-a sur la figure 91, dans le cas o le transistor à couches minces qui est représenté sur la figure 91 est réalisé sous la forme d'un transistor à canal N. En se référant à la figure 97, on note que de l'azote est déposé dans la pellicule isolante
de grille 111 qui se trouve sous la région de canal 105a.
Un processus de fabrication pour le transistor à
couches minces NMOS conforme au treizième mode de réali-
sation est fondamentalement identique à celui qui est utilisé pour le transistor à couches minces PMOS conforme
au douzième mode de réalisation. Il est cependant néces-
saire d'employer des espèces ioniques qui ont des types de conductivité inverses de celles qui sont employées pour
former le transistor à couches minces PMOS.
Dans le treizième mode de réalisation également, l'électrode de grille 120 est dopée avec de l'azote de façon similaire au douzième mode de réalisation, grace à quoi il est possible d'éviter que l'arsenic qui est contenu dans l'électrode de grille 120 ne soit diffusé et injecté dans la pellicule isolante de grille 111 au cours
du traitement thermique pour l'activation des impuretés.
De l'azote est déposé dans la pellicule isolante de grille 111 au cours de ce traitement thermique, grâce à quoi il
est possible d'empêcher l'apparition d'un niveau d'inter-
face dans la pellicule isolante de grille 111 à cause de l'injection de porteurs chauds. Il est donc possible d'améliorer la fiabilité de la pellicule isolante de
grille 111.
On va maintenant décrire un transistor à couches minces CMOS à double grille conforme à un quatorzième mode de réalisation de la présente invention, en se référant aux figures 98 à 100. Conformément au quatorzième mode de réalisation de l'invention, une pellicule isolante 102 est formée sur un substrat semiconducteur 101. Dans le quatorzième mode de réalisation, une électrode de grille d'un transistor à couches minces PMOS est formée par une structure à trois couches qui comprend une couche de silicium polycristallin non dopée 125, une couche de siliciure de tungstène 126 et une couche de silicium polycristallin de type P 127. En outre, une électrode de grille d'un transistor à couches minces NMOS est formée par une structure à trois couches qui comprend la couche de silicium polycristallin non dopée 125, la couche de siliciure de tungstène 126 et une couche de silicium polycristallin de type N 130. Une pellicule isolante de grille 128 est formée de façon à recouvrir la couche de silicium polycristallin de type P 127, et une couche de silicium polycristallin 129 ayant une région de canal 129a, une région de source de type P 129b et une région de
drain de type P 129c, est formée sur la pellicule isolan-
te de grille 128. D'autre part, une pellicule isolante de
grille 131 est formée sur la couche de silicium polycris-
tallin de type N 130, et une couche de silicium polycris-
tallin 132 ayant une région de canal 132a, une région de source de type N 132b et une région de drain de type N
132c est formée sur la pellicule isolante de grille 131.
Des régions dopées avec de l'azote, 110, sont présentes dans la couche de siliciure de tungstène 126, la couche de silicium polycristallin de type P 127, la pellicule isolante de grille 128, la couche de silicium polycristallin de type N 130 et la pellicule isolante de grille 131. La figure 101 montre un profil d'impureté en coupe selon la ligne a- a sur la figure 99, et la figure 102 montre un profil d'impureté en coupe selon la ligne b-b sur la figure 99. En se référant à la figure 101, on note que des maximums de la distribution de concentration d'azote sont présents dans l'interface entre la couche de silicium de type P 127 et la couche de siliciure de tungstène 126, et la pellicule isolante de grille 128 dans l'électrode de grille du transistor à couches minces PMOS. En se référant à la figure 102, on note que des maximums de la distribution de concentration d'azote sont présents dans l'interface entre la couche de silicium polycristallin de type N 130 et la couche de siliciure de tingstène 126, et la pellicule isolante de grille 128 dans l'électrode de grille du transistor à couches minces NMOS.
On va maintenant décrire un processus de fabri-
cation pour le transistor à couches minces CMOS à double
grille conforme au quatorzième mode de réalisation, repré-
senté sur la figure 98, en se référant aux figures 103 à 108. En premier lieu, on forme une pellicule isolante 102 sur un substrat semiconducteur 101, et on forme une couche de silicium polycristallin 125a sur la pellicule isolante 102, avec une épaisseur d'environ 50 nm, par dépôt chimique en phase vapeur, comme représenté sur la figure 103. On forme ensuite une couche de siliciure de tungstène 126a sur la couche de silicium polycristallin a, par pulvérisation cathodique, avec une épaisseur
d'environ 50 nm. On forme une couche de silicium poly-
cristallin 135 sur la couche de siliciure de tungstène
126a, avec une épaisseur d'environ 100 nm.
On effectue ensuite une implantation ionique d'azote dans une partie proche de l'interface entre la couche de silicium polycristallin 135 et la couche de siliciure de tungstène 126a, comme représenté sur la figure 104. Conformément à ce mode de réalisation, les conditions d'implantation ionique pour l'azote peuvent
être fixées à environ 40 keV et 2 x 1015/cm2.
On recouvre ensuite avec une pellicule de matière de réserve (non représentée) une région pour la formation d'un transistor à couches minces PMOS, et on utilise cette pellicule de matière de réserve à titre de masque pour l'implantation ionique d'arsenic dans une région qui est prévue pour la formation d'un transistor à
couches minces NMOS. On recouvre ensuite avec une pelli-
cule de matière de réserve (non représentée) la région prévue pour la formation d'un transistor à couches minces NMOS, et on utilise cette pellicule de matière de réserve à titre de masque pour l'implantation ionique de fluorure de bore dans la région prévue pour la formation d'un transistor à couches minces PMOS. La figure 105 montre une structure en coupe du transistor à couches minces après
cette implantation ionique.
On définit ensuite un motif ayant la forme
d'électrodes de grille dans la couche de silicium poly-
cristallin 135, la couche de siliciure de tungstène 126a et la couche de silicium polycristallin non dopée 125a. On forme par oxydation thermique une pellicule d'oxyde de grille d'environ 10 nm d'épaisseur, et on forme par dépôt
chimique en phase vapeur une couche de silicium polycris-
tallin ayant une épaisseur d'environ 200 nm. On effectue ensuite une implantation ionique sur chacune des régions pour la formation d'un transistor à couches minces PMOS et d'un transistor à couches minces NMOS, pour définir une tension de seuil, et on forme ensuite un motif dans la couche de silicium polycristallin. Les couches de silicium polycristallin 129 et 132 sont ainsi formées comme
représenté sur la figure 106.
On forme ensuite une pellicule de matière de réserve 140 (voir la figure 107) sur une région du transistor à couches minces NMOS autre que les régions de source et de drain 132b et 132c. On utilise la pellicule de matière de réserve 140 à titre de masque pour effectuer une implantation ionique d'arsenic dans la couche de silicium polycristallin 135, dans des conditions de 30 keV et 4 x 10 15/cm2. On effectue un traitement thermique à 850 C pendant environ 20 minutes, pour activer ainsi les ions d'arsenic. Les régions de source et de drain 132b et 132c du transistor à couches minces NMOS sont ainsi formées. On enlève ensuite la pellicule de matière de
réserve 140.
On forme ensuite une pellicule de matière de réserve 141 sur une région du transistor à couches minces PMOS autre que les régions de source et de drain 129b et 129c. On utilise cette pellicule de matière de réserve 141 à titre de masque pour effectuer une implantation ionique de fluorure de bore dans les régions de source et de drain 129b et 129c, dans des conditions de 30 keV et 4 x 15/cm2. La figure 108 est une vue en plan montrant le transistor à couches minces à ce stade. On effectue ensuite un traitement thermique à 8500C pendant environ 20 minutes, pour activer ainsi les ions de bore. La région de source 129b et la région de drain 129c du transistor à
couches minces PMOS sont ainsi formées.
Dans l'étape de traitement thermique pour l'activation des régions de source/drain, les impuretés qui sont contenues dans les électrodes de grille diffusent
également. Il est cependant possible de réduire la diffu-
sion de bore et d'arsenic dans la couche de siliciure de tungstène 126, du fait que de l'azote est introduit par dopage dans des parties proches des interfaces entre la couche de siliciure de tungstène 126 et les couches de silicium polycristallin 127 et 130. Il est donc possible de réduire la fluctuation d'une tension de seuil qui est occasionnée par une variation des énergies d'extraction
des électrodes de grille.
On va maintenant décrire une mémoire EEPROM
flash du type à grilles superposées conforme à un quinziè-
me mode de réalisation de la présente invention, en se référant à la figure 109. Dans la mémoire EEPROM flash du type à grilles superposées conforme au quinzième mode de réalisation, une région de drain 208 et une région de source 209 sont formées sur une surface principale d'un substrat en silicium 201 avec un intervalle déterminé, pour définir une région de canal 215 entre elles. Une électrode de grille flottante 221 est formée sur la région de canal 215 avec interposition d'une pellicule d'oxyde 220. Une électrode de grille de commande 205 est formée sur l'électrode de grille flottante 221 avec interposition d'une pellicule isolante inter-couche 222. Des pellicules d'oxyde de parois latérales 206 sont formées sur des surfaces latérales de l'électrode de grille flottante 221 et de l'électrode de grille de commande 205. Une pellicule de recouvrement lisse 222 est formée de façon à recouvrir
les pellicules d'oxyde de parois latérales 206 et l'élec-
trode de grille de commande 205. Une pellicule d'alliage de titane 213 est formée sur la pellicule de recouvrement lisse 212, et une couche d'interconnexion en alliage d'aluminium 214 est formée sur la pellicule d'alliage de titane 213. Un trou de contact 212a est formé dans la
pellicule de recouvrement lisse 212. La pellicule d'allia-
ge de titane 213 est connectée électriquement à la région
de drain 208 dans ce trou de contact 212a.
La pellicule d'alliage de titane 213 consiste par exemple en nitrure de titane. La pellicule d'oxyde 220 a une épaisseur d'environ 10 nm. L'électrode de grille
flottante 221 a une épaisseur d'environ 100 nm. La pelli-
cule isolante inter-couche 222 est formée par une pelli-
cule composite comprenant une pellicule de nitrure et une pellicule d'oxyde, avec une épaisseur d'environ 20 nm. Des régions dopées avec de l'azote, 219, sont présentes dans la pellicule d'oxyde 220, la pellicule de silicium poly-
cristallin 221 et la pellicule isolante inter-couche 222.
La figure 110 montre un profil d'impureté dans la direc-
tion de la profondeur dans l'électrode de commande 205, la pellicule isolante inter-couche 222, l'électrode de grille flottante 221 et la pellicule d'oxyde 220 qui sont formées dans la mémoire EEPROM flash représentée sur la figure 109.
On va maintenant décrire un processus de fabri-
cation pour la mémoire EEPROM flash du type à grilles superposées conforme au quinzième mode de réalisation représenté sur la figure 109, en se référant aux figures
111 à 124.
En premier lieu, on forme une région de caisson (non représentée) et une pellicule d'oxyde d'isolation d'éléments (non représentée) sur des régions déterminées d'un substrat en silicium de type P 201. On forme ensuite une pellicule d'oxyde 220a d'environ 10 nm d'épaisseur sur la totalité de la surface. On forme sur la pellicule d'oxyde 220a une pellicule de silicium polycristallin 221a
d'environ 100 nm d'épaisseur.
On effectue ensuite une implantation ionique d'azote dans la pellicule de silicium polycristallin 221a,
dans des conditions de 5 keV et 4 x 1015/cm2, comme repré-
senté sur la figure 112. A ce moment, la profondeur de projection Rp de l'azote est fixée de façon à se trouver
dans la position de la pellicule de silicium polycristal-
lin 221a, en s'étendant vers le haut au-delà d'une position séparée de 5 x A Rp par rapport à l'interface entre la pellicule de silicium polycristallin 221a et la pellicule d'oxyde 220a, en direction de la pellicule de silicium polycristallin 220a, en désignant par à Rp son écart-type. Si la profondeur de projection Rp est fixée de façon à s'étendre vers le bas au-delà de cette position, la pellicule d'oxyde 220a peut être endommagée par l'implantation d'azote. On effectue ensuite une implantation ionique de bore dans la pellicule de silicium polycristallin 220a dans des conditions de 20 keV et 4 x 1015/cm2, comme représenté sur la figure 114. On forme ensuite sur la pellicule de silicium polycristallin 221a une pellicule isolante inter-couche 222a, d'une épaisseur d'environ
nm, qui est formée par une pellicule composite consis-
tant en une pellicule d'oxyde et une pellicule de nitrure, comme représenté sur la figure 115. On forme ensuite une pellicule de silicium polycristallin 205a d'une épaisseur d'environ 250 nm sur la pellicule isolante inter-couche 222a. On forme ensuite des pellicules de matière de réserve 225 sur des régions déterminées de la pellicule de silicium polycristallin 205a, comme représenté sur la figure 116. On utilise ces pellicules de matière de réserve 225 à titre de masques pour effectuer une gravure anisotrope, pour former ainsi un motif dans la pellicule de silicium polycristallin 205a, la pellicule isolante inter-couche 222a, la pellicule de silicium polycristallin 221a et la pellicule d'oxyde 220a. Une électrode de grille de commande 205, une pellicule isolanteinter-couche 222b, une électrode de grille flottante 221b et une pellicule d'oxyde 220b sont ainsi formées comme représenté sur la figure 117. On enlève ensuite les pellicules de matière de
réserve 225.
On forme ensuite une pellicule de matière de réserve 226 de façon à recouvrir une partie qui remplit la fonction d'une région de source d'une cellule de mémoire, comme représenté sur la figure 118. On utilise la pellicule de matière de réserve 226 et l'électrode de grille de commande 205 à titre de masques pour effectuer
une implantation ionique d'arsenic dans la surface princi-
pale du substrat en silicium 201, dans des conditions de 35 keV et 5 x 10 15/cm2. On enlève ensuite la pellicule de
matière de réserve 226.
On forme ensuite une pellicule de matière de réserve 227 de façon à recouvrir une partie qui remplit la fonction d'une région de drain de la cellule de mémoire,
comme représenté sur la figure 119. On utilise la pelli-
cule de matière de réserve 227 et l'électrode de grille de
commande 205 à titre de masques pour effectuer une implan-
tation ionique d'arsenic dans la surface principale du substrat en silicium 201, dans des conditions de 35 keV et 5 x 1015/cm2. On enlève ensuite la pellicule de matière de
réserve 227.
On forme ensuite une pellicule d'oxyde 206a sur la totalité de la surface, avec une épaisseur d'environ nm, comme représenté sur la figure 120. On effectue une opération de gravure ionique réactive anisotrope sur
la pellicule d'oxyde 206a, pour former ainsi des pelli-
cules d'oxyde de parois latérales 206, comme représenté sur la figure 121. Chaque pellicule d'oxyde de parois latérales 206 qui est formée a une largeur d'environ 200 nm dans la direction de la longueur du canal. Ainsi, la largeur dans la direction de la longueur du canal est pratiquement identique à l'épaisseur de la pellicule d'oxyde 206a qui est représentée sur la figure 120. Il est donc possible de maîtriser aisément la largeur de chaque
pellicule d'oxyde de parois latérales 206 dans la direc-
tion de la longueur du canal, en ajustant l'épaisseur de
la pellicule d'oxyde 206a. Après la formation des pelli-
cules d'oxyde de parois latérales 206, on effectue un traitement thermique à 850 C pendant environ 60 secondes,
pour activer ainsi les impuretés qui ont été implantées.
Une région de source 209 et une région de drain 208 sont ainsi formées. Du fait de ce traitement thermique, le bore et l'azote qui ont été implantés dans l'électrode de grille flottante 221b diffusent. A ce moment, l'azote diffuse en avance par rapport au bore, grâce à quoi seul de l'azote est déposé dans la pellicule d'oxyde 220b et la pellicule isolante inter-couche 222b. Des régions dopées avec de l'azote, 219, sont ainsi formées dans la pellicule d'oxyde 220, l'électrode de grille flottante 221 et la pellicule isolante inter-couche 222. On forme ensuite une pellicule de recouvrement lisse 212, d'une épaisseur de 500 à 1500 nm, par dépôt chimique en phase vapeur, comme représenté sur la figure 122. On accomplit ensuite un traitement thermique dans une condition de température de 800 à 1000 C, par un procédé de refusion, pour aplanir ainsi la surface de la pellicule de recouvrement lisse 212. La pellicule de recouvrement lisse 212 est formée par exemple par une pellicule de verre au phosphosilicate (ou PSG), une pellicule de verre au boro-phosphosilicate (ou BPSG), une pellicule de nitrure, une pellicule d'oxyde non
dopée ou une structure multicouche formée par les pelli-
cules précitées.
On forme ensuite un trou de contact 212a d'environ 0,6 à 1,5 pm de diamètre dans une partie de la pellicule de recouvrement lisse 212 qui se trouve sur la
région de drain 208, comme représenté sur la figure 123.
On forme ensuite une pellicule d'alliage de titane 213, consistant en nitrure de titane, sur une surface latérale
du trou de contact 212a et sur la pellicule de recouvre-
ment lisse 212, pour la connexion électrique avec la
région de drain 208. Enfin, on forme une couche d'inter-
connexion en alliage d'aluminium 214 d'environ 100 nm d'épaisseur sur la pellicule d'alliage de titane 213, par
pulvérisation cathodique. On forme un motif dans la pelli-
cule d'alliage de titane 213 et la couche d'interconnexion en alliage d'aluminium 214, par photolithographie et gravure par voie sèche. On a ainsi formé une ligne de bit qui est constituée par la pellicule d'alliage de titane 213 et la couche d'interconnexion en alliage d'aluminium 214, et qui est connectée électriquement à la région de drain 208. La mémoire EEPROM flash conforme au quinzième mode de réalisation représenté sur la figure 109 est ainsi achevée. L'implantation dans les régions de source/drain peut être accomplie simultanément au cours de l'étape représentée sur la figure 117, à travers le masque de la
pellicule de matière de réserve 226.
Dans la mémoire EEPROM flash conforme au
quinzième mode de réalisation, on effectue une implanta-
tion ionique d'azote dans l'électrode de grille flottante 221, de façon que de l'azote soit déposé dans la pellicule d'oxyde 220 et dans la pellicule isolante inter-couche 222 par une diffusion thermique ultérieure, grâce à quoi il n'y a aucun dopage par de l'hydrogène, contrairement au traitement de nitruration thermique rapide. En outre, du
fait de l'effet de l'azote qui est déposé dans la pelli-
cule d'oxyde 220, il est possible de réduire le piégeage et l'apparition d'un niveau d'interface à cause de
l'injection de porteurs chauds,et le piégeageet l'appari-
tion d'un niveau d'interface à cause de trous résultant
d'un effet tunnel inter-bande dans une opération d'écri-
ture ou d'effacement, par le phénomène tunnel F-N. En outre, il n'y a aucune dégradation de la pellicule d'oxyde 220 par le dopage avec de l'hydrogène, grâce à quoi la fiabilité de la pellicule d'oxyde 220 est améliorée, et il est possible de réduire la probabilité d'apparition d'un défaut initial dans la mémoire EEPROM flash. De plus, la fiabilité de la pellicule isolante inter-couche 222 est également améliorée par l'azote qu'elle contient. Grâce à cette amélioration de la fiabilité de la pellicule isolante inter-couche 222, il est possible de réduire l'épaisseur de la pellicule 222, ce qui permet d'augmenter la capacité CFS entre l'électrode de grille de commande 205 et l'électrode de grille flottante 221. Ainsi, un champ électrique plus élevé est appliqué au canal pour améliorer les caractéristiques d'attaque en courant lors- que le rapport de couplage est élevé, indépendamment du potentiel qui est appliqué à l'électrode de grille de commande 205. Il est donc possible de réduire le potentiel qui est appliqué à l'électrode de grille de commande 205,
ce qui permet de réduire la tension d'une source d'alimen-
tation. En outre, l'électrode de grille flottante 221 est dopée avec de l'azote, ce qui a pour effet de réduire la diffusion de bore. Il est ainsi possible d'empêcher que le bore ne perce la région de canal 215 et ne soit injecté dans la pellicule d'oxyde 220, ce qui réduit effectivement une fluctuation de la tension de seuil. De plus, le dopage avec de l'azote est effectué par implantation ionique dans le processus de fabrication pour la mémoire EEPROM flash conforme au quinzième mode de réalisation, grâce à quoi le substrat en silicium 201 n'est pas exposé à un changement de température abrupt, contrairement au traitement de
nitruration thermique rapide. Il est donc également possi-
ble d'empêcher l'apparition de défauts en bandes.
Dans le traitement de nitruration thermique rapide, de l'azote peut diffuser sur une profondeur étendue du substrat en silicium 201, du fait qu'il est nécessaire d'appliquer de la chaleur dans le dopage par de l'azote. Cependant, dans le processus de fabrication conforme à ce mode de réalisation, il n'est pas nécessaire d'effectuer une étape de traitement thermique dans l'implantation d'azote, du fait que le dopage avec de
l'azote est effectué par implantation ionique. Le traite-
ment thermique peut donc être effectivement accompli après la définition du motif de l'électrode de grille 221, de façon à éviter la diffusion d'azote dans la région de
source 209 et la région de drain 208.
Bien que dans le processus de fabrication pour la mémoire EEPROM flash conforme au quinzième mode de réalisation, on effectue une implantation ionique de bore dans la pellicule de silicium polycristallin 221a, pour former l'électrode de grille flottante 221 qui est dopée avec le type P, on peut implanter à la place des ions d'arsenic dans une pellicule de silicium polycristallin dopée avec le type N, qui est dopée avec du phosphore à une concentration d'environ 5 x 1020/cm3, ou dans une pellicule de silicium polycristallin dans des conditions d'environ 50 keV et 4 x 10 15/cm2, pour former ainsi
l'électrode de grille flottante 221.
On va maintenant décrire une mémoire EEPROM flash du type à grilles superposées conforme à un seizième
mode de réalisation de la présente invention, en se réfé-
rant à la figure 125. Dans la mémoire EEPROM flash conforme au seizième mode de réalisation, une région de source 209 et une région de drain 208 sont formées sur une surface principale d'un substrat en silicium de type P 201 avec un intervalle déterminé, pour définir entre elles une région de canal 215. Une électrode de grille flottante 203 est formée sur la région de canal 215 avec interposition d'une pellicule d'oxyde 202. Une électrode de grille de
commande 223 est formée sur l'électrode de grille flot-
tante 203 avec interposition d'une pellicule inter-couche 222, qui est formée par pellicule composite consistant en une pellicule de nitrure et une pellicule d'oxyde. La pellicule isolante inter-couche 222 a une épaisseur d'environ 20 nm. L'électrode de grille de commande 223 est formée par une pellicule de silicium polycristallin, et elle a une épaisseur d'environ 250 nm. Des régions dopées avec de l'azote, 219, sont présentes dans la pellicule isolante inter-couche 222 et dans l'électrode de grille de
commande 223.
On va maintenant décrire un processus de fabri-
cation pour la mémoire EEPROM flash conforme au seizième mode de réalisation représenté sur la figure 125, en se référant aux figures 126 à 128. En premier lieu, on forme une région de caisson et une pellicule d'oxyde d'isolation d'élément (non représentée) sur des régions déterminées d'un substrat en silicium de type P 201, et on forme ensuite successivement sur la totalité de la surface une pellicule d'oxyde 202a d'environ 10 nm d'épaisseur, une pellicule de silicium polycristallin 203a d'environ 100 nm d'épaisseur, une pellicule isolante inter-couche 222a
d'environ 20 nm d'épaisseur qui est formée par une pelli-
cule composite consistant en une pellicule d'oxyde et une
pellicule de nitrure, et une pellicule de silicium poly-
cristallin 223a d'environ 250 nm d'épaisseur, comme repré-
senté sur la figure 126.
On effectue ensuite une implantation ionique d'azote dans la pellicule de silicium polycristallin 223a dans des conditions d'environ 10 keV- et 4 x 1015/cm2, comme représenté sur la figure 127. A ce moment, une profondeur de projection Rp de l'azote est fixée de façon à venir dans une position de la pellicule de silicium polycristallin 223a qui est située au-delà, vers le haut,
d'une position séparée de 5 x à Rp par rapport à l'inter-
face entre la pellicule de silicium polycristallin 223a et la pellicule d'oxyde 222a, en direction de la pellicule de silicium polycristallin 223a, en désignant par 4 Rp son écart-type, de façon similaire au processus de fabrication pour le quinzième mode de réalisation (voir la figure 113). On effectue ensuite une implantation ionique de bore dans la pellicule de silicium polycristallin 223a, dans des conditions de 20 keV et 4 x 1015/cm2, comme représenté sur la figure 128. Ensuite, on achève la mémoire EEPROM flash qui est représentée sur la figure , par un processus de fabrication qui est similaire à celui du quinzième mode de réalisation, décrit ci-dessus en relation avec les figures 116 à 124. Cependant, dans une étape de traitement thermique pour activer les impuretés dans le seizième mode de réalisation, l'azote qui est introduit par dopage dans l'électrode de grille de
commande 223 se dépose dans la pellicule isolante inter-
couche 222. Bien que du bore soit introduit par implanta-
tion ionique dans la pellicule de silicium polycristallin 223a pour former l'électrode de grille de commande 223 qui
est dopée avec le type P dans le seizième mode de réalisa-
tion, on peut employer à la place, pour former l'électrode de grille de commande 223, une pellicule de silicium polycristallin dopée qui est dopée avec du phosphore à une concentration d'environ 5 x 1020/cm3, ou une pellicule de silicium polycristallin de type N qui est formée par l'implantation d'ions d'arsenic dans une pellicule de silicium polycristallin, dans des conditions d'environ
50 keV et 4 x 1015/cm2.
Dans le seizième mode de réalisation également, il est possible d'améliorer la fiabilité de la pellicule isolante inter-couche 222, tout en réduisant la tension d'une source d'alimentation pour l'élément, de façon similaire au quinzième mode de réalisation. En outre, par l'implantation d'azote dans l'électrode de grille de commande 223, il est possible d'empêcher la diffusion, sous l'effet d'un traitement thermique, du bore qui est
introduit par dopage dans l'électrode de grille de com-
mande 223, ce qui permet d'éviter que du bore ne soit
injecté dans la pellicule isolante inter-couche 222.
On va maintenant décrire une mémoire EEPROM
flash du type à grilles superposées conforme à un dix-
septième mode de réalisation de la présente invention, en se référant à la figure 129. Dans le dix-septième mode de
réalisation, les quinzième et seizième modes de réalisa-
tion sont combinés ensemble.
On va maintenant décrire un processus de fabri-
cation pour la mémoire EEPROM conforme au dix-septième mode de réalisation, en se référant aux figures 130 et 131. Les éléments allant jusqu'à une pellicule de silicium polycristallin 223a qui est représentée sur la figure 113 sont formés par un processus qui est similaire à celui du quinzième mode de réalisation, représenté sur les figures 111 à 115. On effectue une implantation ionique d'azote dans la pellicule de silicium polycristallin 223a dans des conditions d'environ 10 keV et 4 x 1015/cm2. On effectue ensuite une implantation ionique de bore dans la pellicule de silicium polycristallin 223a, dans des conditions d'environ 20 keV et 4 x 10 15/cm2, comme représenté sur la figure 131. On achève ensuite la mémoire EEPROM flash qui est représentée sur la figure 129, par des étapes qui sont similaires à celles du quinzième mode de réalisation, représenté sur les figures 116 à 124. Cependant, dans une
étape de traitement thermique pour l'activation d'impu-
retés dans le dix-septième mode de réalisation, l'azote qui est introduit par dopage dans l'électrode de commande
223b se dépose également dans la couche isolante inter-
couche 222b, simultanément à l'azote qui est introduit par dopage dans l'électrode de grille flottante 221b et qui se dépose dans la pellicule d'oxyde 220b et dans la pellicule
isolante inter-couche 222b. Bien que dans la description
ci-dessus l'électrode de grille flottante 221b et l'élec-
trode de commande 223b soient de type P. ces électrodes peuvent également être de type N. Dans ce cas, on utilise une pellicule de silicium polycristallin dopée qui est dopée avec du phosphore à une concentration d'environ x 1020 /cm3, ou une pellicule de silicium polycristallin de type N qui est obtenue par implantation ionique d'arsenic dans une pellicule de silicium polycristallin
dans des conditions d'environ 50 kev et 4 x 10 5/cm2.
Les effets de la mémoire EEPROM flash du type à grilles superposées conforme au dix-septième mode de réalisation sont similaires à ceux des quinzième et seizième modes de réalisation, décrits ci-dessus. On va maintenant décrire une mémoire EEPROM flash du type à canal enterré conforme à un dix-huitième
mode de réalisation de la présente invention, en se réfé-
rant à la figure 132. Dans la mémoire EEPROM flash du type
à canal enterré conforme au dix-huitième mode de réalisa-
tion, une région de source 209 et une région de drain 208 sont formées sur une surface principale d'un substrat en silicium de type P 201 avec un intervalle prédéterminé, pour définir entre elles une région de canal 215. Une électrode de grille flottante 203 est formée sur la région de canal 215 avec interposition d'une pellicule d'oxyde
202 ayant une faible épaisseur, d'environ 10 nm. Une élec-
trode de grille de commande 205 est formée sur l'électrode
de grille flottante 203, avec interposition d'une pelli-
cule isolante inter-couche 204. Des pellicules d'oxyde de
parois latérales 206 sont formées sur des surfaces laté-
rales de l'électrode de grille flottante 203 et de l'élec-
trode de grille de commande 205. Une couche d'impureté de type N 217 est formée sur la région de canal 215, et une couche d'impureté de type P 218 est formée sous la couche d'impureté de type N 217. Une région dopée avec de l'azote, 219, est formée sur une surface principale de la
couche d'impureté de type N 217.
On va maintenant décrire un processus de fabri-
cation pour la mémoire EEPROM flash du type à canal enterré conforme au dix-huitième mode de réalisation, en se référant aux figures 133 à 136. En premier lieu, on forme une région de caisson (non représentée) et une pellicule d'oxyde d'isolation d'éléments (non représentée) sur des régions déterminées d'un substrat en silicium de
type P 201. Comme représenté sur la figure 133, on effec-
tue une implantation ionique d'azote dans le substrat en silicium 201, dans une plage telle que la profondeur à partir de la surface principale du substrat en silicium 201 soit inférieure à environ 50 nm. Ensuite, on effectue une implantation ionique d'une impureté de type N, comme de l'arsenic ou du phosphore, dans le substrat en silicium 201, dans une plage telle que la profondeur à partir de la surface principale du substrat en silicium 201 ne soit pas supérieure à 50 nm, comme représenté sur la figure 134. En outre, on implante une impureté de type P. comme du bore, dans une plage telle que la profondeur à partir de la surface principale du substrat en silicium 201 soit au
moins d'environ 50 nm, comme représenté sur la figure 135.
Ainsi, l'azote est implanté avec une énergie telle que la
plage de l'azote soit inférieure à celle de l'arsenic.
Ensuite, on forme successivement sur la totalité de la surface, comme représenté sur la figure 136, une pellicule d'oxyde 202a d'environ 10 nm d'épaisseur, une pellicule de silicium polycristallin 203a d'environ 100 nm d'épaisseur, une pellicule isolante inter-couche 204a d'environ 20 nm d'épaisseur, qui est constituée par une pellicule composite consistant en une pellicule d'oxyde et une pellicule de nitrure, et une pellicule de silicium polycristallin 205a d'environ 250 nm d'épaisseur. On
achève ensuite la mémoire EEPROM flash conforme au dix-
huitième mode de réalisation, par un processus qui est similaire à celui du quinzième mode de réalisation, décrit
ci-dessus en relation avec les figures 116 à 124. Cepen-
dant, dans le dix-huitième mode de réalisation, les impu-
retés qui sont implantées dans la couche d'impureté de type N 217 et la couche d'impureté de type P 218 sont activées, et la région dopée avec de l'azote, 219, est formée simultanément au cours d'une étape de traitement thermique qui est similaire à celle du quinzième mode de réalisation. La couche d'impureté de type N 217 est formée de façon à recouvrir la région dopée avec de l'azote, 219, dans les conditions d'implantation ionique d'impureté mentionnées précédemment, grâce à quoi aucun défaut n'est occasionné par l'implantation ionique d'azote dans des plans de jonction de la couche d'impureté de type P 217 et de la couche d'impureté de type P 218. Il n'y a donc pas d'augmentation du courant de fuite de jonction, ce qui fait que l'implantation d'azote n'occasionne aucune
dopage.
Conformément au dix-huitième mode de réalisa-
tion, on dope avec de l'azote une région qui est moins profonde que la couche d'impureté de type N 207, ce qui a pour effet de réduire la diffusion d'arsenic. En outre, il est également possible d'empêcher la diffusion de bore dans la couche d'impureté de type P 218. La couche d'impureté de type N 217 peut donc être formée avec une faible épaisseur, grâce à quoi il est possible d'éviter un phénomène de percement dans la mémoire EEPROM flash du type à canal enterré. En outre, il est possible de fixer à une valeur désirée l'épaisseur de la couche d'impureté de type N 217, en définissant les conditions d'implantation d'azote. On va maintenant décrire une mémoire EEPROM
flash du type à grilles superposées conforme à un dix-
* neuvième mode de réalisation de la présente invention, en se référant à la figure 137. Dans le dix-neuvième mode de réalisation, une région dopée avec de l'azote, 230, est formée dans une région de drain 208. La figure 138 montre un profil d'impureté dans la direction de la profondeur dans la région de drain 208 de la mémoire EEPROM flash qui est représentée sur la figure 137. En se référant à la figure 138, on note qu'un plan de jonction de la région de drain 208 n'est pas dopé avec de l'azote, mais que la région dopée avec de l'azote, 230, se trouve dans la région de drain 208 qui est formée par dopage avec de
l'arsenic. On va maintenant décrire un processus de fabri-
cation pour la mémoire EEPROM flash conforme au dix-
neuvième mode de réalisation représenté sur la figure 137, en se référant aux figures 139 à 141. En premier lieu, on forme une région de caisson (non représentée) et une pellicule d'oxyde d'isolation d'éléments (non représentée) sur des régions déterminées d'un substrat en silicium de type P 201. Comme représenté sur la figure 139, on forme successivement sur la totalité de la surface une pellicule d'oxyde 202a d'environ 10 nm d'épaisseur, une pellicule de silicium polycristallin 203a d'environ 100 nm d'épaisseur, une pellicule isolante inter-couche 204a d'environ 20 nm d'épaisseur, qui est formée par une pellicule composite consistant en une pellicule d'oxyde et une pellicule de nitrure, une pellicule de silicium polycristallin 205a d'environ 25 nm d'épaisseur, et une pellicule d'oxyde 207a
d'environ 100 nm d'épaisseur.
On définit ensuite un motif ayant la forme d'une électrode de grille dans la pellicule d'oxyde 202a, la pellicule de silicium polycristallin 203a, la pellicule isolante inter-couche 204a, la pellicule de silicium polycristallin 205a et la pellicule d'oxyde 207a, pour former ainsi une pellicule d'oxyde 202, une électrode de grille flottante 203, une pellicule isolante inter-couche
204, une électrode de grille de commande 205 et une pelli-
cule d'oxyde 207, comme représenté sur la figure 140. On recouvre ensuite une région de formation de source avec une pellicule de matière de réserve 225. On utilise la pellicule de matière de réserve 225 et la pellicule d'oxyde 207 à titre de masques pour l'implantation ionique d'azote dans une région de formation de drain, dans des
conditions d'environ 10 keV et 8 x 10 15/cm2.
On utilise ensuite à nouveau la pellicule de matière de réserve 225 et la pellicule d'oxyde 207 à titre de masques, pour effectuer une implantation ionique d'arsenic dans des conditions de 35 keV et 5 x 1015/cm2, comme représenté sur la figure 141. Ainsi, l'azote est
implanté avec une énergie telle que sa plage soit infé-
rieure à celle de l'arsenic. On enlève ensuite la pelli- cule de matière de réserve 225. Les étapes de fabrication suivantes sont identiques à celles du quinzième mode de
réalisation représenté sur les figures 119 à 124. Cepen-
dant, dans le processus de fabrication pour le dix-
neuvième mode de réalisation, les impuretés qui sont implantées dans la région de source 209 et dans la région de drain 208 sont activées, et la région dopée avec de l'azote, 230, est formée simultanément, dans l'étape de traitement thermique du quinzième mode de réalisation. Du fait des conditions d'implantation ionique d'impuretés précitées, la région de drain 208 est formée de façon à recouvrir la région dopée avec de l'azote, 230. Aucun défaut n'est donc occasionné par l'implantation ionique d'azote dans un plan de jonction entre la région de drain 208 et le substrat en silicium 201, et par conséquent il
n'y a pas d'augmentation du courant de fuite de jonction.
Aucun dommage n'est donc occasionné par l'implantation d'azote.
Conformément au dix-neuvième mode de réalisa-
tion, la région de drain 208 est dopée avec de l'azote, grâce à quoi il est possible d'empêcher que l'arsenic qui est implanté dans la région de drain 208 ne diffuse au cours de l'étape de traitement thermique. Il est donc possible de former à une faible profondeur le plan de jonction P-N entre la région de drain 208 et le substrat en silicium 201. Il est donc possible de réduire un effet de canal court, tel qu'un phénomène de percement. En outre, cette réduction d'un effet de canal court permet de
perfectionner l'élément.
La diffusion de l'arsenic qui est implanté dans la région de drain 208 est ainsi réduite par l'action de l'azote qui est introduit par dopage dans la région de drain 208, ce qui a pour effet de réduire une région de chevauchement entre la pellicule d'oxyde 202 et la région de drain 208 qui est occasionnée par une diffusion trans- versale d'arsenic. On peut donc réduire une capacité CFS entre l'électrode de grille de commande 205 et la région de drain 208. Il est donc possible d'augmenter le rapport de couplage CFC/CTOTALE' ce qui permet de réduire la différence de potentiel entre les potentiels VCG et VFG de l'électrode de grille de commande 205 et de l'électrode de grille flottante 203. Ainsi, un champ électrique plus élevé est appliqué à la région de canal 215 pour améliorer les caractéristiques d'attaque en courant lorsque le rapport de couplage est élevé, indépendamment du potentiel
qui est appliqué à l'électrode de grille de commande 205.
Il est donc possible de réduire la tension VCG qui est appliquée à l'électrode de grille de commande 205 du fait que le rapport de couplage est augmenté, ce qui permet de
réduire la tension d'une source d'alimentation.
On va maintenant décrire une mémoire EEPROM flash du type à grilles superposées conforme à un
vingtième mode de réalisation de la présente invention.
Conformément au vingtième mode de réalisation, une région dopée avec de l'azote, 231, est formée dans une région de source 209. En ce qui concerne le processus de fabrication pour la mémoire EEPROM flash conforme au vingtième mode de
réalisation, l'étape de dopage avec de l'azote du dix- neuvième mode de réalisation peut être accomplie avant une étape
d'implantation de source. Dans le vingtième mode de réalisation également, on implante de l'azote avec une énergie telle que sa plage soit inférieure à celle de l'arsenic, de façon similaire au processus de fabrication
envisagé ci-dessus pour le dix-neuvième mode de réalisa-
tion. Le vingtième mode de réalisation permet d'obtenir un
effet similaire à celui du dix-neuvième mode de réalisa-
tion. On va maintenant décrire une mémoire EEPROM
flash du type à grilles superposées conforme à un vingt-
et-unième mode de réalisation de la présente invention, en se référant à la figure 143. Dans le vingt-et-unième mode de réalisation, les dixneuvième et vingtième modes de réalisation sont combinés ensemble. Ainsi, une région dopée avec de l'azote, 230, est formée dans une région de drain 208, et une région dopée avec de l'azote, 231, est
formée dans une région de source 209.
En ce qui concerne le processus de fabrication pour la mémoire EEPROM flash conforme au vingt-et-unième mode de réalisation, l'étape de dopage avec de l'azote
dans le dix-neuvième mode de réalisation peut être effec-
tuée après une étape de définition de motif d'une élec-
trode de grille (voir la figure 144).
Conformément au vingt-et-unième mode de réalisa-
tion, la région de drain 208 et la région de source 209 sont respectivement munies des régions dopées avec de l'azote 230 et 231, grâce à quoi l'effet du dix-neuvième ou du vingtième mode de réalisation se manifeste de façon encore plus remarquable. Dans le vingt-et-unième mode de réalisation, l'azote peut être introduit par implantation ionique sans former une pellicule d'oxyde 207, grâce à quoi une électrode de grille de commande 205 est également
dopée avec de l'azote.
Dans le dispositif à semiconducteurs conforme au premier aspect de la présente invention, décrit ci-dessus, il est possible de réduire la diffusion de l'impureté qui est introduite dans l'électrode de grille, en dopant
l'électrode de grille avec de l'azote. I1 est donc possi-
ble d'empêcher que l'impureté ne se mélange dans la pelli-
cule isolante de grille et ne traverse la pellicule isolante de grille. En outre, il est possible d'améliorer la pellicule isolante de grille en ce qui concerne la fiabilité et la résistance aux porteurs chauds, en dopant
la pellicule isolante de grille avec de l'azote.
D'autre part, dans le procédé de fabrication d'un dispositif à semiconducteurs conforme au second aspect de la présente invention, on effectue un traitement thermique après l'introduction d'azote par implantation ionique dans la pellicule isolante de grille, pour déposer de l'azote dans la pellicule isolante de grille, grace à quoi il est possible de former la pellicule isolante de grille non dopée avec de l'hydrogène, sans endommager
cette dernière.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédés
décrits et représentés, sans sortir du cadre de l'inven-
tion.

Claims (27)

REVENDICATIONS
1. Dispositif à semiconducteurs comprenant: un
substrat semiconducteur (1, 201) ayant une surface princi-
pale; une paire de régions de source/drain (6, 21, 43, 44, 52, 53, 208, 209) qui sont formées sur la surface princi-
pale du substrat semiconducteur avec un intervalle prédé-
terminé, pour définir une région de canal entre elles; une première pellicule isolante (2, 36, 42, 47, 48, 202, 220) formée sur la région de canal; et une première électrode d'un premier type de conductivité (3, 35, 41, 50, 51, 203, 221) qui est formée sur la première pellicule isolante, caractérisé en ce que la première pellicule isolante et la
première électrode sont dopées avec de l'azote.
2. Dispositif à semiconducteurs selon la reven-
dication 1, caractérisé en ce qu'un maximum de concentra-
tion de l'azote dans la direction de la profondeur, à partir de la première électrode vers la région de canal du
substrat semiconducteur (1, 201) se trouve dans une posi-
tion qui est plus proche de la première pellicule isolan-
te, en comparaison avec une interface entre le substrat
semiconducteur et la première pellicule isolante.
3. Dispositif à semiconducteurs selon la reven-
dication 2, caractérisé en ce que le maximum de concentra-
tion de l'azote se trouve dans la première pellicule
isolante (2, 36, 42, 47, 48, 202, 220).
4. Dispositif à semiconducteurs selon la reven-
dication 1, caractérisé en ce que les régions de source/ drain (6, 21, 43, 44, 52, 53, 208, 209) sont dopées avec
de l'azote.
5. Dispositif à semiconducteurs selon la reven-
dication 4, caractérisé en ce que les profondeurs de
régions (30, 230, 231) dopées avec de l'azote sont infé-
rieures à des profondeurs de jonction des régions de source/drain.
6. Dispositif à semiconducteurs selon la reven-
dication 1, comprenant en outre: une seconde pellicule isolante (222) qui est formée sur la première électrode, et une seconde électrode (205, 223) qui est formée sur la seconde pellicule isolante, caractérisé en ce que la seconde pellicule isolante est dopée avec de l'azote.
7. Dispositif à semiconducteurs selon la reven-
dication 6, caractérisé en ce que la seconde électrode
(205, 223) est dopée avec de l'azote.
8. Dispositif à semiconducteurs selon la reven-
dication 6, caractérisé en ce que les régions de source/
drain (208, 209) sont dopées avec de l'azote.
9. Dispositif à semiconducteurs selon la reven-
dication 8, caractérisé en ce que les profondeurs de régions (230, 231) dopées avec de l'azote sont inférieures
aux profondeurs de jonction des régions de source/drain.
10. Dispositif à semiconducteurs, comprenant: un substrat semiconducteur d'un premier type de conductivité (201) ayant une surface principale; une paire de régions de source/drain d'un second type de conductivité (208, 209) qui sont formées sur la surface principale du substrat semiconducteur, avec un intervalle prédéterminé, pour définir une région de canal entre elles; une première pellicule isolante (202) qui est formée sur la région de canal; une première électrode (203) qui est formée sur la première pellicule isolante; une seconde pellicule isolante (204) qui est formée sur la première électrode; et une seconde électrode (205) qui est formée sur la seconde pellicule isolante; caractérisé en ce qu'une première région d'impureté du second type de conductivité (217) est formée sur la région de canal, et une région (219) contenant de l'azote est formée dans cette première
région d'impureté.
11. Dispositif à semiconducteurs selon la reven-
dication 1, caractérisé en ce qu'il comprend en outre une région d'impureté du premier type de conductivité (218)
qui est formée sous la première région d'impureté.
12. Dispositif à semiconducteurs, comprenant: un substrat semiconducteur (11) ayant une première région de semiconducteur d'un premier type de conductivité (13) et une seconde région de semiconducteur d'un second type de conductivité (14); une paire de premières régions de source/drain du second type de conductivité (21) qui sont formées sur une surface principale de la première région de semiconducteur, avec un intervalle déterminé, pour définir entre elles une première région de canal; une première pellicule isolante de grille (47) qui est formée sur la première région de canal; une première électrode de grille (50), dopée avec le second type de conductivité, qui est formée sur la première pellicule isolante de grille; une paire de secondes régions de source/drain du premier type de conductivité (52, 53) qui sont formées sur
une surface principale de la seconde région de semiconduc-
teur, avec un intervalle prédéterminé, pour définir entre elles une seconde région de canal; une seconde pellicule isolante de grille (48) qui est formée sur la seconde région de canal; et une seconde électrode (51), dopée avec le premier type de conductivité, qui est formée sur la seconde pellicule isolante de grille; caractérisé en ce que la première électrode de grille, la seconde électrode de grille, la première pellicule isolante de grille et la seconde pellicule isolante de grille sont dopées avec de l'azote.
13. Dispositif à semiconducteurs selon la reven-
dication 12, dans lequel la première électrode de grille est formée par une structure multicouche comprenant une pellicule de silicium polycristallin (50) dopée avec le second type de conductivité et une pellicule de siliciure de métal (23), et la seconde électrode de grille est
formée par une structure multicouche comprenant une pelli-
cule de silicium polycristallin (51) dopée avec le premier type de conductivité et une pellicule de siliciure de métal (23); caractérisé en ce que la première électrode de grille et la seconde électrode de grille sont dopées avec de l'azote; et les maximums de concentration d'azote dans les première et seconde électrodes de grille se trouvent au voisinage d'interfaces entre les pellicules de silicium
polycristallin et les pellicules de siliciure de métal.
14. Dispositif à semiconducteurs selon la reven-
dication 13, caractérisé en ce que les première et seconde pellicules isolantes de grille sont dopées avec de l'azote.
15. Dispositif à semiconducteurs, caractérisé en ce qu'il comprend: une couche de semiconducteur (105) dans laquelle une paire de régions de source/drain (105b, 105c) sont formées avec un intervalle déterminé pour définir entre elles une région de canal (105a), cette région de canal et les régions de source/drain contenant des régions qui sont dopées avec de l'azote; une pellicule isolante de grille (104) qui est formée sur une première surface de la couche de semiconducteur; et une électrode de grille (103) qui est formée dans une position située
face à la région de canal, avec interposition de la pelli-
cule isolante de grille.
16. Dispositif à semiconducteurs selon la reven-
dication 15, caractérisé en ce que la pellicule isolante
de grille (104) est dopée avec de l'azote.
17. Dispositif à semiconducteurs, comprenant: une couche de semiconducteur (105) dans laquelle une paire de régions de source/drain sont formées avec un intervalle déterminé, pour définir entre elles une région de canal; une pellicule isolante de grille (111) qui est formée sur une première surface de la couche de semiconducteur; et une électrode de grille (110) qui est formée dans une
position située face à la région de canal, avec interpo-
sition de la pellicule isolante de grille; caractérisé en ce que l'électrode de grille et la pellicule isolante de
grille sont dopées avec de l'azote.
18. Procédé de fabrication d'un dispositif à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes: on forme une pellicule isolante (36a) sur un substrat semiconducteur (1); on forme une couche d'électrode (35a) sur la pellicule isolante; on effectue
une implantation ionique d'azote dans la couche d'élec-
trode; on implante une impureté dans la couche d'élec-
trode; et on accomplit un traitement thermique après les étapes d'implantation d'azote et de l'impureté dans la couche d'électrode, pour déposer ainsi de l'azote dans la
pellicule isolante.
19. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 18, caractérisé en ce qu'une profondeur de projection Rp de l'azote dans l'étape d'implantation ionique d'azote, est fixée à une position telle que sa distance à partir d'une interface entre la pellicule isolante et la couche d'électrode, vers la couche d'électrode, soit au moins égale à 5 x A Rp, en
désignant par A Rp son écart-type.
20. Procédé de fabrication d'un dispositif à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes: on forme une première pellicule isolante (220a) sur un substrat semiconducteur; on forme une couche d'électrode (221a) sur la première pellicule isolante; on effectue une implantation ionique d'azote dans la couche d'électrode; on effectue une implantation ionique d'une impureté dans la couche d'électrode; on forme une seconde couche isolante (222a) sur la couche d'électrode, après les étapes d'implantation d'azote et de l'impureté; et on accomplit un traitement thermique après l'étape de formation de la seconde couche isolante, pour déposer ainsi de l'azote dans les première et seconde
couches isolantes.
21. Procédé de fabrication d'un dispositif à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes: on forme une électrode de grille (3) sur un substrat semiconducteur; on implante des ions d'azote dans le substrat semiconducteur pour former des régions dopées avec de l'azote (30) dans le substrat semiconducteur entre lesquelles se trouve l'électrode de grille; et on implante dans le substrat semiconducteur des
ions d'impureté ayant une profondeur de pénétration supé-
rieure à celle des ions d'azote, pour former ainsi des régions de source/drain (6) qui contiennent les régions
dopées avec de l'azote.
22. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 21, caractérisé en ce qu'on implante les ions d'azote dans le substrat semiconducteur sous un angle qui est inférieur à 90 par
rapport à une surface principale du substrat semiconduc-
teur.
23. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 21, caractérisé en ce que l'étape d'implantation d'ions d'azote comprend une étape de dopage de l'électrode de grille avec de l'azote, et l'étape d'implantation d'ions d'impureté comprend une
étape de dopage de l'électrode de grille avec une impu-
reté; et en ce qu'il comprend en outre une étape consis-
tant à accomplir un traitement thermique après l'étape d'implantation de l'impureté dans l'électrode de grille et dans le substrat semiconducteur, pour déposer ainsi de
l'azote dans la pellicule isolante de grille.
24. Procédé de fabrication d'un dispositif à semiconducteurs comprenant un substrat semiconducteur ayant une première région de semiconducteur d'un premier
type de conductivité (13) et une seconde région de semi-
conducteur d'un second type de conductivité (14), une pellicule isolante de grille qui est formée sur le substrat semiconducteur et une couche d'électrode de grille qui est formée sur la pellicule isolante de grille, caractérisé en ce qu'il comprend les étapes suivantes: on effectue une implantation ionique d'azote sur la totalité de la surface de la couche d'électrode de grille (55); on introduit une impureté du second type de conductivité dans une partie de la couche d'électrode de grille qui est
formée sur la première région de semiconducteur; on intro-
duit une impureté du premier type de conductivité dans une partie de la couche d'électrode de grille qui est formée sur la seconde région de semiconducteur; et on accomplit un traitement thermique après l'introduction de l'azote et des impuretés dans la couche d'électrode de grille, pour déposer ainsi de l'azote dans la pellicule isolante de
grille.
25. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 24, caractérisé en ce que la couche d'électrode de grille consiste en une pellicule de silicium polycristallin (50, 51) et en une pellicule de siliciure de métal (23) qui est formée sur la
pellicule de silicium polycristallin; l'azote est intro-
duit par implantation ionique dans une interface entre la pellicule de silicium polycristallin et la pellicule de
siliciure de métal; l'impureté du second type de conduc-
tivité est introduite dans une partie de la pellicule de silicium polycristallin qui est formée sur la première région de semiconducteur; et l'impureté du premier type de
conductivité est introduite dans une partie de la pelli-
cule de silicium polycristallin qui est formée sur la
seconde région de semiconducteur.
26. Procédé de fabrication d'un dispositif à semiconducteurs comportant une pellicule de silicium polycristallin (105) qui remplit la fonction d'une couche de semiconducteur active, une première pellicule isolante (104) qui est formée sur une première surface de la couche de semiconducteur active, et une électrode de grille (103) qui est formée avec interposition de la pellicule isolante, caractérisé en ce qu'il comprend les étapes suivantes: on implante des ions d'azote dans la pellicule de silicium polycristallin, par implantation avec rotation oblique; et on implante une impureté dans des régions de formation de source/drain de la pellicule de silicium polycristallin après l'étape d'implantation d'ions d'azote.
27. Procédé de fabrication d'un dispositif à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes: on effectue une implantation ionique d'azote dans une électrode de grille (110); on forme une pellicule isolante de grille (111a) sur l'électrode de grille, après l'étape d'implantation des ions d'azote; on forme une pellicule de silicium polycristallin (105), remplissant la fonction d'une couche de semiconducteur
active, sur la pellicule isolante de grille; et on accom-
plit un traitement thermique après l'étape de formation de la pellicule de silicium polycristallin, pour déposer
ainsi de l'azote dans la pellicule isolante de grille.
FR9410582A 1993-09-02 1994-09-02 Dispositif semiconducteur en particulier du type MOS à dopage à l'azote et son procédé de fabrication. Granted FR2709599A1 (fr)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP21862493 1993-09-02
JP27196193 1993-10-29
JP04417394A JP3830541B2 (ja) 1993-09-02 1994-03-15 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
FR2709599A1 true FR2709599A1 (fr) 1995-03-10
FR2709599B1 FR2709599B1 (fr) 1997-02-14

Family

ID=27291810

Family Applications (1)

Application Number Title Priority Date Filing Date
FR9410582A Granted FR2709599A1 (fr) 1993-09-02 1994-09-02 Dispositif semiconducteur en particulier du type MOS à dopage à l'azote et son procédé de fabrication.

Country Status (6)

Country Link
US (2) US6300664B1 (fr)
JP (1) JP3830541B2 (fr)
KR (1) KR100206650B1 (fr)
DE (1) DE4430366C2 (fr)
FR (1) FR2709599A1 (fr)
TW (1) TW434753B (fr)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2735908A1 (fr) * 1994-06-22 1996-12-27 Mitsubishi Electric Corp Dispositif a semiconducteurs comportant un transistor a effet de champ et son procede de fabrication
EP0789400A3 (fr) * 1996-02-07 1998-11-11 Matsushita Electric Industrial Co., Ltd. Dispositif semi-conducteur et méthode de fabrication
US6153910A (en) * 1994-06-22 2000-11-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with nitrogen implanted channel region

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0905789A4 (fr) 1996-06-14 1999-08-25 Mitsubishi Electric Corp Composant a semi-conducteurs ayant une structure silicium sur isolant et procede de fabrication de ce composant
US5872049A (en) * 1996-06-19 1999-02-16 Advanced Micro Devices, Inc. Nitrogenated gate structure for improved transistor performance and method for making same
JPH10150198A (ja) 1996-11-18 1998-06-02 Mitsubishi Electric Corp 薄膜トランジスタおよびその製造方法
DE19652417A1 (de) * 1996-12-09 1998-06-10 Inst Halbleiterphysik Gmbh MOSFET und Verfahren zur Herstellung der Schichten für einen derartigen Transistor
JP3090074B2 (ja) * 1997-01-20 2000-09-18 日本電気株式会社 半導体装置及びその製造方法
JP3602679B2 (ja) 1997-02-26 2004-12-15 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP3648015B2 (ja) * 1997-05-14 2005-05-18 株式会社ルネサステクノロジ 半導体装置
US6815295B1 (en) 1997-05-14 2004-11-09 Renesas Technology Corp. Method of manufacturing field effect transistors
JPH11214683A (ja) * 1998-01-26 1999-08-06 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
KR20000043194A (ko) * 1998-12-28 2000-07-15 김영환 반도체소자의 게이트전극 형성방법
US6440829B1 (en) * 1998-12-30 2002-08-27 Agere Systems Guardian Corp. N-profile engineering at the poly/gate oxide and gate oxide/SI interfaces through NH3 annealing of a layered poly/amorphous-silicon structure
KR100308133B1 (ko) * 1999-01-12 2001-09-26 김영환 듀얼 게이트 모스 트랜지스터 제조방법
US6921708B1 (en) 2000-04-13 2005-07-26 Micron Technology, Inc. Integrated circuits having low resistivity contacts and the formation thereof using an in situ plasma doping and clean
AU2001262953A1 (en) * 2000-04-28 2001-11-12 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
WO2001091169A1 (fr) * 2000-05-24 2001-11-29 Infineon Technologies North America Corp. Elimination de la diffusion laterale de dopants a partir de regions source/drain de mosfets
JP2002076364A (ja) 2000-06-15 2002-03-15 Seiko Epson Corp 基板装置及びその製造方法並びに電気光学装置
JP4772183B2 (ja) * 2000-11-30 2011-09-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2002208645A (ja) 2001-01-09 2002-07-26 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US6566680B1 (en) * 2001-01-30 2003-05-20 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) tunneling junction transistor
US6773999B2 (en) 2001-07-18 2004-08-10 Matsushita Electric Industrial Co., Ltd. Method for treating thick and thin gate insulating film with nitrogen plasma
WO2003015151A1 (fr) * 2001-08-02 2003-02-20 Tokyo Electron Limited Procede de traitement d'un materiau de base et materiau d'utlisation de dispositif electronique
JP2003078136A (ja) * 2001-09-05 2003-03-14 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3851896B2 (ja) * 2002-09-27 2006-11-29 株式会社東芝 半導体装置の製造方法
US20040191999A1 (en) * 2003-03-24 2004-09-30 Texas Instruments Incroporated Semiconductor structure and method of fabrication
US7314812B2 (en) * 2003-08-28 2008-01-01 Micron Technology, Inc. Method for reducing the effective thickness of gate oxides by nitrogen implantation and anneal
US6821833B1 (en) * 2003-09-09 2004-11-23 International Business Machines Corporation Method for separately optimizing thin gate dielectric of PMOS and NMOS transistors within the same semiconductor chip and device manufactured thereby
US7105414B2 (en) * 2003-12-27 2006-09-12 Dongbu Electronics Co., Ltd. Method of manufacturing MOS transistor
JP4919586B2 (ja) * 2004-06-14 2012-04-18 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7422968B2 (en) * 2004-07-29 2008-09-09 Texas Instruments Incorporated Method for manufacturing a semiconductor device having silicided regions
US20060040438A1 (en) * 2004-08-17 2006-02-23 Jiong-Ping Lu Method for improving the thermal stability of silicide
US7517780B2 (en) * 2005-01-28 2009-04-14 Macronix International Co., Ltd. Method for eliminating polycide voids through nitrogen implantation
KR20080011215A (ko) * 2005-04-29 2008-01-31 어드밴스드 마이크로 디바이시즈, 인코포레이티드 다른 차단 특성의 게이트 유전체를 갖는 반도체 디바이스
DE102005020058B4 (de) * 2005-04-29 2011-07-07 Globalfoundries Inc. Herstellungsverfahren für ein Halbleiterbauelement mit Gatedielektrika mit unterschiedlichen Blockiereigenschaften
US7384853B2 (en) * 2005-08-25 2008-06-10 United Microelectronics Corp. Method of performing salicide processes on MOS transistors
US7488635B2 (en) * 2005-10-26 2009-02-10 Freescale Semiconductor, Inc. Semiconductor structure with reduced gate doping and methods for forming thereof
US7708846B2 (en) * 2005-11-28 2010-05-04 United Technologies Corporation Superalloy stabilization
KR100773096B1 (ko) * 2006-01-20 2007-11-02 삼성전자주식회사 도펀트 도핑 영역을 포함하는 반도체 소자의 형성 방법
US7485528B2 (en) 2006-07-14 2009-02-03 Micron Technology, Inc. Method of forming memory devices by performing halogen ion implantation and diffusion processes
KR100753558B1 (ko) * 2006-08-21 2007-08-30 삼성전자주식회사 씨모스 트랜지스터 및 그 제조 방법
JPWO2008078363A1 (ja) * 2006-12-22 2010-04-15 株式会社ルネサステクノロジ 半導体装置の製造方法および半導体装置
US8421130B2 (en) * 2007-04-04 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing SRAM devices with reduced threshold voltage deviation
US20090045472A1 (en) * 2007-08-13 2009-02-19 Texas Instruments Incorporated Methodology for Reducing Post Burn-In Vmin Drift
US20090050980A1 (en) * 2007-08-21 2009-02-26 Texas Instruments Incorporated Method of forming a semiconductor device with source/drain nitrogen implant, and related device
US8722484B2 (en) * 2008-01-14 2014-05-13 Tower Semiconductor Ltd. High-K dielectric stack and method of fabricating same
JP2009182076A (ja) * 2008-01-30 2009-08-13 Panasonic Corp 半導体装置及びその製造方法
JP5341994B2 (ja) * 2009-06-26 2013-11-13 株式会社東芝 半導体装置の製造方法
US20120021577A1 (en) * 2010-07-21 2012-01-26 Purtell Robert J Gate trench conductor fill
US8470700B2 (en) * 2010-07-22 2013-06-25 Globalfoundries Singapore Pte. Ltd. Semiconductor device with reduced contact resistance and method of manufacturing thereof
WO2012073583A1 (fr) * 2010-12-03 2012-06-07 Kabushiki Kaisha Toshiba Procédé pour former une couche d'implantation d'impuretés
KR20120107762A (ko) * 2011-03-22 2012-10-04 삼성전자주식회사 반도체 소자의 제조 방법
FR2983635B1 (fr) * 2011-12-05 2014-05-23 Soitec Silicon On Insulator Structure semiconducteur sur isolant avec des caracteristiques electriques ameliorees
KR20130077213A (ko) * 2011-12-29 2013-07-09 삼성전자주식회사 반도체 소자의 제조 방법
JP5807648B2 (ja) * 2013-01-29 2015-11-10 信越半導体株式会社 両面研磨装置用キャリア及びウェーハの両面研磨方法
JP2014183293A (ja) * 2013-03-21 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
JP2015035547A (ja) 2013-08-09 2015-02-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP7433132B2 (ja) * 2020-05-19 2024-02-19 東京エレクトロン株式会社 成膜方法及び成膜装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4888246A (en) * 1985-05-23 1989-12-19 Matsushita Electric Industrial Co., Ltd. Dielectric thin film, and method for making the thin film
US4897368A (en) * 1987-05-21 1990-01-30 Matsushita Electric Industrial Co., Ltd. Method of fabricating a polycidegate employing nitrogen/oxygen implantation
JPH02270335A (ja) * 1989-04-12 1990-11-05 Toshiba Corp 半導体装置及びその製造方法
JPH04157766A (ja) * 1990-10-20 1992-05-29 Sony Corp シリコンゲートｐチャンネルＭＯＳ半導体装置の製造方法
US5189504A (en) * 1989-12-11 1993-02-23 Nippon Telegraph And Telephone Corporation Semiconductor device of MOS structure having p-type gate electrode
JPH0629314A (ja) * 1992-07-08 1994-02-04 Hitachi Ltd 半導体装置及びその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5420676A (en) * 1977-07-15 1979-02-16 Mitsubishi Electric Corp Production of semiconductor heat-sensitive switching elements
US4698787A (en) * 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
JPS61263274A (ja) * 1985-05-17 1986-11-21 Hitachi Ltd 半導体装置の製造方法
US4806498A (en) 1985-06-21 1989-02-21 Texas Instruments Incorporated Semiconductor charge-coupled device and process of fabrication thereof
US4755865A (en) * 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
US4774197A (en) * 1986-06-17 1988-09-27 Advanced Micro Devices, Inc. Method of improving silicon dioxide
US5237196A (en) * 1987-04-14 1993-08-17 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US5027185A (en) * 1988-06-06 1991-06-25 Industrial Technology Research Institute Polycide gate FET with salicide
JPH01309320A (ja) 1988-06-07 1989-12-13 Mitsubishi Electric Corp 半導体装置の製造方法
JPH02262371A (ja) * 1989-04-03 1990-10-25 Toshiba Corp 半導体装置及びその製造方法
JP2860482B2 (ja) 1989-07-11 1999-02-24 セイコーインスツルメンツ株式会社 半導体装置の製造方法
JPH0346238A (ja) 1989-07-13 1991-02-27 Seiko Instr Inc 半導体装置の製造方法
US5134447A (en) * 1989-09-22 1992-07-28 At&T Bell Laboratories Neutral impurities to increase lifetime of operation of semiconductor devices
JPH03278466A (ja) * 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
JPH0425176A (ja) 1990-05-18 1992-01-28 Seiko Instr Inc 半導体装置の製造方法
US5237188A (en) * 1990-11-28 1993-08-17 Kabushiki Kaisha Toshiba Semiconductor device with nitrided gate insulating film
US5218211A (en) * 1991-10-23 1993-06-08 The United States Of America As Represented By The Secretary Of Commerce System for sampling the sizes, geometrical distribution, and frequency of small particles accumulating on a solid surface
JPH06151829A (ja) * 1992-11-02 1994-05-31 Kawasaki Steel Corp 半導体装置の製造方法
US5514902A (en) * 1993-09-16 1996-05-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having MOS transistor
JPH08139315A (ja) * 1994-11-09 1996-05-31 Mitsubishi Electric Corp Ｍｏｓトランジスタ、半導体装置及びそれらの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4888246A (en) * 1985-05-23 1989-12-19 Matsushita Electric Industrial Co., Ltd. Dielectric thin film, and method for making the thin film
US4897368A (en) * 1987-05-21 1990-01-30 Matsushita Electric Industrial Co., Ltd. Method of fabricating a polycidegate employing nitrogen/oxygen implantation
JPH02270335A (ja) * 1989-04-12 1990-11-05 Toshiba Corp 半導体装置及びその製造方法
US5189504A (en) * 1989-12-11 1993-02-23 Nippon Telegraph And Telephone Corporation Semiconductor device of MOS structure having p-type gate electrode
JPH04157766A (ja) * 1990-10-20 1992-05-29 Sony Corp シリコンゲートｐチャンネルＭＯＳ半導体装置の製造方法
JPH0629314A (ja) * 1992-07-08 1994-02-04 Hitachi Ltd 半導体装置及びその製造方法

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 15, no. 26 (E - 1025) 22 January 1991 (1991-01-22) *
PATENT ABSTRACTS OF JAPAN vol. 16, no. 188 (E - 1198) 7 May 1992 (1992-05-07) *
PATENT ABSTRACTS OF JAPAN vol. 16, no. 447 (E - 1266) 17 September 1992 (1992-09-17) *
PATENT ABSTRACTS OF JAPAN vol. 18, no. 238 (E - 1544) 6 May 1994 (1994-05-06) *
SAMEER HADDAD ET AL: "Improvement of Thin-Gate Oxide Integrity Using Through-Silicon-Gate Nitrogen Ion Implantation", IEEE ELECTRON DEVICE LETTERS, vol. EDL-8, no. 2, NEW YORK US, pages 58 - 60 *
T. KUROI ET AL: "Novel NICE (Nitrogen Implantation into CMOS Gate Electrode and Source-Drain) Structure for High Reliability and High Performence 0.25 um Dual Gate CMOS", TECHNICAL DIGEST OF THE INTERNATIONAL DEVICES MEETING 1993, WASHINGTON, DC DECEMBER 5-8, 1993, pages 325 - 328 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2735908A1 (fr) * 1994-06-22 1996-12-27 Mitsubishi Electric Corp Dispositif a semiconducteurs comportant un transistor a effet de champ et son procede de fabrication
US6153910A (en) * 1994-06-22 2000-11-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with nitrogen implanted channel region
US6380036B1 (en) 1994-06-22 2002-04-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
EP0789400A3 (fr) * 1996-02-07 1998-11-11 Matsushita Electric Industrial Co., Ltd. Dispositif semi-conducteur et méthode de fabrication
US5972783A (en) * 1996-02-07 1999-10-26 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor device having a nitrogen diffusion layer

Also Published As

Publication number Publication date
DE4430366A1 (de) 1995-03-09
DE4430366C2 (de) 1998-11-12
KR950010065A (ko) 1995-04-26
US6521527B1 (en) 2003-02-18
JP3830541B2 (ja) 2006-10-04
FR2709599B1 (fr) 1997-02-14
JPH07176743A (ja) 1995-07-14
US6300664B1 (en) 2001-10-09
KR100206650B1 (ko) 1999-07-01
TW434753B (en) 2001-05-16

Similar Documents

Publication Publication Date Title
FR2709599A1 (fr) Dispositif semiconducteur en particulier du type MOS à dopage à l'azote et son procédé de fabrication.
US6074917A (en) LPCVD oxide and RTA for top oxide of ONO film to improve reliability for flash memory devices
US6063666A (en) RTCVD oxide and N2 O anneal for top oxide of ONO film
EP1495496B1 (fr) Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant
JP3200497B2 (ja) 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法
EP0648375B1 (fr) Memoire eeprom de type flash a triples grilles et son procede de fabrication
FR2692720A1 (fr) Dispositif d'EPROM à couche unique de silicium polycristallin à effacement rapide.
FR2816109A1 (fr) Circuit integre a transistor a grille isolee et procede de fabrication
FR2458902A1 (fr) Procede pour fabriquer des circuits mos integres avec et sans transistors de memoire mnos selon la technologie des grilles en silicium
EP0296030B1 (fr) Cellule de mémoire non volatile et son procédé de fabrication
FR2766617A1 (fr) Dispositif a semiconducteurs ayant plusieurs types de transistors formes dans une puce et procede pour sa fabrication
WO2006117851A1 (fr) Dispositif semi-conducteur et son procede de fabrication
JP3563403B2 (ja) 第３のポリシリコン層を使用するデュアルポリ不揮発性記憶装置を作製する方法
FR2985593A1 (fr) Procede de fabrication d'une cellule memoire non volatile a double grille
EP0896370B1 (fr) Dispositif de mémoire à grille flottante sur SOI et procédé de fabrication correspondant
EP0190243B1 (fr) Procede de fabrication d'un circuit integre de type mis
EP0282520B1 (fr) Memoire non-volatile a grille flottante sans oxyde epais
JP4057485B2 (ja) 半導体装置の製造方法
JP2990493B2 (ja) 不揮発性半導体のメモリ素子及びその製造方法
FR2767965A1 (fr) Procede de fabrication d'un dispositif a circuit integre ayant differentes epaisseurs d'oxyde de grille
JP4865076B2 (ja) 半導体装置の製造方法
FR2826779A1 (fr) Contact antistatique pour ligne en silicium polycristallin
JP4684277B2 (ja) 半導体装置の製造方法
FR3133704A1 (fr) Circuit intégré comprenant un transistor haute tension et procédé de fabrication correspondant
JPH09260513A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20100531