FR3133704A1 - Circuit intégré comprenant un transistor haute tension et procédé de fabrication correspondant - Google Patents

Circuit intégré comprenant un transistor haute tension et procédé de fabrication correspondant Download PDF

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François Tailliet
Loic Welter
Maria-Paz DUMITRESCU
Roberto Simola
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STMicroelectronics Rousset SAS
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Abstract

Le circuit intégré comprend au moins un transistor (200, 400) comportant une structure de grille (STG) et une plaque de champ (FP) disjointes, disposées sur une face avant (FA) d’un substrat semiconducteur (PSUB), et une région de conduction dopée (D) dans le substrat semiconducteur située à l’aplomb d’un bord de la structure de grille (RG2brd) et à l’aplomb d’un bord de la plaque de champ (FPbrd1). Figure pour l’abrégé : Fig 2

Description

Circuit intégré comprenant un transistor haute tension et procédé de fabrication correspondant
Des modes de réalisation et de mise en œuvre concernent les circuits intégrés, en particulier des transistors haute tension.
Certains types de circuits intégrés utilisent des hautes tensions, c’est-à-dire par exemple des tensions supérieures à 12V (volts), pour leur fonctionnement et sont parallèlement contraints par la taille de leurs composants. Ceci est notamment le cas des mémoires non-volatiles qui utilisent des hautes tensions pour des opérations d’écriture. Les hautes tensions peuvent également utilisées pour des décodages dans la mémoire lorsque le réseau de cellules mémoires est conçu selon un maillage dense de transistors haute tension.
L’évolution de la morphologie des transistors tend vers des transistors de plus en plus étroits (sans réduction significative de la longueur en raison des contraintes de tenue en tension). La réduction de la largeur du transistor entraîne une diminution de la tension d’avalanche entre les régions de conductions source-drain et le substrat, en raison d’un effet de pointe dans la morphologie des régions dopées et d’une augmentation des concentrations des dopage, pour satisfaire à des règles d’échelle suivant les réductions de tailles.
On se réfère à cet égard à la , illustrant un exemple de transistor haute tension 100 comportant deux niveaux de grilles empilées et non auto-alignées, typiquement utilisé dans des mémoires non-volatiles. Le transistor haute tension 100 comprend une structure de grille comportant une première grille G1 située sur la surface d’un substrat semiconducteur PSUB et une deuxième grille G2 recouvrant la première grille, et débordant au-delà de la première grille sur la surface du substrat PSUB. Le transistor haute tension 100 comporte une région de drain D classique et une région de drain légèrement dopée LDD (usuellement « Lightly Doped Drain » en anglais) située sous la partie débordante de la deuxième grille G2. De façon classique et connue de l’homme de l’art, la région de drain légèrement dopée LDD est implantée moins profondément et avec une plus faible concentration en dopant que la région de conduction D, et permet de prévenir les phénomènes d’avalanche au niveau de l’extrémité côté drain du canal de conduction du transistor 100.
Cela étant, avec les réductions continues des nœuds lithographiques et de la largeur des transistors hautes tensions 100, les phénomènes d’avalanche au niveau de l’extérieur du drain D deviennent problématiques pour des hautes tensions utilisées dans le fonctionnement des circuits. En effet, dans une zone contenant la jonction entre le drain D et le substrat PSUB du côté extérieur du drain D, c’est-à-dire dans une zone BRD située le long d’une région d’isolation latérale STI, la variation spatiale de la concentration en dopant est plus grande qu’entre le reste du volume du substrat PSUB et la région de conduction D. En outre, dans la zone de la jonction BRD du côté extérieur du drain D, la morphologie de la jonction présente une courbure d’autant plus grande que la largeur du transistor 100 est petite. La largeur du transistor 100 correspond à l’étendue de la région de canal et de la région de drain D dans la direction perpendiculaire au plan de coupe de la . Par un effet comparable à un effet de pointe, la courbure de la jonction dans la zone BRD à l’extrémité du transistor 100 contribue à augmenter localement le champ électrique, et en conséquence à réduire la tension d’avalanche. Plus le transistor est étroit, plus cette courbure est grande, et plus la tension d’avalanche est localement réduite. Or, l’évolution des circuits intégrés tend vers des transistors de plus en plus étroits (en largeur).
En conséquence, la jonction PN entre la région de drain D et le substrat PSUB comporte une localité BRD ayant une concentration de dopants élevée, et une morphologie à forte courbure, de sorte que la tenue en tension de la jonction y est localement plus petite.
Or, si les hautes tensions ne peuvent pas être réduites pour accompagner la réduction en taille des transistors, tel que c’est le cas pour le fonctionnement des mémoires non-volatiles, alors la tension d’avalanche devient un point de blocage technique dans la réduction de la taille des transistors des circuits intégrés.
Ainsi il existe un besoin de proposer une solution permettant d’augmenter la tenue en tension des transistors haute tension, c’est-à-dire d’augmenter la tension d’avalanche, tout en réduisant la taille des transistors haute tension.
Selon un aspect, il est proposé à cet égard un circuit intégré comprenant au moins un transistor comportant une structure de grille et une plaque de champ disjointes, disposées sur une face avant d’un substrat semiconducteur, et une région de conduction dopée dans le substrat semiconducteur située à l’aplomb d’un bord de la structure de grille et à l’aplomb d’un bord de la plaque de champ.
La plaque de champ permet d’une part de pouvoir moduler le champ électrique présent dans le substrat semiconducteur en regard de la plaque de champ, par effet de champ. D’autre part, la plaque de champ permet d’étendre une définition d’une région légèrement dopée, typiquement du côté du canal de la région de conduction, vers le côté extérieur de la région de conduction, gratuitement en termes d’étapes de fabrication. Ainsi, il est possible de bénéficier d’une amélioration de la tenue en tension sur le bord de la région de conduction, en outre d’une amélioration typique de la tenue en tension du côté du canal du transistor.
A cet égard, selon un mode de réalisation, ledit au moins un transistor comporte en outre une région de conduction légèrement dopée implantée dans le substrat semiconducteur, s’étendant de part et d’autre de la région de conduction sous la structure de grille à partir dudit bord de la structure de grille et sous la plaque de champ à partir dudit bord de la plaque de champ.
Cela permet d’augmenter la tension d’avalanche du transistor de 0,5V à 1V de manière gratuite en matière d’étapes de procédé de fabrication.
Selon un mode de réalisation, la région de conduction a une première concentration en dopants et s’étend dans le substrat depuis la face avant à une première profondeur, et la région de conduction légèrement dopée a une deuxième concentration en dopants inférieure à la première concentration, et s’étend dans le substrat depuis la face avant à une deuxième profondeur inférieure à la première profondeur.
Selon un mode de réalisation, la structure de grille comporte une première région de grille et une deuxième région de grille, la première région de grille comportant une première couche conductrice disposée sur une première couche diélectrique et étant située sur la face avant du substrat, la deuxième région de grille comportant une deuxième couche conductrice disposée sur une deuxième couche diélectrique, la deuxième région de grille comportant une portion intérieure sur la première région de grille et une portion extérieure débordant de la première région de grille sur la face avant du substrat, la région de conduction étant située à l’aplomb du bord de la portion extérieure de la deuxième région de grille.
Selon un mode de réalisation, la région de conduction légèrement dopée s’étend sous la portion extérieure de la deuxième région de grille.
Selon un mode de réalisation, la plaque de champ comprend une troisième couche conductrice disposée sur une troisième couche diélectrique et est située sur la face avant du substrat, la troisième couche conductrice ayant la même composition et la même épaisseur que la deuxième couche conductrice, la troisième couche diélectrique ayant la même composition et la même épaisseur que la deuxième couche diélectrique de la portion extérieure de la deuxième région de grille.
En d’autres termes, la plaque de champ est réalisée par les mêmes étapes de procédé que la deuxième région de grille, permettant en particulier de masquer l’implantation de la région de conduction auto-alignée sur le matériau de la deuxième région de grille, de manière à occulter cette implantation sous la plaque de champ, et conserver la région de conduction légèrement dopée sous la plaque de champ.
Selon un mode de réalisation, la plaque de champ comprend une troisième couche conductrice disposée sur une troisième couche diélectrique et est située sur la face avant du substrat, la troisième couche conductrice ayant la même composition et la même épaisseur que la première couche conductrice, la troisième couche diélectrique ayant la même composition et la même épaisseur que la première couche diélectrique.
En d’autres termes, la plaque de champ est réalisée par les mêmes étapes de procédé que la première région de grille, permettant par exemple de former la région de conduction légèrement dopée sous la plaque de champ lors de l’implantation de la région de conduction, traversant partiellement le matériau de la première région de grille.
Selon un mode de réalisation, la plaque de champ est électriquement connectée à la région de conduction.
Cela permet de bénéficier d’un effet de champ dans la partie extérieure de la région de conduction, adapté pour augmenter la tension d’avalanche du transistor de façon additionnelle et indépendante de la présence de la région de conduction légèrement dopée.
Selon un mode de réalisation, le bord de la plaque de champ opposé audit bord à l’aplomb de la région de conduction est situé au-dessus d’un volume diélectrique d’une tranchée d’isolation peu profonde.
Cela est avantageux en matière d’alignement de la formation de la plaque de champ, et en matière d’empreinte surfacique étant donné que la plaque de champ occupe partiellement une surface inactive en regard de la tranchée d’isolation peu profonde.
Selon un autre aspect, il est proposé un procédé de fabrication d’un circuit intégré comprenant au moins une formation d’un transistor comportant : une formation d’une structure de grille et d’une plaque de champ disjointes, disposées sur une face avant d’un substrat semiconducteur ; et une formation d’une région de conduction dopée dans le substrat semiconducteur située à l’aplomb d’un bord de la structure de grille et à l’aplomb d’un bord de la plaque de champ.
Selon un mode de mise en œuvre, ladite au moins une formation du transistor comporte en outre : une formation d’une région de conduction légèrement dopée implantée dans le substrat semiconducteur, s’étendant de part et d’autre de la région de conduction sous la structure de grille à partir dudit bord de la structure de grille et sous la plaque de champ à partir dudit bord de la plaque de champ.
Selon un mode de mise en œuvre, la formation de la région de conduction comprend une implantation de dopants à une première concentration et avec une première énergie, et la formation de la région de conduction légèrement dopée comprend une implantation de dopants à une deuxième concentration inférieure à la première concentration et à une deuxième énergie inférieure à la première énergie.
Selon un mode de mise en œuvre, la formation de la structure de grille comporte :
- une formation d’une première couche diélectrique sur la face avant du substrat, une formation d’une première couche conductrice sur la première couche diélectrique et une gravure de la première couche conductrice délimitant une première région de grille,
- une formation d’une deuxième couche diélectrique, une formation d’une deuxième couche conductrice sur la deuxième couche diélectrique, et une gravure de la deuxième couche conductrice délimitant une deuxième région de grille, de sorte que la deuxième région de grille comporte une portion intérieure sur la première région de grille et une portion extérieure débordant de la première région de grille sur la face avant du substrat,
- la formation de la région de conduction comprenant une implantation de dopants auto-alignée sur la deuxième région de grille.
Selon un mode de mise en œuvre, la formation de la région de conduction légèrement dopée comprend une implantation de dopants auto-alignée sur la première région de grille, avant les étapes de formation de la deuxième région de grille.
Selon un mode de mise en œuvre, la formation de la plaque de champ comprend une formation d’une troisième couche diélectrique sur la face avant du substrat, une formation d’une troisième couche conductrice sur la troisième couche diélectrique et une gravure de la troisième couche conductrice délimitant la plaque de champ, simultanément aux formations et à la gravure respectives de la deuxième région de grille.
Selon un mode de mise en œuvre, la formation de la plaque de champ comprend une formation d’une troisième couche diélectrique sur la face avant du substrat, une formation d’une troisième couche conductrice sur la troisième couche diélectrique et une gravure de la troisième couche conductrice délimitant la plaque de champ, simultanément aux formations et à la gravure respectives de la première région de grille, la formation de la région de conduction légèrement dopée comprenant une implantation de dopants à travers la plaque de champ lors de l’implantation de la région de conduction.
Selon un mode de mise en œuvre, le procédé comprend en outre une formation d’une connexion électrique entre la plaque de champ et la région de conduction.
Selon un mode de mise en œuvre, le procédé comprend une formation d’un volume diélectrique d’une tranchée d’isolation peu profonde préalablement à la formation de la plaque de champ, la formation de la plaque de champ comprenant une délimitation de la plaque de champ de sorte que le bord de la plaque de champ opposé audit bord à l’aplomb de la région de conduction est situé au-dessus du volume diélectrique de la tranchée d’isolation peu profonde.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés, sur lesquels :
précédemment décrite, illustre un transistor haute tension classique ;
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illustrent des modes de réalisation et de mise en œuvre de l’invention.
La illustre une vue du dessus et une vue en coupe d’un premier exemple d’un transistor 200 adapté pour des hautes tensions, c’est-à-dire des tensions typiquement supérieures à 12V (volts). Le transistor 200 est réalisé de façon intégrée, par exemple dans un circuit intégré de mémoire non volatile du type « EEPROM » (pour « Electrically Erasable and Programmable Read Only Memory » en anglais, soit « mémoire morte électriquement effaçable et programmable »).
Le transistor 200, comporte une structure de grille STG et une plaque de champ FP disjointes, disposées sur une face avant FA d’un substrat semiconducteur PSUB. La plaque de champ FP est structurellement comparable à une région de grille simple typique de transistor. La plaque de champ FP est adaptée pour produire un effet de champ dans le substrat semiconducteur sous-jacent (telle une grille de transistor classique), mais n’est pas destinée à former un canal de conduction entre deux régions de conductions (contrairement à une grille de transistor classique).
La face avant FA du substrat semiconducteur PSUB, typiquement en silicium dopé de type P, est conventionnellement la face du substrat à partir de laquelle sont réalisés les composants du circuit intégré, dans une partie usuellement nommée « FEOL » (pour « Front End Of Line » en anglais, soit « entrée de ligne » littéralement en français, ou « partie semiconductrice » usuellement en français). La région du substrat PSUB du côté de la face avant FA, dans et sur laquelle sont réalisés les composants du circuit intégré, comporte typiquement des caissons dopés du même type P que le substrat, et/ou des caissons dopés du type N opposé. Dans la suite, on ne distinguera pas les caissons par rapport au substrat, et on s’y réfèrera par le terme « substrat ».
Des structures d’isolation latérales, par exemple du type tranchées d’isolation peu profondes STI, permettent de définir une région active ACT dans le substrat PSUB, dans et en regard de laquelle est réalisé le transistor 200. La région active ACT s’étend en longueur dans une première direction, c’est-à-dire la direction horizontale dans l’orientation des dessins de la , et en largeur perpendiculairement au plan de coupe du dessin de la et dans la direction verticale de l’orientation du dessin de la vue du dessus de la . Typiquement, la longueur de la région active du transistor 200 est particulièrement contrainte pour la réduction de taille des transistors, car cela impliquerait une réduction de la longueur du canal du transistor, ce qui réduirait la tenue en tension source-drain (usuellement « Vds »). Par ailleurs, la réduction de la largeur de la région active ACT produit classiquement une réduction de la tension d’avalanche entre le drain et le substrat. Le transistor 200 est avantageusement configuré pour limiter cette réduction de la tension d’avalanche et résister à des hautes tensions plus grandes que les transistors classiques.
Le transistor 200 comporte deux régions de conduction dopées dans le substrat semiconducteur PSUB de part et d’autre de la structure de grille STG, c’est-à-dire une région de source S et une région de drain D.
La structure de grille STG est d’une part avantageusement configurée pour supporter des hautes tensions, c’est-à-dire en particulier pour ne pas engendrer de phénomène d’avalanche dans la région de canal à des tensions de l’ordre de 12V, par exemple des tensions comprises entre 12V et 13V. La structure de grille STG comporte à cet égard une première région de grille RG1 et une deuxième région de grille RG2 superposées, permettant d’obtenir des régions de conduction légèrement dopées LDD, LDDs dans le substrat PSUB ayant une plus grande étendue sous la structure de grille STG que les transistors à simple région de grille classiques. Usuellement, les régions de conduction légèrement dopées LDD, LDDs, LDD2 sont nommées « drain légèrement dopé » (en anglais « Lightly Doped Drain »), indépendamment de leurs positions côté source S ou côté drain D.
La première région de grille RG1 comporte une première couche diélectrique D1, typiquement en oxyde de silicium, située sur la face avant du substrat FA et une première couche conductrice P1, typiquement en silicium polycristallin, disposée sur la première couche diélectrique D1.
La deuxième région de grille RG2 comporte une deuxième couche diélectrique D2, typiquement en oxyde et/ou en nitrure de silicium, et une deuxième couche conductrice P2, typiquement en silicium polycristallin, disposée sur la deuxième couche diélectrique D2. La deuxième région de grille RG2 recouvre toute la largeur de la première région de grille RG1 en une portion intérieure RG2int de la deuxième région de grille RG2, et déborde de chaque côté de la première région de grille RG1, de manière à recouvrir la face avant du substrat FA en une portion extérieure RG2ext de la deuxième région de grille RG2.
Les régions de conductions légèrement dopées LDDs, LDD sont situées sous les portions extérieures RG2ext de la deuxième région de grille RG2, et leurs extrémités du côté du canal du transistor sont situées à l’aplomb des bords respectifs de la première région de grille RG1.
En effet, comme on le verra ci-après en relation avec la , la première région de grille RG1 peut faire office de masque auto-aligné pour l’implantation des régions de conduction légèrement dopées LDDs, LDD.
La région de drain D du transistor 200 est située à l’aplomb d’un bord de la structure de grille STG, c’est-à-dire à l’aplomb du bord RG2brd de la portion extérieure RG2ext de la deuxième région de grille RG2, et à l’aplomb d’un bord FPbrd1 de la plaque de champ FP.
En effet, comme on le verra ci-après en relation avec la , la deuxième région de grille RG2 ainsi que la plaque de champ FP, peuvent faire office de masques auto-alignés pour l’implantation des régions de conduction S, D.
Aussi, la plaque de champ FP comprend une « troisième » couche diélectrique D2 située sur la face avant du substrat FA et une « troisième » couche conductrice P2 disposée sur la troisième couche diélectrique D2.
La définition de la plaque de champ FP peut s’étendre à l’extérieur de la région active ACT dans la première direction (i.e. dans la direction de la longueur de la région active ACT), de sorte que le bord FPbrd2 de la plaque de champ FP opposé audit bord FRbrd1 à l’aplomb du drain D est situé au-dessus du volume diélectrique de la tranchée d’isolation peu profonde STI.
Dans ce premier exemple de transistor 200, la plaque de champ FP a avantageusement la même nature et la même composition que la deuxième région de grille RG2. La plaque de champ FP et la deuxième région de grille RG2 sont à cet égard formées lors des mêmes étapes de fabrication (voir ). Ainsi, la troisième couche conductrice P2 a la même composition (silicium polycristallin) et la même épaisseur (mesurable) que la deuxième couche conductrice P2, et la troisième couche diélectrique D2 de la plaque de champ FP a la même composition (oxyde et/ou en nitrure de silicium) et la même épaisseur (mesurable) que la deuxième couche diélectrique D2 située au niveau de la partie extérieure RG2ext de la deuxième région de grille RG2.
Dans ce cadre, la plaque de champ FP produit précisément le même effet de masque auto-aligné pour l’implantation des régions de conduction S, D que la deuxième région de grille RG2.
Ainsi, l’étendue de la région de conduction légèrement dopée LDDs, LDD, LDD2 est définie par les débordements RG2ext de la deuxième région de grille RG2 par rapport à la première région de grille RG1 en regard de la région active ACT ; et par la position de la plaque de champ FP en regard de la région active ACT.
En conséquence, du côté de la région de drain D, la région de conduction légèrement dopée LDD, LDD2 s’étend de part et d’autre de la région de conduction D, dans la première direction, sous la structure de grille STG à partir dudit bord de la deuxième région de grille RG2brd et sous la plaque de champ FP à partir dudit bord de la plaque de champ FPbrd1. Du côté de la région de source S, la région de conduction légèrement dopée LDDs s’étend sous la structure de grille STG, dans la première direction, à partir du bord de la deuxième région de grille RG2brd définissant l’implantation de la source S.
Les régions de conduction S, D ont une première concentration en dopants et s’étendent dans le substrat PSUB depuis la face avant FA à une première profondeur. La région de conduction légèrement dopée LDDs, LDD, LDD2 (comme c’est le cas des régions de drain légèrement dopées conventionnelles) a quant à elle une deuxième concentration en dopants inférieure à la première concentration, et s’étend dans le substrat PSUB depuis la face avant FA à une deuxième profondeur inférieure à la première profondeur.
En outre, la plaque de champ FP est avantageusement électriquement connectée à la région de drain D, par exemple par l’intermédiaire de piliers métalliques de contacts CNT et d’une piste métallique d’un niveau de métal M1.
En effet, c’est typiquement la région de drain D qui est sujette aux phénomènes d’avalanche, étant donné que c’est typiquement sur le drain D que sont appliqués les potentiels absolus les plus grands, positivement pour un transistor de type N et négativement pour un transistor de type P, tandis que des potentiels absolus moins grands sont typiquement appliqués sur la source.
En conséquence, l’effet de champ au niveau de la jonction PN entre le drain et le substrat, généré par la plaque de champ PL au potentiel du drain D, permet de renforcer la tenue en tension de la jonction PN, c’est-à-dire d’augmenter la tension d’avalanche du transistor 200.
L’effet d’augmentation de la tension d’avalanche du transistor 200 par la plaque de champ PL polarisée à une tension du même signe que la tension de la région de drain D est obtenu par effet de champ dans la jonction PN et n’est pas lié à la présence de la région de conduction légèrement dopée LDD2 sous la plaque de champ PL.
Cela étant, comme mentionné précédemment et décrit ci-après en relation avec la , la présence de la plaque de champ PL engendre la présence de la région de conduction légèrement dopée LDD2 sous la plaque de champ PL, par les étapes d’implantations auto-alignées.
Par ailleurs, la présence de la région de conduction légèrement dopée LDD2 sous la plaque de champ PL permet en outre d’augmenter indépendamment la tension d’avalanche du transistor 200.
On se réfère à cet égard à la .
La représente une partie de la vue en coupe du transistor 200 de la , dans laquelle est représentée la concentration en dopants dans le substrat PSUB, et en particulier dans la région de drain D et la région de conduction légèrement dopée LDD, LDD2 sous la structure de grille STG et sous la plaque de champ FP. La concentration en dopant est représenté de façon schématique par des lignes « isoplèthes » de concentrations égales en dopants de type N (par exemple, pour le cas d’un transistor de type N), avec la plus petite concentration au niveau du substrat PSUB et la plus grande concentration au niveau du drain D.
La présence de la région de conduction légèrement dopée LDD2, en particulier sous la plaque de champ FP, a pour conséquence que la variation de la concentration en dopants entre la région de drain D et le substrat PSUB, en particulier au niveau du bord de la région d’isolation peu profonde STI, est spatialement plus graduelle que dans les transistors classiques 100 tels qu’illustré à la .
En effet, la morphologie des concentrations de dopants autour de la région de drain D, LDD, LDD2 est sensiblement la même du côté de la structure de grille STG que du côté de la plaque de champ FP. Ainsi, dans le transistor 200, la variation de la concentration des dopants entre la région de drain D et le volume du substrat PSUB est sensiblement la même dans toutes les directions du volume.
En conséquence, la jonction PN entre la région de drain D et le substrat PSUB ne comporte pas de localité à haute concentration de dopants, et la jonction PN entre la région de drain D et le substrat PSUB est capable de supporter des plus grandes tensions sans produire de phénomène d’avalanche.
La illustre une vue du dessus et une vue en coupe d’un deuxième exemple de transistor 400 adapté pour des hautes tensions, typiquement supérieures à 12V, en variante du transistor 200 décrit précédemment en relation avec la .
Les éléments communs du transistor 400 avec le transistor 200 décrit en relation avec la , supportent les mêmes références et ne seront pas tous détaillés à nouveau.
En particulier, la structure de grille STG, les régions de conduction de source S et de drain D, et la région de conduction légèrement dopée LDDs, LDD située sous la structure de grille STG du transistor 400 sont identiques aux éléments respectifs du transistor 200 décrit en relation avec la .
Dans cette variante de transistor 400, la plaque de champ FP a la même nature et la même composition que la première région de grille RG1, qui sont à cet égard formées lors des mêmes étapes de fabrication (voir ). Ainsi, la troisième couche conductrice P1 de la plaque de champ FP a la même composition (silicium polycristallin) et la même épaisseur (mesurable) que la première couche conductrice P1 de la première région de grille RG1 ; et la troisième couche diélectrique D1 de la plaque de champ FP a la même composition (oxyde de silicium) et la même épaisseur (mesurable) que la première couche diélectrique D1 de la première région de grille RG1. Typiquement, les épaisseurs de la première couche conductrice P1 et de la première couche diélectrique D1 sont respectivement inférieures aux épaisseurs de la deuxième couche conductrice P2 et de la deuxième couche diélectrique D2.
Là encore, la plaque de champ FP peut avantageusement être électriquement connectée à la région de drain D, afin de renforcer la tenue en tension de la jonction PN par effet de champ, et ainsi augmenter la tension d’avalanche du transistor 400.
Dans ce cadre, la plaque de champ FP produit le même effet de masque auto-aligné pour l’implantation de la région de conduction légèrement dopée LDDs, LDD que la première région de grille RG1. En d’autres termes, la région de conduction légèrement dopée LDD2 n’est pas implantée sous la plaque de champ FP lors de l’implantation de la région de conduction légèrement dopée LDDs, LDD sous la structure de grille STG.
Cela étant, l’implantation des régions de conductions S, D est faite avec une plus grande concentration et une plus grande énergie que l’implantation de la région de conduction légèrement dopée LDDs, LDD, de sorte que la première couche conductrice P1 et la première couche diélectrique D1 sont partiellement perméables à l’implantation des régions de conductions S, D.
Par conséquent, une deuxième région de conduction légèrement dopée LDD2 est implantée dans le substrat PSUB à travers la plaque de champ FP, lors de l’implantation des régions de conductions S, D. La deuxième région de conduction légèrement dopée LDD2 a une concentration en dopants inférieure à la concentration des régions de conduction S, D, et s’étend dans le substrat PSUB depuis la face avant FA à une profondeur inférieure à la profondeur des régions de conduction S, D.
Ainsi, de manière similaire à l’exemple décrit en relation avec la , les régions de conductions légèrement dopées LDD, LDD2 s’étendent de part et d’autre de la région de drain D sous la structure de grille STG à partir du bord de la deuxième région de grille RG2brd et sous la plaque de champ FP à partir du bord de la plaque de champ FPbrd1, à l’aplomb desquels est située la région de drain D.
Là aussi, la présence de la deuxième région de conduction légèrement dopée LDD2 sous la plaque de champ PL permet d’augmenter la tension d’avalanche du transistor 200.
On se réfère à cet égard à la .
La représente une partie de la vue en coupe du transistor 400 de la , dans laquelle est représentée la concentration en dopants dans le substrat PSUB, et en particulier dans la région de drain D et les régions de conduction légèrement dopées LDD, LDD2 sous la structure de grille STG et sous la plaque de champ FP.
De façon analogue à la morphologie des concentrations de dopants autour de la région de drain D, LDD, LDD2 décrite en relation avec la , la présence de la deuxième région de conduction légèrement dopée LDD2 sous la plaque de champ FP, fait que la jonction PN entre la région de drain D et le substrat PSUB ne comporte pas de localité à haute concentration de dopants. Ainsi, la jonction PN entre la région de drain D et le substrat PSUB est capable de supporter des plus grandes tensions sans produire de phénomène d’avalanche.
Par ailleurs, les modes de réalisation du transistor 200, 400 décrits précédemment en relation avec les figures 2 à 5 écrivent la présence de la plaque de champ FP située du côté extérieur (dans la première direction, i.e. dans la longueur de la région active ACT) de la région de conduction de drain D. Cela se justifie du fait que les phénomènes d’avalanche se produisent typiquement du côté du drain D des transistors haute tension. Cela étant, dans des applications particulières, il peut être souhaitable d’améliorer la tenue en tension de la jonction PN entre la source S et substrat PSUB. A cet égard, la plaque de champ FP ainsi que la région de conduction légèrement dopée LDD2 sous la plaque de champ peuvent parfaitement être réalisées symétriquement du côté de la région de conduction de source S, afin d’y obtenir les mêmes effets.
La représente des résultats mesurés de tensions d’avalanche BV, entre la région de drain D et le substrat PSUB de réalisations de transistors 200 tels que décrits en relation avec la , de réalisations de transistors 400 tels que décrits en relation avec la , et de réalisations de transistors classiques 100 tels que décrits en relation avec la .
Les tensions d’avalanche BV des transistors classiques 100 sont comprises entre 12,46V et 12,5V. Les tensions d’avalanche BV des transistors 200 sont comprises entre 13,22V et 13,36V. Les tensions d’avalanche BV des transistors 400 sont comprises entre 13,05V et 13,18V.
En d’autres termes, la présence de la plaque de champ PL et de la région de conduction légèrement dopée LDD2 sous la plaque de champ permet d’augmenter la tension d’avalanche des transistors haute tension 200, 400 de sensiblement 1V, par rapport à un transistor haute tension classique 100.
En outre d’être un avantage en soi, le gain de sensiblement 1V sur la tension d’avalanche BV peut être particulièrement bénéfique pour les technologies de mémoires non-volatile du type EEPROM.
On se réfère à cet égard à la .
La représente une portion d’un plan mémoire PM d’une mémoire du type EEPROM, en particulier un mot mémoire MWi,j appartenant à une rangée RGj et à une colonne COLi. Le mot mémoire MWi,j, comprend au moins un octet OCT0i, par exemple 4 octets, de huit cellules mémoires CEL chacun.
Chaque cellule-mémoire CEL comporte un transistor d’accès TA et un transistor d’état TE ayant une grille flottante et une grille de commande. Le transistor d’accès TA et le transistor d’état TE sont couplés en série entre une ligne de bit BL0i-BL7i individuellement couplée au drain du transistor d’accès TA, et une ligne de source SL0i couplée à la source du transistor d’état TE. La ligne de source SL0i peut être commune pour les cellules mémoire CEL appartenant à un ou plusieurs octet(s) OCT0i, voire à toutes les cellules mémoire CEL du plan mémoire PM.
Les grilles des transistors d’accès TA de toutes les cellules mémoires CEL d’une même rangée RGj sont couplées à une ligne de mots WLj dédiée à chaque rangée.
Les grilles de commande des transistors d’état TE des cellules mémoires d’un même mot mémoire MWi,j sont couplées à une ligne de grille de commande CGi,j dédiée à un mot mémoire MWi,j d’une colonne COLi et d’une rangée RGj.
L’accès (décodage) à une ligne de grille de commande CGi,j dans le plan mémoire PM est fait au moyen d’un circuit commutateur de grille de commande CGSWi,j situé dans une région CGSW du plan mémoire PM à proximité du mot mémoire MWi,j respectif.
Chaque circuit commutateur de grille de commande CGSWi,j peut comporter un circuit inverseur comportant un transistor PMOS haute tension et un transistor NMOS haute tension. Les transistors haute tension PMOS et NMOS sont avantageusement des réalisations de transistors haute tension 200 décrits en relation avec la ou des réalisations de transistors haute tension 400 décrits en relation avec la .
Les transistors PMOS et NMOS 200/400 du circuit commutateur de grille de commande CGSWi,j sont commandés par un signal de commande sur leurs grilles, transmis sur une ligne de commande CLj commune et dédiée à chaque rangée RGj.
Les drains des transistors complémentaires 200/400 des inverseurs des circuits commutateurs respectifs CGSWi,j sont couplées à des lignes de polarisation Dpi, Dni communes et dédiées pour chaque colonnes COLi. Des lignes de polarisation de caisson Bn, Bp peuvent permettre de polariser les caissons complémentaires contenant les transistors PMOS et NMOS. Les sources des transistors complémentaires 200/400 des inverseurs des circuits commutateurs CGSWi,j sont couplées aux lignes de grilles de commande respectives CGi,j.
Ainsi, la ligne de commande CLj de la rangée RGj et les lignes de polarisation Dpi, Dni de la colonne COLi permettent de transmettre une polarisation sélectivement sur la ligne de grille de commande CGi,j du mot mémoire MWi,j appartenant à la colonne COLi et à la rangée RGj.
Dans des opérations d’écriture des cellules mémoires CEL, les tensions d’écriture transmises sur la ligne de grille de commande CGi,j sont adaptées pour produire une injection de charges dans la grille flottante du transistor d’état TE, par effet Fowler-Nordheim à travers une épaisseur d’oxide tunnel.
Les tensions d’écriture transmises sur les lignes de polarisation Dpi, Dni sont typiquement de 15V, avec une polarisation des caissons Bn à 3V et des caissons Bp à 15V, de manière à ne pas dépasser la tension d’avalanche des transistors 200/400 classiquement proche de 12V.
Or, le gain de sensiblement 1V sur les tensions d’avalanche BV des transistors 200/400 du circuit commutateur de grille de commande CGSWi,j peut permettre, pour un budget de courant donné, d’utiliser des tensions d’écriture plus élevées dans la mémoire. Cela permettrait d’avoir la possibilité d’augmenter l’épaisseur de l’oxide tunnel pour une meilleure rétention des données, ou de réduire le temps des cycles d’écriture.
En effet, une augmentation de 500mV de la tension d’écriture peut permettre une augmentation de 0,3 à 0,4 nm (nanomètres) de l’épaisseur de l’oxyde tunnel, offrant une amélioration d’un facteur 10 de la rétention des données ; ou permettre une division par 2 de la durée des cycles d’écriture.
Alternativement, le gain de sensiblement 1V de la tension d’avalanche peut permettre de réduire le budget de consommation du circuit haute tension, comportant de nombreux transistors étroits dans les décodeurs et les circuit commutateur de grille de commande CGSWi,j du plan mémoire PM.
Un autre avantage des transistors 200, 400 décrits en relation avec les figures 2 et 4 d’avoir, sur le même transistor 200/400, à la fois le bénéfice du faible courant à l’état bloqué (usuellement « Ioff ») des transistors classiquement à canal étroit (i.e. dans la largeur de la région active ACT), et le bénéfice la tension d’avalanche élevée des transistors classiquement à canal large (i.e. dans la largeur de la région active ACT).
La illustre un exemple de procédé de fabrication 800 des transistors 200, 400 décrits en relation avec les figures 2 et 4.
Le procédé 800 comprend une formation d’au moins un transistor comportant en particulier : une formation 802-804, 806-808 d’une structure de grille STG et d’une plaque de champ FP disjointes, disposées sur une face avant d’un substrat semiconducteur ; et une formation 809 d’une région de conduction dopée S/D dans le substrat semiconducteur située à l’aplomb d’un bord de la structure de grille RG2brd et à l’aplomb d’un bord de la plaque de champ FPbrd.
Le procédé 800 comprend une formation 801 d’un volume diélectrique d’une tranchée d’isolation peu profonde STI, permettant notamment de définir la région active ACT du transistor 200/400.
Le procédé 800 comprend ensuite une formation 802 d’une première couche diélectrique D1 sur la face avant du substrat, puis une formation 803 d’une première couche conductrice P1 sur la première couche diélectrique D1 et puis une gravure 804 de la première couche conductrice P1 délimitant la première région de grille RG1.
Dans le cadre de l’exemple de transistor 400 décrit en relation avec la , la gravure 804 de la première couche conductrice P1 est configurée pour également délimiter la plaque de champ FP. Ainsi, la formation de la plaque de champ FP est mise en œuvre simultanément aux étapes de formations 802, 803 et à l’étape de gravure 804 de la première région de grille RG1.
La gravure 804 est configurée pour graver sélectivement le silicium polycristallin plus rapidement que l’oxide de silicium de la première couche diélectrique D1. Cela étant, la gravure 804 est typiquement calibrée pour « surgraver » la première couche conductrice P1, c’est à dire enlever une épaisseur supérieure à l’épaisseur réelle de la première couche conductrice P1, afin d’éviter tout résidu de silicium polycristallin. Cette surgravure enlève une partie de la première couche diélectrique D1 non située sous la grille, et il reste une épaisseur résiduelle de la première couche diélectrique D1.
Le procédé 800 comprend ensuite une formation 805 d’une région de conduction légèrement dopée LDDs, LDD, LDD2 implantée dans le substrat semiconducteur, de manière auto-alignée sur la première région de grille RG1, et éventuellement sur la plaque de champ formée lors des étapes 802, 803 et 804.
L’implantation 805 est mise en œuvre avec une deuxième concentration inférieure à la première concentration de l’étape 809 et avec une deuxième énergie inférieure à la première énergie de l’étape 809.
Le procédé 800 comprend ensuite une formation 806 d’une deuxième couche diélectrique D2, sur la structure obtenue, puis une formation 807 d’une deuxième couche conductrice P2 sur la deuxième couche diélectrique D2.
Le procédé 800 comprend ensuite une gravure 808 de la deuxième couche conductrice P2 délimitant une deuxième région de grille RG2. La gravure 808 est configuré de sorte que la deuxième région de grille RG2 comporte une portion intérieure RG2int sur la première région de grille et une portion extérieure RG2ext débordant à l’extérieur de la première région de grille sur la face avant du substrat.
Dans le cadre de l’exemple de transistor 200 décrit en relation avec la , la gravure 808 de la deuxième couche conductrice P2 est configurée pour également délimiter la plaque de champ FP. Ainsi, la formation de la plaque de champ FP est mise en œuvre simultanément aux étapes de formations 806, 807 et à l’étape de gravure 808 de la deuxième région de grille RG2. Lors des étapes 806, 807 et 808, la région active recouverte par la (future) plaque de champ FP comporte la région de conduction légèrement dopée LDD2 formée lors de l’étape d’implantation 805.
La formation 806 de la deuxième couche diélectrique D2 s’empile sur l’épaisseur résiduelle de la première couche diélectrique D1, aux endroits où l’épaisseur résiduelle de D1 est présente. Ainsi, dans l’absolu, sous la portion extérieure RG2ext de la deuxième région de grille RG2 et sous la plaque de champ FP dans l’exemple de transistor 200 décrit en relation avec la , la deuxième couche diélectrique D2 comprend un empilement du résidu de la première couche diélectrique D1 partiellement gravée (par exemple passant de 22nm à 16nm d’épaisseur après gravure 804), et de la deuxième couche diélectrique ajoutée à l’étape 806 (par exemple d’environ 16nm d’épaisseur, pour un total d’environ 32nm d’épaisseur). Cet empilement permet d’assurer la tenue en tension grille-source et grille-drain de la deuxième couche diélectrique D2 à des hautes tensions de l’ordre de 12V à 13V.
Le procédé 800 comprend ensuite une formation 809 des régions de conduction S/D, comprenant une implantation de dopants auto-alignée sur la deuxième région de grille RG2, à une première concentration supérieure à la deuxième concentration de l’étape 805 et avec une première énergie supérieure à la deuxième énergie de l’étape 805.
Simultanément, dans le cadre de l’exemple de transistor 400 décrit en relation avec la , une formation 809 de la région de conduction légèrement dopée LDD2 sous la plaque de champ FP est mise œuvre à travers la plaque de champ FP lors de l’implantation 809 des régions de conduction S/D.
Ainsi, à cette étape du procédé 800, dans le cadre des deux exemples de transistors 200, 400 décrits en relation avec les figures 2 et 4, la région de conduction légèrement dopée LDDs, LDD, LDD2 s’étend de part et d’autre de la région de conduction D sous la structure de grille STG à partir du bord de la structure de grille et sous la plaque de champ FP à partir du bord de la plaque de champ.
Le procédé 800 comprend ensuite une formation 810 d’une connexion électrique, typiquement au moyen d’un pilier métallique de contact CNT et d’une piste métallique M1, reliant la plaque de champ et la région de conduction.

Claims (18)

  1. Circuit intégré comprenant au moins un transistor (200, 400) comportant une structure de grille (STG) et une plaque de champ (FP) disjointes, disposées sur une face avant (FA) d’un substrat semiconducteur (PSUB), et une région de conduction dopée (D) dans le substrat semiconducteur située à l’aplomb d’un bord de la structure de grille (RG2brd) et à l’aplomb d’un bord de la plaque de champ (FPbrd1).
  2. Circuit intégré selon la revendication 1, dans lequel ledit au moins un transistor (200, 400) comporte en outre une région de conduction légèrement dopée (LDD, LDD2) implantée dans le substrat semiconducteur, s’étendant de part et d’autre de la région de conduction (D) sous la structure de grille (STG) à partir dudit bord de la structure de grille (RG2brd) et sous la plaque de champ (FP) à partir dudit bord de la plaque de champ (FPbrd1).
  3. Circuit intégré selon la revendication 2, dans lequel la région de conduction (D) a une première concentration en dopants et s’étend dans le substrat (PSUB) depuis la face avant (FA) à une première profondeur, et la région de conduction légèrement dopée (LDD, LDD2) a une deuxième concentration en dopants inférieure à la première concentration, et s’étend dans le substrat (PSUB) depuis la face avant (FA) à une deuxième profondeur inférieure à la première profondeur.
  4. Circuit intégré selon l’une des revendications précédentes, dans lequel la structure de grille (STG) comporte une première région de grille (RG1) et une deuxième région de grille (RG2), la première région de grille (RG1) comportant une première couche conductrice (P1) disposée sur une première couche diélectrique (D1) et étant située sur la face avant du substrat (FA), la deuxième région de grille (RG2) comportant une deuxième couche conductrice (P2) disposée sur une deuxième couche diélectrique (D2), la deuxième région de grille (RG2) comportant une portion intérieure (RG2int) sur la première région de grille (RG1) et une portion extérieure (RG2ext) débordant de la première région de grille (RG1) sur la face avant du substrat (FA), la région de conduction (D) étant située à l’aplomb d’un bord (RG2brd) de la portion extérieure de la deuxième région de grille (RG2ext).
  5. Circuit intégré selon la revendication 4 prise en combinaison avec l’une des revendications 2 ou 3, dans lequel la région de conduction légèrement dopée (LDD) s’étend sous la portion extérieure de la deuxième région de grille (RG2ext).
  6. Circuit intégré selon l’une des revendications 4 ou 5, dans lequel la plaque de champ (FP) comprend une troisième couche conductrice (P2) disposée sur une troisième couche diélectrique (D2) et est située sur la face avant du substrat (FA), la troisième couche conductrice (P2) ayant la même composition et la même épaisseur que la deuxième couche conductrice (P2), la troisième couche diélectrique (D2) ayant la même composition et la même épaisseur que la deuxième couche diélectrique (D2) de la portion extérieure (RG2ext) de la deuxième région de grille (RG2).
  7. Circuit intégré selon l’une des revendications 4 ou 5, dans lequel la plaque de champ (FP) comprend une troisième couche conductrice (P1) disposée sur une troisième couche diélectrique (D1) et est située sur la face avant du substrat (F1), la troisième couche conductrice (P1) ayant la même composition et la même épaisseur que la première couche conductrice (P1), la troisième couche diélectrique (D1) ayant la même composition et la même épaisseur que la première couche diélectrique (D1).
  8. Circuit intégré selon l’une des revendications précédentes, dans lequel la plaque de champ (FP) est électriquement connectée (CNT, M1) à la région de conduction (D).
  9. Circuit intégré selon l’une des revendications précédentes, dans lequel le bord de la plaque de champ (FPbrd2) opposé audit bord (FRbrd1) à l’aplomb de la région de conduction (D) est situé au-dessus d’un volume diélectrique d’une tranchée d’isolation peu profonde (STI).
  10. Procédé de fabrication d’un circuit intégré comprenant au moins une formation (800) d’un transistor comportant : une formation (802-804, 806-808) d’une structure de grille (STG) et d’une plaque de champ (FP) disjointes, disposées sur une face avant d’un substrat semiconducteur ; et une formation (809) d’une région de conduction dopée (S/D) dans le substrat semiconducteur située à l’aplomb d’un bord de la structure de grille (RG2brd) et à l’aplomb d’un bord de la plaque de champ (FPbrd).
  11. Procédé selon la revendication 10, dans lequel ladite au moins une formation (800) du transistor comporte en outre : une formation (805) d’une région de conduction légèrement dopée (LDD) implantée dans le substrat semiconducteur, s’étendant de part et d’autre de la région de conduction (D) sous la structure de grille (STG) à partir dudit bord de la structure de grille et sous la plaque de champ (FP) à partir dudit bord de la plaque de champ.
  12. Procédé selon la revendication 11, dans lequel la formation (809) de la région de conduction (S/D) comprend une implantation de dopants à une première concentration et avec une première énergie, et la formation (805) de la région de conduction légèrement dopée (LDD) comprend une implantation de dopants à une deuxième concentration inférieure à la première concentration et à une deuxième énergie inférieure à la première énergie.
  13. Procédé selon l’une des revendications 10 à 12, dans lequel la formation de la structure de grille comporte :
    - une formation (802) d’une première couche diélectrique (D1) sur la face avant du substrat, une formation (803) d’une première couche conductrice (P1) sur la première couche diélectrique (D1) et une gravure (804) de la première couche conductrice (P1) délimitant une première région de grille,
    - une formation (806) d’une deuxième couche diélectrique (D2), une formation (807) d’une deuxième couche conductrice (P2) sur la deuxième couche diélectrique (D2), et une gravure (808) de la deuxième couche conductrice (P2) délimitant une deuxième région de grille, de sorte que la deuxième région de grille comporte une portion intérieure (RG2int) sur la première région de grille et une portion extérieure (RG2ext) débordant de la première région de grille sur la face avant du substrat,
    - la formation (809) de la région de conduction (S/D) comprenant une implantation de dopants auto-alignée sur la deuxième région de grille (D2, P2).
  14. Procédé selon la revendication 13 prise en combinaison avec l’une des revendications 11 ou 12, dans lequel la formation (805) de la région de conduction légèrement dopée (LDD) comprend une implantation de dopants auto-alignée sur la première région de grille (D1, P1), avant les étapes de formation de la deuxième région de grille.
  15. Procédé selon l’une des revendications 13 ou 14, dans lequel la formation de la plaque de champ (806-808) comprend une formation (806) d’une troisième couche diélectrique (D2) sur la face avant du substrat, une formation (807) d’une troisième couche conductrice (P2) sur la troisième couche diélectrique et une gravure (808) de la troisième couche conductrice (P2) délimitant la plaque de champ, simultanément aux formations (806, 807) et à la gravure (808) respectives de la deuxième région de grille (D2, P2).
  16. Procédé selon l’une des revendications 13 ou 14, dans lequel la formation de la plaque de champ (802-804) comprend une formation (802) d’une troisième couche diélectrique (D1) sur la face avant du substrat, une formation (803) d’une troisième couche conductrice (P1) sur la troisième couche diélectrique et une gravure (804) de la troisième couche conductrice (P1) délimitant la plaque de champ, simultanément aux formations (802, 803) et à la gravure (804) respectives de la première région de grille (D1, P1), la formation (809) de la région de conduction légèrement dopée (LDD2) comprenant une implantation de dopants à travers la plaque de champ lors de l’implantation (809) de la région de conduction (S/D).
  17. Procédé selon l’une des revendications 10 à 16, comprenant en outre une formation (810) d’une connexion électrique (CNT – M1) entre la plaque de champ et la région de conduction.
  18. Procédé selon l’une des revendications 10 à 17, comprenant une formation (801) d’un volume diélectrique d’une tranchée d’isolation peu profonde (STI) préalablement à la formation de la plaque de champ, la formation de la plaque de champ comprenant une délimitation de la plaque de champ (GRV1, GRV2) de sorte que le bord de la plaque de champ opposé audit bord à l’aplomb de la région de conduction est situé au-dessus du volume diélectrique de la tranchée d’isolation peu profonde (STI).
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969958B1 (en) * 2009-11-13 2015-03-03 Maxim Integrated Products, Inc. Integrated MOS power transistor with body extension region for poly field plate depletion assist
CN109979993A (zh) * 2017-12-28 2019-07-05 无锡华润上华科技有限公司 高压mos器件及其制作方法、电子装置
US20200303537A1 (en) * 2019-03-20 2020-09-24 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969958B1 (en) * 2009-11-13 2015-03-03 Maxim Integrated Products, Inc. Integrated MOS power transistor with body extension region for poly field plate depletion assist
CN109979993A (zh) * 2017-12-28 2019-07-05 无锡华润上华科技有限公司 高压mos器件及其制作方法、电子装置
US20200303537A1 (en) * 2019-03-20 2020-09-24 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

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