FR3030883A1 - Cellule memoire a grille de selection verticale formee dans un substrat de type fdsoi - Google Patents

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Abstract

L'invention concerne une cellule mémoire formée dans un substrat (SUB) semi-conducteur, comprenant une grille de sélection (SGC) s'étendant verticalement dans une tranchée (TR) pratiquée dans le substrat, et isolée du substrat par une première couche d'oxyde de grille (D3), une grille flottante (FG) horizontale s'étendant au-dessus du substrat et isolée du substrat par une seconde couche d'oxyde de grille (D1), et une grille de contrôle (CG) horizontale s'étendant au-dessus de la grille flottante, la grille de sélection (SGC) couvrant une face latérale de la grille flottante, la grille flottante étant séparée de la grille de sélection uniquement par la première couche d'oxyde de grille (D3), et séparée d'une région de canal verticale (CH2) s'étendant dans le substrat le long de la grille de sélection, uniquement par la seconde couche d'oxyde de grille.

Description

CELLULE MEMOIRE A GRILLE DE SELECTION VERTICALE FORMEE DANS UN SUBSTRAT DE TYPE FDS01 La présente invention concerne les mémoires non volatiles de type effaçables et programmables électriquement EEPROM (Electrically Erasable Programmable Read-Only Memory). La présente invention concerne plus particulièrement une mémoire non volatile, comprenant des cellules mémoire comportant chacune un transistor à grille flottante et une grille de transistor de sélection. Plusieurs solutions ont été mises en oeuvre pour miniaturiser de telles cellules mémoire. Ainsi, les cellules mémoire ont été regroupées par paires de cellules mémoire dites "jumelles" pour partager un seul transistor de sélection. La figure 1 est un schéma électrique d'une paire de cellules mémoire C11, C12 partageant un transistor de sélection, appartenant à deux lignes de mots adjacentes W<i>, W<i+1> d'un plan mémoire. Les cellules mémoire C11, C12 sont accessibles en lecture et écriture par l'intermédiaire d'une ligne de bit BL<j>, d'une ligne de de sélection SL<i> commune et de lignes de contrôle de grille CGL<i>, CGL<i+1>. Chaque cellule mémoire C11, C12 comporte un transistor à grille flottante FGT. La grille de contrôle CG du transistor FGT de chaque cellule C11, C12 est connectée à la ligne de contrôle de grille CGL<i> par l'intermédiaire d'un contact C4. Les régions de drain des transistors FGT sont connectées à une ligne de bit BL par l'intermédiaire de contacts Cl. Chaque transistor à grille flottante FGT a par ailleurs sa borne de source reliée à une ligne de source CSL par l'intermédiaire d'un transistor de sélection ST respectif. Les transistors de sélection ST partagent une même grille de contrôle de sélection SGC. Les deux cellules mémoire C11, C12 sont dites "jumelles" du fait qu'elles partagent la même grille de contrôle de sélection SGC et la même ligne de bit BL. La grille SGC de contrôle commune est connectée à la ligne de sélection SL<i> commune aux deux cellules mémoire par l'intermédiaire d'un contact C3. Les régions de canal des transistors FGT, ST sont au potentiel électrique du caisson PW, comme représenté par des traits pointillés. Enfin, la ligne de source CSL peut être connectée par l'intermédiaire d'un contact C5 à une ligne de source générale réalisée dans un niveau de métal. Il a également été proposé de disposer le transistor de sélection verticalement. La figure 2 est une vue en coupe schématique de deux cellules mémoire Cl 1, C12 jumelles, partageant une grille verticale SGC de transistor de sélection, commune à deux cellules mémoire jumelles. Les cellules mémoire C11, C12 sont réalisées dans un caisson PW de type de conductivité P. Le caisson PW est formé dans une plaque de semiconducteur appelée "wafer" WF. Le caisson PW est isolé par rapport au reste du wafer WF par une couche d'isolation nO dopée N qui entoure la totalité du caisson. Chaque cellule mémoire C11, C12 comprend un transistor à grille flottante FGT et un transistor de sélection ST. Chaque transistor à grille flottante FGT comprend une région de drain n1, une région de source n2, une grille flottante FG, une grille de contrôle d'état CG, et une région de canal CH1 s'étendant sous la grille flottante FG entre les régions de drain n1 et de source n2. La grille verticale de sélection SGC est enterrée dans le substrat PW et isolée de ce dernier l'intermédiaire d'une couche d'oxyde de grille D3, par exemple en dioxyde de silicium Si02, formant l'oxyde de grille du transistor de sélection ST. La région n2 s'étend le long d'un bord supérieur de la grille verticale enterrée SGC. La grille SGC atteint la région nO formant une région de source nO commune aux transistors de sélection ST, et forme ainsi une ligne de source CSL des transistors de sélection ST. Chaque transistor de sélection ST comprend ainsi une région de drain commune à la région de source n2 du transistor à grille flottante FGT de sa cellule, la région de source nO commune, et une région de canal CH2 s'étendant verticalement le long de la grille SGC entre les régions de drain n2 et de source nO. Les régions n1, n2 sont généralement formées par dopage N du substrat PW. Les grilles flottantes FG sont généralement en silicium polycristallin de niveau 1, ou "polyl", et sont formées sur le substrat PW par l'intermédiaire d'une couche d'oxyde de grille Di. Les grilles de contrôle d'état CG sont généralement en silicium polycristallin de niveau 2, ou "poly2". Chaque grille de contrôle d'état CG est formée sur l'une des grilles flottantes FG préalablement recouverte d'une couche d'oxyde de grille D2. La grille SGC est formée dans une tranchée remplie de silicium polycristallin de niveau 0, ou "poly0", isolé du substrat par la couche d'oxyde de grille D3. Selon le procédé de fabrication retenu, la tranchée conductrice formant la grille SGC peut ne présenter aucune discontinuité électrique. Elle peut alors être utilisée directement comme ligne de mot WL.
Les deux cellules mémoire C11, C12 sont recouvertes par un matériau isolant diélectrique DO, qui peut également être du dioxyde de silicium 5i02. Les régions de drain n1 des transistors à grille flottante FGT sont reliées à une même ligne de bit BL par l'intermédiaire d'un contact Cl traversant l'isolant DO.
De telles cellules mémoire sont effacées ou programmées par le canal, c'est-à-dire en portant le substrat à une tension d'effacement positive ou de programmation négative provoquant l'extraction de charges électriques de leur grilles flottantes ou l'injection de charges électriques dans leurs grilles flottantes, par effet Fowler-Nordheim ou par injection d'électrons chauds.
Plus particulièrement, l'effacement d'une cellule mémoire est assuré en combinant la tension positive appliquée au substrat à une tension négative appliquée à la grille de contrôle CG de son transistor à grille flottante, pendant que la grille de contrôle du transistor à grille flottante de la cellule mémoire jumelle reçoit une tension d'inhibition d'effacement positive permettant d'éviter qu'elle soit simultanément effacée. De même, la programmation d'une cellule mémoire est assurée en combinant une tension négative appliquée à la ligne de bit BL et au substrat PW à une tension positive appliquée à la grille de contrôle CG de son transistor à grille flottante, pendant que la grille de contrôle du transistor à grille flottante de la cellule mémoire jumelle reçoit une tension d'inhibition de programmation négative permettant d'éviter qu'elle soit simultanément programmée. Enfin, la lecture d'une cellule mémoire est assurée en appliquant une tension positive à la grille de contrôle de son transistor à grille flottante, ainsi qu'une tension positive à la ligne de bit correspondante, pendant que la cellule mémoire jumelle, qui est connectée à la même ligne de bit, reçoit sur sa grille de contrôle une tension d'inhibition de lecture négative permettant d'éviter qu'elle soit simultanément lue. Par ailleurs, dans un souci de miniaturisation notamment, la technologie de transistors à film mince de silicium totalement déserté sur isolant (Fully-Depleted Silicon On Insulator - FDS01) a été développée. Cette technologie présente plusieurs avantages décisifs pour les générations technologiques futures. Tous d'abord, grâce à l'utilisation d'un film mince de silicium, le contrôle électrostatique par la grille du canal des transistors de type CMOS est très largement supérieur à celui d'un transistor conventionnel réalisé sur substrat silicium massif. Cet excellent contrôle permet d'une part d'améliorer le compromis performance/consommation des circuits intégrés, et d'autre part offre à la technologie FDS01 un fort potentiel de miniaturisation. Ensuite, par rapport aux technologies FinFET (Fin-Shaped Field Effect Transistor), qui présentent également un très bon contrôle électrostatique, la technologie FDS01 représente une rupture technologique plus aisée à réaliser, le transistor étant planaire avec une architecture très proche de celle des technologies conventionnelles. Les procédés de fabrication sont par conséquent nettement plus simples.
Il est donc souhaitable de réaliser des cellules mémoire non volatiles dans un substrat de type FDOldans lequel sont réalisés des circuits logiques à base de transistors CMOS. Il est également souhaitable de miniaturiser davantage les cellules mémoire non volatiles. Il est également souhaitable de simplifier la commande de telles cellules mémoire.
Des modes de réalisation concernent une cellule mémoire formée dans un substrat semi-conducteur, comprenant une grille de sélection s'étendant verticalement dans une tranchée pratiquée dans le substrat, et isolée du substrat par une première couche d'oxyde de grille, une grille flottante horizontale s'étendant au-dessus du substrat et isolée du substrat par une seconde couche d'oxyde de grille, et une grille de contrôle horizontale s'étendant au-dessus de la grille flottante. Selon un mode de réalisation, la grille de sélection couvre une face latérale de la grille flottante, la grille flottante étant séparée de la grille de sélection uniquement par la première couche d'oxyde de grille, et séparée d'une région de canal verticale s'étendant dans le substrat le long de la grille de sélection, uniquement par la seconde couche d'oxyde de grille. Selon un mode de réalisation, le substrat appartient à une plaquette de type silicium sur isolant complètement déserté, comprenant une couche diélectrique formée sur le substrat et une couche de silicium formée sur la couche diélectrique, la grille flottante étant formée dans la couche de silicium, et la seconde couche d'oxyde de grille étant formée dans la couche diélectrique. Selon un mode de réalisation, la cellule mémoire comprend une couche enterrée formant un plan de source collectif en contact électrique avec la région de canal verticale, pour la collecte de courants de programmation de la cellule mémoire et d'autres cellules mémoire formées dans le substrat. Des modes de réalisation concernent également un groupe de cellules mémoire comprenant une première et une seconde cellules mémoire telles que définies précédemment, partageant la même grille de sélection verticale. Des modes de réalisation concernent également un circuit à mémoire comprenant un plan mémoire comportant une pluralité de cellules mémoire telle que définies précédemment.
Des modes de réalisation concernent également un circuit à mémoire comprend au moins une cellule mémoire telle que définie précédemment, et un circuit de programmation de la cellule mémoire, configuré pour appliquer au substrat, à la grille de sélection verticale, à la grille de contrôle et à des régions de drain et de source de la cellule mémoire, des potentiels électriques tels que des électrons chauds sont injectés dans la grille flottante par la région de canal verticale au travers de la seconde couche d'oxyde de grille. Des modes de réalisation concernent également un circuit à mémoire comprenant au moins une cellule mémoire telle que définie précédemment, et un circuit d'effacement de la cellule mémoire, configuré pour appliquer au substrat, à la grille de sélection verticale, à la grille de contrôle et à des régions de drain et de source de la cellule mémoire, des potentiels électriques tels que des charges électriques sont extraites de la grille flottante directement par la grille de sélection verticale.
Des modes de réalisation concernent également un procédé de fabrication dans un substrat semi-conducteur d'une cellule mémoire programmable électriquement, le procédé comprenant les étapes consistant à: graver une première tranchée dans le substrat, et dans une première couche diélectrique et une première couche conductrice formées sur le substrat, déposer sur les parois de la première tranchée une seconde couche diélectrique, déposer sur le substrat et dans la première tranchée une seconde couche conductrice et graver la seconde couche conductrice pour former une grille de sélection verticale s'étendant dans la première tranchée, jusqu'à un plan passant par une face supérieure de la première couche conductrice, déposer sur le substrat une troisième couche diélectrique, déposer sur la troisième couche diélectrique une troisième couche conductrice, graver une seconde tranchée dans la troisième couche conductrice, la troisième couche diélectrique, la première couche conductrice et la première couche diélectrique, et graver une troisième tranchée au- dessus de la grille de sélection verticale au travers de la troisième couche conductrice et de la troisième couche diélectrique, de manière à former entre les seconde et troisième tranchées un premier empilement d'une grille de contrôle et d'une grille flottante de la cellule mémoire. Selon un mode de réalisation, le substrat appartient à une plaquette de type silicium sur isolant complètement déserté, comprenant la première couche diélectrique et la première couche conductrice réalisée en silicium. Selon un mode de réalisation, le procédé comprend une étape de gravure d'une quatrième tranchée dans la troisième couche conductrice, la troisième couche diélectrique, la première couche conductrice et la première couche diélectrique, pour former entre les troisième et quatrième tranchées un second empilement d'une grille de contrôle et d'une grille flottante d'une cellule mémoire jumelle partageant la grille de sélection verticale avec la cellule mémoire. Selon un mode de réalisation, le procédé comprend une étape préliminaire consistant à implanter dans le substrat un plan conducteur formant une ligne de source pour la cellule mémoire. Selon un mode de réalisation, le procédé comprend une étape d'implantation de dopants au fond de la seconde tranchée pour former une région de drain d'un transistor à grille flottante.
Selon un mode de réalisation, la première couche diélectrique présente une épaisseur comprise entre 10 et 30 nm et la première couche conductrice présente une épaisseur comprise entre 8 et 15 nm. Des modes de réalisation concernent également un procédé de fabrication d'un circuit intégré sur une plaquette de semi-conducteur incluant le procédé de fabrication d'une cellule mémoire tel que défini précédemment.
Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 décrite précédemment, représente un circuit électrique 5 d'une paire de cellules mémoire partageant une grille commune de transistors de sélection, la figure 2 décrite précédemment, est une vue en coupe schématique d'une paire de cellules mémoire jumelles partageant une grille verticale commune de transistors de sélection, 10 la figure 3 est une vue en coupe schématique d'une paire de cellules mémoire jumelles partageant une grille verticale commune de transistors de sélection, selon un mode de réalisation, la figure 4 est une vue en coupe schématique de la paire de cellules mémoire de la figure 3, illustrant un procédé de programmation d'une cellule 15 mémoire, selon un mode de réalisation, la figure 5 est une vue en coupe schématique de la paire de cellules mémoire de la figure 3, illustrant un procédé d'effacement de la paire de cellules mémoire, selon un mode de réalisation, les figures 6A à 6G sont des vues en coupe schématiques illustrant 20 des étapes d'un procédé de fabrication de cellules mémoire, selon un mode de réalisation, la figure 7 est une vue en coupe schématique d'une paire de cellules mémoire jumelles partageant une grille verticale commune de transistors de sélection, selon un autre mode de réalisation, 25 la figure 8 est une vue en coupe schématique d'une paire de cellules mémoire jumelles à une étape intermédiaire de fabrication, selon un mode de réalisation, la figure 9 représente schématiquement un exemple de circuit à mémoire comprenant des cellules mémoire telles que celles de la figure 3. 30 La figure 3 représente deux cellules mémoire Cl, C2 jumelles, selon un mode de réalisation. Les cellules mémoire Cl, C2 sont réalisées dans un substrat PW de type de conductivité P. Le substrat est formé par un caisson PW réalisé dans une plaque de semi-conducteur appelée "wafer" WF. Le caisson PW est isolé par rapport au reste du wafer WF par une couche 35 d'isolation nO dopée N qui entoure la totalité du caisson. Les cellules mémoire Ci, C2 comportent une grille verticale SGC de transistor de sélection, commune aux deux cellules mémoire. Chaque cellule mémoire Cl, C2 comprend une section de transistor à grille flottante FGT et une section de transistor de sélection ST. Chaque section de transistor à grille flottante FGT comprend une région de drain ni, et un empilement de grille comportant une grille flottante FG et une grille de contrôle d'état CG séparées par une couche d'oxyde de grille D2, la grille flottante FG étant isolée du caisson PW par une couche d'oxyde de grille Dl. Selon un mode de réalisation, la grille verticale de sélection SGC est réalisée dans une tranchée formée dans le caisson PW et au travers des empilements de grille des sections de transistor à grille flottante, et s'étend entre une région de source n3 commune aux sections de transistor ST et les grilles flottantes FG ou les couches d'oxyde de grille D2 des cellules jumelles Ci, C2. La grille verticale SGC couvre des flancs latéraux des grilles flottantes FG des cellules mémoire Ci, C2 et est isolée de ces grilles flottantes et du caisson PW uniquement par une couche diélectrique D3, par exemple en dioxyde de silicium 5i02, formant l'oxyde de grille des sections de transistors de sélection ST. La région de source n3 formée dans le caisson PW est en contact électrique avec la couche d'isolation nO qui forme ainsi une ligne de source CSL des sections de transistors ST. La région n3 s'étend le long de deux bords inférieurs de la grille verticale SGC. Chaque section de transistor de sélection ST comprend ainsi la région de source n3 commune, et une région de canal CH2 s'étendant verticalement le long de la grille de sélection SGC entre la grille flottante FG et la région de source n3. A noter que la région n3 peut être omise si la grille de sélection SGC atteint la couche nO. Les parties des flancs latéraux des empilements de grille des sections de transistor à grille flottante FGT non recouvertes par la grille de sélection SGC, peuvent être recouvertes d'une couche diélectrique D4. Des espaceurs (spacers) SP1, 5P2 peuvent être formés sur la couche D4. Ainsi, les espaceurs SP1 sont formés au-dessus des régions de drain n1 et les espaceurs 5P2 sont formés au-dessus de la grille de sélection SGC. Les espaceurs SP1, 5P2 peuvent être formés classiquement par dépôt sur le substrat SUB ou sur la grille SGC d'une couche diélectrique par exemple en dioxyde de silicium ou le nitrure de silicium, et par gravure anisotrope par plasma de cette couche diélectrique. Les cellules mémoire jumelles C1, C2 sont recouvertes par un matériau isolant diélectrique DO, qui peut également être du dioxyde de silicium Si02. Chacune des régions de drain n1 des sections de transistor FGT des cellules C1, C2 est reliée à une ligne de bit BL commune par l'intermédiaire d'un contact C1 traversant l'isolant DO. Les régions nO, n1, n3 sont généralement formées par dopage N du substrat PW. Les grilles FG, CG, ST sont généralement en silicium polycristallin. la tranchée conductrice formant la grille SGC peut ne présenter aucune discontinuité électrique (dans une direction perpendiculaire au plan de la figure). Elle peut alors être utilisée directement comme ligne de mot WL. Selon un mode de réalisation, les cellules mémoire C1, C2 sont réalisées dans une plaquette WF de type FDS01 comprenant un substrat semi-conducteur SUB présentant une face supérieure recouverte d'une couche isolante IL, la couche isolante IL étant elle-même recouverte d'une couche active supérieure AL en un matériau semi-conducteur, par exemple en silicium. Le caisson PW et les régions nO, n1 et n3 sont formés par implantation de dopants dans le substrat SUB, les couches d'oxyde de grille D1 isolant les grilles flottantes FG du caisson PW sont formées dans la couche IL, et les grilles flottantes FG sont formées dans la couche active AL. Ainsi, la grille SGC peut être formée dans une tranchée remplie de silicium polycristallin de niveau 0, ou "poly0", isolé du substrat par la couche d'oxyde de grille D3, et les grilles de contrôle d'état CG peuvent être réalisées en silicium polycristallin, de niveau 1, ou "poly1" ou dans une couche métallique. La figure 4 illustre une opération de programmation par électrons chauds de la cellule mémoire C1, et fournit à titre indicatif des valeurs de tensions appliquées à cet effet aux cellules mémoire C1, C2. Pour réaliser cette opération, la ligne de bit BL est soumise à une tension BLV par exemple égale à 4 V, la grille SGC reçoit une tension SV par exemple égale à 1 V, et la grille de contrôle CG de la cellule mémoire C1 reçoit une tension de programmation CGV qui peut être fixée à 10 V. Le caisson PW et la ligne de source CSL sont mises à la masse (GND). Dans ces conditions, la section de transistor FGT de la cellule mémoire Cl et la section de transistor ST de la paire de cellules mémoire Cl, C2 coopèrent en vue de l'injection de charges électriques dans la grille flottante FG au travers de la couche d'oxyde de grille Dl. La section de transistor de sélection ST présente un canal CH2 conducteur dans lequel se forme un courant (représenté par une flèche sur la figure 4) comprenant des électrons à haute énergie cinétique, dits "électrons chauds". Lorsque le courant 11 atteint la couche isolante IL sous la grille flottante FG de la cellule Cl, se forme une zone d'injection où certains électrons à haute énergie sont injectés dans la grille flottante FG sous l'effet d'un champ électrique transversal créé par la tension appliquée à la grille de contrôle CG. Le transfert de charges du substrat PW vers la grille flottante FG (programmation) est donc effectué en passant par le canal CH2 de la section de transistor de sélection ST, et en appliquant une différence de potentiel élevée (ici 10V) sur la grille flottante FG par l'intermédiaire de la grille de contrôle CG, pour obtenir ce transfert de charges. Il peut être noté que dans la cellule jumelle C2, la grille de contrôle CG est mise à la masse. Malgré la présence d'une tension de 1 V dans la grille de sélection SGC, aucun courant ne circule dans le canal CH2 de la cellule C2, puisque la grille de contrôle CG et donc la grille flottante, ainsi que le caisson PW et la ligne de source CSL sont à la masse GND. Il en résulte que la cellule C2 ne consomme aucun courant. La figure 5 illustre une opération d'effacement de la cellule mémoire Cl, et fournit à titre indicatif des valeurs de tensions appliquées à cet effet aux cellules mémoire Cl, C2. Pour réaliser cette opération, la ligne de bit BL est mise à la masse, la grille de sélection SGC reçoit une tension d'effacement par exemple égale à 5 V, et la grille de contrôle CG de la cellule mémoire Cl reçoit une tension de programmation CGV qui peut être fixée à -10 V. Le caisson PW et la ligne de source CSL peuvent rester à la masse (GND). Dans ces conditions, l'effacement est effectué sans passer par le caisson PW, en appliquant un champ électrique élevé (ici 10 V) entre la grille de sélection SGC et la grille flottante FG de la cellule mémoire à effacer. Ainsi, les électrons sont extraits de la grille flottante par effet tunnel FowlerNordheim au travers de la couche d'oxyde de grille D3 de la grille de sélection SGC. L'effacement de la cellule mémoire jumelle C2 est empêché simplement en reliant la grille de contrôle CG de cette cellule mémoire à la masse. L'effacement de cellules mémoire est ainsi commandé par la grille de contrôle CG. Il peut donc être réalisé par page de cellules mémoire ou ligne de mot WL. La lecture d'une des deux cellules mémoire C1, C2 peut être assurée en appliquant une tension positive à sa grille de contrôle CG, ainsi qu'une tension positive à la ligne de bit correspondante, pendant que la cellule mémoire jumelle, qui est connectée à la même ligne de bit, reçoigt sur sa grille de contrôle une tension d'inhibition de lecture négative permettant d'éviter qu'elle soit simultanément lue.
Ainsi, les opérations de programmation et d'effacement sont effectuées par transfert d'électrons au travers de deux couches diélectriques de grille différentes, la programmation étant effectuée au travers de la couche d'oxyde de grille D1, et l'effacement au travers de la couche d'oxyde de grille D3. Il en résulte que les cellules mémoire peuvent subir un plus 15 grand nombre de cycles de programmation / effacement que les cellules mémoire classiques ou celles représentées en figure 2. Il en résulte également que le caisson PW ne subit aucun stress durant ces opérations. Il est à noter que des tranchées d'isolation peu profonde de type STI ("Shallow Trench Isolation") sont formées dans le substrat parallèlement aux 20 lignes de bit BL pour isoler entre elles des rangées ou des paires de rangées de cellules mémoire. La figure 6A montre une plaquette WF de type FDS01 utilisée pour réaliser des cellules mémoire. La plaquette WF comprend le substrat semiconducteur SUB, par exemple en silicium, présentant une face supérieure 25 recouverte de la couche diélectrique IL, la couche diélectrique IL étant elle- même recouverte de la couche active supérieure AL en un matériau semiconducteur, par exemple en silicium. Pour les technologies à 28 nm ou inférieures, la couche isolante IL peut présenter une épaisseur comprise entre 10 et 30 nm et la couche active supérieure AL peut présenter une 30 épaisseur comprise entre 8 et 15 nm. Au cours d'étapes S11 illustrées par la figure 6B, une couche diélectrique IL2 est formée à la surface de la plaquette WF. Cette couche peut être formée par dépôt ou par oxydation partielle de la couche active AL. La couche dopée profonde nO est implantée en profondeur dans le substrat 35 SUB sous la couche diélectrique IL. Cette couche est par exemple la couche de type N pour isoler un caisson de type P formé dans le substrat SUB. La couche nO servira de ligne de source CSL à toutes les cellules mémoire implantées dans le substrat, plus précisément un plan de source collectif, apte à collecter les courants de programmation de plusieurs cellules mémoire. Ensuite, le substrat SUB entre les couches nO et IL est dopé pour former le caisson PW de type de conductivité P. Au cours d'étapes S12 illustrées par la figure 6C, une couche de masque dur ("hard mask") HM est formée sur la couche diélectrique IL2, par dépôt ou croissance d'une ou plusieurs couches par exemple en dioxyde de silicium ou nitrure de silicium. Un masque de résine photosensible est ensuite déposé sur le masque HM, puis est développé de manière à former une ouverture dans le masque de résine. Le masque HM est ensuite gravé à travers le masque de résine de manière à former une ouverture 1 correspondante dans le masque HM, et le masque de résine est ensuite retiré. Une tranchée TR est formée dans les couches IL2, AL, IL et dans le caisson PW par gravure à travers l'ouverture 1 dans le masque HM. Une poche dopée profonde formant la région n3 est implantée dans le caisson PW par l'intermédiaire de la tranchée TR au voisinage du fond de cette dernière. La région n3 est formée par implantation ionique verticale, et reste localisée dans la région du caisson située au voisinage du fond de la tranchée TR. La région n3 s'étend jusqu'à la couche dopée nO et servira donc de région de source à la paire de cellules mémoire en voie de formation, tandis que la couche dopée nO servira de ligne de source CSL dans la continuité de la région de source n3. Dans une variante de réalisation, la région n3 n'est pas implantée et la tranchée TR est gravée sur une plus grande profondeur de manière à atteindre la couche nO, qui servira de région de source et de ligne de source. Au cours d'étapes S13 illustrées par la figure 6D, le masque dur HM est retiré et la couche diélectrique D3 est formée sur les parois de la tranchée TR et à la surface de la couche IL2, par exemple par croissance de dioxyde de silicium, pour former l'oxyde de grille de la grille verticale SGC. Une couche conductrice, par exemple en polysilicium, est ensuite déposée sur l'ensemble du substrat SUB, ainsi qu'à l'intérieur de la tranchée TR pour former la grille verticale SGC. La couche conductrice est ensuite retirée en dehors de la tranchée TR jusqu'au niveau de la couche diélectrique D3 sur la couche IL2. Au cours d'étapes S14 illustrées par la figure 6E, une couche conductrice GL est déposée sur la couche diélectrique D3, puis une couche de masque dur HM2. Un masque de résine photosensible RL2 est ensuite déposé sur le masque HM2, puis est développé de manière à former des ouvertures dans le masque de résine de part et d'autre de la grille SGC. Le masque HM2 est ensuite gravé à travers le masque de résine de manière à former des tranchées TR1 correspondantes dans le masque HM2. Les tranchées TR1 sont approfondies dans les couches GL, IL2, AL, IL, jusqu'à atteindre la surface supérieure du caisson PW, par gravure à travers le masque HM2. Les régions dopées n1 sont implantées dans le caisson PW au fond des tranchées TRI. Les couches entre les tranchées TR1 sont ainsi prévues pour former les empilements de grille des sections de transistors à grille flottante FGT des cellules mémoire jumelles. La couche conductrice GL qui est prévue pour former les grilles de contrôle CG, peut être en polysilicium ou en métal. Au cours d'étapes S15 illustrées par la figure 6F, le masque de résine RL2 est retiré, et un nouveau masque de résine photosensible RL3 est déposé sur le masque HM2 et dans les tranchées TR1, puis est développé de manière à former une ouverture dans le masque de résine RL3 au-dessus de la grille SGC. Le masque HM2 est ensuite gravé à travers le masque de résine de manière à former une tranchée TR2 correspondante dans le masque HM2, et le masque de résine RL3 est retiré. La tranchée TR2 est approfondie au travers des couches GL et IL2 jusqu'à atteindre la surface supérieure de la grille SGC, par gravure à travers le masque HM2. Au cours d'étapes S16 illustrées par la figure 6G, le masque de résine RL3 et le masque dur HM2 sont retirés. La couche diélectrique D4 est déposée sur la couche GL et dans les tranchées TR, TR2, et les espaceurs SP1, SP2 peuvent être formés sur les parois des tranchées TR1, TR2. La couche diélectrique D4 peut être ensuite retirée de la face supérieure de la couche GL formant les grilles de contrôle CG des sections de transistor à grille flottante FGT. Il est à noter que les tranchées TR et TR2 ne sont pas nécessairement exactement alignées, ou de même largeur. En particulier, la tranchée TR2 peut être plus étroite d'un côté ou des deux côtés que la tranchée TR. Dans ce dernier cas, on obtient la structure de cellules mémoire Cl', C2' représentée sur la figure 7. Les cellules mémoire Cl', C2' diffèrent des cellules mémoire Cl, C2 en ce qu'elles comprennent une grille de sélection commune SGC', pas nécessairement plus large, mais s'étendant en partie sous la couche d'oxyde de grille D2. Il en résulte que les transistors à grille flottante FGT' des cellules mémoire Cl', C2' peuvent comprendre une couche d'oxyde de grille D2 et une grille de contrôle CG' plus large que leur grille flottante FG'. L'inverse est également possible, la grille de contrôle et la couche d'oxyde de grille D2 étant étroites que la grille flottante. Lorsque la tranchée TR2 est plus étroite que la tranchée TR, la tranchée TR2 peut être plus profonde que celle montrée sur la figure 6F et s'étendre comme illustré par la figure 8, dans la couche "poly0" formant la grille commune SGC'. Il importe simplement que la grille commune SGC' reste isolée des grilles de contrôle CG' formées dans la couche GL. Ainsi, les tranchées TR1 et TR2 peuvent être formées en même temps. Il peut être également noté que les étapes de fabrication Sll à S16 s'intègrent parfaitement dans un processus de fabrication de transistors CMOS sur une plaquette de type FDSOI. La fabrication des cellules mémoire faisant intervenir des étapes de fabrication supplémentaires uniquement pour réaliser la grille verticale SGC, pour former une épaisseur de couche diélectrique suffisante pour réaliser la couche d'oxyde de grille D2 entre les grilles flottantes FG et les grilles de contrôle CG. Ainsi la couche d'oxyde de grille D2 peut être formée de différentes couches réalisées par croissance ou dépôt, dans divers matériaux, tels que de le dioxyde de silicium 5i02, du nitrure de titane TiN, une structure multicouche d'oxyde-nitrure-oxyde (ONO), ou des matériaux à constante diélectrique élevée tels que le siliciure d'hafnium, le siliciure de zirconium, le dioxyde d'hafnium et le dioxyde de zirconium. La couche d'oxyde de grille D2 peut également comprendre une couche réalisée par dépôts successifs d'un même matériau. Les régions dopées n1 sont réalisées en même temps que des régions dopées formant les drains et sources de transistors CMOS. Si le dopage des régions dopées n1 est insuffisant pour réaliser les régions de drain n1 des sections de transistors à grille flottante FGT, une étape supplémentaire d'implantation de dopants peut être prévue pour réaliser les régions dopées nt entre les espaceurs SP1 (figure 6G). En comparaison avec la fabrication de cellules mémoire dans un substrat semi-conducteur classique (figure 2), le procédé de fabrication qui vient d'être décrit permet de supprimer les étapes de réalisation de la couche d'oxyde de grille D1 et de réalisation des grilles flottantes FG par dépôt et gravure d'une couche en polysilicium. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses autres variantes de réalisation et applications.
Notamment, bien que l'on ait décrit dans ce qui précède la formation de cellules mémoire dans une plaquette de type FDSOI, un mode de réalisation peut viser la réalisation de cellules mémoire dans un substrat semiconducteur classique. A cet effet, les couches IL, AL dans lesquelles sont formés les couches d'oxydes de grille D1 et les grilles flottantes FG peuvent être déposées sur un substrat semi-conducteur classique avant la formation de la grille de sélection verticale SGC. De cette manière la grille de sélection SGC peut s'étendre comme décrit plus haut, jusqu'au plan dans lequel s'étend la face supérieure de la couche AL. Par ailleurs, bien que l'on ait décrit dans ce qui précède la formation de deux cellules mémoire jumelles, un mode de réalisation du procédé selon l'invention peut viser la réalisation de cellules mémoire "unitaires", c'est-à-dire sans cellule mémoire jumelle partageant la même grille de sélection verticale SGC. Inversement, des modes de réalisation peuvent viser la réalisation collective et simultanée d'une ou de plusieurs rangées de cellules mémoire jumelles du type montré sur la figure 9, par exemple dans le cadre de la réalisation d'un circuit à mémoire MEM1 programmable et effaçable électriquement. Le circuit MEM1 est réalisé sur une plaquette de semiconducteur et forme un circuit intégré IC. Il comprend des lignes de mot jumelles WL<i>, WL<H> réalisées sur le substrat PW, et comportant des cellules mémoire jumelles partageant la même ligne de sélection SL<i>. Les lignes de sélection SL et les lignes de contrôle de grille CGL sont reliées à un décodeur de ligne de mot WLDC qui leur applique des tensions d'effacement, de programmation et de lecture de cellules mémoire. Les lignes de bit BL reliées aux régions de drain n1 des cellules mémoire sont reliées à un ensemble de verrous de programmation BLT et à un ensemble d'amplificateurs de lecture SA par l'intermédiaire d'un décodeur de colonne CDEC. Ces éléments sont reliés à un circuit de contrôle CCT qui assure le séquencement d'opérations de programmation et d'effacement conformes aux procédés décrits plus haut. Il peut être noté que la prévision de cellules mémoires jumelles du type montré sur la figure 3 permet de simplifier les décodeurs WLDC, CDEC et CCT, étant donné que le caisson PW et la ligne de source CSL doivent toujours être maintenus reliés à la masse et qu'il n'est pas nécessaire d'appliquer des tensions d'inhibition d'effacement, de programmation ou de lecture à une cellule mémoire lorsque la cellule mémoire jumelle de celle-ci fait l'objet d'une opération de programmation, effacement ou lecture. Il apparaîtra également clairement à l'homme de l'art qu'une cellule mémoire selon l'invention est susceptible d'être réalisée dans d'autres filières technologiques, les matériaux cités dans la description qui précède, notamment le silicium, le dioxyde de silicium, le polysilicium, n'étant que des exemples.20

Claims (14)

  1. REVENDICATIONS1. Cellule mémoire formée dans un substrat (SUB) semi-conducteur, comprenant une grille de sélection (SGC) s'étendant verticalement dans une tranchée (TR) pratiquée dans le substrat, et isolée du substrat par une première couche d'oxyde de grille (D3), une grille flottante (FG) horizontale s'étendant au-dessus du substrat et isolée du substrat par une seconde couche d'oxyde de grille (D1), et une grille de contrôle (CG) horizontale s'étendant au-dessus de la grille flottante (FG), caractérisé en ce que la grille de sélection (SGC) couvre une face latérale de la grille flottante (FG), la grille flottante étant séparée de la grille de sélection uniquement par la première couche d'oxyde de grille (D3), et séparée d'une région de canal verticale (CH2) s'étendant dans le substrat (SUB) le long de la grille de sélection, uniquement par la seconde couche d'oxyde de grille (D1).
  2. 2. Cellule mémoire selon la revendication 1, dans lequel le substrat (SUB) appartient à une plaquette (WF) de type silicium sur isolant complètement déserté, comprenant une couche diélectrique (IL) formée sur le substrat et une couche de silicium (AL) formée sur la couche diélectrique (IL), la grille flottante (FG) étant formée dans la couche de silicium, et la seconde couche d'oxyde de grille (D1) étant formée dans la couche diélectrique.
  3. 3. Cellule mémoire selon la revendication 1 ou 2, comprenant une couche enterrée (nO) formant un plan de source collectif (SL) en contact électrique avec la région de canal verticale (CH2), pour la collecte de courants de programmation de la cellule mémoire (Cl, C2) et d'autres cellules mémoire formées dans le substrat (PW).
  4. 4. Groupe de cellules mémoire, comprenant une première (Cl) et une seconde (C2) cellules mémoire selon l'une des revendications 1 à 3, partageant la même grille de sélection verticale (SGC).
  5. 5. Circuit à mémoire (IC, MEM1) comprenant un plan mémoire comportant une pluralité de cellules mémoire (Cl, C2) selon l'une des revendications 1 à 4.
  6. 6. Circuit à mémoire (IC, MEM1) comprenant au moins une cellule mémoire (C1, C2) selon l'une des revendications 1 à 3, et un circuit (CCT) de programmation de la cellule mémoire, configuré pour appliquer au substrat (PW), à la grille de sélection verticale (SGC), à la grille de contrôle (CG) et à des régions de drain (n1) et de source (nO) de la cellule mémoire, des potentiels électriques tels que des électrons chauds sont injectés dans la grille flottante (FG) par la région de canal verticale (CH2) au travers de la seconde couche d'oxyde de grille (D1).
  7. 7. Circuit à mémoire (IC, MEM1) comprenant au moins une cellule mémoire (C1, C2) selon l'une des revendications 1 à 3, et un circuit (CCT) d'effacement de la cellule mémoire, configuré pour appliquer au substrat (PW), à la grille de sélection verticale (SGC), à la grille de contrôle (CG) et à des régions de drain (n1) et de source (nO) de la cellule mémoire, des potentiels électriques tels que des charges électriques sont extraites de la grille flottante (FG) directement par la grille de sélection verticale (SGC).
  8. 8. Procédé de fabrication dans un substrat semi-conducteur (WF, SUB) d'une cellule mémoire (C1, C2) programmable électriquement, le procédé comprenant les étapes consistant à: graver une première tranchée (TR) dans le substrat, et dans une première couche diélectrique (IL) et une première couche conductrice (AL) formées sur le substrat, déposer sur les parois de la première tranchée une seconde couche diélectrique (D3), déposer sur le substrat et dans la première tranchée une seconde couche conductrice et graver la seconde couche conductrice pour former une grille de sélection verticale (SGC) s'étendant dans la première tranchée, jusqu'à un plan passant par une face supérieure de la première couche conductrice, déposer sur le substrat une troisième couche diélectrique (IL2), 3030 883 19 déposer sur la troisième couche diélectrique une troisième couche conductrice (GL), graver une seconde tranchée (TR1) dans la troisième couche conductrice, la troisième couche diélectrique, la première couche conductrice 5 et la première couche diélectrique, et graver une troisième tranchée (TR2) au-dessus de la grille de sélection verticale (SGC) au travers de la troisième couche conductrice et de la troisième couche diélectrique, de manière à former entre les seconde et troisième tranchées un premier empilement d'une grille de contrôle (CG) et 10 d'une grille flottante (FG) de la cellule mémoire.
  9. 9. Procédé selon la revendication 8, dans lequel le substrat (WF) appartient à une plaquette (WF) de type silicium sur isolant complètement déserté, comprenant la première couche diélectrique (IL) et la première 15 couche conductrice (AL) réalisée en silicium.
  10. 10. Procédé selon la revendication 8 ou 9, comprenant une étape de gravure d'une quatrième tranchée (TR1) dans la troisième couche conductrice (GL), la troisième couche diélectrique (IL2) , la première couche 20 conductrice (AL) et la première couche diélectrique (IL), pour former entre les troisième (TR2) et quatrième tranchées un second empilement d'une grille de contrôle (CG) et d'une grille flottante (FG) d'une cellule mémoire jumelle (C2) partageant la grille de sélection verticale (SGC) avec la cellule mémoire. 25
  11. 11. Procédé selon l'une des revendications 8 à 10, comprenant une étape préliminaire consistant à implanter dans le substrat un plan conducteur (nO) formant une ligne de source (SL) pour la cellule mémoire.
  12. 12. Procédé selon l'une des revendications 8 à 11, comprenant une 30 étape d'implantation de dopants au fond de la seconde tranchée (TR1) pour former une région de drain (n1) d'un transistor à grille flottante (FGT).
  13. 13. Procédé selon l'une des revendications 8 à 12, dans lequel la première couche diélectrique (IL) présente une épaisseur comprise entre 10et 30 nm et la première couche conductrice (AL) présente une épaisseur comprise entre 8 et 15 nm.
  14. 14. Procédé de fabrication d'un circuit intégré (IC) sur une plaquette de semi-conducteur (WF) incluant le procédé de fabrication d'une cellule mémoire selon l'une des revendications 8 à 13.
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FR3054920B1 (fr) 2016-08-05 2018-10-26 Stmicroelectronics (Rousset) Sas Dispositif compact de memoire non volatile
US9947664B1 (en) * 2016-10-14 2018-04-17 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
CN108806751B (zh) * 2017-04-26 2021-04-09 中芯国际集成电路制造(上海)有限公司 多次可程式闪存单元阵列及其操作方法、存储器件
US10164009B1 (en) * 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10446572B2 (en) 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
FR3071355B1 (fr) 2017-09-20 2019-08-30 Stmicroelectronics (Rousset) Sas Cellule-memoire eeprom compacte
US10879256B2 (en) * 2017-11-22 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory using SOI structures and methods
CN109036487B (zh) * 2018-07-20 2021-03-02 福州大学 一种基于短沟道有机晶体管的多级光存储器及其制备方法
US11062745B2 (en) * 2018-09-27 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. FDSOI sense amplifier configuration in a memory device
DE102020113596A1 (de) 2019-07-12 2021-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung für einen verlustarmen antennenschalter
CN111341776B (zh) * 2020-03-18 2023-11-14 上海华虹宏力半导体制造有限公司 存储器及其形成方法、存储器单元阵列及其驱动方法
US11527630B2 (en) * 2020-06-24 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
US11916109B2 (en) 2022-03-08 2024-02-27 Globalfoundries U.S. Inc. Bipolar transistor structures with base having varying horizontal width and methods to form same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412600A (en) * 1991-10-09 1995-05-02 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor device with selecting transistor formed between adjacent memory transistors
US20040057286A1 (en) * 2002-09-19 2004-03-25 Chiou-Feng Chen Self-aligned split-gate NAND flash memory and fabrication process
US20040130947A1 (en) * 2003-01-02 2004-07-08 Der-Tsyr Fan Flash memory with trench select gate and fabrication process
US20050127428A1 (en) * 2003-12-10 2005-06-16 Nima Mokhlesi Pillar cell flash memory technology
US20130250700A1 (en) * 2012-03-05 2013-09-26 Stmicroelectronics (Rousset) Sas Nonvolatile memory comprising mini wells at a floating potential

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3808700B2 (ja) * 2000-12-06 2006-08-16 株式会社東芝 半導体装置及びその製造方法
DE10204871A1 (de) * 2002-02-06 2003-08-21 Infineon Technologies Ag Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren
US7020018B2 (en) * 2004-04-22 2006-03-28 Solid State System Co., Ltd. Nonvolatile memory device and method for fabricating the same
US20060186456A1 (en) 2005-02-18 2006-08-24 Burnett James D NVM cell on SOI and method of manufacture
US7829938B2 (en) * 2005-07-14 2010-11-09 Micron Technology, Inc. High density NAND non-volatile memory device
US7495279B2 (en) 2005-09-09 2009-02-24 Infineon Technologies Ag Embedded flash memory devices on SOI substrates and methods of manufacture thereof
US7329596B2 (en) * 2005-10-26 2008-02-12 International Business Machines Corporation Method for tuning epitaxial growth by interfacial doping and structure including same
US8101492B2 (en) * 2009-09-23 2012-01-24 Infineon Technologies Ag Method for making semiconductor device
US8901634B2 (en) * 2012-03-05 2014-12-02 Stmicroelectronics (Rousset) Sas Nonvolatile memory cells with a vertical selection gate of variable depth
FR2987697A1 (fr) * 2012-03-05 2013-09-06 St Microelectronics Rousset Procede de fabrication d'une memoire non volatile

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412600A (en) * 1991-10-09 1995-05-02 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor device with selecting transistor formed between adjacent memory transistors
US20040057286A1 (en) * 2002-09-19 2004-03-25 Chiou-Feng Chen Self-aligned split-gate NAND flash memory and fabrication process
US20040130947A1 (en) * 2003-01-02 2004-07-08 Der-Tsyr Fan Flash memory with trench select gate and fabrication process
US20050127428A1 (en) * 2003-12-10 2005-06-16 Nima Mokhlesi Pillar cell flash memory technology
US20130250700A1 (en) * 2012-03-05 2013-09-26 Stmicroelectronics (Rousset) Sas Nonvolatile memory comprising mini wells at a floating potential

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