KR100189092B1 - 개량된 절연막과 함께 플로팅 게이트를 갖는 반도체 메모리 장치를 제조하기 위한 방법 - Google Patents

개량된 절연막과 함께 플로팅 게이트를 갖는 반도체 메모리 장치를 제조하기 위한 방법 Download PDF

Info

Publication number
KR100189092B1
KR100189092B1 KR1019920021517A KR920021517A KR100189092B1 KR 100189092 B1 KR100189092 B1 KR 100189092B1 KR 1019920021517 A KR1019920021517 A KR 1019920021517A KR 920021517 A KR920021517 A KR 920021517A KR 100189092 B1 KR100189092 B1 KR 100189092B1
Authority
KR
South Korea
Prior art keywords
conductive layer
primary
insulating film
gate electrode
patterning
Prior art date
Application number
KR1019920021517A
Other languages
English (en)
Inventor
데스야 가지따
Original Assignee
아끼구사 나오유끼
후지쓰 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쓰 가부시키가이샤 filed Critical 아끼구사 나오유끼
Application granted granted Critical
Publication of KR100189092B1 publication Critical patent/KR100189092B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

섬광 EPROM을 제조하기 위한 방법은 각각 1차 및 2차 장치 영역을 덮을 수 있도록 반도체 기판 위에 1차 게이트 절연필름(24a)과 2차 게이트 절연필름(24b)과 2차 게이트 절연필름(24b)을 형성하는 단계; 1차 게이트 절연필름으로 덮혀진 1차 장치영역과 2차 게이트 절연필름으로 덮혀진 2차 장치영역 양쪽을 덮을 수 있도록 1차 전도층(28)을 제공하는 단계; 1차 장치영역에 상응하는 플로팅 게이트 전극(28a)을 형성하기 위해 1차 전도층을 패터닝하는 단계; 캐패시터 절연필름이 상기 플로팅 게이트 전극을 덮도록 상기 캐패시터 절연 필름(30c)을 형성하기 위해 1차 전도층의 표면을 산화시키는 단계; 캐패시터 절연필름에 의해 덮히는 플로팅 게이트 전극을 아래의 물음으로서 1차 전도층위에 2차 전도층을 제공하는 단계; 제어 게이트 전극을 형성하기 위해 1차 장치 영역위에 2차 전도층을 패터닝하는 단계; 2차 장치영역에 상응하는 1차 전도층을 노출시키는 단계; 및 주변 트랜지스터의 게이트 전극을 형성하기 위해 2차 장치 영역위에 남아 있는 1차 전도층을 패터닝하는 단계를 포함하고 있다.

Description

개량된 절연막과 함께 플로팅 게이트를 갖는 반도체 메모리 장치를 제조하기 위한 방법
제1a도 내지 1i도는 대표적인 종래의 섬광 EPROM의 제조공정을 도시한 도면.
제2a도 내지 2f도는 섬광 EPROM의 다른 제조공정을 도시한 도면.
제3a도 내지 3i도는 본 발명의 제1실시예에 따른 섬광 EPROM의 제조공정을 도시한 도면.
제4도와 4b도는 본 발명의 제1실시예에 따라 제조된 섬광 EPROM의 메모리 셀 트랜지스터와 주변트랜지스터 평면도.
제5a도 내지 5c도는 본 발명의 제2실시예에 따른 섬광 EPROM의 제조공정을 도시한 도면.
제6a도 내지 6c도는 본 발명의 제3실시예에 따른 섬광 EPROM의 제조공정을 도시한 도면.
제7a도 내지 7c도는 본 발명의 제4실시예에 따른 섬광 EPROM의 제조공정을 도시한 도면.
본 발명은 반도체 메모리 장치의 제조에 관련된 것으로, 특히 플로팅게이트 전극을 갖는 비휘발성 반도체 메모리 장치를 제조하기 위한 방법에 관한 것이다.
컴퓨터의 저장 장치에 관련하여, 정보를 저장하기 위한 대용량의 비휘발성 반도체 메모리 장치에 대한 요구가 계속되고 있다. 특히, 소위 섬광소거 EPROM 또는 간략히 섬광 EPROM이 하드디스크 장치의 대안으로서 최근에 집중적으로 연구되고 있다. 섬광 EPROM에 있어서는, 전원이 차단된 경우에도 장치가 기록된 정보를 유지한 채로 종래의 랜덤액세스 메모리와 마찬가지로 데이터의 재기록이 가능하다. 따라서, 장치는 하드디스크와 같은 컴퓨터의 외부저장장치에 대해 이상적이다. 더욱이, 메모리 카드의 응용이 연구되고 있다. 섬광 EPROM의 여러 가지 응용에 관련하여 제조원가의 절감과 마찬가지로 신뢰성과 장치의 수명기간을 향상시키기 위해 집중적인 노력이 진행되고 있다.
섬광 EPROM은 종래의 MOS트랜지스터와 유사한 구조를 가지며 정보를 전하의 형태로 절연된 플로팅게이트에 저장한다. 특히, FLOTOX(floating gate, Tunnel Oxide)형 또는 ETOX(EPROM Tunnel Oxide)형이라 불리우는 장치는 캐패시터 절연막에 의해 분리되어 플로팅게이트 위에 제어게이트가 제공되어 있는 것을 특징으로 한다. 정보를 기록할 때, 가열된 전자는 터널효과에 의해 플로팅게이트 아래에 위치한 게이트 절연막을 통해 반도체 기판내에 형성된 드레인 영역으로부터 플로팅게이트 전극으로 주입되며, 여기서 터널효과는 제어전극에 제어전압을 인가하므로써 야기된다. 한편, 게이트 산화막을 통한 전자의 터널링에 의해 기판에 형성된 소스 영역으로도 전자가 방출됨으로써 정보가 소거된다. 전자의 터널링을 촉진시키기 위해 게이트 산화막은 종래의 MOS트랜지스터와 비교하여 감소된 두께를 갖도록 형성된다.
제어게이트에 의하여 상기 전자의 터널링에 대한 효율적인 제어를 달성하기 위해서는 매개변수 C2/(C1+C2)에 대해 큰 비율을 유지해야만 한다. 여기서 C1은 플로팅게이트 전극과 반도체 기판 사이에 형성된 용량을 나타내고 반면에, 변수 C2는 플로팅게이트 전극과 제어게이트 전극 사이에 형성된 용량을 나타낸다. 상기 요건은 차례대로 플로팅게이트를 둘러싸고 있는 절연막이 가능한 얇게 형성되도록 하고 있다. 이에따라, 공정은 개량된 품질로 절연막과 같이 형성되는 것을 필요로 한다. 여기에는 절연막을통해 누설전류가 흐르지 않아야 한다. 다시말해서, 절연막에 불순물이 없는 높은 품질로 가능한 한 얇게 플로팅게이트를 둘러싸는 절연막을 형성하는 것이 섬광 EPROM의 성공적인 동작에는 결정적이다.
종래에는, FLOTOX형의 섬광 EPROM은 제1a도 내지 1i도에 도시된 공정에 따라 제조되고, 도면의 좌측에 도시된 장치는 게이트 길이 방향(X-방향)을 따라 취해진 단면의 메모리 셀 트랜지스터를 나타내고 있다. 반면에 도면의 중앙에 장치는 게이트 폭 방향(Y-방향)을 따라 취해진 동일 메모리 셀 영역을 나타내고 있다. 메모리 셀 트랜지스터는 MOS트랜지스터와 유사한 구조를 갖는다. 한편, 우측에 도시된 도면은 주변장치와 같이 주변영역내에 제공된 MOS트랜지스터를 나타낸다.
제1a도를 참고하면, 도시되지 않은 실리콘 질화물과 같은 마스크에 의하여 메모리 셀 트랜지스터 또는 주변트랜지스터가 형성되는 소자영역을 보호하면서 습식 O2환경내에서 처리되는 산화공정에 의해 소자분리용의 실리콘 기판 1위에 필드산화막 2를 선택적으로 형성한다. 마스크를 제거한 이후, 메모리 셀 부위에 형성되는 메모리 셀 트랜지스터의 게이트 절연막으로서 건식 O2환경내에서 처리되는 산화공정에 의해 실리콘 산화막 3a를 형성한다. 동시에 SiO2막 3b를 주변 영역위에 형성한다.
1차 채널영역 5a는 제1b도에 도시된 바와같이 메모리 셀을 형성하는 MOS트랜지스터의 문턱전압을 제어하기 위해 이온 주입공정에 의해 형성된다. 이에따라, 주변영역이 포토레지스트 4로 씌워지고 불순물요소는 게이트 절연막 3a를 통해 채널 영역내에 선별적으로 주입된다. 게이트 절연막 3a의 형성과 관련된 열처리가 기판 1의 내부로 불순물의 확산을 야기시키는 경향이 있거나 또는 상기의 공정이 바뀔 때, 게이트 절연막 3a와 기판 1사이의 인터페이스에서 불순물요소의 이온 주입이 행해져야 한다.
1차 폴리실리콘층 6가 제1c도에 도시된 바와같이, 실리콘 기판 1의 전체표면위에 형성되고 층 6은 후속의 패터닝(Patterning)공정에서 섬광 EPROM의 플로팅게이트 전극을 형성한다. 이에따라 제1d도의 단계에서, 1차 폴리실리콘층 6은 메모리 셀 트랜지스터를 형성하는 MOS트랜지스터의 게이트 전극에 상응하는 격리된 전극 패턴을 형성하기 위해 패턴화된다. 한편, 1차 폴리실리콘층 6은 주변영역으로부터 제거된다. 더 나아가, 메모리 셀 영역은 레지스트 7에 의해 보호되고 주변영역위에 형성된 실리콘산화막 3b는 Si기판이 노출되도록 제거된다.
포토레지스트 7은 제거되고 제1도의 구조는 건식 O2환경내에서 처리되는 열산화공정을 필요로 하므로 게이트전극 6a는 후에 캐패시터 절연막으로서 작용하는 실리콘산화막 8a에 의해 덮혀진다. 동시에, 실리콘 산화막 8b는 형성될 주변 MOS트랜지스터의 게이트 절연막으로서 제1e도에 도시된 바와같이 주변영역에 형성된다. 따라서, 게이트 전극 6a는 전체가 실리콘 산화물로 덮히며 주위로부터 절연된다. 다시말해서, 게이트전극 6a는 섬광 EPROM의 플로팅게이트를 형성한다.
실리콘 산화막 8a가 상기와 같이 형성된 이후, 이온 주입공정은 제1f도에 도시된 바와같이 주변 MOS트랜지스터의 문턱전압을 제어하기 위한 2차 채널영역 5b를 형성하기 위해 다시 처리된다. 여기서, 플로팅게이트전극 6a의 캐패시터 절연막 8a를 포함하는 메모리 셀 트랜지스터가 레지스트 9로 덮혀 이온주입이 메모리 셀 영역내에 발생하지 않는다.
레지스트 9는 제거되고 2차 폴리실리콘층 10은 제1g도에 도시된 바와같이 메모리 셀 영역과 주변영역을 포함하는 기판 1의 표면전체에 증착되고 이렇게 증착된 폴리실리콘 층 10은 플로팅 게이트 전극 6a위에 위치한 제어전극 10a를 형성하기 위한 마스크로서 레지스트패턴 101을 사용하여 제1h도에 도시된 바와같이 패턴화된다. 더나아가, 폴리실리콘 층 10은 주변 MOS트랜지스터의 게이트 전극 10b를 형성하기 위한 마스크로서 레지스트 패턴 102를 이용하여 패턴화된다.
이온 주입공정은 플로팅게이트 전극 6a와 메모리 셀 영역내의 제어전극 10a 및 마스크로서 주변영역내의 게이트 전극 10b에 사용하는 자기정합(self-alignment) 공정에 따라 주변 트랜지스터의 상응하는 소스 및 드레인과 마찬가지로 메모리 셀 트랜지스터의 소스 및 드레인에 상응하는 기판 1에 불순물 요소를 혼합시켜 달성된다. 이에 따라, 확산영역 12a와 12b는 메모리 셀 트랜지스터의 소스와 드레인으로서 형성된다. 더나아가, 확산여역 13a와 13b는 주변 트랜지스터의 소스와 드레인으로서 형성된다.
더욱이, 층간 절연막 14는 이렇게 형성된 전체구조위에 증착되고 접촉홀 15a와 15b는 확산영역 12a와 12b의 상부 주표면을 노출시키기 위해 절연막 14아래에 묻힌 플로팅게이트 전극 6a와 제어전극 10a를 포함하는 게이트 구조 11a의 양측에 형성된다. 이와 유사하게, 접촉홀 16a와 16b는 확산영역 13a와 13b의 상부 주 표면을 노출시키기 위해 절연막 14에 의해 덮혀진 게이트 전극 10b를 차례대로 포함하는 게이트 구조 11b의 양측에서 절연막 14내에 형성된다. 폴리실리콘 층은 메모리셀 트랜지스터의 접촉홀 15a와 15b를 채우기 위해 증착되며, 소스전극 17a와 드레인전극 17b를 형성하기 위해 패턴화된다. 동시에, 폴리실리콘 층은 소스전극 13a와 드레인 전극 13b를 형성하기 위해 주변 영역에 상응하는 접촉홀 18a와 18b를 채운다. 따라서, 섬광 EPROM은 제11도에 완성된 것으로 도시되었다.
상기 제조공정에서, 포토레지스트 9는 제1f도의 단계에서 캐패시터 절연막 8과 직접 접촉한다. 따라서, 캐패시터 절연막 8a는 레지스트 9로부터 방출된 불순물에 의해 오염되는 문제가 발생하고 이러한 불순물 요소는 캐패시터절연막 8a의 질을 저하시키는 원인이 된다. 이러한 캐패시터 절연막의 질의 저하는 축적된 전하의 누설, 막 8a의 유전(dielectric)강도의 저하등과 같은 여러 가지 문제를 야기시킨다. 따라서, 섬광 EPROM의 동작이 불안정하게 된다. 더욱이 정보의 기록을 반복하기 위한 장치의 수명이 짧아진다.
상기의 문제를 회피하기 위해, 제2a도의 단계가 제1c도의 단계를 따르는 제2a도 내지 제2f도에 도시된 바와같이 캐패시터 절연막 8a와 포토레지스트 9사이의 접촉을 제거하기 위한 대체방법이 제안되었다.
제2a도를 참고로 하면, 포토레지스트 층은 제1c도의 구조위에 증착되고 주변영역에 상응하는 폴리실리콘층 6의 상부 주 표면을 노출시키는 레지스트 패턴 61을 형성하기 위해 연속적으로 패턴화된다. 더욱이, 마스크로서 레지스트 패턴 61을 이용하는 동안, 폴리실리콘 층 6은 기판 1의 상부 주 표면이 주변영역에 상응하여 노출되는 반응성 이온 에칭공정을 필요로 한다. 따라서, 제2a도에 도시된 구조가 얻어진다.
레지스트 패턴 61이 제거된 이후, 제2a도의 구조는 층 19a가 폴리실리콘 층 6의 상부 주 표면을 덮는 실리콘 산화물층 19a를 형성하기 위해 열 산화물 공정을 필요로 한다. 동시에, 실리콘 산화물층 19b는 주변영역에 상응하는 기판 1의 노출된 상부 주 표면위에 형성된다. 따라서, 제2b도에 도시된 구조가 얻어진다.
레지스트 층 1911은 메모리 셀 영역에 상응하는 실리콘 산화물층 19a의 상부주표면위에 제공되고 이온 주입 공정은 불순물 요소가 실리콘 산화물층 19b를 통해 주변영역에 상응하는 기판 1내에 주입되게 처리된다. 이에따라, 채널 영역 20은 제2c도에 도시된 바와같이 형성된다.
더욱이, 레지스트 층1911은 메모리 셀 영역에 형성된 플로팅 게이트 전극에 상응하는 레지스트 패턴 191을 형성하기 위해 제2f도의 단계에서 패턴화된다. 또한, 마스크로서 레지스트 패턴 191을 이용하면서 반응성 이온 에칭 공정을 처리하므로서, 폴리실리콘층 6은 제2d도에 도시된 바와같이 폴리실리콘 전극 6a를 형성하기 위해 그위에 형성된 실리콘 산화물층 19a와 함께 패턴화된다.
레지스트 패턴 191은 단계 2E에서 제거되고 패턴화된 폴리실리콘 전극 6a위의 실리콘 산화막은 반응성 이온 에칭 공정에 의해 제거되며 반면에 다른 레지스트 패턴 192에 의해 주변 영역위의 실리콘 산화막 19b는 보호된다. 레지스트 패턴 192가 제거되고 폴리실리콘 전극 6a가 노출된 이후, 제2e도의 구조는 막 21a가 제2f도에 도시된 바와같이 전극 6a의 전체를 덮도록 실리콘 산화막 21a를 형성하기 위해 열산화물 공정을 필요로 한다. 따라서, 전극 6a는 플로팅게이트 전극을 형성한다.
제2f도의 단계이후, 제1g도의 공정은 폴리실리콘 층 10에 의해 플로팅 게이트 전극을 덮기 위해 처리된다. 또한, 제1h도와 1i도를 참고로 하여 이미 설명된 공정을 적용하므로서 제1i도에 도시된 바와같은 섬광 EPROM을 얻게된다.
상기의 대체 공정에서, 폴리실리콘 층 10은 막6a가 열산화물 공정에 의해 형성될 때 캐패시터 절연막 6a를 직접 그리고 즉시 덮는다. 이에따라, 임계 캐패시터 절연막 6a와 접촉하고 있는 포토레지스트의 문제가 제거된다.
한편, 상기 대체 공정은 제2f도의 단계에서 절연막 19b의 성장이 발생한다는 문제가 있다. 절연막 19b는 제2d도의 산화단계에서 형성되고 제2f도의 단계에서 달성된 산화공정은 막 19b의 두께를 증가시킨다. 따라서, 주변영역에 형성된 주변 MOS트랜지스터의 문턱전압은 요망값으로부터 벗어나는 경향이 있다. 절연막 19는 주변 MOS트랜지스터의 게이트 절연막으로서 작용하고 막 19b의 두께 변동은 주변 MOS트랜지스터의 문턱(threshold) 특성에 중대한 영향을 미친다.
따라서, 본 발명의 목적은 상기의 문제가 제거된 신류하고 유용한 섬광 EPROM제조방법을 제공하는 것이다.
본 발명의 다른 목적은 섬광 EPROM의 플로팅게이트를 덮는 캐패시터 절연막과 포토레지스트 사이의 접촉이 캐패시터 절연막의 질을 향상시키기 위해 제거되는 섬광 EPROM제조방법을 제공하는 것이다.
본 발명의 다른 목적은 문턱 특성의 정밀제어가 주변 MOS트랜지스터에 대해 이뤄지는 섬광 EPROM제조방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체 기판위에 규정된 1차 및 2차 소자 영역위의 각각의 메모리 셀 트랜지스터와 주변 트랜지스터를 포함하고, 상기 메모리 셀 트랜지스터는 캐패시터 절연막에 의해 절연되는 플로팅 게이트 전극과 상기 캐패시터 절연막에 의해 플로팅 게이트 전극과 분리되어 상기 플로팅 게이트 전극위에 제공되는 제어 게이트 전극을 포함하는 섬광 EPROM제조방법을 제공하는 것이며, 상기 방법은 각각 상기 1차 및 2차 소자영역을 덮을 수 있도록 상기 반도체 기판위에 1차 게이트 절연막과 2차 게이트 절연막을 형성하는 단계; 상기 1차 게이트 절연막으로 덮혀진 상기 1차 소자 영역과 상기 2차 게이트 절연막으로 덮혀진 상기 2차 소자 영역 양쪽을 덮을 수 있도록 1차 전도층을 제공하는 단계; 상기 1차 게이트 절연막위에 상기 플로팅 게이트 전극을 형성하기 위해 상기 1차 전도층을 패터닝하고, 상기 2차 게이트 절연막위에 상기 1차 전도층이 남아있도록 상기 패터닝 단계가 처리되는 단계; 상기 캐패시터 절연막이 상기 플로팅 게이트 전극을 덮도록 상기 캐패시터 절연막을 형성하기 위해 상기 1차 전도층의 표면을 산화시키는 단계; 상기 캐패시터 절연막을 아래에 묻기 위하여 상기 1차 전도층위에 2차 전도층을 제공하는 단계; 상기 제어게이트 전극을 형성하기 위해 상기 1차 소자 영역위에 상기 2차 전도층을 패터닝하는 단계; 상기 2차 소자 영역에 상응하는 상기 1차 전도층을 노출시키는 단계; 및 상기 주변트랜지스터의 상기 게이트전극을 형성하기 위해 상기 2차 장치영역 위에 남아 있는 상기 1차 전도층을 패터닝하는 단계를 포함하고 있다.
본 발명에 따라, 2차 전도층을 형성하기 위한 단계는 캐패시터 절연막을 형성하는 단계 이후 즉시 수행된다. 이에따라, 캐패시터 절연막은 어떤 외부 오염으로부터 2차 전도층에 의해 보호된다. 따라서, 캐패시터 절연막의 질이 향상되고 섬광 EPROM의 신뢰성 있는 동작이 캐패시터 절연막의 두께가 실질적으로 감소할때에도 이뤄진다. 더욱이, 2차 소자 영역내에 형성된 2차 게이트 절연막이 1차 전도층에 의해 산화 또는 에칭되는 것으로부터 보호되고 막두께의 탁월한 제어가 2차 절연막에 대해 이뤄진다. 따라서, 주변트랜지스터의 문턱특성을 제어할 수 있다. 부가적으로, 본 발명의 방법은 캐패시터 절연막이 형성된 이후 장치에 추가적인 열처리를 적용하지 않은 특징을 제공한다. 주변트랜지스터의 게이트 전극으로서 작용하는 2차 게이트 절연막은 메모리 셀 트랜지스터의 1차 절연막을 형성하는 단계에서 미리 형성된다. 따라서, 과잉 열처리로 인한 캐패시터 절연막 및 1차 절연막의 질의 저하가 제거된다. 그리고 장치의 동작특성은 실질적으로 안정된다.
본 발명의 또 다른 목적과 특징은 첨부된 도면을 참고로 하여 이후 상세하게 설명된다.
제3a도 내지 3i도는 본 발명의 제1실시예에 따른 소위 FLOTOX 또는 ETOX형으로 불리우는 섬광 EPROM의 제조공정을 도시한 것이다. 여기서 좌측에 도시된 장치는 메모리 셀 트랜지스터의 소스와 드레인을 연결하는 방향을 따른 단면으로 메모리 셀 영역 영역에 상응하여 형성된 메모리 셀 트랜지스터를 도시하고 있다. 반면에 중앙에 나타난 장치는 좌측에 도시된 것에 수직단면을 따라 취해진 메모리 셀 트랜지스터를 도시하고 있다. 또한 우측에 장치는 소스와 드레인을 연결하는 방향을 따라 취한 단면으로 주변회로의 부분을 형성하는 MOS트랜지스터를 도시하고 있다. 더욱이 4a도와 4b도는 평면에서의 메모리 셀 트랜지스터를 도시하고 있다. 여기서, 제4a도와 4b도는 제3d도와 3g도의 단계에 메모리 셀 트랜지스터를 나타내고 있음을 알수 있고, 제3d도의 좌측에 예시된 것은 제4a도의 메모리 셀 트랜지스터를 A-A선을 따라 취한 단면으로 도시된 것인 반면에, 제3d도의 중앙에서의 예시된 것은 동일한 장치를 B-B선을 따라 취한 단면으로 도시한 것이다. 유사하게, 제3g도의 좌측에 예시된 것은 제4b도에 대한 메모리 셀 트랜지스터를 A-A선을 따라 취한 단면으로 도시한 것인 반면에, 중앙에 예시된 것은 동일한 장치를 B-B선을 따라 취한 단면으로 도시한 것이다. 제4a도와 4b도에 있어서, 아직 형성되지 않은 확산영역 35a와 35b는 이해를 돕기위하여 도시하고 있다.
제3a도를 참고하면, 필드산화물영역 23은 P형으로 도핑된 실리콘기판 22위에 규정된 격리영역에 각각 상응하는 4000-6000Å의 두께로 습식 O2환경에서 형성되며 반면에 실리콘 질화막과 같은 마스크에 의해 메모리 셀 트랜지스터와 주변 트랜지스터를 위한 소자영역을 보호한다. 보호마스크는 메모리 셀 트랜지스터의 소자영역으로부터 제거되고 실리콘산화막 24a는 약 100Å의 두께로 메모리 셀 트랜지스터가 형성되는 장치영역에 상응하여 성장된다. 더욱이, 실리콘 산화막 24b는 주변소자영역으로부터 보호막을 제거한 이후 주변트랜지스터의 소자영역에 상응하여 100-300Å의 두께로 형성된다. 여기서, 실리콘 산화막 24a의 메모리 셀 트랜지스터의 게이트 절연막으로서 작용하며, 반면에 실리콘 산화막 24b는 주변트랜지스터의 게이트 절연막으로서 작용한다. 실리콘 산화막 24a와 24b는 서로 분리되어 형성되므로 막 24a가 산화막 24b와 비교하여 더 작은 두께를 갖는 것과 같이 다른 두께로 실리콘 산화막 24a와 24b를 형성할 수 있다. 물론, 산화막 24a와 24b의 형성순서를 바꿀수도 있다. 또한, 산화막 24a와 24b를 동시에 형성할 수도 있다.
실리콘 산화막 24a와 24b가 형성된 이후, 주변트랜지스터에 대한 소자영역은 레지스트 26에 의해서 보호되고 B와 같은 P타입 도핑의 이온 주입공정은 그 위에 형성되는 메모리 셀 트랜지스터의 문턱 전압을 제어하기 위한 채널영역을 0.1-0.2㎛두께로 형성하기 위해 실리콘 산화막 24a를 통하여 선벽적으로 기판 22내에서 처리된다. 통상, 1×1012-1×1013cm-2의 선량이 40-60ev의 가속에너지로 이용된다. 불순물 요소의 선량과 전도성 타입은 트랜지스터가 공핍타입으로 형성되는가 또는 축적타입으로 형성되는가에 따라 변한다.
제3b도의 단계에서, 2차 채널영역 25b는 1×1012-1×1013cm-2의 선량으로 B의 이온주입을 처리하므로서 문턱전압을 제어하기 위해 주변트랜지스터의 소자영역에 상응하여 기판 22내에 형성된다. 이 공정중, 메모리 셀의 장치영역은 레지스트 27에 의해 보호된다. 이에 따라, 2차 채널영역 25b는 채널영역 25a와 유사하게 0.1-0.2㎛정도의 두께로 형성된다.
레지스트 27은 제3b도의 구조로부터 제거되고 1차 폴리실리콘층 28은 제3c도에 도시된 바와같이 600-700℃에서 얻어진 1500Å정도의 두께로 구조위에 증착된다. 한편, 층 28을 형성할 때 폴리실리콘 대신에 비결정실리콘을 사용할 수도 있다. 이 경우, 증착온도는 400-600℃로 설정된다. 아래의 설명에서 폴리실리콘의 표현은 그 표현에 비결정실리콘이 포함된 의미로 층 28의 화합물에 대해 사용된다.
제3c도의 단계 이후, 폴리실리콘층 28은 패턴화된 레지스트 291을 사용하여 메모리 셀 영역에 상응하여 패턴화된다. 반면에 주변영역은 레지스트 292에 의해 보호된다. 이에따라, 폴리실리콘 패턴 28a는 제3d도 및 제4도의 평면도에 도시된 바와같이 형성된다.
레지스트 292와 마찬가지로 레지스트 291이 제거되고 이렇게 해서 얻어진 구조는 HCl환경에서 900-1100℃정도로 처리되는 염산화물 공정을 필요로 한다. 따라서, 실리콘 산화막 30a는 제3e도에 도시된 바와같이 통상 200-300Å의 두께로 폴리실리콘 패턴 28a를 덮기 위해 현상된다. 이렇게 형성된 실리콘 산화막 30a는 이후 설명된 섬광 EPROM의 메모리 셀 트랜지스터의 특색을 이루는 플로팅 게이트의 캐패시터 절연막으로서 작용한다. 동시에, 실리콘 산화막 30b는 주변소자영역에 상응하여 폴리실리콘층 28의 상부 주표면위에 형성된다. 실리콘 산화막 30a가 그 자체로 형성된후에, 폴리실리콘층 31은 폴리실리콘 패턴 28a을 아래에 묻기위하여 바로 증착된다. 따라서, 실리콘 산화막 30a는 어떤 오염으로 부터도 폴리실리콘층 31에 의해 보호된다.
캐패시터 절연막은 상기 열 산화물공정으로 형성된 실리콘 산화막위에 상호 겹치는 2개 또는 3개 층의 라미네이트된 구조를 가질 수 있다. 이 경우, 실리콘 질화막은 100-200Å정도의 두께로 700-800℃에서 처리된 CVD공정에 의해 실리콘산화막위에 증착된다. 더 나아가, 다른 실리콘산화막은 HCl환경에서 10-50Å정도의 두께로 900-1000℃에서 처리되는 열 산화물공정에 실리콘 질화막위에 형성된다. 캐패시터 절연막에 대하여 그러한 라미네이트된 구조의 이용결과, 캐패시터 절연막의 신뢰성을 현저하게 향상시킬 수 있다. 폴리실리콘층위에 바로 형성된 실리콘산화막은 폴리실리콘내에 있는 그레인(grain)경계의 효과 때문에 부서지기 쉽다. 그리고 이러한 문제는 특히 실리콘산화막의 두께가 감소될 때 두드러지게 나타난다. 따라서, 얇은 실리콘산화막내에 핀홀(pinghole)과 같은 결함이 발생한다. 실시예는 실리콘 질화막에 의해 실리콘산화막을 덮고 구조를 습식 O2환경에서 처리되는 열 산화공정내에 두어 실리콘 질화물위에 안정한 실리콘산화막을 형성하므로써 이 문제를 피할 수 있다.
제3e도의 단계 이후, 폴리실리콘층 31은 메모리셀 영역에 상응하는 레지스트 32에 의해 덮혀지는 반면에 층 31은 주변영역에 상응하여 노출되며, 노출된 폴리실리콘 층 31은 반응성 이온공정에 의해 선별적으로 제거된다. 또한, 폴리실리콘 층 31 아래에 위치한 실리콘 산화물층 30b는 제3f도에 도시된 바와같이 제거된다. 따라서, 실리콘산화막 30a는 레지스트 32에 의해 차례대로 보호되는 폴리실리콘 층 31에 의해 보호된다. 다시말해서 산화막 30a와 포토레지스트 32사이에 접촉이 일어나지 않는다.
레지스트 32는 이렇게 해서 얻어진 제3f도의 구조로부터 제거되며 다른 레지스트가 그 위에 적용된다. 더욱이, 이렇게 적용된 레지스트는 메모리 셀 트랜지스터의 게이트 구조에 상응하여 형성된 1차 레지스트 패턴 341과 주변트랜지스터의 게이트구조에 상응하여 형성된 2차 레지스트 패턴 342를 형성하기 위해 패턴화된다. 또한, 마스크로서 패턴 341과 342를 이용하므로서 폴리실리콘층 31뿐만 아니라 이 층 31아래 위치한 층 28a와 폴리실리콘층 28은 반응성이온 에칭공정에 의해 패턴화된다. 그 결과 게이트전극 28C와 폴리실리콘 게이트 전극 31a를 포함하는 게이트구조는 실리콘산화막 30c에 의해 서로 분리되어 메모리 셀 트랜지스터에 상응하여 형성된다. 더 나아가, 게이트 전극 28b는 주변트랜지스터의 게이트에 상응하여 형성된다.(제3g도 참조)
제3h도의 단계에서, P 또는 As의 이온 주입은 1×1015-1×1016선량인 마스크로서 게이트 구조를 사용하여 메모리 셀 영역과 주변소자영역 양쪽에 상응하여 기판내에서 이뤄진다. 따라서 양측이 n+타입의 소스영역 35a와 드레인영역 35b는 메모리 셀 트랜지스터의 양측 게이트 구조에서 기판 22에 형성된다.
더 나아가, 제3h도의 구조는 4000-8000Å의 두께를 갖는 PSG막에 의해 덮히고 접촉홀 38a, 39a 및 39b는 반응성이온 에칭공정에 의해 각각 영역 35a, 35b,36a 및 36b에 상응하는 PSG막 37내에 형성된다. 또는, 폴리실리콘 층은 폴리실리콘이 접촉홀 38a-39b를 채우도록 이렇게 얻어진 구조위에 증착되고 이렇게 증착된 폴리실리콘층은 제3i도에 도시된 바와같이 메모리 셀 트랜지스터의 소스 및 드레인 전극과 주변 트랜지스터의 소스 및 드레인 전극으로서 전극 40a, 40b,41a 및 41b를 각각 형성하기 위해 연속적으로 패턴화된다.
제3i도의 구조에서, 폴리실리콘 패턴 28c는 캐패시터 절연막 30c에 의한 것과 같이 게이트 절연막 24a에 의해 둘러싸인 플로팅 게이트로서 작용한다. 종래의 기술에서 알려진 바와같이, 반송자는 소스전압 인가로 게이트 절연막 24a를 통해 소스전극 40a에 터널링을 야기시켜 플로팅 게이트 전극28c로부터 소스영역 25a까지 제거된다. 이러한 목적을 위해, 게이트 절연막 24a는 통상의 섬광 EPROM과 이미 언급한 바와같이 게이트 절연막 24b와 비교하여 감소된 두께를 갖는다.
상기의 방법에 따라, 폴리실리콘 층 31은 실리콘 산화막 30a가 형성될 때 즉시 메모리 셀 영역의 구조를 덮는다. 따라서, 캐패시터 절연막으로서 작용하는 막 30a의 오염을 피하고 막 30a의 두께가 상기한 바와같이 200-300Å의 차수로 감소할 때라도 장치의 신뢰성 있는 동작이 얻어진다. 캐패시터 절연막의 감소된 두께에 관련하여, 식C2/(C1+C2)에 의해 나타난 바와같이 제어게이트전극 31a와 플로팅 게이트 전극사이에 결합된 캐패시터의 정도는 증가하고 장치의 효과적인 동작이 이뤄진다. 상기 방법은 막 24a와 24b의 주요부분이 제조초기 공정에서 폴리실리콘 층 28또는 폴리실리콘 패턴 28a와 28b에 의해 덮히므로서 1차 및 2차 게이트 절연막 24a와 24b의 정확한 두께의 제어를 가능케 한다. 예를들어, 실리콘 산화막 30a를 형성하기 위한 제3e도의 단계에서, 막 24a와 24b는 폴리실리콘 패턴 28a와 28b아래에서 미리 보호된다. 이에따라, 특히 게이트 절연막 24a의 두께를 감소시킬 수 있고, 플로팅 게이트 전극 28c내로의 반송자 주입효율이 실제 향상된다. 또한, 게이트 절연막 24a와 24b의 층두께의 이러한 안정성은 채널영역 25a와 25b내에 불순물 요소의 분포면이 향상되는 결과를 가져온다.
상기 방법에서, 게이트 폭을 한정하기 위한 제3d도의 단계와 게이트 길이를 한정하기 위한 제3g도의 단계가 바뀔 수도 있다. 또한, 메모리 셀 영역내에 제어게이트 전극 31a를 형성하고 주변영역에 게이트 전극 24b를 형성하기 위해 폴리실리콘 층31에 대한 제3g도의 패터닝 공정은 동시에 처리될 필요가 없으나 제어게이트 전극 31a가 게이트 전극 24b이전에 또는 이와는 반대로 형성되도록 별도로 이루어질 수도 있다. 실리콘 산화물 층 30b와 마찬가지로 폴리실리콘 층 31을 제3f도의 단계에서 주변영역에 에칭하지 않은채 남겨둘 수 있고 제어게이트 전극 31a와 제3g도에 도시된 하층 30c와 28c의 패터닝을 처리할 수도 있다. 이후, 실리콘 산화물 30b와 마찬가지로 잔존하는 폴리실리콘층 31은 제3f도의 우측에 도시된 바와같이 1차 폴리실리콘 층 28을 노출시키기 위해 주변영역으로부터 제거된다. 또는, 메모리 셀 영역에 상응하는 제3f도의 단계에서 폴리실리콘 31을 패턴화할 수 있고 주변영역으로부터 아래에 있는 실리콘 산화물 층 30b와 마찬가지로 폴리실리콘 층 31을 동시에 제거할 수도 있다. 이후, 노출된 폴리실리콘 층 28은 게이트 전극 28b를 형성하기 위해 주변 영역내에서 패턴화되고 동시에 플로팅 게이트 전극 28c를 패터닝한다. 따라서 일단 2차 폴리실리콘 층 31이 제3e도의 단계에서 증착되면 제3h도의 구조를 형성하기 위한 여러 가지 다른 결과가 있을 수 있다. 부가적으로, 캐패시터 절연막 30c는 자기정합 마스크로서 패턴화된 제어 전극 31a를 이용하면서 패턴화된다.
본 발명의 제2실시예에는 제5a도 내지 5c도를 참고로하여 설명되고 좌측과 중앙에 예시된 것은 메모리 셀 트랜지스터의 제조공정을 나타내는 반면에, 우측에 예시된 것은 제3a도 내지 3i도에 도시된 것과 유사한 주변 트랜지스터의 제조공정을 나탄낸다. 제5a도-제5c도에서, 도시된 공정은 제3e도의 단계 이후 처리된다. 다시말해서, 제5a도 내지 5c도에 도시된 단계는 제 3f도 내지 3i도의 단계를 대신한다.
제5a도 내지 5c도를 참고로 하면, WSi 또는 TiSi와 같은 내화성 전도체의 층 42가 메모리 셀 영역에 상응하여 약 2000Å의 두께로 CVD 또는 PVD 공정을 이용하여 제5a도의 단계에서 폴리실리콘층 31위에 증착된다. 동시에, 층 42는 주변장치 영역에 상응하여 폴리실리콘층 28을 덮기 위해 증착된다.
레지스트43은 레지스트 패턴 431과 432를 형성하기 위해 층 42위에 증착되어 패턴화되고 층 42 아래에 위치하는 층으로 된 구조는 제5b도에 도시된 바와 같이 레지스트 패턴 431과 432를 이용하면서 패턴화된다. 층 42는 메모리 셀 트랜지스터에 상응하는 전도체 패턴 42a에 패턴화된다. 여기서, 전도체 패턴 42a는 폴리실리콘 제어전극 31a를 덮고 반면에 전도체 패턴 42b는 게이트 전극 28b를 덮는다.
레지스트 패턴 431과 432는 제5b도의 구조로부터 제거되고 이온 주입공정이 주변 트랜지스터에 상응하는 소스 영역 46a와 드레인 영역 46b를 형성하기 위한 것과 마찬가지로 메모리 셀 트랜지스터에 상응하는 소스영역 45a와 드레인 영역 45b를 형성하기 위해 처리된다. 더욱이, PSG막 47에 상응하는 PSG 막 47은 제5c도의 단계에서 얻어진 구조위에 증착된다. 또한, 접촉홀 48a와 48b는 메모리 셀 트랜지스터의 소스와 드레인 영역에 상응하는 PSG 막 47에 형성되고 접촉홀 49a와 49b는 주변 트랜지스터의 소스와 드레인 영역에 상응하는 PSG 막 47에 형성된다. 더 나아가, 접촉홀 48a-49b는 제4i도의 단계와 유사하게 폴리실리콘 전극 50a-51b에 의해 채워진다.
본 발명의 실시예에 따라, 폴리실리콘 전극 31a와 28b는 낮은 저항력의 내화성 폴리사이드 42에 의해 분기된다. 따라서 섬광 EPROM장치의 동작 특성을 저하시키지 않고 폴리실리콘 내에 불순물 집중 레벨을 감소시킬 수 있다. 감소된 불순물 집중 레벨로, 폴리실리콘 층 31내에 도핑된 불순물 요소에 의해 캐패시터 절연막 30c의 오염되는 소지를 줄일 수 있다.
본 발명의 제3실시예는 제6a도 내지 제6c도를 참고로 설명된다. 이전 도면과 유사하게, 좌측과 우측에 예시된 것은 두 개의 상호 수직단면의 메모리 셀 트랜지스터를 나타낸다. 반면에 우측에 예시된 것은 주변 트랜지스터를 도시하고 있다.
제3e도의 단계 이후 처리되는 단계에 사용되는 제6a도를 참고로하여, 폴리실리콘층 60은 제3e도의 구조위에 증착되고 이전 실시예를 참고로 설명된 폴리사이드 층 42는 또한 그 위에 증착된다. 따라서, 층 60은 폴리실리콘 층 60 아래에 인터페이스에서 폴리사이드를 형성한다. 레지스트층은 층 60위에 증착되고 레지스트 패턴 631과 632를 형성하기 위해 연속적으로 패턴화된다. 그리고 아래에 위치한 층과 마찬가지로 층 60은 마스크로서 레지스트 패턴 631과 632를 이용하면서 처리되는 반응성 이온 에칭 공정에 의해 패턴화된다. 따라서, 제6b도의 구조가 얻어진다. 제6b도의 구조에서, 폴리실리콘 층 60은 메모리 셀 트랜지스터에 상응하여 제어게이트 전극 31a위에 형성된 폴리실리콘 패턴 60a내에 패턴화되고 폴리사이드 층 42는 폴리실리콘 패턴 60a에 상응하여 전도체 패턴 42a내에 패턴화된다. 유사하게, 폴리실리콘 층 60은 주변 트랜지스터에 상응하여 게이트 전극 28a위에 형성된 폴리실리콘 패턴 60b내에 패턴화되고 폴리사이드 층 42는 패턴 60b위에 형성된 패턴 42b내에 패턴화된다.
또한, 주변 MOS트랜지스터의 소스영역 66a와 드레인 영역 66b를 형성하는 것과 마찬가지로 메모리 셀 트랜지스터의 소스 영역 65a와 드레인 영역 65b를 형성하기 위한 이온 주입 공정이후, PSG막 67이 제6c도에 도시된 바와 같이 증착되고, 접촉홀 68a, 68b, 69a 및 69b는 이전 실시예와 유사하게 형성된다. 또한, 접촉홀은 폴리실리콘 전극 70a, 70b, 71a 및 71b로 채워지고 섬광 EPROM이 제6c도에 도시된 바와 같이 완성된다.
본 실시예에 따라, 층 60에 도핑된 폴리실리콘을 이용하여 폴리실리콘 층 31에 도핑되지 않은 폴리실리콘을 사용할 수 있다. 부가적으로, 폴리실리콘 층 31과 31a의 높은 저항력은 도핑된 폴리실리콘 층 60과 폴리사이드 층42에 의해 보상된다. 따라서, 캐패시터 절연막 30c의 오염이 최소화된다.
본 발명의 제4실시예가 제7a도-7c도를 참고로 설명된다. 이전 도면과 유사하게, 좌측과 우측에 예시된 것은 제조중의 메모리 셀 트랜지스터를 도시하고 있는 반면에 우측에 예시된 것은 제조중의 주변 트랜지스터를 도시하고 있다.
제7a도를 참고하면, 제3e도의 단계에서 증착된 폴리실리콘 층은 에칭되지 않은채 남아있고, 따라서, 본 실시예의 주변 트랜지스터는 게이트 전극에 폴리실리콘 전극 28b를 첨가한 폴리실리콘 전극 31b를 포함하는 이전 실시예와 유사한 구조를 가지고 있다. 여기서, 전극 31b는 패터닝 결과로 실리콘 산화막 30b로부터 차례대로 형성되는 실리콘 산화막 30b에 의해 전극 28b로부터 분리된다.
본 발명에 있어서, 게이트 전극 28b가 플로팅 전극을 형성하는 것을 회피하기 위해, 전극 28b와 31b가 제7b도에 도시된 바와 같이 접촉홀 52b에서 분기되고, 그러한 접촉홀 52b는 제7a도의 평면위 또는 아랫방향으로부터 오프셋 되는 위치에 형성될 수도 있다. 제7b도의 실시예에서, 접촉홀 52b는 참고번호 54로 표시된 필드 산화물 영역의 상부 주 표면을 노출시키기 위해 형성된다. 필드 산화물 영역 54는 제3a도의 단계에서 형성된 필드 산화물 영역 23에 상응한다. 따라서, 접촉홀 52b는 폴리실리콘 배선 패턴 53b에 의해 채워지고 전극 28b와 31b는 단일 게이트 전극으로서 기능을 한다.
제7c도는 제7a도의 구성에 대한 변경예를 도시한 것이며, 폴리실리콘 전극 31b는 28b를 노출시키는 접촉홀 52b에 의해 폴리실리콘전극 28b에 연결된다. 이 변경에서, 전극 31b와 28b 역시 접촉홀 52b를 채우는 폴리실리콘 배선 패턴 53b에 의해 분기된다.
본 발명은 상기한 실시예에 국한되지 않고, 본 발명이 범위를 이탈함 없이 변경과 수정이 이루어질 수 있다.

Claims (18)

  1. 반도체 기판위에 규정된 1차 소자영역과 2차 소자영역에 각각 메모리 셀 트랜지스터와 주변 트랜지스터를 포함하고, 상기 메모리 셀 트랜지스터는 캐패시터 절연막에 의해 절연되는 플로팅 게이트 전극과 상기 캐패시터 절연막에 의해 플로팅 게이트전극과 분리되어 이 플로팅 게이트 전극위에 제공되는 제어 게이트 전극을 포함하고, 상기 주변 트랜지스터는 게이트 전극을 포함하는 섬광 EPROM 제조방법에 있어서, (a) 각각 상기 1차 및 2차 소자영역을 도포하도록 상기 반도체 기판(22)위에 1차 게이트 절연막(24a)과 2차 게이트 절연막(24b)을 형성하는 단계; (b) 상기 1차 게이트 절연막(24a)으로 도포된 상기 1차 소자영역과 상기 2차 게이트 절연막(24b)으로 도포된 상기 2차 소자영역 양쪽을 도포하도록 상기 (a)단계 이후에 1차 전도층(28)을 제공하는 단계; (c) 상기 1차 게이트 절연막(24a)위에 전도체 스트립(28a)을 형성하기 위해 상기 (b)단계에서 형성된 상기 1차 전도층(28)을 패터닝하되, 상기 2차 게이트 절연막(24b)위에 상기 1차 전도층(28)이 남아 있도록 패터닝 하는 단계; (d) 상기 캐패시터 절연막이 상기 전도체 스트립(28a)을 도포하도록 상기 캐패시터 절연막(30a)을 형성하기 위해 상기 (c)단계 이후에 상기 1차 전도층(28)의 표면을 산화시키는 단계; (e) 상기 전도체 스트립(28a)과 함께 상기 캐패시터 절연막(30a)을 아래에 묻기 위하여 상기 (d)단계 이후에 상기 1차 전도층(28)위에 2차 전도층(31)을 제공하는 단계; (f) 상기 (e) 단계 이후에, 상기 2차 소자영역에 상응하는 상기 1차 전도층(28)을 노출시키는 단계; (g) 상기 (e)단계 이후에, 상기 제어 게이트 전극(31a)을 형성하기 위해 상기 1차 소자영역에 상기 2차 전도층(31)을 패터닝하는 단계; (h) 상기 (c)단계 이후에, 상기 플로팅 게이트 전극(28c)을 형성하기 위해 상기 1차 전도체 스트립(28a)을 패터닝하는 단계; (i) 상기 (e)단계 이후에, 상기 주변 트랜지스터의 상기 게이트 전극(28b)을 형성하기 위해 상기 2차 소자영역위에 남아 있는 상기 1차 전도층(28)을 패터닝하는 단계를 포함하고, 상기 단계 (e)가 상기 단계 (d)에 잇달아 행해지는 것을 특징으로 하는 섬광 EPROM제조방법.
  2. 제1항에 있어서, 상기 2차 전도층(31)을 패터닝하기 위한 상기 (g)단계와 상기 1차 전도체 스트립(28a)을 패터닝하기 위한 상기 (h)단계는 실제 동시에 행해지며, 상기 1차 전도체 스트립(28a)을 패터닝하기 위한 상기 (h)단계는 상기 (g)단계에서 형성된 상기 제어 게이트 전극을 마스크로서 이용하면서 동시에 상기 캐패시터 절연막을 패터닝하기 위한 단계를 포함하는 것을 특징으로 하는 섬광 EPROM제조방법.
  3. 제1항에 있어서, 상기 2차 전도층을 패터닝하기 위한 상기 (g)단계, 상기 1차 전도체 스트립을 패터닝하기 위한 상기 (h)단계, 상기 1차 전도체층을 패터닝하기 위한 상기 (i)단계는 동시에 행해지는 것을 특징으로 하는 섬광 EPROM제조방법.
  4. 제2항에 있어서, 상기 1차 전도층(28)을 노출시키기 위한 상기 (f)단계는 상기 2차 소자영역에 상응하는 상기 2차 전도층(31)을 제거하기 위한 단계를 더 포함하는 것을 특징으로 하는 섬광 EPROM제조방법.
  5. 제4항에 있어서, 상기 2차 및 1차 전도층을 패터닝하기 위한 상기 (g)와 (i)단계는 상기 1차 전도층(28)을 노출시키기 위한 상기 (f)단계이후에 행해지는 것을 특징으로 하는 섬광 EPROM제조방법.
  6. 제1항에 있어서, 상기 1차 전도층을 노출시키기 위한 상기 (f)단계는 상기 2차 전도층을 패터닝하기 위한 상기 (g)단계이후에 행해지고, 상기 1차 전도층을 패터닝하기 위한 상기 (i)단계는 상기 (e)단계이후에 행해지는 것을 특징으로 하는 섬광 EPROM제조방법.
  7. 제1항에 있어서, 상기 1차 전도층(28)을 노출시키기 위한 상기 (f)단계는 상기 1차 전도층(28)이 노출될때까지 상기 1차 전도층을 산화시키기 위한 상기 (d)단계에 의해 상기 1차 전도층의 상부 주표면위에 형성된 절연막(30d)을 통해 접촉홀이 관통하도록 상기 주변 트랜지스터의 부분을 형성하는 상기 2차 전도층(31)내에 접촉홀(52a, 52b)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 섬광 EPROM제조방법.
  8. 제7항에 있어서, 상기의 방법은 전도성 재료에 의해 상기 접촉홀을 채우는 단계를 더 포함하는 것을 특징으로 하는 섬광 EPROM제조방법.
  9. 제7항에 있어서, 상기 접촉홀(52b)은 1차 전도층(54)의 상부 주표면을 노출시키기 위해 형성되는 것을 특징으로 하는 섬광 EPROM제조방법.
  10. 제7항에 있어서, 상기 접촉홀(52a)은 1차 전도층(54)내로 관통하도록 형성되는 것을 특징으로 하는 섬광 EPROM제조방법.
  11. 제1항에 있어서, 상기 2차 전도층(31)을 제공하기 위한 상기 (e)단계는 상기 캐패시터 절연막(30a)을 형성하기 위한 상기 (d)단계 이후에 바로 행해지는 것을 특징으로 하는 섬광 EPROM제조방법.
  12. 제1항에 있어서, 상기의 방법은 상기 (f)-(i)단계 중, 어떤 단계 이전에 상기 2차 전도층(31)을 제공하는 상기 (e)단계 이후에, 내화성 물질 요소를 함유하고 있는 3차 전도층(42)을 증착시키기 위한 (j)단계를 더 포함하고, 상기 2차 전도층을 패터닝하기 위한 상기 (i)단계는 상기 주변 트랜지스터의 상기 게이트 전극(28b)의 형상에 따라 상기 2차 전도층에 상기 3차 전도층을 동시에 패터닝하기 위한 단계를 포함하는 것을 특징으로 하는 상기의 방법.
  13. 제12항에 있어서, 상기 방법은 상기 3차 전도층(42)을 증착시키기 위한 상기 (j)단계이전에 상기 2차 전도층을 제공하기 위한 상기 (e)단계 이후에, 상기 2차 전도층(28)위에 4차 전도층(60)을 증착시키는 단계를 포함하고, 상기 2차 전도층을 패터닝하기 위한 상기 (i)단계는 주변 트랜지스터의 상기 게이트 전극(28b)의 형상에 따라 상기 2차 및 3차 전도체 층에 상기 4차 전도층(60)을 동시에 패터닝하기 위한 단계를 포함하는 것을 특징으로 하는 섬광 EPROM제조방법.
  14. 제1항에 있어서, 상기 (d)단계는 상기 캐패시터 절연막(30a)위에 1개 이상의 절연막을 형성하기 위한 단계를 포함하는 것을 특징으로 하는 섬광 EPROM제조방법.
  15. 제14항에 있어서, 상기 (d)단계는 상기 캐패시터 절연막위에 질화막을 증착하는 단계와 상기 질화막위에 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 섬광 EPROM제조방법.
  16. 제1항에 있어서, 상기 1차 전도층을 노출시키기 위한 상기 (f)단계와 상기 2차 전도층을 패터닝하기 위한 상기 (g)단계는 동시에 행해지고, 상기 1차 전도체 스트립을 패터닝하기 위한 상기 (h)단계는 상기 (f) 및 (g)단계 이후에 행해지고, 상기 1차 전도층을 패터닝하기 위한 상기 (i)단계와 동시에 행해지는 것을 특징으로 하는 섬광 EPROM제조방법.
  17. 기판(22); 상기 기판위에 설치되며, 기판위에 형성된 터널링(tunneling) 절연막(24a)과, 이 터널링 절연막위에 제공된 플로팅 게이트전극(28c)과, 이 플로팅 게이트전극을 도포하는 층간절연막(30c)과, 층간절연막위에 플로팅 게이트전극을 도포하는 제어 게이트전극(31a)을 포함하는 메모리 셀 트랜지스터; 및 상기 기판위에 설치되며, 기판위에 형성된 게이트 절연막(24b)과, 이 게이트 절연막위에 형성된 1차 게이트전극(28b)과, 이 1차 게이트전극을 도포하는 층간절연막(30d)과, 층간절연막위에 1차 게이트전극을 도포하는 2차 게이트전극(31b)과, 2차 게이트전극과 층간절연막을 관통하는 접촉홀과, 1차 게이트전극 및 2차 게이트전극과 전기적 접촉하여 접촉홀을 채우는 전도체층(53a, 53b)를 포함하는 주변 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 접촉홀이 상기 1차 게이트전극으로 더 관통되는 것을 특징으로 하는 반도체 메모리 장치.
KR1019920021517A 1991-11-14 1992-11-14 개량된 절연막과 함께 플로팅 게이트를 갖는 반도체 메모리 장치를 제조하기 위한 방법 KR100189092B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP29928191A JP3548984B2 (ja) 1991-11-14 1991-11-14 半導体装置の製造方法
JP91-299281 1991-11-14

Publications (1)

Publication Number Publication Date
KR100189092B1 true KR100189092B1 (ko) 1999-06-01

Family

ID=17870516

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920021517A KR100189092B1 (ko) 1991-11-14 1992-11-14 개량된 절연막과 함께 플로팅 게이트를 갖는 반도체 메모리 장치를 제조하기 위한 방법

Country Status (5)

Country Link
US (2) US5449629A (ko)
EP (1) EP0542575B1 (ko)
JP (1) JP3548984B2 (ko)
KR (1) KR100189092B1 (ko)
DE (1) DE69225198T2 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69313816T2 (de) * 1993-02-11 1998-03-26 St Microelectronics Srl EEPROM-Zelle und peripherer MOS-Transistor
KR0124629B1 (ko) * 1994-02-23 1997-12-11 문정환 불휘발성 반도체 메모리장치의 제조방법
JP3675500B2 (ja) * 1994-09-02 2005-07-27 株式会社東芝 不揮発性半導体記憶装置
US5478767A (en) * 1994-09-30 1995-12-26 United Microelectronics Corporation Method of making a flash EEPROM memory cell comprising polysilicon and textured oxide sidewall spacers
DE69623440T2 (de) * 1995-01-19 2003-08-07 Micron Technology Inc Verfahren zur herstellung von transistoren in einem peripheren schaltkreis
EP0751559B1 (en) * 1995-06-30 2002-11-27 STMicroelectronics S.r.l. Process for forming an integrated circuit comprising non-volatile memory cells and side transistors and corresponding IC
US6787844B2 (en) * 1995-09-29 2004-09-07 Nippon Steel Corporation Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same
TW347567B (en) * 1996-03-22 1998-12-11 Philips Eloctronics N V Semiconductor device and method of manufacturing a semiconductor device
DE69631879D1 (de) * 1996-04-30 2004-04-22 St Microelectronics Srl Herstellungsverfahren für einen integrierten Dickoxydtransistor
US6043123A (en) * 1996-05-30 2000-03-28 Hyundai Electronics America, Inc. Triple well flash memory fabrication process
US6330190B1 (en) 1996-05-30 2001-12-11 Hyundai Electronics America Semiconductor structure for flash memory enabling low operating potentials
JP3107199B2 (ja) * 1996-08-29 2000-11-06 日本電気株式会社 不揮発性半導体記憶装置の製造方法
US6258669B1 (en) * 1997-12-18 2001-07-10 Advanced Micro Devices, Inc. Methods and arrangements for improved formation of control and floating gates in non-volatile memory semiconductor devices
US5998262A (en) * 1998-04-23 1999-12-07 Worldwide Semiconductor Manufacturing Corp. Method for manufacturing ETOX cell having damage-free source region
US6034395A (en) * 1998-06-05 2000-03-07 Advanced Micro Devices, Inc. Semiconductor device having a reduced height floating gate
JP3314807B2 (ja) * 1998-11-26 2002-08-19 日本電気株式会社 半導体装置の製造方法
KR100290787B1 (ko) * 1998-12-26 2001-07-12 박종섭 반도체 메모리 소자의 제조방법
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2001035943A (ja) * 1999-07-23 2001-02-09 Mitsubishi Electric Corp 半導体装置および製造方法
EP1104022A1 (en) * 1999-11-29 2001-05-30 STMicroelectronics S.r.l. Process for the fabrication of an integrated circuit comprising low and high voltage MOS transistors and EPROM cells
US6979619B1 (en) * 2000-06-15 2005-12-27 Advanced Micro Devices, Inc. Flash memory device and a method of fabrication thereof
US6743680B1 (en) 2000-06-22 2004-06-01 Advanced Micro Devices, Inc. Process for manufacturing transistors having silicon/germanium channel regions
TW461093B (en) * 2000-07-07 2001-10-21 United Microelectronics Corp Fabrication method for a high voltage electrical erasable programmable read only memory device
JP4003031B2 (ja) * 2000-09-04 2007-11-07 セイコーエプソン株式会社 半導体装置の製造方法
US7323422B2 (en) * 2002-03-05 2008-01-29 Asm International N.V. Dielectric layers and methods of forming the same
US6869835B2 (en) * 2002-09-11 2005-03-22 Samsung Electronics, Co., Ltd Method of forming MOS transistor
US8314024B2 (en) * 2008-12-19 2012-11-20 Unity Semiconductor Corporation Device fabrication
JP2005260253A (ja) * 2005-04-04 2005-09-22 Renesas Technology Corp 半導体集積回路装置およびその製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
JPS5974677A (ja) * 1982-10-22 1984-04-27 Ricoh Co Ltd 半導体装置及びその製造方法
JPS6150371A (ja) * 1984-08-20 1986-03-12 Toshiba Corp 半導体記憶装置及びその製造方法
JPS6362382A (ja) * 1986-09-03 1988-03-18 Nec Corp 浮遊ゲ−ト型不揮発性半導体記憶装置およびその製造方法
JPH088310B2 (ja) * 1987-03-18 1996-01-29 株式会社日立製作所 半導体集積回路装置の製造方法
JPS63255972A (ja) * 1987-04-14 1988-10-24 Toshiba Corp 半導体装置の製造方法
JPS63255964A (ja) * 1987-04-14 1988-10-24 Toshiba Corp 半導体装置
JP2664685B2 (ja) * 1987-07-31 1997-10-15 株式会社東芝 半導体装置の製造方法
JP2650925B2 (ja) * 1987-11-02 1997-09-10 株式会社日立製作所 半導体集積回路装置の製造方法
JP2617972B2 (ja) * 1988-02-26 1997-06-11 株式会社日立製作所 半導体集積回路装置の製造方法
JP2615876B2 (ja) * 1988-07-13 1997-06-04 三菱電機株式会社 半導体装置およびその製造方法
US5089433A (en) * 1988-08-08 1992-02-18 National Semiconductor Corporation Bipolar field-effect electrically erasable programmable read only memory cell and method of manufacture
FR2642900B1 (fr) * 1989-01-17 1991-05-10 Sgs Thomson Microelectronics Procede de fabrication de circuits integres a transistors de memoire eprom et a transistors logiques
US5081054A (en) * 1989-04-03 1992-01-14 Atmel Corporation Fabrication process for programmable and erasable MOS memory device
JP2820432B2 (ja) * 1989-05-23 1998-11-05 富士通株式会社 半導体装置の製造方法
US5066992A (en) * 1989-06-23 1991-11-19 Atmel Corporation Programmable and erasable MOS memory device
US5104819A (en) * 1989-08-07 1992-04-14 Intel Corporation Fabrication of interpoly dielctric for EPROM-related technologies
JP2509717B2 (ja) * 1989-12-06 1996-06-26 株式会社東芝 半導体装置の製造方法
US5225361A (en) * 1990-03-08 1993-07-06 Matshshita Electronics Coropration Non-volatile semiconductor memory device and a method for fabricating the same
US5188976A (en) * 1990-07-13 1993-02-23 Hitachi, Ltd. Manufacturing method of non-volatile semiconductor memory device
JP2913817B2 (ja) * 1990-10-30 1999-06-28 日本電気株式会社 半導体メモリの製造方法
KR940009644B1 (ko) * 1991-11-19 1994-10-15 삼성전자 주식회사 불휘발성 반도체메모리장치 및 그 제조방법

Also Published As

Publication number Publication date
EP0542575A2 (en) 1993-05-19
DE69225198D1 (de) 1998-05-28
US5497018A (en) 1996-03-05
JPH05136424A (ja) 1993-06-01
DE69225198T2 (de) 1998-08-13
EP0542575A3 (en) 1993-08-18
US5449629A (en) 1995-09-12
JP3548984B2 (ja) 2004-08-04
EP0542575B1 (en) 1998-04-22

Similar Documents

Publication Publication Date Title
KR100189092B1 (ko) 개량된 절연막과 함께 플로팅 게이트를 갖는 반도체 메모리 장치를 제조하기 위한 방법
KR960009995B1 (ko) 반도체 장치의 제조 방법 및 그 구조
KR100375235B1 (ko) 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법
US7683423B2 (en) Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same
JPH05102490A (ja) 半導体記憶装置およびその製造方法
US20050164457A1 (en) Non-volatile memory devices and methods of fabricating the same
KR100230814B1 (ko) 플래시 메모리 소자 및 그 제조방법
EP1506573A1 (en) Ultra small thin windows in floating gate transistors defined by lost nitride spacers
US6221716B1 (en) Method of manufacturing a flash memory device
US6403419B1 (en) Method of manufacturing a flash memory device
KR100261996B1 (ko) 플래쉬 메모리 셀 및 그의 제조방법
US5424232A (en) Method for manufacturing a non-volatile memory having a floating gate oxide type fet provided with a tunnel oxide film
JPH0677492A (ja) 不揮発性記憶回路を有する半導体装置およびその製造方法
KR20050027347A (ko) 자기 정렬 방식에 의한 로컬 소노스형 비휘발성 메모리소자 및 그 제조방법
KR100199370B1 (ko) 플래쉬 메모리 셀의 제조방법
US6362047B1 (en) Method of manufacturing EEPROM memory points
KR100187679B1 (ko) 플래쉬 메모리 셀의 제조방법
US5888871A (en) Methods of forming EEPROM memory cells having uniformly thick tunnelling oxide layers
JP2000188344A (ja) 不揮発性半導体記憶装置及びその製造方法
KR100536799B1 (ko) 반도체 소자 및 그 제조 방법
KR900004731B1 (ko) 불휘발성 반도체 장치와 그 제조방법
US6486507B1 (en) Split gate type memory cell having gate insulating layers appropriately regulated in thickness and process of fabrication thereof
US20020030207A1 (en) Semiconductor device having a channel-cut diffusion region in a device isolation structure
KR100226269B1 (ko) 플래쉬 메모리 소자 및 그 제조방법
JP2000232173A (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080107

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee