JPH08130264A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH08130264A JPH08130264A JP7251932A JP25193295A JPH08130264A JP H08130264 A JPH08130264 A JP H08130264A JP 7251932 A JP7251932 A JP 7251932A JP 25193295 A JP25193295 A JP 25193295A JP H08130264 A JPH08130264 A JP H08130264A
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Abstract
(57)【要約】
【課題】 書き込み時の電圧を低くするとともに高集積
化が可能な不揮発性半導体記憶装置及びその製造方法を
提供する。 【解決手段】 素子分離を行うためのシールドゲート電
極１０３と浮遊ゲート電極１０９との間に隙間領域１０
５′′が設けられ、層間絶縁膜１１０を介して隙間領域
１０５′′を埋め込むようにして制御ゲート電極１１１
が浮遊ゲート電極１０９上に積層されている。
化が可能な不揮発性半導体記憶装置及びその製造方法を
提供する。 【解決手段】 素子分離を行うためのシールドゲート電
極１０３と浮遊ゲート電極１０９との間に隙間領域１０
５′′が設けられ、層間絶縁膜１１０を介して隙間領域
１０５′′を埋め込むようにして制御ゲート電極１１１
が浮遊ゲート電極１０９上に積層されている。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的にデータの
書き込み及び消去が可能な不揮発性半導体記憶装置及び
その製造方法に関し、スタックゲート型メモリセルを有
する不揮発性半導体記憶装置に用いて好適なものであ
る。
書き込み及び消去が可能な不揮発性半導体記憶装置及び
その製造方法に関し、スタックゲート型メモリセルを有
する不揮発性半導体記憶装置に用いて好適なものであ
る。
【０００２】
【従来の技術】従来より、電気的にデータの書き込み及
び消去が可能な不揮発性半導体記憶装置として、ＥＥＰ
ＲＯＭ(Electrically Erasable Programable Read Only
Memory) やフラッシュメモリなどが知られている。
び消去が可能な不揮発性半導体記憶装置として、ＥＥＰ
ＲＯＭ(Electrically Erasable Programable Read Only
Memory) やフラッシュメモリなどが知られている。
【０００３】特に、スタックゲート型メモリセル構造の
フラッシュメモリは、メモリセルが１個の浮遊ゲート型
トランジスタから構成できるので、製造工程を簡略化で
きビット当たりの単価を低くできるとともに高集積、大
容量化が可能となり、ハードディスクやフロッピーディ
スクなどの磁気記録媒体などの置き換えを中心として広
く用いられている。
フラッシュメモリは、メモリセルが１個の浮遊ゲート型
トランジスタから構成できるので、製造工程を簡略化で
きビット当たりの単価を低くできるとともに高集積、大
容量化が可能となり、ハードディスクやフロッピーディ
スクなどの磁気記録媒体などの置き換えを中心として広
く用いられている。
【０００４】これらの不揮発性半導体記憶装置などの半
導体装置に従来から用いられてきた素子分離法としてＬ
ＯＣＯＳ法などの選択酸化法がある。ＬＯＣＯＳ法は製
造方法が簡便で、且つ、素子分離領域と素子領域との境
界部での傾斜が緩やかであるため欠陥の発生を比較的制
御しやすいという利点を有する。
導体装置に従来から用いられてきた素子分離法としてＬ
ＯＣＯＳ法などの選択酸化法がある。ＬＯＣＯＳ法は製
造方法が簡便で、且つ、素子分離領域と素子領域との境
界部での傾斜が緩やかであるため欠陥の発生を比較的制
御しやすいという利点を有する。
【０００５】しかし、高集積化の要請により素子が微細
化されるにつれて、以下のような問題が生じてきた。す
なわち、加工上の観点からは、バーズビークの発生に関
連した素子分離のピッチ及び素子分離酸化膜厚の問題が
ある。また、電気特性上の観点からは、不純物の横方向
拡散に関連したフィールド反転、狭チャネル効果及びパ
ンチスルーの問題がある。
化されるにつれて、以下のような問題が生じてきた。す
なわち、加工上の観点からは、バーズビークの発生に関
連した素子分離のピッチ及び素子分離酸化膜厚の問題が
ある。また、電気特性上の観点からは、不純物の横方向
拡散に関連したフィールド反転、狭チャネル効果及びパ
ンチスルーの問題がある。
【０００６】以下に、図９を参照しながら従来のＬＯＣ
ＯＳ法を用いて素子分離を行った不揮発性半導体記憶装
置について説明する。図９は、ＬＯＣＯＳ法を用いて素
子分離を行った従来のスタックゲート型ＥＥＰＲＯＭメ
モリセルのワード線（制御ゲート）に沿った方向の断面
図を示す。
ＯＳ法を用いて素子分離を行った不揮発性半導体記憶装
置について説明する。図９は、ＬＯＣＯＳ法を用いて素
子分離を行った従来のスタックゲート型ＥＥＰＲＯＭメ
モリセルのワード線（制御ゲート）に沿った方向の断面
図を示す。
【０００７】図９において、シリコン基板３０１上にＬ
ＯＣＯＳ法により素子分離酸化膜３０２が形成され、素
子分離酸化膜３０２の間の素子領域には、トンネル酸化
膜３０３を介して多結晶シリコン膜からなる浮遊ゲート
３０４が形成され、さらに、浮遊ゲート３０４上には、
絶縁膜３０５を介して多結晶シリコン膜からなるワード
線（制御ゲート）３０６が形成されている。
ＯＣＯＳ法により素子分離酸化膜３０２が形成され、素
子分離酸化膜３０２の間の素子領域には、トンネル酸化
膜３０３を介して多結晶シリコン膜からなる浮遊ゲート
３０４が形成され、さらに、浮遊ゲート３０４上には、
絶縁膜３０５を介して多結晶シリコン膜からなるワード
線（制御ゲート）３０６が形成されている。
【０００８】このような構成では、ＬＯＣＯＳ法を用い
て素子分離を行っているために、上記のような問題が微
細化及び高集積化の妨げとなっていた。特に、ＥＥＰＲ
ＯＭやフラッシュメモリの場合には、書き込みや消去の
際に、ワード線３０６に５Ｖ以上の高電圧が印加される
ために、素子分離酸化膜３０２の下に寄生チャネルが形
成されやすく、特別の配慮が必要である。
て素子分離を行っているために、上記のような問題が微
細化及び高集積化の妨げとなっていた。特に、ＥＥＰＲ
ＯＭやフラッシュメモリの場合には、書き込みや消去の
際に、ワード線３０６に５Ｖ以上の高電圧が印加される
ために、素子分離酸化膜３０２の下に寄生チャネルが形
成されやすく、特別の配慮が必要である。
【０００９】そこで、図１０に示すようなトレンチ素子
分離法が提案されている。図１０は、トレンチ素子分離
法を適用したスタックゲート型ＥＥＰＲＯＭメモリセル
のワード線に沿った方向の断面図を示す。
分離法が提案されている。図１０は、トレンチ素子分離
法を適用したスタックゲート型ＥＥＰＲＯＭメモリセル
のワード線に沿った方向の断面図を示す。
【００１０】図１０において、シリコン基板４０１上に
トンネル酸化膜層４０４を介して多結晶シリコン層から
なる浮遊ゲート４０５が形成され、さらに、浮遊ゲート
４０５上には絶縁層４０６を介して多結晶シリコン層か
らなる制御ゲート４０７が形成されている。そして、シ
リコン基板４０１、浮遊ゲート４０５及び制御ゲート４
０７はトレンチ（溝）４０９によってメモリセル毎に素
子分離され、トレンチ４０９はトレンチ絶縁膜４０３を
介してＢＰＳＧ膜４０２によって埋め込まれ、制御ゲー
ト４０７はタングステンシリサイドのワード線４０８に
接続されている。
トンネル酸化膜層４０４を介して多結晶シリコン層から
なる浮遊ゲート４０５が形成され、さらに、浮遊ゲート
４０５上には絶縁層４０６を介して多結晶シリコン層か
らなる制御ゲート４０７が形成されている。そして、シ
リコン基板４０１、浮遊ゲート４０５及び制御ゲート４
０７はトレンチ（溝）４０９によってメモリセル毎に素
子分離され、トレンチ４０９はトレンチ絶縁膜４０３を
介してＢＰＳＧ膜４０２によって埋め込まれ、制御ゲー
ト４０７はタングステンシリサイドのワード線４０８に
接続されている。
【００１１】この構造では、トレンチ４０９によって、
素子領域を分離すると同時に、浮遊ゲート４０５及び制
御ゲート４０７もメモリセル毎に分離しており、微小な
セル面積を実現するものと期待されている。
素子領域を分離すると同時に、浮遊ゲート４０５及び制
御ゲート４０７もメモリセル毎に分離しており、微小な
セル面積を実現するものと期待されている。
【００１２】
【発明が解決しようとする課題】しかしながら、図１０
に示したようなトレンチ素子分離法では、基板にトレン
チ（溝）を形成しなければならないために、製造工程が
複雑になるという問題があった。また、トレンチの加工
時に発生する欠陥の制御も困難であった。
に示したようなトレンチ素子分離法では、基板にトレン
チ（溝）を形成しなければならないために、製造工程が
複雑になるという問題があった。また、トレンチの加工
時に発生する欠陥の制御も困難であった。
【００１３】また、携帯用機器などを主体とするフラッ
シュメモリの適用分野を考えた場合、電源電圧を低電圧
化し、書き換え動作を高速化することも重要である。こ
のため、単体のメモリセルの動作を考えた場合、トンネ
ル酸化膜に実際に印加される電圧が、ホットエレクトロ
ン注入やＦＮトンネリングの効率に影響を及ぼし、電源
電圧の低電圧化などを行う場合に重要となってくる。
シュメモリの適用分野を考えた場合、電源電圧を低電圧
化し、書き換え動作を高速化することも重要である。こ
のため、単体のメモリセルの動作を考えた場合、トンネ
ル酸化膜に実際に印加される電圧が、ホットエレクトロ
ン注入やＦＮトンネリングの効率に影響を及ぼし、電源
電圧の低電圧化などを行う場合に重要となってくる。
【００１４】すなわち、トンネル酸化膜には制御ゲート
電極に印加される電圧がそのまま印加されるのではな
く、例えば書き込み動作時において実際にトンネル酸化
膜に印加される電圧ＶPROGは以下の式に示されるように
制御ゲート電極に印加される電圧よりも低い値となる。
電極に印加される電圧がそのまま印加されるのではな
く、例えば書き込み動作時において実際にトンネル酸化
膜に印加される電圧ＶPROGは以下の式に示されるように
制御ゲート電極に印加される電圧よりも低い値となる。
【００１５】 ＶPROG＝ＫPROG×ＶCG …（１） ＫPROG＝ＣFC／（ＣFC＋ＣFCH ＋ＣFD＋ＣFS） …（２） ここで、ＫPROG：書き込み動作時の容量結合比 ＶCG ：制御ゲート電極に印加される電圧 ＣFC ：制御ゲート電極と浮遊ゲート電極間の容量 ＣFCH ：浮遊ゲート電極とチャネル領域間の容量 ＣFD ：浮遊ゲート電極とドレイン拡散層間の容量 ＣFS ：浮遊ゲート電極とソース拡散層間の容量 である。
【００１６】従って、例えば書き込み動作において、ホ
ットエレクトロン注入やＦＮトンネリングの効率を向上
させるためには、容量結合比（カップリングレシオ）を
大きくするようにメモリセルの構造を最適化することが
必要である。
ットエレクトロン注入やＦＮトンネリングの効率を向上
させるためには、容量結合比（カップリングレシオ）を
大きくするようにメモリセルの構造を最適化することが
必要である。
【００１７】このため、（２）式から明らかなように、
容量結合比を大きくして制御ゲート電極に供給する電圧
を低電圧化し、書き換え速度を速くするためには、制御
ゲート電極と浮遊ゲート電極とがオーバーラップする領
域の面積を大きくすることが効果的である。
容量結合比を大きくして制御ゲート電極に供給する電圧
を低電圧化し、書き換え速度を速くするためには、制御
ゲート電極と浮遊ゲート電極とがオーバーラップする領
域の面積を大きくすることが効果的である。
【００１８】そこで、本発明の目的は、ＬＯＣＯＳ法や
トレンチ素子分離法で素子分離された場合のような欠点
を持たず、書き込み時の電圧を低くするとともに高集積
化が可能な不揮発性半導体記憶装置及びその製造方法を
提供することである。
トレンチ素子分離法で素子分離された場合のような欠点
を持たず、書き込み時の電圧を低くするとともに高集積
化が可能な不揮発性半導体記憶装置及びその製造方法を
提供することである。
【００１９】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の不揮発性半導体記憶装置では、半導体
基板の素子分離領域にシールドゲート絶縁膜を介して形
成されたシールドゲート電極と、前記素子分離領域によ
って素子分離された素子領域に一部の領域がトンネル絶
縁膜を介して接する浮遊ゲート電極と、前記浮遊ゲート
電極上に層間絶縁膜を介して形成されるとともに少なく
とも一部の領域が前記浮遊ゲート電極の下面に絶縁膜を
介して接する制御ゲート電極とを備えている。より具体
的な態様では、本発明の不揮発性半導体記憶装置は、浮
遊ゲートと制御ゲートとを有するスタックゲート型のメ
モリセルがフィールドシールド素子分離構造により互い
に電気的に分離された不揮発性半導体記憶装置であっ
て、前記フィールドシールド素子分離構造は、素子分離
領域において半導体基板上にシールドゲート絶縁膜を介
して形成されたシールドゲート電極、前記シールドゲー
ト電極上に形成されたキャップ絶縁膜、および、前記シ
ールドゲート電極の側面に形成されて前記シールドゲー
ト電極と前記浮遊ゲートとを絶縁分離するサイドウォー
ル絶縁膜を有しており、前記浮遊ゲートは、前記フィー
ルドシールド素子分離構造に囲まれた活性領域において
前記半導体基板上にトンネル絶縁膜を介して形成されて
おり、前記制御ゲートは、前記浮遊ゲート電極の表面を
被覆する容量結合絶縁膜を介して前記浮遊ゲートと対向
するように形成されている不揮発性半導体記憶装置にお
いて、前記浮遊ゲートはその少なくとも一部の領域が所
定の間隙を置いて前記キャップ絶縁膜の上部に形成され
ており、前記制御ゲートは前記間隙を埋め込むように形
成されており、且つ、前記サイドウォール絶縁膜は前記
間隙の側面にも形成されて前記制御ゲートの前記間隙内
部分と前記浮遊ゲートとを絶縁分離している。
ために、本発明の不揮発性半導体記憶装置では、半導体
基板の素子分離領域にシールドゲート絶縁膜を介して形
成されたシールドゲート電極と、前記素子分離領域によ
って素子分離された素子領域に一部の領域がトンネル絶
縁膜を介して接する浮遊ゲート電極と、前記浮遊ゲート
電極上に層間絶縁膜を介して形成されるとともに少なく
とも一部の領域が前記浮遊ゲート電極の下面に絶縁膜を
介して接する制御ゲート電極とを備えている。より具体
的な態様では、本発明の不揮発性半導体記憶装置は、浮
遊ゲートと制御ゲートとを有するスタックゲート型のメ
モリセルがフィールドシールド素子分離構造により互い
に電気的に分離された不揮発性半導体記憶装置であっ
て、前記フィールドシールド素子分離構造は、素子分離
領域において半導体基板上にシールドゲート絶縁膜を介
して形成されたシールドゲート電極、前記シールドゲー
ト電極上に形成されたキャップ絶縁膜、および、前記シ
ールドゲート電極の側面に形成されて前記シールドゲー
ト電極と前記浮遊ゲートとを絶縁分離するサイドウォー
ル絶縁膜を有しており、前記浮遊ゲートは、前記フィー
ルドシールド素子分離構造に囲まれた活性領域において
前記半導体基板上にトンネル絶縁膜を介して形成されて
おり、前記制御ゲートは、前記浮遊ゲート電極の表面を
被覆する容量結合絶縁膜を介して前記浮遊ゲートと対向
するように形成されている不揮発性半導体記憶装置にお
いて、前記浮遊ゲートはその少なくとも一部の領域が所
定の間隙を置いて前記キャップ絶縁膜の上部に形成され
ており、前記制御ゲートは前記間隙を埋め込むように形
成されており、且つ、前記サイドウォール絶縁膜は前記
間隙の側面にも形成されて前記制御ゲートの前記間隙内
部分と前記浮遊ゲートとを絶縁分離している。
【００２０】また、本発明に一態様では、前記制御ゲー
ト電極が前記浮遊ゲート電極の下面に絶縁膜を介して接
する領域は、前記シールドゲート電極上に前記層間絶縁
膜を介して形成されている。
ト電極が前記浮遊ゲート電極の下面に絶縁膜を介して接
する領域は、前記シールドゲート電極上に前記層間絶縁
膜を介して形成されている。
【００２１】また、本発明の不揮発性半導体記憶装置で
は、第１導電型半導体基板上に所定の間隔で配置される
とともにシールドゲート絶縁膜を介して形成されたシー
ルドゲート電極と前記シールドゲート電極の側面に形成
されたサイドウォール絶縁膜と前記シールドゲート電極
の上面に形成されたキャップ絶縁膜とを有する素子分離
領域と、前記素子分離領域に層間絶縁膜を介して重なっ
て配置されるとともに前記素子分離領域の間の素子領域
にトンネル絶縁膜を介して一部の領域が接する浮遊ゲー
ト電極と、前記浮遊ゲート電極上に前記素子分離領域と
直交する方向に前記層間絶縁膜を介して形成されるとと
もに少なくとも一部の領域が前記浮遊ゲート電極の下面
に前記層間絶縁膜を介して接する制御ゲート電極とを備
えている。
は、第１導電型半導体基板上に所定の間隔で配置される
とともにシールドゲート絶縁膜を介して形成されたシー
ルドゲート電極と前記シールドゲート電極の側面に形成
されたサイドウォール絶縁膜と前記シールドゲート電極
の上面に形成されたキャップ絶縁膜とを有する素子分離
領域と、前記素子分離領域に層間絶縁膜を介して重なっ
て配置されるとともに前記素子分離領域の間の素子領域
にトンネル絶縁膜を介して一部の領域が接する浮遊ゲー
ト電極と、前記浮遊ゲート電極上に前記素子分離領域と
直交する方向に前記層間絶縁膜を介して形成されるとと
もに少なくとも一部の領域が前記浮遊ゲート電極の下面
に前記層間絶縁膜を介して接する制御ゲート電極とを備
えている。
【００２２】また、本発明の一態様では、前記制御ゲー
ト電極が多結晶シリコンによって形成されている。
ト電極が多結晶シリコンによって形成されている。
【００２３】また、本発明の一態様では、第２導電型の
ソース／ドレイン拡散層が前記素子分離領域の両側に平
行して形成されている。
ソース／ドレイン拡散層が前記素子分離領域の両側に平
行して形成されている。
【００２４】また、本発明の不揮発性半導体記憶装置の
製造方法では、第１導電型半導体基板上に第１の絶縁
膜、第１の導電膜、第２の絶縁膜、第３の絶縁膜を順次
形成する工程と、前記第１の絶縁膜、前記第１の導電
膜、前記第２の絶縁膜、前記第３の絶縁膜を所定の方向
に所定の間隔で分離させることにより素子分離領域を形
成する工程と、前記第１の絶縁膜、前記第１の導電膜、
前記第２の絶縁膜、前記第３の絶縁膜の側面にサイドウ
ォール絶縁膜を形成する工程と、前記素子分離領域の間
の素子領域にトンネル絶縁膜を形成する工程と、第２の
導電膜を全面に形成した後、前記素子分離領域上におけ
る前記第２の導電膜の一部を除去する工程と、前記第３
の絶縁膜の少なくとも一部を除去する工程と、前記第２
の導電膜の露出した面全体を覆う層間絶縁膜を形成する
工程と、第３の導電膜を化学的気相成長法により全面に
形成する工程と、前記第３の導電膜、前記層間絶縁膜、
前記第２の導電膜を前記素子分離領域と直交する方向に
所定の間隔で分離させる工程と、前記第３の導電膜をマ
スクとして第２導電型の不純物をイオン注入することに
よりソース／ドレイン拡散層を形成する工程とを備えて
いる。
製造方法では、第１導電型半導体基板上に第１の絶縁
膜、第１の導電膜、第２の絶縁膜、第３の絶縁膜を順次
形成する工程と、前記第１の絶縁膜、前記第１の導電
膜、前記第２の絶縁膜、前記第３の絶縁膜を所定の方向
に所定の間隔で分離させることにより素子分離領域を形
成する工程と、前記第１の絶縁膜、前記第１の導電膜、
前記第２の絶縁膜、前記第３の絶縁膜の側面にサイドウ
ォール絶縁膜を形成する工程と、前記素子分離領域の間
の素子領域にトンネル絶縁膜を形成する工程と、第２の
導電膜を全面に形成した後、前記素子分離領域上におけ
る前記第２の導電膜の一部を除去する工程と、前記第３
の絶縁膜の少なくとも一部を除去する工程と、前記第２
の導電膜の露出した面全体を覆う層間絶縁膜を形成する
工程と、第３の導電膜を化学的気相成長法により全面に
形成する工程と、前記第３の導電膜、前記層間絶縁膜、
前記第２の導電膜を前記素子分離領域と直交する方向に
所定の間隔で分離させる工程と、前記第３の導電膜をマ
スクとして第２導電型の不純物をイオン注入することに
よりソース／ドレイン拡散層を形成する工程とを備えて
いる。
【００２５】また、本発明の不揮発性半導体記憶装置の
製造方法では、第１導電型半導体基板上に第１の絶縁
膜、第１の導電膜、第２の絶縁膜、第３の絶縁膜を順次
形成する工程と、前記第１の絶縁膜、前記第１の導電
膜、前記第２の絶縁膜、前記第３の絶縁膜を所定の方向
に所定の間隔で分離させることにより素子分離領域を形
成する工程と、前記素子分離領域と直交する方向からの
斜めイオン注入により前記素子分離領域の両側にソース
／ドレイン拡散層を形成するとともに前記ソース／ドレ
イン拡散層の間にチャネル領域を形成する工程と、前記
第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜、
前記第３の絶縁膜の側面にサイドウォール絶縁膜を形成
する工程と、前記素子分離領域の間の素子領域にトンネ
ル絶縁膜を形成する工程と、第２の導電膜を全面に形成
した後、前記素子分離領域上における前記第２の導電膜
の一部を除去する工程と、前記第３の絶縁膜の少なくと
も一部を除去する工程と、前記第２の導電膜の露出した
面全体を覆う層間絶縁膜を形成する工程と、第３の導電
膜を化学的気相成長法により全面に形成する工程と、前
記第３の導電膜、前記層間絶縁膜、前記第２の導電膜を
前記素子分離領域と直交する方向に所定の間隔で分離さ
せる工程とを備えている。
製造方法では、第１導電型半導体基板上に第１の絶縁
膜、第１の導電膜、第２の絶縁膜、第３の絶縁膜を順次
形成する工程と、前記第１の絶縁膜、前記第１の導電
膜、前記第２の絶縁膜、前記第３の絶縁膜を所定の方向
に所定の間隔で分離させることにより素子分離領域を形
成する工程と、前記素子分離領域と直交する方向からの
斜めイオン注入により前記素子分離領域の両側にソース
／ドレイン拡散層を形成するとともに前記ソース／ドレ
イン拡散層の間にチャネル領域を形成する工程と、前記
第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜、
前記第３の絶縁膜の側面にサイドウォール絶縁膜を形成
する工程と、前記素子分離領域の間の素子領域にトンネ
ル絶縁膜を形成する工程と、第２の導電膜を全面に形成
した後、前記素子分離領域上における前記第２の導電膜
の一部を除去する工程と、前記第３の絶縁膜の少なくと
も一部を除去する工程と、前記第２の導電膜の露出した
面全体を覆う層間絶縁膜を形成する工程と、第３の導電
膜を化学的気相成長法により全面に形成する工程と、前
記第３の導電膜、前記層間絶縁膜、前記第２の導電膜を
前記素子分離領域と直交する方向に所定の間隔で分離さ
せる工程とを備えている。
【００２６】また、本発明の一態様では、前記第２の絶
縁膜及びサイドウォール絶縁膜がシリコン酸化膜からな
り、前記第３の絶縁膜がシリコン窒化膜からなる。
縁膜及びサイドウォール絶縁膜がシリコン酸化膜からな
り、前記第３の絶縁膜がシリコン窒化膜からなる。
【００２７】本発明の不揮発性半導体記憶装置によれ
ば、シールドゲート絶縁膜を介して形成されたシールド
ゲート電極に所定の電圧を印加することによって素子分
離を行うとともに、制御ゲート電極の一部の領域が浮遊
ゲート電極の下面に絶縁膜を介して接するようにしたの
で、書き込み時の電圧を低くできるとともに高集積化が
可能となる。
ば、シールドゲート絶縁膜を介して形成されたシールド
ゲート電極に所定の電圧を印加することによって素子分
離を行うとともに、制御ゲート電極の一部の領域が浮遊
ゲート電極の下面に絶縁膜を介して接するようにしたの
で、書き込み時の電圧を低くできるとともに高集積化が
可能となる。
【００２８】また、本発明の不揮発性半導体記憶装置の
製造方法によれば、第１の導電膜上に第２の絶縁膜を介
して第３の絶縁膜を形成し、第２の導電膜によって覆わ
れた第３の絶縁膜を第２の導電膜に形成された開口部を
通して部分的に除去した後、層間絶縁膜を介して第３の
導電膜を化学的気相成長法により全面に形成するによ
り、第２の導電膜の下面に第３の導電膜の一部が形成さ
れ、工程数をほとんど増大させることなく、第３の導電
膜と第２の導電膜とがオーバーラップする面積を大きく
することができる。
製造方法によれば、第１の導電膜上に第２の絶縁膜を介
して第３の絶縁膜を形成し、第２の導電膜によって覆わ
れた第３の絶縁膜を第２の導電膜に形成された開口部を
通して部分的に除去した後、層間絶縁膜を介して第３の
導電膜を化学的気相成長法により全面に形成するによ
り、第２の導電膜の下面に第３の導電膜の一部が形成さ
れ、工程数をほとんど増大させることなく、第３の導電
膜と第２の導電膜とがオーバーラップする面積を大きく
することができる。
【００２９】
【実施例】以下、本発明の第１実施例による不揮発性半
導体記憶装置を図１及び図２を参照しながら説明する。
図１は本発明の第１実施例によるメモリセルのパターン
を示す平面図であり、図２は図１のＡ−Ａ線で切断した
断面図である。
導体記憶装置を図１及び図２を参照しながら説明する。
図１は本発明の第１実施例によるメモリセルのパターン
を示す平面図であり、図２は図１のＡ−Ａ線で切断した
断面図である。
【００３０】図２において、Ｐ型シリコン基板１０１上
には、素子分離を行うシールドゲート電極１０３がシー
ルドゲート絶縁膜１０２を介して形成されており、シー
ルドゲート電極１０３に所定の電圧を印加することによ
りシールドゲート電極１０３の間に形成される素子領域
を互いに電気的に分離する。また、サイドウォール酸化
膜１０７がシールドゲート電極１０３の側面に形成され
るとともにシールドキャップ酸化膜１０４がシールドゲ
ート電極１０３の上面に形成されている。
には、素子分離を行うシールドゲート電極１０３がシー
ルドゲート絶縁膜１０２を介して形成されており、シー
ルドゲート電極１０３に所定の電圧を印加することによ
りシールドゲート電極１０３の間に形成される素子領域
を互いに電気的に分離する。また、サイドウォール酸化
膜１０７がシールドゲート電極１０３の側面に形成され
るとともにシールドキャップ酸化膜１０４がシールドゲ
ート電極１０３の上面に形成されている。
【００３１】シールドゲート電極１０３によって素子分
離されたチャネル領域には、トンネル酸化膜１０８とし
て５０〜１３０Å程度の膜厚のシリコン酸化膜が熱酸化
によって形成され、トンネル酸化膜１０８の上部には、
浮遊ゲート電極１０９として導電性の多結晶シリコン膜
がシールドゲート電極１０３上に跨がるとともに隙間領
域１０５′′を有するように形成されている。
離されたチャネル領域には、トンネル酸化膜１０８とし
て５０〜１３０Å程度の膜厚のシリコン酸化膜が熱酸化
によって形成され、トンネル酸化膜１０８の上部には、
浮遊ゲート電極１０９として導電性の多結晶シリコン膜
がシールドゲート電極１０３上に跨がるとともに隙間領
域１０５′′を有するように形成されている。
【００３２】浮遊ゲート電極１０９の上面、側面及びシ
ールドゲート電極１０３上に跨がった部分の浮遊ゲート
電極１０９の下面には、層間絶縁膜１１０として例えば
シリコン酸化膜／シリコン窒化膜／シリコン酸化膜から
なる酸化膜厚換算で１５０〜２００Å程度の膜厚のＯＮ
Ｏ絶縁膜が形成され、層間絶縁膜１１０の外周部には、
制御ゲート電極１１１として導電性の多結晶シリコン膜
が隙間領域１０５′′を埋め込むように形成されてい
る。
ールドゲート電極１０３上に跨がった部分の浮遊ゲート
電極１０９の下面には、層間絶縁膜１１０として例えば
シリコン酸化膜／シリコン窒化膜／シリコン酸化膜から
なる酸化膜厚換算で１５０〜２００Å程度の膜厚のＯＮ
Ｏ絶縁膜が形成され、層間絶縁膜１１０の外周部には、
制御ゲート電極１１１として導電性の多結晶シリコン膜
が隙間領域１０５′′を埋め込むように形成されてい
る。
【００３３】また、図１のＡ−Ａ線と直交する方向で
は、浮遊ゲート電極１０９の両側にＮ型のドレイン拡散
層１１３及びソース拡散層１１４が形成されており、ド
レイン拡散層１１３及びソース拡散層１１４は２つの浮
遊ゲート電極１０９で共有されている。ドレイン拡散層
１１３及びソース拡散層１１４には、不純物として砒素
が１×１０18〜１×１０21cm-3程度の表面濃度で導入さ
れている。また、ドレイン拡散層１１３は、ドレインコ
ンタクト１１５を介して不図示の金属配線層に接続され
ており、ソース拡散層１１４もソースコンタクト１１６
を介して不図示の金属配線層に接続されている。
は、浮遊ゲート電極１０９の両側にＮ型のドレイン拡散
層１１３及びソース拡散層１１４が形成されており、ド
レイン拡散層１１３及びソース拡散層１１４は２つの浮
遊ゲート電極１０９で共有されている。ドレイン拡散層
１１３及びソース拡散層１１４には、不純物として砒素
が１×１０18〜１×１０21cm-3程度の表面濃度で導入さ
れている。また、ドレイン拡散層１１３は、ドレインコ
ンタクト１１５を介して不図示の金属配線層に接続され
ており、ソース拡散層１１４もソースコンタクト１１６
を介して不図示の金属配線層に接続されている。
【００３４】次に、本発明の第１実施例による不揮発性
半導体記憶装置の動作を図３を参照しながら説明する。
図３は、本発明の第１実施例による不揮発性半導体記憶
装置のメモリセルアレイの一部を等価的に示す回路図で
ある。
半導体記憶装置の動作を図３を参照しながら説明する。
図３は、本発明の第１実施例による不揮発性半導体記憶
装置のメモリセルアレイの一部を等価的に示す回路図で
ある。
【００３５】書き込み時において、例えばメモリセルト
ランジスタＴ３を選択する場合、図示しないデコーダに
より例えばビット線Ｄ０に６Ｖ、ビット線Ｄ１に０Ｖ、
ソース線Ｓ０に０Ｖ、ワード線Ｗ１に１０Ｖ、ワード線
Ｗ０、Ｗ２に０Ｖを印加することにより、メモリセルト
ランジスタＴ３のドレイン拡散層１１３に６Ｖ、ソース
拡散層１１４に０Ｖ、制御ゲート電極１１１に１０Ｖの
電圧を与える。
ランジスタＴ３を選択する場合、図示しないデコーダに
より例えばビット線Ｄ０に６Ｖ、ビット線Ｄ１に０Ｖ、
ソース線Ｓ０に０Ｖ、ワード線Ｗ１に１０Ｖ、ワード線
Ｗ０、Ｗ２に０Ｖを印加することにより、メモリセルト
ランジスタＴ３のドレイン拡散層１１３に６Ｖ、ソース
拡散層１１４に０Ｖ、制御ゲート電極１１１に１０Ｖの
電圧を与える。
【００３６】このため、メモリセルトランジスタＴ３の
チャネル領域に電流が流れ、ドレイン拡散層１１３の近
傍のチャネル領域に生成されたピンチオフ領域において
電界により加速された電子がホットエレクトロンとな
り、トンネル酸化膜１０８のエネルギー障壁を越えて浮
遊ゲート電極１０９に注入される。注入された電子は、
電気的に浮遊状態にある浮遊ゲート電極１０９中に保持
されるので、メモリセルトランジスタＴ３のしきい値電
圧は、例えば初期状態の２Ｖ程度から７Ｖ程度に上昇し
書き込みが行われる。
チャネル領域に電流が流れ、ドレイン拡散層１１３の近
傍のチャネル領域に生成されたピンチオフ領域において
電界により加速された電子がホットエレクトロンとな
り、トンネル酸化膜１０８のエネルギー障壁を越えて浮
遊ゲート電極１０９に注入される。注入された電子は、
電気的に浮遊状態にある浮遊ゲート電極１０９中に保持
されるので、メモリセルトランジスタＴ３のしきい値電
圧は、例えば初期状態の２Ｖ程度から７Ｖ程度に上昇し
書き込みが行われる。
【００３７】また、消去時において、図示しないデコー
ダにより例えばビット線Ｄ０、Ｄ１を開放にし、ソース
線Ｓ０に１２Ｖ、ワード線Ｗ０〜Ｗ２に０Ｖを印加する
ことにより、ドレイン拡散層１１３を浮遊状態とし、ソ
ース拡散層１１４に１２Ｖ、制御ゲート電極１１１に０
Ｖの電圧を与える。
ダにより例えばビット線Ｄ０、Ｄ１を開放にし、ソース
線Ｓ０に１２Ｖ、ワード線Ｗ０〜Ｗ２に０Ｖを印加する
ことにより、ドレイン拡散層１１３を浮遊状態とし、ソ
ース拡散層１１４に１２Ｖ、制御ゲート電極１１１に０
Ｖの電圧を与える。
【００３８】このため、浮遊ゲート電極１０９中の電子
が、ＦＮトンネリングによりトンネル酸化膜１０８を介
してソース拡散層１１４に引き抜かれ、メモリセルトラ
ンジスタＴ３〜Ｔ６のしきい値電圧は例えば７Ｖ程度か
ら２Ｖ程度に下降しセクター消去が行われる。
が、ＦＮトンネリングによりトンネル酸化膜１０８を介
してソース拡散層１１４に引き抜かれ、メモリセルトラ
ンジスタＴ３〜Ｔ６のしきい値電圧は例えば７Ｖ程度か
ら２Ｖ程度に下降しセクター消去が行われる。
【００３９】また、読み出し時においては、例えばメモ
リセルトランジスタＴ３を選択する場合、図示しないデ
コーダにより例えばビット線Ｄ０に１Ｖ、ビット線Ｄ１
に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に５Ｖ、ワ
ード線Ｗ０、Ｗ２に０Ｖを印加することにより、メモリ
セルトランジスタＴ３のドレイン拡散層１１３に１Ｖ、
ソース拡散層１１４に０Ｖ、制御ゲート電極１１１に５
Ｖの電圧を与え、メモリセルトランジスタＴ３に電流が
流れるかどうかを不図示のセンスアンプにより検出す
る。
リセルトランジスタＴ３を選択する場合、図示しないデ
コーダにより例えばビット線Ｄ０に１Ｖ、ビット線Ｄ１
に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に５Ｖ、ワ
ード線Ｗ０、Ｗ２に０Ｖを印加することにより、メモリ
セルトランジスタＴ３のドレイン拡散層１１３に１Ｖ、
ソース拡散層１１４に０Ｖ、制御ゲート電極１１１に５
Ｖの電圧を与え、メモリセルトランジスタＴ３に電流が
流れるかどうかを不図示のセンスアンプにより検出す
る。
【００４０】この第１実施例において、書き込み時に制
御ゲート電極１１１に印加する電圧を従来の１２Ｖ程度
から１０Ｖ程度に減少でき、動作時における低電圧化が
可能となる。
御ゲート電極１１１に印加する電圧を従来の１２Ｖ程度
から１０Ｖ程度に減少でき、動作時における低電圧化が
可能となる。
【００４１】以上説明したように、本発明の第１実施例
による不揮発性半導体記憶装置によれば、素子分離領域
にシールドゲート絶縁膜１０２を介してシールドゲート
電極１０３を形成し、シールドゲート電極１０３に例え
ば電源電圧Ｖccなどの所定の電圧を印加することにより
シールドゲート電極１０３の間に形成される素子領域を
互いに電気的に分離しているので、ＬＯＣＯＳ法に比べ
て素子領域における寸法シフトを抑制でき、メモリセル
の面積を縮小できる。また、素子分離領域にチャネルス
トップ不純物層を形成する必要がないため素子間の狭チ
ャネル効果を抑制できる。さらに、シールドゲート電極
１０３は基準電位に固定されるため、ワード線に高電圧
が印加された場合でも、寄生チャネルが発生することを
防止できる。また、浮遊ゲート電極１０９の上下面から
制御電圧を印加することにより、セルサイズを大きくす
ることなく浮遊ゲート電極１０９と制御ゲート電極１１
１との容量結合比を向上でき、低電圧の書き込みが可能
となる。
による不揮発性半導体記憶装置によれば、素子分離領域
にシールドゲート絶縁膜１０２を介してシールドゲート
電極１０３を形成し、シールドゲート電極１０３に例え
ば電源電圧Ｖccなどの所定の電圧を印加することにより
シールドゲート電極１０３の間に形成される素子領域を
互いに電気的に分離しているので、ＬＯＣＯＳ法に比べ
て素子領域における寸法シフトを抑制でき、メモリセル
の面積を縮小できる。また、素子分離領域にチャネルス
トップ不純物層を形成する必要がないため素子間の狭チ
ャネル効果を抑制できる。さらに、シールドゲート電極
１０３は基準電位に固定されるため、ワード線に高電圧
が印加された場合でも、寄生チャネルが発生することを
防止できる。また、浮遊ゲート電極１０９の上下面から
制御電圧を印加することにより、セルサイズを大きくす
ることなく浮遊ゲート電極１０９と制御ゲート電極１１
１との容量結合比を向上でき、低電圧の書き込みが可能
となる。
【００４２】次に、本発明の第１実施例による不揮発性
半導体記憶装置の製造方法を図４を参照しながら説明す
る。図４は、本発明の第１実施例による不揮発性半導体
記憶装置の製造方法を工程順に示す断面図である。
半導体記憶装置の製造方法を図４を参照しながら説明す
る。図４は、本発明の第１実施例による不揮発性半導体
記憶装置の製造方法を工程順に示す断面図である。
【００４３】まず、図４（ａ）に示すように、Ｐ型シリ
コン基板１０１に熱酸化法又はＣＶＤ法によって、厚み
が５０〜１００ｎｍ程度のシリコン酸化膜１０２′を形
成する。そして、ＣＶＤ法によって、厚みが１００〜３
００ｎｍ程度のＰ又はＮ型にドープされた多結晶シリコ
ン膜１０３′、厚みが１００〜３００ｎｍ程度のシリコ
ン酸化膜１０４′、厚みが１００〜２００ｎｍ程度のシ
リコン窒化膜１０５′を順次形成する。
コン基板１０１に熱酸化法又はＣＶＤ法によって、厚み
が５０〜１００ｎｍ程度のシリコン酸化膜１０２′を形
成する。そして、ＣＶＤ法によって、厚みが１００〜３
００ｎｍ程度のＰ又はＮ型にドープされた多結晶シリコ
ン膜１０３′、厚みが１００〜３００ｎｍ程度のシリコ
ン酸化膜１０４′、厚みが１００〜２００ｎｍ程度のシ
リコン窒化膜１０５′を順次形成する。
【００４４】次に、図４（ｂ）に示すように、シリコン
酸化膜１０２′、多結晶シリコン膜１０３′、シリコン
酸化膜１０４′、シリコン窒化膜１０５′をフォトリソ
グラフィー及び異方性ドライエッチングによってパター
ニングし、素子分離領域にシールドゲート酸化膜１０
２、シールドゲート電極１０３、シールドキャップ酸化
膜１０４、シールドキャップ窒化膜１０５を形成する。
その後、厚みが１００〜３００ｎｍ程度のシリコン酸化
膜を全面に堆積し、異方性ドライエッチングを施すこと
により、サイドウォール酸化膜１０７をシールドゲート
電極１０３の側壁に形成する。
酸化膜１０２′、多結晶シリコン膜１０３′、シリコン
酸化膜１０４′、シリコン窒化膜１０５′をフォトリソ
グラフィー及び異方性ドライエッチングによってパター
ニングし、素子分離領域にシールドゲート酸化膜１０
２、シールドゲート電極１０３、シールドキャップ酸化
膜１０４、シールドキャップ窒化膜１０５を形成する。
その後、厚みが１００〜３００ｎｍ程度のシリコン酸化
膜を全面に堆積し、異方性ドライエッチングを施すこと
により、サイドウォール酸化膜１０７をシールドゲート
電極１０３の側壁に形成する。
【００４５】次に、図４（ｃ）に示すように、ウエット
エッチングにより素子領域のＰ型シリコン基板１１の表
面を露出させた後、熱酸化法によってトンネル酸化膜１
０８として１０ｎｍ程度の膜厚のシリコン酸化膜を形成
する。なお、トンネル酸化膜１０８として酸化膜を急速
熱処理法を用いて窒化した酸窒化膜を使用してもよい。
その後、１００〜３００ｎｍ程度の膜厚の導電性多結晶
シリコン膜をＣＶＤ法などにより形成し、フォトリソグ
ラフィー及びドライエッチングにより、シールドゲート
電極１０３上において前記多結晶シリコン膜を図１のＡ
−Ａ方向に分離させて浮遊ゲート電極１０９を形成す
る。
エッチングにより素子領域のＰ型シリコン基板１１の表
面を露出させた後、熱酸化法によってトンネル酸化膜１
０８として１０ｎｍ程度の膜厚のシリコン酸化膜を形成
する。なお、トンネル酸化膜１０８として酸化膜を急速
熱処理法を用いて窒化した酸窒化膜を使用してもよい。
その後、１００〜３００ｎｍ程度の膜厚の導電性多結晶
シリコン膜をＣＶＤ法などにより形成し、フォトリソグ
ラフィー及びドライエッチングにより、シールドゲート
電極１０３上において前記多結晶シリコン膜を図１のＡ
−Ａ方向に分離させて浮遊ゲート電極１０９を形成す
る。
【００４６】次に、図４（ｄ）に示すように、熱リン酸
を用いたウエットエッチングによりシールドキャップ窒
化膜１０５の少なくとも一部を除去し、浮遊ゲート電極
１０９とシールドキャップ酸化膜１０４との間に隙間領
域１５′′を形成する。その後、浮遊ゲート電極１０９
の上部、側部及び隙間領域１５′′における浮遊ゲート
電極１０９の下面上に、層間絶縁膜１１０として例えば
シリコン酸化膜／シリコン窒化膜／シリコン酸化膜から
なる酸化膜厚換算で１５〜２０ｎｍ程度の膜厚のＯＮＯ
絶縁膜を形成する。なお、ＯＮＯ絶縁膜の下層のシリコ
ン酸化膜はＣＶＤ法又は９００〜１０００℃の熱酸化法
により１０ｎｍ程度の膜厚に形成し、シリコン窒化膜は
ＣＶＤ法により１０ｎｍ程度の膜厚に形成し、ＯＮＯ絶
縁膜の上層のシリコン酸化膜はＣＶＤ法又は９００〜１
０００℃の熱酸化法により５ｎｍ程度の膜厚に形成す
る。
を用いたウエットエッチングによりシールドキャップ窒
化膜１０５の少なくとも一部を除去し、浮遊ゲート電極
１０９とシールドキャップ酸化膜１０４との間に隙間領
域１５′′を形成する。その後、浮遊ゲート電極１０９
の上部、側部及び隙間領域１５′′における浮遊ゲート
電極１０９の下面上に、層間絶縁膜１１０として例えば
シリコン酸化膜／シリコン窒化膜／シリコン酸化膜から
なる酸化膜厚換算で１５〜２０ｎｍ程度の膜厚のＯＮＯ
絶縁膜を形成する。なお、ＯＮＯ絶縁膜の下層のシリコ
ン酸化膜はＣＶＤ法又は９００〜１０００℃の熱酸化法
により１０ｎｍ程度の膜厚に形成し、シリコン窒化膜は
ＣＶＤ法により１０ｎｍ程度の膜厚に形成し、ＯＮＯ絶
縁膜の上層のシリコン酸化膜はＣＶＤ法又は９００〜１
０００℃の熱酸化法により５ｎｍ程度の膜厚に形成す
る。
【００４７】次に、図４（ｅ）に示すように、ＣＶＤ法
などにより層間絶縁膜１１０の表面を覆うように導電性
の多結晶シリコン膜を形成した後、フォトリソグラフィ
ー及びドライエッチングにより前記多結晶シリコン膜を
図１のＡ−Ａ方向と直交する方向に分離させ、制御ゲー
ト電極１１１を形成する。この時、浮遊ゲート電極１０
９及び層間絶縁膜１１０も同時にエッチングを行い、浮
遊ゲート電極１０９及び層間絶縁膜１１０も図１のＡ−
Ａ方向と直交する方向に分離させる。なお、制御ゲート
電極１１１は、シート抵抗の低減のためポリサイドやシ
リサイド構造としてもよい。
などにより層間絶縁膜１１０の表面を覆うように導電性
の多結晶シリコン膜を形成した後、フォトリソグラフィ
ー及びドライエッチングにより前記多結晶シリコン膜を
図１のＡ−Ａ方向と直交する方向に分離させ、制御ゲー
ト電極１１１を形成する。この時、浮遊ゲート電極１０
９及び層間絶縁膜１１０も同時にエッチングを行い、浮
遊ゲート電極１０９及び層間絶縁膜１１０も図１のＡ−
Ａ方向と直交する方向に分離させる。なお、制御ゲート
電極１１１は、シート抵抗の低減のためポリサイドやシ
リサイド構造としてもよい。
【００４８】次に、制御ゲート電極１１１をマスクとし
て砒素などの不純物を注入エネルギー５０〜９０ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入する
ことにより、図１のＮ型のドレイン拡散層１１３及びソ
ース拡散層１１４を形成する。そして、ＣＶＤ法により
層間絶縁膜として燐及びボロンを含んだシリコン酸化膜
（ＢＰＳＧ膜）を形成し、ドレインコンタクト１１５及
びソースコンタクト１１６を開口した後、スパッタ法に
よってＡｌ−Ｓｉ−Ｃｕなどの金属配線層を形成する。
て砒素などの不純物を注入エネルギー５０〜９０ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入する
ことにより、図１のＮ型のドレイン拡散層１１３及びソ
ース拡散層１１４を形成する。そして、ＣＶＤ法により
層間絶縁膜として燐及びボロンを含んだシリコン酸化膜
（ＢＰＳＧ膜）を形成し、ドレインコンタクト１１５及
びソースコンタクト１１６を開口した後、スパッタ法に
よってＡｌ−Ｓｉ−Ｃｕなどの金属配線層を形成する。
【００４９】以上により、簡便な方法で浮遊ゲート電極
１０９の上面及び下面の一部に制御ゲート電極１１１を
形成できるとともに寸法シフトの発生しない素子分離領
域を形成できる。
１０９の上面及び下面の一部に制御ゲート電極１１１を
形成できるとともに寸法シフトの発生しない素子分離領
域を形成できる。
【００５０】次に、本発明の第２実施例による不揮発性
半導体記憶装置を図５及び図６を参照しながら説明す
る。図５は本発明の第２実施例によるメモリセルのパタ
ーンを示す平面図であり、図６は図５のＡ−Ａ線で切断
した断面図である。
半導体記憶装置を図５及び図６を参照しながら説明す
る。図５は本発明の第２実施例によるメモリセルのパタ
ーンを示す平面図であり、図６は図５のＡ−Ａ線で切断
した断面図である。
【００５１】図６において、Ｐ型シリコン基板２０１上
には、素子分離を行うシールドゲート電極２０３がシー
ルドゲート絶縁膜２０２を介して形成されており、シー
ルドゲート電極２０３に所定の電圧を印加することによ
りシールドゲート電極２０３の間に形成される素子領域
を互いに電気的に分離する。また、サイドウォール窒化
膜２０７がシールドゲート電極２０３の側面に形成され
るとともにシールドキャップ酸化膜２０４がシールドゲ
ート電極２０３の上面に形成されている。さらに、シー
ルドゲート電極２０３の下方のＰ型シリコン基板２０１
にはソース／ドレインとなる埋め込み拡散層２０６が形
成されている。この埋め込み拡散層２０６は、浮遊ゲー
ト電極２０９の一部の領域にオーバーラップするように
形成されており、不純物として砒素が１×１０18〜１×
１０21cm-3程度の表面濃度で導入されている。
には、素子分離を行うシールドゲート電極２０３がシー
ルドゲート絶縁膜２０２を介して形成されており、シー
ルドゲート電極２０３に所定の電圧を印加することによ
りシールドゲート電極２０３の間に形成される素子領域
を互いに電気的に分離する。また、サイドウォール窒化
膜２０７がシールドゲート電極２０３の側面に形成され
るとともにシールドキャップ酸化膜２０４がシールドゲ
ート電極２０３の上面に形成されている。さらに、シー
ルドゲート電極２０３の下方のＰ型シリコン基板２０１
にはソース／ドレインとなる埋め込み拡散層２０６が形
成されている。この埋め込み拡散層２０６は、浮遊ゲー
ト電極２０９の一部の領域にオーバーラップするように
形成されており、不純物として砒素が１×１０18〜１×
１０21cm-3程度の表面濃度で導入されている。
【００５２】シールドゲート電極２０３によって素子分
離されたチャネル領域には、トンネル酸化膜２０８とし
て５０〜１３０Å程度の膜厚のシリコン酸化膜が熱酸化
により形成され、トンネル酸化膜２０８の上部に浮遊ゲ
ート電極２０９として導電性の多結晶シリコン膜が隙間
領域２０５′′を有するようにシールドゲート電極２０
３に跨がって形成されている。
離されたチャネル領域には、トンネル酸化膜２０８とし
て５０〜１３０Å程度の膜厚のシリコン酸化膜が熱酸化
により形成され、トンネル酸化膜２０８の上部に浮遊ゲ
ート電極２０９として導電性の多結晶シリコン膜が隙間
領域２０５′′を有するようにシールドゲート電極２０
３に跨がって形成されている。
【００５３】浮遊ゲート電極２０９の上面、側面及びシ
ールドゲート電極２０３上に跨がった部分の浮遊ゲート
電極２０９の下面には、層間絶縁膜２１０として例えば
シリコン酸化膜／シリコン窒化膜／シリコン酸化膜から
なる酸化膜厚換算で１５０〜２００Å程度の膜厚のＯＮ
Ｏ絶縁膜が形成され、層間絶縁膜２１０の外周部には、
制御ゲート電極２１１として導電性の多結晶シリコン膜
が隙間領域２０５′′を埋め込むように形成されてい
る。
ールドゲート電極２０３上に跨がった部分の浮遊ゲート
電極２０９の下面には、層間絶縁膜２１０として例えば
シリコン酸化膜／シリコン窒化膜／シリコン酸化膜から
なる酸化膜厚換算で１５０〜２００Å程度の膜厚のＯＮ
Ｏ絶縁膜が形成され、層間絶縁膜２１０の外周部には、
制御ゲート電極２１１として導電性の多結晶シリコン膜
が隙間領域２０５′′を埋め込むように形成されてい
る。
【００５４】図５に示すように、埋め込み拡散層２０６
は、ワード線に直交する方向のメモリセルに共通に形成
されている。そして、埋め込み拡散層２０６の一方（ド
レイン）は、所定ブロック毎に設けられたビットコンタ
クトを介してビット線に接続しており、他方（ソース）
は、やはり所定ブロック毎に設けられたソースコンタク
トを介してソース線に接続されている。すなわち、各ブ
ロック内では、シリコン基板２０１内の埋め込み拡散層
２０６の一方（ドレイン）がビット線を構成し、他方
（ソース）がソース線を構成している。このような構成
により、各メモリセルにおけるビットコンタクト及びソ
ースコンタクトが不要となり、その結果、各メモリセル
の面積縮小が可能となる。
は、ワード線に直交する方向のメモリセルに共通に形成
されている。そして、埋め込み拡散層２０６の一方（ド
レイン）は、所定ブロック毎に設けられたビットコンタ
クトを介してビット線に接続しており、他方（ソース）
は、やはり所定ブロック毎に設けられたソースコンタク
トを介してソース線に接続されている。すなわち、各ブ
ロック内では、シリコン基板２０１内の埋め込み拡散層
２０６の一方（ドレイン）がビット線を構成し、他方
（ソース）がソース線を構成している。このような構成
により、各メモリセルにおけるビットコンタクト及びソ
ースコンタクトが不要となり、その結果、各メモリセル
の面積縮小が可能となる。
【００５５】次に、本発明の第２実施例による不揮発性
半導体記憶装置の動作を図７を参照しながら説明する。
図７は本発明の第２実施例による不揮発性半導体記憶装
置を等価的に示す回路図である。
半導体記憶装置の動作を図７を参照しながら説明する。
図７は本発明の第２実施例による不揮発性半導体記憶装
置を等価的に示す回路図である。
【００５６】書き込み時において、例えばメモリセルト
ランジスタＴ５を選択する場合、図示しないデコーダに
より例えばビット線Ｄ１に３Ｖ、ビット線Ｄ０、Ｄ２に
０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に−９Ｖ、ワ
ード線Ｗ０、Ｗ２、Ｗ３に０Ｖ、基板２０１に０Ｖ、選
択ワード線ＳＷ１に３Ｖ、選択ワード線ＳＷ２に０Ｖを
印加することにより、選択トランジスタＳＴ２をオン、
選択トランジスタＳＴ５をオフさせ、メモリセルトラン
ジスタＴ５のソース拡散層を浮遊状態とし、ドレイン拡
散層に３Ｖ、、制御ゲート電極２１１に−９Ｖの電圧を
与える。
ランジスタＴ５を選択する場合、図示しないデコーダに
より例えばビット線Ｄ１に３Ｖ、ビット線Ｄ０、Ｄ２に
０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に−９Ｖ、ワ
ード線Ｗ０、Ｗ２、Ｗ３に０Ｖ、基板２０１に０Ｖ、選
択ワード線ＳＷ１に３Ｖ、選択ワード線ＳＷ２に０Ｖを
印加することにより、選択トランジスタＳＴ２をオン、
選択トランジスタＳＴ５をオフさせ、メモリセルトラン
ジスタＴ５のソース拡散層を浮遊状態とし、ドレイン拡
散層に３Ｖ、、制御ゲート電極２１１に−９Ｖの電圧を
与える。
【００５７】このため、ＦＮトンネリングにより浮遊ゲ
ート電極２０９中の電子がドレイン拡散層に引き抜かれ
メモリセルトランジスタＴ５の書き込みが行われる。
ート電極２０９中の電子がドレイン拡散層に引き抜かれ
メモリセルトランジスタＴ５の書き込みが行われる。
【００５８】また、消去時において、図示しないデコー
ダにより例えばビット線Ｄ０〜Ｄ２に０Ｖ、ソース線Ｓ
０に０Ｖ、ワード線Ｗ１に１３Ｖ、ワード線Ｗ０、Ｗ
２、Ｗ３に０Ｖ、基板２０１に０Ｖ、選択ワード線ＳＷ
１、ＳＷ２に３Ｖを印加することにより、選択トランジ
スタＳＴ２、ＳＴ５をオンさせ、ドレイン拡散層及びソ
ース拡散層に０Ｖ、制御ゲート電極２１１に０Ｖの電圧
を与える。
ダにより例えばビット線Ｄ０〜Ｄ２に０Ｖ、ソース線Ｓ
０に０Ｖ、ワード線Ｗ１に１３Ｖ、ワード線Ｗ０、Ｗ
２、Ｗ３に０Ｖ、基板２０１に０Ｖ、選択ワード線ＳＷ
１、ＳＷ２に３Ｖを印加することにより、選択トランジ
スタＳＴ２、ＳＴ５をオンさせ、ドレイン拡散層及びソ
ース拡散層に０Ｖ、制御ゲート電極２１１に０Ｖの電圧
を与える。
【００５９】このため、ＦＮトンネリングにより基板２
０１からワード線Ｗ１に接続されているメモリセルトラ
ンジスタＴ４〜Ｔ６に電子が注入され、セクター消去が
おこなわれる。
０１からワード線Ｗ１に接続されているメモリセルトラ
ンジスタＴ４〜Ｔ６に電子が注入され、セクター消去が
おこなわれる。
【００６０】また、読み出し時においては、例えばメモ
リセルトランジスタＴ５を選択する場合、図示しないデ
コーダにより例えばビット線Ｄ１に１Ｖ、ビット線Ｄ
０、Ｄ２に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に
３Ｖ、ワード線Ｗ０、Ｗ２、Ｗ３に０Ｖ、基板２０１に
０Ｖ、選択ワード線ＳＷ１、ＳＷ２に３Ｖを印加するこ
とにより、選択トランジスタＳＴ２、ＳＴ５をオンさ
せ、メモリセルトランジスタＴ５のドレイン拡散層に１
Ｖ、ソース拡散層に０Ｖ、制御ゲート電極２１１に３Ｖ
の電圧を与え、メモリセルトランジスタＴ５に電流が流
れるかどうかを不図示のセンスアンプで検出する。
リセルトランジスタＴ５を選択する場合、図示しないデ
コーダにより例えばビット線Ｄ１に１Ｖ、ビット線Ｄ
０、Ｄ２に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に
３Ｖ、ワード線Ｗ０、Ｗ２、Ｗ３に０Ｖ、基板２０１に
０Ｖ、選択ワード線ＳＷ１、ＳＷ２に３Ｖを印加するこ
とにより、選択トランジスタＳＴ２、ＳＴ５をオンさ
せ、メモリセルトランジスタＴ５のドレイン拡散層に１
Ｖ、ソース拡散層に０Ｖ、制御ゲート電極２１１に３Ｖ
の電圧を与え、メモリセルトランジスタＴ５に電流が流
れるかどうかを不図示のセンスアンプで検出する。
【００６１】この第２実施例において、制御ゲート電極
２１１と浮遊ゲート電極２０９の容量結合比が向上して
いるので、書き込み時における制御ゲート電極２１１に
印加する電圧を減少でき、動作時における低電圧化が可
能となる。
２１１と浮遊ゲート電極２０９の容量結合比が向上して
いるので、書き込み時における制御ゲート電極２１１に
印加する電圧を減少でき、動作時における低電圧化が可
能となる。
【００６２】以上説明したように、本発明の第２実施例
による不揮発性半導体記憶装置によれば、素子分離領域
にシールドゲート絶縁膜２０２を介してシールドゲート
電極２０３を形成し、シールドゲート電極２０３に所定
の電圧を印加することによりシールドゲート電極２０３
の間に形成される素子領域を互いに電気的に分離すると
ともにソース／ドレインを埋め込み拡散層２０６として
ドレインコンタクトやソースコンタクトをなくすように
したので、従来に比べてメモリセルの面積のより一層の
縮小が可能になる。また、浮遊ゲート電極２０９の上下
面から制御電圧を印加することにより、セルサイズを大
きくすることなく浮遊ゲート電極２０９と制御ゲート電
極２１１との容量結合比を向上でき、低電圧の書き込み
が可能となる。
による不揮発性半導体記憶装置によれば、素子分離領域
にシールドゲート絶縁膜２０２を介してシールドゲート
電極２０３を形成し、シールドゲート電極２０３に所定
の電圧を印加することによりシールドゲート電極２０３
の間に形成される素子領域を互いに電気的に分離すると
ともにソース／ドレインを埋め込み拡散層２０６として
ドレインコンタクトやソースコンタクトをなくすように
したので、従来に比べてメモリセルの面積のより一層の
縮小が可能になる。また、浮遊ゲート電極２０９の上下
面から制御電圧を印加することにより、セルサイズを大
きくすることなく浮遊ゲート電極２０９と制御ゲート電
極２１１との容量結合比を向上でき、低電圧の書き込み
が可能となる。
【００６３】次に、本発明の第２実施例による製造方法
を図８を参照しながら説明する。図８は、本発明の第２
実施例による製造方法を工程順に示す概略断面図であ
る。
を図８を参照しながら説明する。図８は、本発明の第２
実施例による製造方法を工程順に示す概略断面図であ
る。
【００６４】まず、図８（ａ）に示すように、Ｐ型シリ
コン基板２０１に熱酸化法又はＣＶＤ法によって、厚み
が５０〜１００ｎｍ程度のシリコン酸化膜２０２′を形
成する。そして、ＣＶＤ法によって、厚みが１００〜３
００ｎｍ程度のＰ又はＮ型にドープされた多結晶シリコ
ン膜２０３′、厚みが１００〜３００ｎｍ程度のシリコ
ン酸化膜２０４′、厚みが１００〜２００ｎｍ程度のシ
リコン窒化膜２０５′を順次形成する。
コン基板２０１に熱酸化法又はＣＶＤ法によって、厚み
が５０〜１００ｎｍ程度のシリコン酸化膜２０２′を形
成する。そして、ＣＶＤ法によって、厚みが１００〜３
００ｎｍ程度のＰ又はＮ型にドープされた多結晶シリコ
ン膜２０３′、厚みが１００〜３００ｎｍ程度のシリコ
ン酸化膜２０４′、厚みが１００〜２００ｎｍ程度のシ
リコン窒化膜２０５′を順次形成する。
【００６５】次に、図８（ｂ）に示すように、シリコン
酸化膜２０２′、多結晶シリコン膜２０３′、シリコン
酸化膜２０４′、シリコン窒化膜２０５′をフォトリソ
グラフィー及び異方性ドライエッチングによってパター
ニングし、素子分離領域にシールドゲート酸化膜２０
２、シールドゲート電極２０３、シールドキャップ酸化
膜２０４、シールドキャップ窒化膜２０５を形成する。
酸化膜２０２′、多結晶シリコン膜２０３′、シリコン
酸化膜２０４′、シリコン窒化膜２０５′をフォトリソ
グラフィー及び異方性ドライエッチングによってパター
ニングし、素子分離領域にシールドゲート酸化膜２０
２、シールドゲート電極２０３、シールドキャップ酸化
膜２０４、シールドキャップ窒化膜２０５を形成する。
【００６６】次に、図８（ｃ）に示すように、斜めイオ
ン注入２１２によりシールドゲート酸化膜２０２、シー
ルド電極２０３、シールドキャップ絶縁膜２０４、シー
ルドキャップ窒化膜２０５をマスクとしてシリコン基板
２０１内に砒素を打ち込み、埋め込み拡散層２０６を形
成する。この時の条件としては、砒素を打ち込む場合、
エネルギーを５０〜９０ｋｅＶ、ドーズ量を５×１０15
ｃｍ-2に設定する。
ン注入２１２によりシールドゲート酸化膜２０２、シー
ルド電極２０３、シールドキャップ絶縁膜２０４、シー
ルドキャップ窒化膜２０５をマスクとしてシリコン基板
２０１内に砒素を打ち込み、埋め込み拡散層２０６を形
成する。この時の条件としては、砒素を打ち込む場合、
エネルギーを５０〜９０ｋｅＶ、ドーズ量を５×１０15
ｃｍ-2に設定する。
【００６７】さらに、打ち込みの角度θは、シールドゲ
ート酸化膜２０２、シールド電極２０３、シールドキャ
ップ絶縁膜２０４、シールドキャップ窒化膜２０５の膜
厚の合計（高さ）をａ、間隔をｂとすると、 θ＝ｔａｎ-1（ａ／ｂ） で与えられる。例えば、シールドゲート酸化膜２０２、
シールド電極２０３、シールドキャップ絶縁膜２０４、
シールドキャップ窒化膜２０５の厚みがそれぞれ５０ｎ
ｍ、１００ｎｍ、１００ｎｍ、１００ｎｍ（ａ＝０．３
５μｍ）で、間隔ｂが１μｍの時、打ち込みの角度θは
およそ２０〜２１°となり、シールドゲート酸化膜２０
２、シールド電極２０３、シールドキャップ絶縁膜２０
４、シールドキャップ窒化膜２０５の厚みがそれぞれ１
００ｎｍ、３００ｎｍ、２００ｎｍ、３００ｎｍ（ａ＝
０．９μｍ）で、間隔ｂが１μｍの時、打ち込みの角度
θはおよそ４２〜４５°となる。
ート酸化膜２０２、シールド電極２０３、シールドキャ
ップ絶縁膜２０４、シールドキャップ窒化膜２０５の膜
厚の合計（高さ）をａ、間隔をｂとすると、 θ＝ｔａｎ-1（ａ／ｂ） で与えられる。例えば、シールドゲート酸化膜２０２、
シールド電極２０３、シールドキャップ絶縁膜２０４、
シールドキャップ窒化膜２０５の厚みがそれぞれ５０ｎ
ｍ、１００ｎｍ、１００ｎｍ、１００ｎｍ（ａ＝０．３
５μｍ）で、間隔ｂが１μｍの時、打ち込みの角度θは
およそ２０〜２１°となり、シールドゲート酸化膜２０
２、シールド電極２０３、シールドキャップ絶縁膜２０
４、シールドキャップ窒化膜２０５の厚みがそれぞれ１
００ｎｍ、３００ｎｍ、２００ｎｍ、３００ｎｍ（ａ＝
０．９μｍ）で、間隔ｂが１μｍの時、打ち込みの角度
θはおよそ４２〜４５°となる。
【００６８】このように基板２０１に対して斜め方向か
らイオン注入２１２を行うことにより、シールドゲート
酸化膜２０２、シールド電極２０３、シールドキャップ
絶縁膜２０４、シールドキャップ窒化膜２０５がマスク
となって、それらの端部近傍部分に、互いに離隔した埋
め込み拡散層２０６が自己整合的に形成される。そし
て、この時打ち込まれた不純物が後の熱処理によって若
干横方向に拡散し、シールドゲート酸化膜２０２の下方
に一部が重なった形の埋め込み拡散層２０６が形成され
る。
らイオン注入２１２を行うことにより、シールドゲート
酸化膜２０２、シールド電極２０３、シールドキャップ
絶縁膜２０４、シールドキャップ窒化膜２０５がマスク
となって、それらの端部近傍部分に、互いに離隔した埋
め込み拡散層２０６が自己整合的に形成される。そし
て、この時打ち込まれた不純物が後の熱処理によって若
干横方向に拡散し、シールドゲート酸化膜２０２の下方
に一部が重なった形の埋め込み拡散層２０６が形成され
る。
【００６９】次に、図８（ｄ）に示すように、厚みが１
００〜３００ｎｍ程度のシリコン窒化膜を全面に堆積
し、異方性ドライエッチングを施すことにより、サイド
ウォール窒化膜２０７をシールドゲート電極２０３の側
壁に形成する。その後、ウエットエッチングにより素子
領域のＰ型シリコン基板２０１の表面を露出させた後、
熱酸化法によってトンネル酸化膜２０８として１０ｎｍ
程度の膜厚のシリコン酸化膜を形成する。この時、シー
ルド電極２０３を構成する多結晶シリコンも同時に酸化
されないようにするため、シールドキャップ絶縁膜２０
４及びサイドウォール窒化膜２０７は、いずれも、耐酸
化性を有するシリコン窒化膜で構成するのが望ましい
が、一方又は両方ともシリコン酸化膜であってもよい。
なお、トンネル酸化膜２０８として酸化膜を急速熱処理
法を用いて窒化した酸窒化膜を使用してもよい。その
後、１００〜３００ｎｍ程度の膜厚の導電性多結晶シリ
コン膜をＣＶＤ法などにより形成し、フォトリソグラフ
ィー及びドライエッチングにより、シールドゲート電極
２０３上において前記多結晶シリコン膜を図５のＢ−Ｂ
方向に分離させて浮遊ゲート電極２０９を形成する。
００〜３００ｎｍ程度のシリコン窒化膜を全面に堆積
し、異方性ドライエッチングを施すことにより、サイド
ウォール窒化膜２０７をシールドゲート電極２０３の側
壁に形成する。その後、ウエットエッチングにより素子
領域のＰ型シリコン基板２０１の表面を露出させた後、
熱酸化法によってトンネル酸化膜２０８として１０ｎｍ
程度の膜厚のシリコン酸化膜を形成する。この時、シー
ルド電極２０３を構成する多結晶シリコンも同時に酸化
されないようにするため、シールドキャップ絶縁膜２０
４及びサイドウォール窒化膜２０７は、いずれも、耐酸
化性を有するシリコン窒化膜で構成するのが望ましい
が、一方又は両方ともシリコン酸化膜であってもよい。
なお、トンネル酸化膜２０８として酸化膜を急速熱処理
法を用いて窒化した酸窒化膜を使用してもよい。その
後、１００〜３００ｎｍ程度の膜厚の導電性多結晶シリ
コン膜をＣＶＤ法などにより形成し、フォトリソグラフ
ィー及びドライエッチングにより、シールドゲート電極
２０３上において前記多結晶シリコン膜を図５のＢ−Ｂ
方向に分離させて浮遊ゲート電極２０９を形成する。
【００７０】次に、図８（ｅ）に示すように、熱リン酸
を用いたウエットエッチングによりシールドキャップ窒
化膜２０５の少なくとも一部を除去し、浮遊ゲート電極
２０９とシールドキャップ酸化膜２０４との間に隙間領
域２０５′′を形成する。その後、浮遊ゲート電極１０
９の上部、側部及び隙間領域２０５′′における浮遊ゲ
ート電極２０９の下面上に、層間絶縁膜２１０として例
えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜
からなる酸化膜厚換算で１５〜２０ｎｍ程度の膜厚のＯ
ＮＯ絶縁膜を形成する。なお、ＯＮＯ絶縁膜の下層のシ
リコン酸化膜はＣＶＤ法又は９００〜１０００℃の熱酸
化法により１０ｎｍ程度の膜厚に形成し、シリコン窒化
膜はＣＶＤ法により１０ｎｍ程度の膜厚に形成し、ＯＮ
Ｏ絶縁膜の上層のシリコン酸化膜はＣＶＤ法又は９００
〜１０００℃の熱酸化法により５ｎｍ程度の膜厚に形成
する。
を用いたウエットエッチングによりシールドキャップ窒
化膜２０５の少なくとも一部を除去し、浮遊ゲート電極
２０９とシールドキャップ酸化膜２０４との間に隙間領
域２０５′′を形成する。その後、浮遊ゲート電極１０
９の上部、側部及び隙間領域２０５′′における浮遊ゲ
ート電極２０９の下面上に、層間絶縁膜２１０として例
えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜
からなる酸化膜厚換算で１５〜２０ｎｍ程度の膜厚のＯ
ＮＯ絶縁膜を形成する。なお、ＯＮＯ絶縁膜の下層のシ
リコン酸化膜はＣＶＤ法又は９００〜１０００℃の熱酸
化法により１０ｎｍ程度の膜厚に形成し、シリコン窒化
膜はＣＶＤ法により１０ｎｍ程度の膜厚に形成し、ＯＮ
Ｏ絶縁膜の上層のシリコン酸化膜はＣＶＤ法又は９００
〜１０００℃の熱酸化法により５ｎｍ程度の膜厚に形成
する。
【００７１】次に、ＣＶＤ法などにより層間絶縁膜２１
０の表面を覆うように導電性の多結晶シリコン膜を形成
した後、フォトリソグラフィー及びドライエッチングに
より前記多結晶シリコン膜を図５のＢ−Ｂ方向と直交す
る方向にに分離させ、制御ゲート電極２１１を形成す
る。この時、浮遊ゲート電極２０９及び層間絶縁膜２１
０も同時にエッチングを行い、浮遊ゲート電極２０９及
び層間絶縁膜２１０も図５のＢ−Ｂ方向と直交する方向
に分離させる。なお、制御ゲート電極２１１は、シート
抵抗の低減のためポリサイドやシリサイド構造としても
よい。
０の表面を覆うように導電性の多結晶シリコン膜を形成
した後、フォトリソグラフィー及びドライエッチングに
より前記多結晶シリコン膜を図５のＢ−Ｂ方向と直交す
る方向にに分離させ、制御ゲート電極２１１を形成す
る。この時、浮遊ゲート電極２０９及び層間絶縁膜２１
０も同時にエッチングを行い、浮遊ゲート電極２０９及
び層間絶縁膜２１０も図５のＢ−Ｂ方向と直交する方向
に分離させる。なお、制御ゲート電極２１１は、シート
抵抗の低減のためポリサイドやシリサイド構造としても
よい。
【００７２】以上により、簡便な方法で浮遊ゲート電極
２０９の上面及び下面の一部に制御ゲート電極２１１を
形成できるとともにソース／ドレインを埋め込み拡散層
２０６としてドレインコンタクトやソースコンタクトを
なくすことができる。
２０９の上面及び下面の一部に制御ゲート電極２１１を
形成できるとともにソース／ドレインを埋め込み拡散層
２０６としてドレインコンタクトやソースコンタクトを
なくすことができる。
【００７３】また、本発明は、記憶装置に限らずゲー
ト、ソース及びドレインを有する各種半導体装置の製造
方法に適用が可能である。それらの場合、上述した製造
方法において、ゲート構造の形成方法のみを異ならせれ
ばよい。例えば、ＭＯＳトランジスタを形成する場合、
図８（ｄ）〜（ｅ）の工程において、シリコン基板２０
１の表面にゲート酸化膜を形成した後、その上に、多結
晶シリコン膜等からなるゲート配線をパターン形成すれ
ばよい。
ト、ソース及びドレインを有する各種半導体装置の製造
方法に適用が可能である。それらの場合、上述した製造
方法において、ゲート構造の形成方法のみを異ならせれ
ばよい。例えば、ＭＯＳトランジスタを形成する場合、
図８（ｄ）〜（ｅ）の工程において、シリコン基板２０
１の表面にゲート酸化膜を形成した後、その上に、多結
晶シリコン膜等からなるゲート配線をパターン形成すれ
ばよい。
【００７４】さらに、以上に説明した実施例では、浮遊
ゲート１０８、２０８を有するスタックゲート型ＥＥＰ
ＲＯＭの場合を説明したが、本発明は、同様に高電圧を
印加するＭＮＯＳ型の不揮発性半導体記憶装置について
も、殆ど同様にして適用が可能である。
ゲート１０８、２０８を有するスタックゲート型ＥＥＰ
ＲＯＭの場合を説明したが、本発明は、同様に高電圧を
印加するＭＮＯＳ型の不揮発性半導体記憶装置について
も、殆ど同様にして適用が可能である。
【００７５】
【発明の効果】以上説明したように、本発明によれば、
シールドゲート絶縁膜を介して形成されたシールドゲー
ト電極に所定の電圧を印加することによって素子分離を
行うとともに、制御ゲート電極の一部の領域が浮遊ゲー
ト電極の下面に絶縁膜を介して接するようにしたので、
メモリセルの面積を大きくすることなしに容量結合比を
大きくすることができ、メモリセルの動作時における低
電圧化及び、高速化が可能となる。
シールドゲート絶縁膜を介して形成されたシールドゲー
ト電極に所定の電圧を印加することによって素子分離を
行うとともに、制御ゲート電極の一部の領域が浮遊ゲー
ト電極の下面に絶縁膜を介して接するようにしたので、
メモリセルの面積を大きくすることなしに容量結合比を
大きくすることができ、メモリセルの動作時における低
電圧化及び、高速化が可能となる。
【図１】本発明の第１実施例による不揮発性半導体記憶
装置のメモリセルのパターンを示す平面図である。
装置のメモリセルのパターンを示す平面図である。
【図２】本発明の第１実施例による不揮発性半導体記憶
装置のメモリセルの構造を示す断面図である。
装置のメモリセルの構造を示す断面図である。
【図３】本発明の第１実施例による不揮発性半導体記憶
装置を等価的に示す回路図である。
装置を等価的に示す回路図である。
【図４】本発明の第１実施例による不揮発性半導体記憶
装置の製造方法を工程順に示す断面図である。
装置の製造方法を工程順に示す断面図である。
【図５】本発明の第２実施例による不揮発性半導体記憶
装置のメモリセルのパターンを示す平面図である。
装置のメモリセルのパターンを示す平面図である。
【図６】本発明の第２実施例による不揮発性半導体記憶
装置のメモリセルの構造を示す断面図である。
装置のメモリセルの構造を示す断面図である。
【図７】本発明の第２実施例による不揮発性半導体記憶
装置を等価的に示す回路図である。
装置を等価的に示す回路図である。
【図８】本発明の第２実施例による不揮発性半導体記憶
装置の製造方法を工程順に示す断面図である。
装置の製造方法を工程順に示す断面図である。
【図９】従来の不揮発性半導体記憶装置のメモリセルの
構造を示す断面図である。
構造を示す断面図である。
【図１０】従来の不揮発性半導体記憶装置のメモリセル
の構造を示す断面図である。
の構造を示す断面図である。
１０１、２０１ Ｐ型シリコン半導体基板 １０２、２０２ シールドゲート絶縁膜 １０２′、２０２′ シリコン酸化膜 １０３、２０３ シールドゲート電極 １０３′、２０３′ 多結晶シリコン膜 １０４、２０４ シールドキャップ酸化膜 １０４′、２０４′ シリコン酸化膜 １０５、２０５ シールドキャップ窒化膜 １０５′、２０５′ シリコン窒化膜 １０５′′、２０５′′ 隙間領域 ２０６ 埋め込み拡散層 １０７ サイドウォール酸化膜 ２０７ サイドウォール窒化膜 １０８、２０８ トンネル酸化膜 １０９、２０９ 浮遊ゲート電極 １１０、２１０ 層間絶縁膜 １１１、２１１ 制御ゲート電極 １１３ ドレイン拡散層 １１４ ソース拡散層 １１５ ドレインコンタクト １１６ ソースコンタクト Ｔ１〜Ｔ１２ メモリセルトランジスタ ＳＴ１〜ＳＴ６ 選択トランジスタ Ｄ０〜Ｄ２ ビット線 Ｗ０〜Ｗ３ ワード線 Ｓ０ ソース線 ＳＷ１、ＳＷ２ 選択ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (8)
- 【請求項１】 半導体基板の素子分離領域にシールドゲ
ート絶縁膜を介して形成されたシールドゲート電極と、 前記素子分離領域によって素子分離された素子領域に一
部の領域がトンネル絶縁膜を介して接する浮遊ゲート電
極と、 前記浮遊ゲート電極上に層間絶縁膜を介して形成される
とともに少なくとも一部の領域が前記浮遊ゲート電極の
下面に絶縁膜を介して接する制御ゲート電極とを備える
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記制御ゲート電極が前記浮遊ゲート電
極の下面に絶縁膜を介して接する領域は、前記シールド
ゲート電極上に前記層間絶縁膜を介して形成されている
ことを特徴とする請求項１に記載の不揮発性半導体記憶
装置。 - 【請求項３】 第１導電型半導体基板上に所定の間隔で
配置されるとともにシールドゲート絶縁膜を介して形成
されたシールドゲート電極と前記シールドゲート電極の
側面に形成されたサイドウォール絶縁膜と前記シールド
ゲート電極の上面に形成されたキャップ絶縁膜とを有す
る素子分離領域と、 前記素子分離領域に層間絶縁膜を介して重なって配置さ
れるとともに前記素子分離領域の間の素子領域にトンネ
ル絶縁膜を介して一部の領域が接する浮遊ゲート電極
と、 前記浮遊ゲート電極上に前記素子分離領域と直交する方
向に前記層間絶縁膜を介して形成されるとともに少なく
とも一部の領域が前記浮遊ゲート電極の下面に前記層間
絶縁膜を介して接する制御ゲート電極とを備えることを
特徴とする不揮発性半導体記憶装置。 - 【請求項４】 前記制御ゲート電極が多結晶シリコンに
よって形成されていることを特徴とする請求項１〜３の
いずれか一項に記載の不揮発性半導体記憶装置。 - 【請求項５】 第２導電型のソース／ドレイン拡散層が
前記素子分離領域の両側に平行して形成されていること
を特徴とする請求項３又は４に記載の不揮発性半導体記
憶装置。 - 【請求項６】 第１導電型半導体基板上に第１の絶縁
膜、第１の導電膜、第２の絶縁膜、第３の絶縁膜を順次
形成する工程と、 前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁
膜、前記第３の絶縁膜を所定の方向に所定の間隔で分離
させることにより素子分離領域を形成する工程と、 前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁
膜、前記第３の絶縁膜の側面にサイドウォール絶縁膜を
形成する工程と、 前記素子分離領域の間の素子領域にトンネル絶縁膜を形
成する工程と、 第２の導電膜を全面に形成した後、前記素子分離領域上
における前記第２の導電膜の一部を除去する工程と、 前記第３の絶縁膜の少なくとも一部を除去する工程と、 前記第２の導電膜の露出した面全体を覆う層間絶縁膜を
形成する工程と、 第３の導電膜を化学的気相成長法により全面に形成する
工程と、 前記第３の導電膜、前記層間絶縁膜、前記第２の導電膜
を前記素子分離領域と直交する方向に所定の間隔で分離
させる工程と、 前記第３の導電膜をマスクとして第２導電型の不純物を
イオン注入することによりソース／ドレイン拡散層を形
成する工程とを備えることを特徴とする不揮発性半導体
記憶装置の製造方法。 - 【請求項７】 第１導電型半導体基板上に第１の絶縁
膜、第１の導電膜、第２の絶縁膜、第３の絶縁膜を順次
形成する工程と、 前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁
膜、前記第３の絶縁膜を所定の方向に所定の間隔で分離
させることにより素子分離領域を形成する工程と、 前記素子分離領域と直交する方向からの斜めイオン注入
により前記素子分離領域の両側にソース／ドレイン拡散
層を形成するとともに前記ソース／ドレイン拡散層の間
にチャネル領域を形成する工程と、 前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁
膜、前記第３の絶縁膜の側面にサイドウォール絶縁膜を
形成する工程と、 前記素子分離領域の間の素子領域にトンネル絶縁膜を形
成する工程と、 第２の導電膜を全面に形成した後、前記素子分離領域上
における前記第２の導電膜の一部を除去する工程と、 前記第３の絶縁膜の少なくとも一部を除去する工程と、 前記第２の導電膜の露出した面全体を覆う層間絶縁膜を
形成する工程と、 第３の導電膜を化学的気相成長法により全面に形成する
工程と、 前記第３の導電膜、前記層間絶縁膜、前記第２の導電膜
を前記素子分離領域と直交する方向に所定の間隔で分離
させる工程とを備えることを特徴とする不揮発性半導体
記憶装置の製造方法。 - 【請求項８】 前記第２の絶縁膜及びサイドウォール絶
縁膜がシリコン酸化膜からなり、前記第３の絶縁膜がシ
リコン窒化膜からなることを特徴とする請求項６又は７
に記載の不揮発性半導体記憶装置の製造方法。
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|---|---|---|---|---|
| KR20010076327A (ko) * | 2000-01-24 | 2001-08-11 | 니시가키 코지 | 반도체 메모리 장치와 그 제조 방법 |
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-
1995
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| KR100348836B1 (ko) * | 1999-01-22 | 2002-08-17 | 닛본 덴기 가부시끼가이샤 | 반도체 장치의 제조 방법, 불휘발성 반도체 메모리 장치및 그 제조 방법 |
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