KR100826985B1 - 모스펫 소자 및 그 제조방법 - Google Patents
모스펫 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR100826985B1 KR100826985B1 KR1020070031918A KR20070031918A KR100826985B1 KR 100826985 B1 KR100826985 B1 KR 100826985B1 KR 1020070031918 A KR1020070031918 A KR 1020070031918A KR 20070031918 A KR20070031918 A KR 20070031918A KR 100826985 B1 KR100826985 B1 KR 100826985B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- silicon layer
- gate
- episilicon
- insulating film
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 82
- 239000010703 silicon Substances 0.000 claims abstract description 82
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 238000002955 isolation Methods 0.000 claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 11
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 238000009413 insulation Methods 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 description 5
- 239000000969 carrier Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명의 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 실리콘기판과 매몰절연막 및 소오스/드레인 영역을 갖으며, 상기 매몰절연막이 노출되도록 드레인 영역을 노출시키는 홀이 구비된 실리콘층으로 적층된 SOI 기판과, 상기 홀 및 이에 인접한 실리콘층 상에 적층으로 형성된 소자분리막용 절연막 및 에피실리콘층과, 상기 에피실리콘층을 포함한 SOI 기판 상에 형성된 게이트와, 상기 게이트 측면의 에피실리콘층 내에 형성된 드레인 영역 및 상기 게이트 측면에 에피실리콘층이 형성되지 않은 실리콘층 내에 형성된 소오스 영역을 포함한다.
Description
도 1은 종래 기술에 따른 반도체 소자의 Z-RAM을 보여주는 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 Z-RAM을 보여주는 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 Z-RAM 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200,300: 실리콘기판 210,310: 매몰절연막
220,320: 실리콘층 230,330: 소자분리용 절연막
240,340: 에피실리콘층 250,350: 게이트
260,360: 게이트 스페이서 H: 홈
SOI: SOI 기판
본 발명은 반도체 소자의 Z-RAM(Zero capacitor RAM)에 관한 것으로, 보다 상세하게는, 홀이 저장되는 플로우팅 바디를 증가시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 더욱더 작은 면적에서 원하는 동작을 구현하기 위해 많은 노력이 진행되고 있다.
최근 캐패시터 없이(capacitorless) 플로우팅 바디(floating body)에 다수의 캐리어(carrier)를 차지 업(charge-up)하여 셀의 문턱전압(Vt)에 변화를 줌으로써 데이타를 기억하는 제로 캐패시터 램(Zero capacitor RAM)이라 불리는 Z-RAM이 활발히 연구되고 있다.
이러한, Z-RAM은 캐패시터가 형성되는 DRAM에 비해 공정 단계의 감소 및 밀도 증가라는 유리한 장점을 가지고 있다.
도 1은 종래의 Z-RAM 구조의 단면도로서, 도시된 바와 같이, 벌크 실리콘으로 이루어진 단결정 실리콘 기판를 대신하여 실리콘 기판(100)과 매몰산화막(110) 및 실리콘층(120)의 적층 구조로 이루어진 SOI(Silicon On Insulator) 기판을 사용한다.
이와 같이 SOI 기판을 사용하는 Z-RAM은, 상기 SOI 기판을 사용하여 드레인(Drain) 방향에 강한 포지티브 전압(positive voltage)를 가하여 핫 캐리어(hot carrier)의 포텐셜을 높여 핫 캐리어에 의한 충돌된 이온화(impact ionization)에 의해서 일랙트론-홀(electron-hole) 쌍을 만들며, 이렇게 생성된 일랙트론-홀 쌍 중 일렉트론은 드레인에 걸린 강한 포지티브 전압에 의해 드레인으로 빠지게 되고, 남은 홀은 플로우팅 바디인 실리콘층(120) 내에 저장되는 방식을 가진다.
이러한, 상기 Z-RAM은 플로우팅 바디, 즉, 실리콘층(110)에 저장된 홀의 양 에 따라서 트랜지스터의 문턱전압(Vt)이 달라지게 되면서 데이타(Data)를 기억하게 된다.
이처럼, 상기 Z-RAM은 플로우팅 바디에 전하를 저장하는 방식으로 데이타를 쓰고 읽는 특징임에 따라, 소자의 리프레쉬(refresh) 특성은 홀이 저장되는 플로우팅 바디에 비례하고 있다.
그러나, 100㎚ 이하의 채널 길이(channel length)를 갖는 셀 어레이(cell array)에서는 전하가 보관되는 트랜지스터의 체적도 감소함에 따라 10㎳ 이하의 리프레쉬 특성을 가지게 되어 캐패시터를 갖는 디램(DRAM)에 비해 데이타 유지 시간(data retention time)이 작아서 디램에는 그 적용이 힘든 실정이다.
본 발명은 전하가 보관되는 트랜지스터의 체적을 증가시켜 리프레쉬 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명은, 실리콘기판과 매몰절연막 및 소오스/드레인 영역을 갖으며, 상기 매몰절연막이 노출되도록 드레인 영역을 노출시키는 홀이 구비된 실리콘층으로 적층된 SOI 기판; 상기 홀 및 이에 인접한 실리콘층 상에 적층으로 형성된 소자분리막용 절연막 및 에피실리콘층; 상기 에피실리콘층을 포함한 SOI 기판 상에 형성된 게이트; 상기 게이트 측면의 에피실리콘층 내에 형성된 드레인 영역; 및 상기 게이트 측면에 에피실리콘층이 형성되지 않은 실리콘층 내에 형성된 소오스 영역;을 포함하는 반도체 소자를 제공한다.
여기서, 상기 실리콘층은 500∼3000Å 두께로 형성된 포함한다.
상기 에피실리콘층은 N-타입인 것을 포함한다.
상기 게이트 양측 벽에 게이트 스페이서가 더 형성된 것을 포함한다.
또한, 본 발명은, 실리콘기판과 매몰절연막 및 소오스/드레인 영역을 갖는 실리콘층으로 적층된 SOI 기판의 상기 매몰절연막이 노출되도록 상기 실리콘층을 식각하여 드레인 영역을 노출시키는 홀을 형성하는 단계; 상기 홀이 형성된 SOI 기판 상에 홀이 매립되도록 소자분리용 절연막을 형성하는 단계; 상기 매몰절연막이 노출되지 않도록 홀 내에 형성된 소자분리용 절연막을 식각하여 홀의 측면 부분을 노출시키는 단계; 상기 측면 부분이 노출된 홀을 포함한 SOI 기판 전면에 SEG 공정을 수행하여 상기 측면 부분이 노출된 홀 및 이에 인접한 실리콘층 상에 에피실리콘층을 형성하는 단계; 상기 실리콘층 상에 형성된 소자분리용 절연막을 제거하는 단계; 상기 에피실리콘층을 포함한 SOI 기판 상에 게이트를 형성하는 단계; 및 상기 실리콘층의 에피실리콘층 내에 드레인 영역을 형성함과 아울러 에피실리콘층이 형성되지 않은 게이트 측면의 실리콘층 내에 소오스 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 실리콘층은 500∼3000Å 두께로 형성하는 것을 포함한다.
상기 매몰절연막이 노출되지 않도록 홀 내에 형성된 소자분리용 절연막을 식각하여 홀의 측면 부분을 노출시키는 단계는, 상기 소자분리막용 절연막을 실리콘층의 상단 부분에서 100∼1900Å 두께만큼 식각하는 것을 포함한다.
상기 에피실리콘층은 N-타입인 것을 포함한다.
상기 에피실리콘층을 형성하는 단계는, 상기 에피실리콘층이 상기 실리콘층 상에 형성된 소자분리용 절연막 부분까지 형성하도록 수행하는 것을 포함한다.
상기 에피실리콘층을 포함한 SOI 기판 상에 게이트를 형성하는 단계 후, 상기 실리콘층의 에피실리콘층 내에 드레인 영역을 형성함과 아울러 에피실리콘층이 형성되지 않은 게이트 측면의 실리콘층 내에 소오스 영역을 형성하는 단계 전,
상기 게이트 양측 벽에 게이트 스페이서를 형성하는 단계;를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 실리콘기판과 매몰절연막 및 실리콘층으로 적층된 SOI 기판을 적용하는 반도체 소자의 Z-RAM에 관한 것으로, 상기 실리콘층의 두께를 종래 대비 두껍게 형성하며, SOI 기판의 드레인 영역 내에 소자분리막용 절연막과 에피실리콘막을 적층으로 형성하는 것을 특징으로 하며, 이를 통해, 소자의 구동 전류 및 속도를 크게 향상시켜 소자의 리프레쉬 특성을 개선시킬 수 있는 효과를 갖도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 Z-RAM을 나타내는 단면도로서, 도시된 바와 같이, 상기 반도체 소자의 Z-RAM은 실리콘기판(200)과 매몰절연막(210) 및 소오스/드레인 영역(Source/Drain)을 갖으며, 상기 매몰절연막(210)이 노출되도록 드레인 영역을 노출시키는 홀(H)이 구비된 실리콘층(220)으로 적층된 SOI 기판(SOI)의 상기 홀(H) 및 이에 인접한 실리콘층(220) 상에 소자분리막용 절 연막(230) 및 에피실리콘층(240)이 적층으로 형성되며, 상기 에피실리콘층(240)을 포함한 SOI 기판(SOI) 상에 게이트(250)가 형성되며, 상기 게이트(250) 측면의 에피실리콘층(240) 내에는 드레인 영역(Drain)이, 상기 게이트(250) 측면에 에피실리콘층이 형성되지 않은 실리콘층(220) 내에는 소오스 영역(Source)이 형성된 구조를 갖는다.
여기서, 상기 실리콘층(220)은 500∼3000Å 두께를 갖는다.
그리고, 상기 에피실리콘층(240)은 N-타입 이도록 한다.
이와 같이, 본 발명은 캐패시터 없이(capacitorless) 플로우팅 바디(floating body), 즉, 상기 실리콘층에 다수의 캐리어(carrier)를 차지 업(charge-up)하여 셀의 문턱전압(Vt)에 변화를 줌으로써 데이타를 기억하는 Z-RAM에서 상기 SOI 기판의 플로우팅 바디인 실리콘층 두께를 종래 대비 두껍게 형성됨에 따라 플로우팅 바디의 크기가 증가되어, 그래서, 전하가 보관되는 트랜지스터의 체적이 증가하게 된다.
이처럼, 본 발명은 전하가 보관되는 트랜지스터의 체적이 증가함에 따라 소자의 리프레쉬 특성을 향상시킬 수 있게 된다.
또한, 실리콘층에 구비된 홈 내에 소자분리용 절연막이 형성됨에 따라 셀 간의 전기적 분리가 이루어지면서 선택되지 않은 셀에 대한 영향을 억제할 수 있게 된다.
자세하게는, 도 3a 내지 도 3e를 참조하여 본 발명의 실시예에 따른 반도체 소자의 Z-RAM 제조방법을 설명하도록 한다.
도 3a를 참조하면, 실리콘기판(300)과 매몰절연막(310) 및 소오스/드레인 영역을 갖는 P-타입의 실리콘층(320)으로 적층된 SOI 기판(SOI)을 마련한 후, 상기 매몰절연막(310)이 노출되도록 SOI 기판의 실리콘층(320)을 식각하여 드레인 영역을 노출시키는 홀(H)을 형성한다.
여기서, 상기 실리콘층(320)은 500∼3000Å 두께로 형성한다.
그런다음, 상기 홀(H)이 형성된 SOI 기판(SOI) 상에 홀(H)이 매립되도록 산화막 계열의 소자분리용 절연막(330)을 증착한다.
도 3b를 참조하면, 상기 소자분리용 절연막(330) 상에 상기 홀(H) 부분을 노출시키는 마스크패턴(미도시)을 형성한 후, 상기 마스크패턴을 식각마스크로 이용해서 홀 내에 형성된 소자분리용 절연막(330)을 식각하여 홀(H)의 측면 부분을 노출시킨다.
여기서, 상기 소자분리용 절연막(330)은 상기 매몰절연막(310)이 노출되지 않는 범위로 실리콘층(320)의 상단 부분에서 100∼1900Å 두께만큼 식각하도록 한다.
이때, 상기 소자분리용 절연막(330)이 실리콘층(320)의 상단 부분으로부터 100∼1900Å 두께만큼 식각된 것으로 인해 홀(H)의 측면 부분은 100∼1900Å 깊이만큼 노출된다.
그런다음, 상기 마스크패턴을 제거한다.
도 3c를 참조하면, 상기 측면 부분이 노출된 홀(H)을 포함한 SOI 기판(SOI) 전면에 선택적 에피택셜 성장(Selective epitaxail Growth: 이하, "SEG") 공정을 수행하여 상기 측면 부분이 노출된 홀(H) 및 이에 인접한 실리콘층(320) 상에 N-타입의 에피실리콘층(340)을 형성한다.
여기서, 상기 실리콘층(320) 상에 소자분리용 절연막(330)이 형성되어 있으므로, SEG 공정에 따른 실리콘의 성장은 홀의 측면 부분에서 이루어지게 되면서 상기 에피실리콘층(340)은 측면 부분이 노출된 홀(H) 및 이에 인접한 실리콘층(320) 상에만 형성하게 된다.
도 3d를 참조하면, 상기 실리콘층(320) 상에 형성된 소자분리용 절연막을 제거하여, 이로써, 상기 홀(H) 내에 소자분리용 절연막(330)과 에피실리콘층(340)이 구비되며, 종래 대비 두꺼운 두께를 갖는 실리콘층(320)을 구성하게 된다.
이처럼, 상기 실리콘층(320) 내에 소자분리용 절연막(330)이 형성됨에 따라, 이로 인해, 셀(cell) 간의 소자분리가 이뤄지게 되면서 선택되지 않은 셀에 의한 영향을 억제할 수 있게 된다.
또한, 상기 실리콘층(320)이 종래 대비 두꺼운 두께로 형성됨에 따라, 상기 SOI 기판의 플로우팅 바디인 실리콘층의 두께 증가로 인해 전하가 보관되는 트랜지스터의 체적을 증가시킬 수 있어, 이로 인해, 소자의 리프레쉬 특성을 향상시킬 수 있다.
도 3e를 참조하면, 상기 에피실리콘층(340)을 포함한 SOI 기판(SOI) 상에 게이트 물질들을 차례로 증착한 후, 이들에 대해 마스크 공정 및 식각 공정을 진행하여 상기 SOI 기판(SOI) 상에 게이트(350)를 형성한다.
그런다음, 상기 게이트(350) 간의 전기적인 간섭을 억제하기 위해 게이트 양 측 벽에 절연물질로 게이트 스페이서(360)를 형성한다.
다음으로, 상기 게이트 스페이서(360)가 형성된 게이트(350)를 포함한 SOI 기판(SOI) 전면에 고농도 불순물 이온주입을 수행하여 상기 실리콘층의 에피실리콘층(340) 내에 드레인 영역(Drain)을 형성함과 아울러 에피실리콘층이 형성되지 않은 게이트(350) 측면의 실리콘층(320) 내에 소오스 영역(source)을 형성하여, 이로써, 본 발명의 실시예에 따른 반도체 소자의 Z-RAM을 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
본 발명은, 캐패시터 없이 플로우팅 바디, 즉, 실리콘층에 다수의 캐리어를 차지 업하여 셀의 문턱전압(Vt)에 변화를 줌으로써 데이타를 기억하는 Z-RAM에서 플로우팅 바디인 실리콘층 두께를 종래 대비 두껍게 형성하여 플로우팅 바디의 크기가 증가시킨다.
따라서, 본 발명은 플로우팅 바디의 크기 증가로 인해 전하가 보관되는 트랜지스터의 체적을 증가시킬 수 있어, 이로 인해 소자의 구동 전류 및 속도를 크게 향상시켜 소자의 리프레쉬 특성을 개선시킬 수 있다.
또한, 본 발명은 드레인 영역 아래의 실리콘층 내에 소자분리용 절연막을 형성함에 따라 셀 간의 전기적 분리가 이루어지면서 선택되지 않은 셀에 대한 영향을 억제할 수 있게 된다.
Claims (10)
- 실리콘기판과 매몰절연막 및 소오스/드레인 영역을 갖으며, 상기 매몰절연막이 노출되도록 드레인 영역을 노출시키는 홀이 구비된 실리콘층으로 적층된 SOI 기판;상기 홀 및 이에 인접한 실리콘층 상에 적층으로 형성된 소자분리막용 절연막 및 에피실리콘층;상기 에피실리콘층을 포함한 SOI 기판 상에 형성된 게이트;상기 게이트 측면의 에피실리콘층 내에 형성된 드레인 영역; 및상기 게이트 측면에 에피실리콘층이 형성되지 않은 실리콘층 내에 형성된 소오스 영역;을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 실리콘층은 500∼3000Å 두께로 형성된 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 에피실리콘층은 N-타입인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 양측 벽에 게이트 스페이서가 더 형성된 것을 특징으로 하는 반도체 소자.
- 실리콘기판과 매몰절연막 및 소오스/드레인 영역을 갖는 실리콘층으로 적층된 SOI 기판의 상기 매몰절연막이 노출되도록 상기 실리콘층을 식각하여 드레인 영역을 노출시키는 홀을 형성하는 단계;상기 홀이 형성된 SOI 기판 상에 홀이 매립되도록 소자분리용 절연막을 형성하는 단계;상기 매몰절연막이 노출되지 않도록 홀 내에 형성된 소자분리용 절연막을 식각하여 홀의 측면 부분을 노출시키는 단계;상기 측면 부분이 노출된 홀을 포함한 SOI 기판 전면에 SEG 공정을 수행하여 상기 측면 부분이 노출된 홀 및 이에 인접한 실리콘층 상에 에피실리콘층을 형성하는 단계;상기 실리콘층 상에 형성된 소자분리용 절연막을 제거하는 단계;상기 에피실리콘층을 포함한 SOI 기판 상에 게이트를 형성하는 단계; 및상기 실리콘층의 에피실리콘층 내에 드레인 영역을 형성함과 아울러 에피실리콘층이 형성되지 않은 게이트 측면의 실리콘층 내에 소오스 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 실리콘층은 500∼3000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 매몰절연막이 노출되지 않도록 홀 내에 형성된 소자분리용 절연막을 식각하여 홀의 측면 부분을 노출시키는 단계는,상기 소자분리막용 절연막을 실리콘층의 상단 부분에서 100∼1900Å 두께만큼 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 에피실리콘층은 N-타입인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 에피실리콘층을 형성하는 단계는,상기 에피실리콘층이 상기 실리콘층 상에 형성된 소자분리용 절연막 부분까지 형성하도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 에피실리콘층을 포함한 SOI 기판 상에 게이트를 형성하는 단계 후, 상 기 실리콘층의 에피실리콘층 내에 드레인 영역을 형성함과 아울러 에피실리콘층이 형성되지 않은 게이트 측면의 실리콘층 내에 소오스 영역을 형성하는 단계 전,상기 게이트 양측 벽에 게이트 스페이서를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070031918A KR100826985B1 (ko) | 2007-03-30 | 2007-03-30 | 모스펫 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070031918A KR100826985B1 (ko) | 2007-03-30 | 2007-03-30 | 모스펫 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100826985B1 true KR100826985B1 (ko) | 2008-05-02 |
Family
ID=39649527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070031918A KR100826985B1 (ko) | 2007-03-30 | 2007-03-30 | 모스펫 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100826985B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11469306B2 (en) | 2019-10-24 | 2022-10-11 | Samsung Electronics Co., Ltd. | Semiconductor device having a gate electrode in a trench |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000357784A (ja) | 1999-06-15 | 2000-12-26 | Fujitsu Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2001244469A (ja) | 2000-03-02 | 2001-09-07 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR20040037002A (ko) * | 2002-10-25 | 2004-05-04 | 삼성전자주식회사 | 분리된 펀치쓰루 방지막을 갖는 집적회로 트랜지스터 및그 형성방법 |
| KR20060002056A (ko) * | 2004-07-01 | 2006-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 형성 방법 |
-
2007
- 2007-03-30 KR KR1020070031918A patent/KR100826985B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000357784A (ja) | 1999-06-15 | 2000-12-26 | Fujitsu Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2001244469A (ja) | 2000-03-02 | 2001-09-07 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR20040037002A (ko) * | 2002-10-25 | 2004-05-04 | 삼성전자주식회사 | 분리된 펀치쓰루 방지막을 갖는 집적회로 트랜지스터 및그 형성방법 |
| KR20060002056A (ko) * | 2004-07-01 | 2006-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 형성 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11469306B2 (en) | 2019-10-24 | 2022-10-11 | Samsung Electronics Co., Ltd. | Semiconductor device having a gate electrode in a trench |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7109544B2 (en) | Architecture for vertical transistor cells and transistor-controlled memory cells | |
| KR100801707B1 (ko) | 플로팅 바디 메모리 및 그 제조방법 | |
| US7608506B2 (en) | Body-contacted semiconductor structures and methods of fabricating such body-contacted semiconductor structures | |
| US11839085B2 (en) | Three-dimensional vertical single transistor ferroelectric memory and manufacturing method thereof | |
| JP5181304B2 (ja) | キャパシタレス１トランジスタｄｒａｍセルのアレイを含む集積回路及びキャパシタレス１トランジスタｄｒａｍセルのラインを形成する方法 | |
| KR100699890B1 (ko) | 반도체 메모리 소자 및 그 제조 방법 | |
| US7847322B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| KR20110118845A (ko) | 플로팅 바디를 갖는 메모리 셀에 관한 방법, 장치, 및 시스템 | |
| US20090173984A1 (en) | Integrated circuit and method of manufacturing an integrated circuit | |
| KR20110136532A (ko) | 함몰된 바디에 두개의 게이트를 갖는 1ｔ 디램 소자와 그 동작방법 및 제조방법 | |
| US20100109084A1 (en) | Semiconductor Device and Method for Fabricating the Same | |
| KR101357304B1 (ko) | 커패시터리스 디램 및 그의 제조 및 동작방법 | |
| JP4755946B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR20010051702A (ko) | Ｄｒａｍ-셀 장치 및 그의 제조 방법 | |
| KR100826985B1 (ko) | 모스펫 소자 및 그 제조방법 | |
| WO2023245788A1 (zh) | 半导体器件及其形成方法 | |
| KR100950757B1 (ko) | 반도체 소자의 제조방법 | |
| KR100861301B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| US20120142152A1 (en) | Methods Of Forming Memory Cells | |
| US8232149B2 (en) | SOI device having an increasing charge storage capacity of transistor bodies and method for manufacturing the same | |
| WO2024060676A9 (zh) | 半导体结构和半导体结构的制造方法 | |
| KR20090050638A (ko) | 제로 캐패시터 램 및 그의 제조방법 | |
| US7649228B2 (en) | Forming floating body RAM using bulk silicon substrate | |
| US20110024829A1 (en) | Semiconductor device having voids along buried gates and method for manufacturing the same | |
| TW202209648A (zh) | 包括電浮接體電晶體的記憶體裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110325 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |