KR20060002056A - 반도체 소자의 트랜지스터 형성 방법 - Google Patents

반도체 소자의 트랜지스터 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로써, 본 발명은 반도체 소자의 소스-게이트(또는 드레인-게이트)간의 거리를 멀게 유지하여 GIDL을 감소시기 위하여, STI(Shallow Trench Isolation) 구조의 트랜지스터, 특히 반도체 소자의 D램 셀 트랜지스터 형성시 활성 영역에 랜딩 플러그 콘택이 형성될 영역에 게이트를 적층하기 이전 식각 공정을 통해 게이트 측벽 사이에 트렌치를 형성한 후 트렌치 측벽에 미리 질화막을 형성시켜 게이트 측벽 질화막을 반도체 기판 하부까지 길게 더 형성하는 것이다.

Description

반도체 소자의 트랜지스터 형성 방법{METHOD FOR FABRICATING TRANSISTOR OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 게이트가 형성된 단면도.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 트랜지스터 형성 방법을 도시한 단면도들.
< 도면의 주요부분에 대한 부호의 설명 >
10, 100 : 반도체 기판 20, 120 : 활성영역
30, 133 : 게이트 산화막 40, 134 : 게이트 폴리실리콘층
50, 135 : 금속층 60, 136 : 하드마스크층
70, 170 : 게이트 80 : 게이트 측벽 질화막
150 : 트렌치 측벽 질화막 160 : 실리콘층
180 : 실링 질화막(Sealing Nitride)
본 발명은 반도체 소자의 트랜지스터 형성 방법에 대한 것으로써, 특히 반도체 소자의 게이트의 측벽에서 발생하는 누설 전류를 감소시키기 위하여, 게이트의 유효 측벽 길이를 증가시키는 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
반도체 소자의 게이트 측벽을 이루는 질화막은 반도체 기판의 표면까지만 형성되는 것이 일반적이다.
도 1은 종래 기술에 따른 반도체 소자의 게이트가 형성된 단면도이다.
반도체 기판(10) 상에 활성 영역(20)이 정의되어 있다. 활성 영역의 상부에 게이트 산화막(30), 게이트 폴리실리콘층(40), 금속층(50) 및 하드마스크층(60)의 적층 구조로 형성된 게이트(70)가 있다. 상기 게이트(70)의 상부 및 측벽에 질화막(80)이 형성된다. 이때, 측벽 질화막(80)의 하부에서 누설 전류가 발생(Gate Induced Drain Leakage : 이하 GIDL)하는 문제가 있다. 상기 GIDL을 감소시키기 위해서 게이트 측벽 질화막(80)의 두께를 증가시키는 방법이 있다. 그러나 반도체 소자가 고집적화 될수록 반도체 소자의 셀 트랜지스터 크기가 작아지므로 게이트(80) 사이의 거리가 매우 가깝게 형성된다. 따라서, 측벽 두께(80)가 증가할 경우, 랜딩 플러그 콘택 영역이 좁아지고, 이로 인해서 저항이 증가하고 동작 전류 감소의 원인이 되는 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 STI(Shallow Trench Isolation) 구조의 트랜지스터, 특히 반도체 소자의 D램 셀 트랜지스터 형성시 활성 영역에 랜딩 플러그 콘택이 형성될 영역에 게이트를 적층하기 이전 식각 공정을 통해 게이트 측벽 사이에 트렌치를 형성한 후 트렌치 측벽에 미리 질화막을 형성시켜 게이트 측벽 질화막을 반도체 기판 하부까지 길게 더 형성 할 수 있고, 소스-게이트(또는 드레인-게이트)간의 거리를 멀게 유지하여 GIDL을 감소시킬 수 있는 반도체 소자의 트랜지스터 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 반도체 기판 상에 활성영역을 형성하는 단계와,
상기 반도체 기판 표면에 버퍼 산화막(Buffer Oxide)을 형성하는 단계와,
랜딩 플러그 콘택으로 예정된 영역을 식각하여 트렌치를 형성하는 단계와,
상기 트렌치 측벽에 질화막을 형성하는 단계와,
상기 트렌치를 매립하는 실리콘층을 성장시키는 단계와,
평탄화 식각 공정을 수행하여 상기 반도체 기판의 표면을 노출시키는 단계와,
상기 반도체 기판 상부에 하드마스크층, 금속층, 게이트 폴리실리콘층 및 게이트 산화막으로 이루어진 게이트를 형성하는 단계와,
상기 게이트의 표면에 실링 질화막(Sealing Nitride)을 형성하는 단계 및
상기 트렌치 내의 실리콘층에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 트랜지스터 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 STI(Shallow Trench Isolation) 구조의 산화막을 이용하여 활성영역(120)을 형성한다.
도 2b를 참조하면, 반도체 기판(100) 표면에 버퍼 산화막(Buffer Oxide)(120)을 형성한다. 이때, 버퍼 산화막(120)은 후속의 공정에서 질화막 증착시 반도체 기판에 가해지는 스트레스(stress)를 완충시키고 계면을 보호하는 역할을 한다.
도 2c를 참조하면, 랜딩 플러그 콘택으로 예정된 영역을 식각하여 트렌치를 형성한다. 이때, 트렌치 형성을 위해 감광막(140)을 이용한 마스크 및 식각 공정을 수행하여 활성 영역(120)에만 셀 트렌치를 형성하는 것이 바람직하다.
도 2d 및 도 2e를 참조하면, 반도체 기판(100) 전면에 질화막(150)을 형성한후 비등방성 식각 공정을 수행하여 반도체 기판 상부 및 트렌치 하부의 질화막을 제거하여, 트렌치 측벽에 측벽 질화막(150)을 형성한다. 이때, 트렌치 측벽 질화막(150)은 후속의 게이트 형성 후에 게이트의 측벽 질화막과 연결되는 것을 고려하여 형성하는 것이 바람직하다.
도 2f를 참조하면, 트렌치를 매립하는 실리콘층(160)을 성장시킨다. 이때, 실리콘층(160)은 SEG(Selective Epitaxial Growth)나 SPE(Solid Phase Epitaxy) 공정을 이용하여 성장시키는 것이 바람직하다. SEG나 SPE 공정에 의해 성장된 실리콘층(160)은 전기적 특성이 우수하고 저항이 낮기 때문에 후속의 공정에서 랜딩플러그 형성시 우려되는 저항 증가문제 또는 접촉 불량 문제를 해결할 수 있다.
도 2g를 참조하면, 평탄화 식각 공정을 수행하여 상기 반도체 기판(100) 표면을 노출시킨다. 이때, 화학물리적평탄화(CMP)공정이나 에치백(Etching-Back) 공정을 통해 반도체 기판(100) 표면에 버퍼 산화막(Buffer Oxide)(130) 및 실리콘층(160)을 제거한다.
도 2h를 참조하면, 반도체 기판(100) 전면에 게이트 산화막(133), 게이트 폴리실리콘층(134), 금속층(135) 및 하드마스크층(136)을 순차적으로 형성한다.
도 2i를 참조하면, 반도체 기판(100) 상부의 하드마스크층(136), 금속층(135), 게이트 폴리실리콘층(134) 및 게이트 산화막(133)을 순으로 식각하여 게이트(170)를 형성한다. 다음에는 게이트(170)의 상부 및 측벽에 트렌치의 측벽 질화막(150)과 연결되는 실링 질화막(Sealing Nitride Film)(180)을 형성한다. 이때, 실링 질화막(180)을 형성하기 전에 게이트의 측벽에 실링 산화막(Sealing Oxide Film)을 더 형성하는 공정을 포함시킬 수도 있다.
도 2j를 참조하면, 트렌치 내의 실리콘층(160)에 불순물을 주입하여 소스/드레인 영역을 형성한다. 이때, 활성영역의 코너 부분에 국부적으로 B 임플란트(Boron Implant)공정을 더 추가한 후에 소스/드레인을 위한 임플란트 공정인 경사 이온 주입을 수행하여 반도체 소자의 특성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 게이트 형성 이전에 미리 활성영역의 랜딩 플러그 콘택으로 예정된 영역을 식각하여 트렌치를 형성하고, 트렌치 측벽에 질화막을 게이트 측벽 질화막과 연결되도록하여 반도체 기판 하부까지 더 길게 형성함으로 써, 소스-게이트(또는 드레인-게이트)간의 거리를 멀게 유지하여 GIDL을 감소시킬 수 있다. 따라서, 반도체 소자의 특성을 향상시킬 수 있는 효과가 있다. 또한, 본 발명은 상보성 금속 산화막 반도체 인버터(CMOS INVERTER), DRAM, SRAM 소자, 고속 저 전압 회로, 주문자형 반도체 소자(ASIC), MML(Merged Memory Logic)회로와 같은 반도체 소자의 트랜지스터 형성 방법에 모두 응용시켜 적용할 수 있다..

Claims (4)

  1. 반도체 기판 상에 활성영역을 형성하는 단계;
    상기 반도체 기판 표면에 버퍼 산화막(Buffer Oxide)을 형성하는 단계;
    랜딩 플러그 콘택으로 예정된 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 측벽에 질화막을 형성하는 단계;
    상기 트렌치를 매립하는 실리콘층을 성장시키는 단계;
    평탄화 식각 공정을 수행하여 상기 반도체 기판의 표면을 노출시키는 단계;
    상기 반도체 기판 상부에 하드마스크층, 금속층, 게이트 폴리실리콘층 및 게이트 산화막으로 이루어진 게이트를 형성하는 단계;
    상기 게이트의 표면에 실링 질화막을 형성하는 단계; 및
    상기 트렌치 내의 실리콘층에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치를 매립하는 단계는 SEG(Selective Epitaxial Growth)나 SPE(Solid Phase Epitaxy) 공정을 이용하여 실리콘층을 성장시키는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
  3. 제 1 항에 있어서,
    상기 실리 질화막(Sealing Oxide)을 형성하기 전에 상기 게이트의 측벽에 실링 산화막(Sealing Oxide)을 더 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
  4. 제 1 항에 있어서,
    상기 소스/드레인 영역을 형성하기 전에 활성영역의 코너 부분에 국부적으로 B 임플란트(Boron Implant)공정을 더 수행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
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KR100979362B1 (ko) * 2008-04-24 2010-08-31 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

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