KR101131040B1 - 에지 영역을 최소화하도록 기판 상의 박막 영역을 레이저결정화 처리하는 방법 및 시스템, 그리고 그러한 박막 영역의 구조 - Google Patents

에지 영역을 최소화하도록 기판 상의 박막 영역을 레이저결정화 처리하는 방법 및 시스템, 그리고 그러한 박막 영역의 구조 Download PDF

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Abstract

박막 샘플의 처리 방법 및 시스템이 제공된다. 특히, 빔 발생기는 적어도 하나의 빔 펄스를 방출하도록 제어될 수 있다. 이어서, 상기 빔 펄스는 적어도 하나의 마스킹된 빔 펄스를 생성하도록 마스킹되며, 이것은 박막 샘플의 적어도 한 부분을 조사하는 데 이용된다. 상기 적어도 하나의 마스킹된 빔 펄스를 이용하여, 박막 샘플의 부분을 추후 결정화할 부분에 대해 충분한 세기로 조사한다. 박막 샘플의 이 부분은 제1 영역 및 제2 영역으로 이루어지도록 결정화된다. 상기 결정화가 이루어지면, 제1 영역은 제1 그레인 세트를 포함하고, 제2 영역은 제2 그레인 세트를 포함하며, 제1 그레인 세트의 특징 중 적어도 하나는 그레인의 제2 영역의 특징 중 적어도 하나와 상이하다. 제1 영역은 제2 영역을 둘러싸고, 제1 영역으로부터 소정의 간격을 두고 박막 트랜지스터의 활성 영역이 제공되도록 형성된다.
반도체 박막, 레이저 결정화, 박막 트랜지스터, 활성 영역, 에지 효과, 빔 펄스, 마스크

Description

에지 영역을 최소화하도록 기판 상의 박막 영역을 레이저 결정화 처리하는 방법 및 시스템, 그리고 그러한 박막 영역의 구조 {PROCESS AND SYSTEM FOR LASER CRYSTALLIZATION PROCESSING OF FILM REGIONS ON A SUBSTRATE TO MINIMIZE EDGE AREAS, AND STRUCTURE OF SUCH FILM REGIONS}
관련 출원
본원은 2002년 8월 19일자로 출원된 미국 가출원 제60/405,085호에 근거한 우선권을 주장하며, 상기 문헌은 원용에 의해 본원에 통합된다.
정부 권리에 대한 고지
미국 정부는 Defense Advanced Research Project Agency 수여번호 N66001-98-1-8913의 조건에 따라 본 발명에 대해 소정 권한을 가질 수 있다.
발명의 분야
본 발명은 박막의 처리 기술에 관한 것으로, 특히 박막의 결정화 영역(crystallized region)의 불균일한 에지 영역(edge area)을 감소시킴으로써 박막 트랜지스터("TFT")와 같은 전자 장치의 적어도 활성 영역을 상기 불균일한 에지 영역으로부터 거리를 두고 위치시킬 수 있도록 하는 반도체 박막의 처리 기술에 관한 것이다.
실리콘 필름과 같은 반도체 필름은 액정 디스플레이 장치 및 유기 발광 다이오드 디스플레이를 위한 화소를 제공하는 데에 이용되는 것으로 알려져 있다. 그러한 필름은 이전부터 엑시머 레이저 어닐링(excimer laser annealing; "ELA") 방법을 통해 처리되어 왔다(즉, 엑시머 레이저로 조사한 다음 결정화함). 그러나, 공지된 ELA 방법을 이용하여 처리된 반도체 필름은 통상 에지 효과와 같은 미세구조상 불균일성의 문제가 있으며, 이러한 사실은 그 자체가 그러한 필름 상에 제조된 박막 트랜지스터("TFT") 장치의 불균일한 성능을 조장하는 것을 입증한다.
에지 영역에서의 그러한 불균일성은 액정 디스플레이("LCDs") 또는 유기 발광 다이오드 디스플레이 상의 반도체 박막의 조사 및 결정화된 영역에 대응하는 인접 화소들 사이에 시각적 전이(visual transition)가 원하는 만큼 원활하지 않으며, 바람직하지 않게도 어떤 경우에는 가시적으로 드러나 보일 수도 있다는 점에서 특히 문제가 된다. 이것은 또한 활성 영역이 표면에 제공되어 있는 TFT 장치에서는 에지 효과가 성능 저하를 촉진하기 때문이기도 하다.
반도체 박막의 결정화 영역에서의 불균일성을 감소시키거나 배제하려는 시도에서 "종래의" ELA(라인-빔 ELA라고도 알려져 있음) 공정의 개선을 위해 그동안 많은 노력이 경주되어 왔다. 예를 들면, Maegawa 등에 허여된 미국특허 제5,766,989호(개시된 모든 사항은 원용에 의해 본 명세서에 포함됨)에는 다결정 박막의 형성 방법 및 박막 트랜지스터의 제조 방법이 기재되어 있다. 이 문헌은 기판의 여러 가지 특성들의 불균일성 문제점을 제기하고, 그러한 불균일성을 억제하기 위한 특정한 옵션을 제공하고자 하는 것이다. 그러나, 구체적으로 이전의 접근 방법으로 는 에지 영역(일반적으로 100㎛ 내지 1,000㎛ 또는 그 이상)으로부터 도입되는 불균일성을 완전히 배제할 수 없다. 따라서, TFT 장치가 장착될 수 있는 반도체 박막의 부분(portion)의 단면적은 이들 부분의 경계를 이루는 커다란 불균일 에지 영역을 발생시키는 바람직하지 않은 에지 효과로 인해 현저히 감소된다.
예를 들어, 그러한 종래의 ELA 공정 중 하나는 도 11(A) 및 11(B)에 도시된 바와 같이 길고 좁게 형성된 빔(800)을 이용한다. 이 빔(800)의 플루언스(fluence)는 그 중앙부(810)에서의 용융 레벨보다 높은 반면에, 이 빔(800)의 측면 영역(820)은 그의 에지에서 점차 감소되는 플루언스를 갖는다. 빔(800)의 중앙부(810)의 폭은 1cm일 수 있고, 그 길이는 30cm일 수 있다. 이러한 방식으로, 빔은 1회 패스되는 동안 반도체 박막 전체를 잠재적으로 조사할 수 있다. 도 11(B)에 도시된 바와 같이, 빔(800)의 측면 영역(820)의 부분(830)은 용융 레벨과 결정화 임계(crystallization threshold) 사이에 제공될 수 있다. 따라서, 빔(800)이 반도체 박막의 특정 부분을 조사하고 조사된 부분이 결정화되면, 상기 부분은 반도체 박막의 상기 조사 및 결정화 영역에 에지 영역을 가지게 될 것이며, 상기 영역은 빔(800)의 부분(830)에 공간적으로 대응하는 대규모 불균일한 에지 영역을 가지게 될 것이다. 에지 영역은 그 위에 TFT 장치(특히 장치의 활성 영역)를 위치시키기에 불리한 것으로 알려져 있다.
반도체 필름의 조사 및 결정화 부분의 에지 효과(즉, 에지 영역의 불균일성)를 배제하기 위한 시도가 이루어져 왔다. Maegawa 등에 허여된 미국특허 제5,591,668호는 레이저 어닐링 방법을 이용하여 서로 순차적으로 중첩되는 실질적으 로 정사각형의 빔(45도 회전되고 원형화 피크를 가진)을 이용함으로써 이러한 에지 영역을 최소화하고자 시도하고 있다. 그러나, 상기와 같은 종래의 방법은 동일한 면적의 빔 펄스에 의한 다중 조사가 필요하고, 반도체 필름의 처리가 다소 느리다.
따라서, 빔 펄스의 프로파일을 명확히 한정함으로써 상기 에지 효과에 의해 야기되는 문제를 배제하는 방식으로, 마스크를 통해 빔 펄스를 통과시킴으로써 반도체 필름의 적어도 일부 영역을 조사하고 결정화하는 것이 바람직하다. 그러한 영역이 TFT 장치의 활성 영역으로부터 거리를 둔 위치에 제공될 수 있도록 에지 영역과 관련된 공간적 규모를 유의적으로 감소시키는 것이 바람직하다. 나아가, 반도체 필름상의 동일한 영역을 다중 조사하는 것은 따라서 더 이상 필요하지 않을 것이다.
발명의 요약
따라서, 본 발명의 목적 중 하나는 반도체 박막의 결정화 영역의 에지 영역을 비교적 작게 할 수 있는(예를 들면, 그러한 하나의 영역이 인접한 TFT 장치들 사이의 간격보다 작을 수 있는) 개선된 방법 및 시스템을 제공하는 것이다. 이로써, TFT 장치의 활성영역을 이들 에지 영역으로부터 거리를 두고 반도체 박막 상에 위치시킬 수 있다. 본 발명의 또 다른 목적은 액정 디프스플레이 및/또는 유기 발광 다이오드 디스플레이와 함께 이용하기 위한 반도체 필름의 처리 속도를 증가시키는 것이다. 본 발명의 또 다른 목적은, 빔 펄스의 플루언스가 반도체 박막의 조사된 영역의 결정화를 유도하는 한, 반도체 박막의 영역을 조사하는 빔 펄스의 여러 가지 플루언스를 활용할 수 있도록 하는 것이다.
상기 목적의 적어도 일부 및 하기 설명을 참조하여 명백해지게 될 사실에 따라, 반도체 박막의 조사 및 결정화 영역의 에지 영역의 크기를 감소시키는 것이 에지 효과를 줄이는 데 유리하다는 사실이 밝혀졌다. 또한 상기 영역의 에지 영역에 제공되는 그레인(grain)이, 예를 들면, 반도체 박막의 대향하는 위치에 있는 2개의 에지 영역 사이에 배열되어 있는 영역의 그레인과 상이하다는 것도 확인되었다. 더 나아가, 빔 펄스를 통과시키는 2차원 마스크를 이용함으로써 얻어지는 마스킹된 빔 펄스의 프로파일이 양호하게 정의되며, 그에 따라 바람직하지 않은 에지 효과를 야기할 수 있는 플루언스 레벨의 점진적인 감소를 가져올 수 있는 빔 펄스의 부분을 감소시키거나 제거하는 것으로 밝혀졌다.
본 발명의 예시적 구현예에서, 반도체 박막 샘플을 처리하는 방법 및 시스템이 제공된다. 특히, 빔 발생기는 적어도 하나의 빔 펄스를 방출하도록 제어될 수 있다. 이어서, 상기 빔 펄스는 적어도 하나의 마스킹된 빔 펄스를 생성하도록 마스킹되며, 이것은 반도체 박막 샘플의 적어도 하나의 부분을 조사하는 데 이용된다. 적어도 하나의 마스킹된 빔 펄스를 이용함으로써, 필름 샘플의 부분은 추후에 결정화되기에 충분한 세기로 조사된다. 필름 샘플의 이 부분은 제1 영역 및 제2 영역으로 이루어지도록 결정화된다. 결정화되면, 제1 영역은 제1 그레인 세트를 포함하고, 제2 영역은 제2 그레인 세트를 포함하는데, 이것의 특징 중 적어도 하나는 제2 그레인 세트의 특징 중 적어도 하나와는 상이하다. 제1 영역은 제2 영역을 둘러싸고, 박막 트랜지스터("TFT")의 활성 영역이 소정의 간격을 두고 제공되도록 되어 있다.
본 발명의 또 다른 구현예에서, 마스킹된 빔 펄스는 반도체 박막 샘플의 조사된 부분이 그 두께 전체를 통해 완전히 용해(또는 상기 부분을 부분적으로 용해)되기에 충분한 세기를 가질 수 있다. TFT의 활성 영역은 제2 영역 내에 위치할 수 있다. 제2 영역은 적어도 하나의 화소에 대응할 수 있다. 제2 영역은 TFT의 모든 부분을 용이하게 탑재할 수 있는 단면을 가진다. 제2 영역에 대한 제1 영역의 크기와 위치는 제1 영역이 TFT 성능에 대해 전혀 영향을 주지 않거나 무시할 정도의 영향을 주도록 제공된다.
본 발명의 또 다른 구현예에 따르면, 제1 영역의 위치는 TFT의 활성 영역이 놓여지는 것을 피할 수 있도록 결정될 수 있다. 빔 펄스는 복수의 빔렛(beamlet)을 포함할 수 있고, 제1 영역 및 제2 영역은 상기 빔렛에 의해 조사될 수 있다. 반도체 박막 샘플은 실리콘 필름 샘플일 수 있다. 반도체 박막은 실리콘과 게르마늄 중 적어도 하나로 이루어질 수 있고, 약 100Å 내지 10,000Å의 두께를 가질 수 있다. 제1 영역에 제공된 제1 그레인 세트는 횡방향 성장(laterally-grown) 그레인일 수 있다.
본 발명의 또 다른 구현예에 따르면, 반도체 박막 샘플은 추후 결정화를 위해 샘플의 적어도 하나의 섹션을 조사하게 되어 있는 적어도 하나의 마스킹된 빔 펄스에 의해 조사되는 적어도 하나의 섹션을 포함한다. 필름 샘플의 조사된 부분은 제1 영역 및 제2 영역을 포함하도록 결정화된다. 결정화가 이루어지면, 제1 영역은 제1 그레인 세트를 포함하고, 제2 영역은 제2 그레인 세트를 포함하는데, 이것의 특징 중 적어도 하나는 제2 그레인 세트의 특징 중 적어도 하나와는 상이하다. 제1 영역은 제2 영역을 둘러싸고, 박막 트랜지스터("TFT")의 활성 영역이 소정의 간격을 두고 제공되도록 되어 있다.
본 발명에 포함되고 그 일부를 구성하는 첨부 도면은 본 발명의 바람직한 구현예를 예시하며 본 발명의 원리를 설명하는 역할을 한다.
도 1A는 조사되는 영역이 비교적 작은 에지 영역을 갖도록 샘플의 반도체 박막의 특정 영역을 조사하는 본 발명에 따른 조사 시스템의 예시적 구현예에 대한 개략적 블록도이고;
도 1B는 반도체 박막을 포함하는 샘플의 확대된 측단면도이다.
도 2는 도 1A의 예시적 시스템을 이용하여 반도체 박막의 전체 표면적에 대해 본 발명에 따른 방법이 실행되는 반도체 박막을 가지는, 개념적으로 분할된 샘플의 예시적 구현예에 대한 분해 평면도이다.
도 3은 본 발명에 따른 마스크의 제1 예시적 구현예의 평면도로서, 상기 마스크는 하나의 개방되거나 투명한 영역을 둘러싸는 빔-블록킹 영역을 가지며, 패턴형 빔 펄스가 되도록 레이저 빔 소스에 의해 발생되는 빔 펄스를 마스킹함으로써 마스킹된 빔 펄스가 반도체 필름 상의 특정 영역을 조사하여 결과적으로 해당 영역의 테두리에 제공되는 에지 영역이 감소되도록 하기 위해 도 1A의 예시적 시스템과 함께 이용할 수 있다.
도 4A-4D는 특정 부분의 에지 영역이 현저히 감소되는 본 발명의 방법에 따 른 예시적 구현예의 여러 가지 순차적 단계에서 샘플의 제1 예시적 개념상 칼럼에 대하여,도 3의 마스크에 의해 마스킹되는 조사 빔 펄스에 의한 조사, 이어서 샘플 표면에 제공된 반도체 필름의 특정 부분의 재응고 및 결정화를 나타내는 도면이다.
도 4E-4F는 도 4A-4D의 제1 개념적 칼럼으로부터 이어지는, 본 발명의 방법에 따른 처리의 2개의 예시적 순차 단계에서 샘플의 제2 예시적 개념상 칼럼에 대하여, 도 3의 마스크에 의해 마스킹되는 조사 빔 펄스에 의한 조사, 이어서 샘플 표면에 제공된 반도체 필름의 특정 부분의 재응고 및 결정화를 나타내는 도면이다.
도 5A는 다중 소형 개구부 또는 투명 영역 또는 슬릿을 둘러싸는 빔 블록킹 영역을 가진, 본 발명에 따른 마스크의 제2 예시적 구현예에 대한 평면도로서, 이것은 패터닝된 빔렛 내에 빔 소스에 의해 생성된 빔 펄스를 마스킹함으로써 마스킹된 빔렛 펄스가 에지 영역이 현저히 감소된 반도체 필름 상의 특정 영역을 조사하도록 도 1A의 예시적 시스템과 함께 이용할 수 있다.
도 5B는 도 5A에 도시된 마스크의 제2 구현예의 빔렛에 대한 확대도이다.
도 6A-6D는 본 발명의 방법에 따른 제1 예시적 구현예의 여러 가지 순차적 단계에서 샘플의 제1 예시적 개념상 칼럼에 대하여,도 5의 마스크에 의해 마스킹되는 조사 빔 펄스 강도 패턴에 의한 조사, 및 이어서 샘플 표면에 제공된 반도체 필름의 특정 부분의 재응고 및 결정화를 나타내는 도면이다.
도 7은 샘플에 제공된 반도체 박막을 예시하는 도면으로서, 상기 박막은 하나의 길고 좁은 개구부 또는 투명 영역을 둘러싸는 빔 블록킹 영역을 가진 마스크에 의해 패터닝되는 단면을 갖는 빔 펄스에 의해 조사되고, 도 1A의 예시적 시스템 과 함께 이용할 수 있다.
도 8A는 각각의 영역의 에지 영역이 전체 TFT 장치로부터 거리를 두고 제공되는 도 4D 및 6D의 영역에 대응하는, 조사되고 재응고되고 결정화된 2개의 특정 영역을 예시하는 도면이다.
도 8B는 두 영역의 에지 영역이 TFT 장치의 활성 영역의 전체 단면으로부터 거리를 두고 제공되는 한편, 다른 영역은 상기 에지 영역 상에 제공되는, 도 4D 및 6D의 영역에 대응하는, 조사되고 재응고되고 결정화된 2개의 특정 영역을 예시하는 도면이다.
도 9는 도 4A-4F 및 6A-6D에 제시된 본 발명의 예시적 기법을 이용하여 도 1A의 컴퓨팅 설비를 부분적으로 제어하는 상태에서 본 발명의 예시적 처리 방법을 나타내는 흐름도이다.
도 10은 도 4A-4F 및 6A-6D에 제시된 본 발명의 예시적 기법을 이용하여 도 1A의 컴퓨팅 설비를 부분적으로 제어하는 상태에서 본 발명의 또 다른 예시적 처리 방법을 나타내는 흐름도로서, 여기서 도 1A의 빔 소스는 빔의 충돌에 대해 반도체 필름의 위치에 기초하여 발사된다.
도 11A는 종래의 시스템 및 방법을 이용하여 프로젝션 조사에 의해 형성되는 길고 좁은 빔의 프로파일에 대한 절개 사시도이다.
도 11B는 종래의 시스템 및 방법에 의해 생성되는 빔의 공간적 프로파일에 대한 도 11A의 빔의 플루언스에 대한 그래프이다.
도 12는 빔에 의해 조사된 반도체 박막의 특정 부분의 에지 영역을 감소시키 는, 본 발명에 따른 시스템 및 방법에 의해 생성되는 빔의 공간적 프로파일에 대한 빔의 플루언스에 대한 예시적 그래프이다.
반도체 필름 상의 부분의 에지 영역을 감소시키고 그러한 부분의 에지 영역으로부터 거리를 두고 박막 트랜지스터("TFT")의 적어도 활성 영역을 위치시키도록 반도체(예; 실리콘) 필름 상의 하나 이상의 부분을 마스킹하고 조사 및 결정화하는 데에 본 발명에 따른 여러 가지 시스템을 활용할 수 있음을 이해해야 한다. 그러한 영역을 얻기 위한 시스템 및 방법, 그리고 얻어지는 결정화 반도체 박막의 예시적 구현예를 이하에서 더 설명하기로 한다. 그러나, 본 발명은 여기에서 설명하는 반도체 박막의 시스템 및 방법의 예시적 구현예에 한정되지 않음을 이해해야 할 것이다.
구체적으로, 도 1A는 샘플(170) 상에 사용되는 본 발명에 따른 시스템을 나타내는 것으로, 상기 샘플(170)은 에지 영역이 최소화되는 반도체 박막의 특정 영역의 마스킹된 조사, 응고 및 결정화를 촉진하도록 마스킹된 조사 빔 펄스에 의해 조사되는 비정질 실리콘 박막을 가진다. 상기 예시적 시스템은 조사용 빔(예; 레이저 빔)을 방출하는 빔 소스(110)(예; Lambda Physik Model LPX-3151 XeCl 펄스형 엑시머 레이저), 레이저 빔의 에너지 밀도를 변조하기 위한 제어 가능한 빔 에너지 밀도 변조기(120), MicroLas 2 플레이트 가변 감쇠기(130), 빔 조종용 거울(beam steering mirror)(140, 143, 147, 160, 162), 빔 확장 및 조준 렌즈(141, 142), 빔 호모게나이저(144), 집광 렌즈(145), 필드 렌즈(148), 평행이동 스테이지 (translating stage)(도시되지 않음)에 장착될 수 있는 프로젝션(projection) 마스크(150), 4×～6× 대안 렌즈(161), 제어 가능형 셔터(152), 샘플 평행이동 스테이지(180)에 위치시킨 반도체 박막을 처리하는 샘플(170)에 대한 조사 빔 펄스(164)의 초점을 맞추는 멀티엘리먼트 대물 렌즈(163), 진동 격리 및 자동 레벨링 시스템(191, 192, 193, 194) 상에 지지되는 화강암 블록 광학 벤치(190), 및 빔 소스(110), 빔 에너지 밀도 변조기(120), 가변 감쇠기(130), 셔터(152) 및 샘플 평행이동 스테이지(180)를 제어하도록 결합된 컴퓨터 장치(100)(예; 본 발명에 따른 프로그램을 실행하는 범용 컴퓨터 또는 특수 목적 컴퓨터)를 포함한다.
샘플 평행이동 스테이지(180)는 샘플(170)의 평면 X-Y 방향뿐 아니라 Z 방향으로 평행이동시키도록 컴퓨터 장치(100)에 의해 제어되는 것이 바람직하다. 이 방식으로, 컴퓨터 장치(100)는 조사 빔 펄스(164)에 대한 샘플(40)의 상대적 위치를 제어한다. 반복 동작 및 조사 빔 펄스(164)의 에너지 밀도도 컴퓨터(100)에 의해 제어된다. 당업자는 빔 소스(110)(예; 펄스형 엑시머 레이저) 대신에 상기 조사 빔 펄스는 이하에서 설명하는 방식으로 샘플(170)의 반도체(예; 실리콘) 박막의 선택된 영역의 전체 두께를 완전히 용융시키는 데 적합한 짧은 에너지 펄스의 또 다른 공지된 소스에 의해 생성될 수 있음을 이해해야 한다. 상기 공지된 소스는 펄스형 고체 상태 레이저(pulsed solid state laser), 초핑된 연속파 레이저(chopped continuous wave laser), 펄스형 전자빔 및 펄스형 이온빔 등일 수 있다. 일반적으로, 상기 빔 소스(110)에 의해 생성되는 조사 빔 펄스는 10 mJ/㎠～1 mJ/㎠(예; 500 mJ/㎠) 범위의 빔 강도, 10～103 nsec 범위의 펄스 지속시간(FWHM) 및 10 Hz～104 Hz 범위의 펄스 반복률을 제공한다.
도 1A에 도시된 시스템의 예시적 구현예에서, 컴퓨터 장치(100)는 본 발명에 따라 샘플(170)의 반도체 박막의 처리를 수행하기 위해 샘플 스테이지(180)를 거쳐 샘플(170)의 평행이동을 제어하지만, 컴퓨터 장치(100)는 또한 샘플(170)의 반도체 박막에 대해 제어된 빔 경로를 따라 조사 빔 펄스의 세기 패턴(intensity pattern)을 시프트하기 위한 적절한 마스크/레이저 빔 평행이동 스테이지(도면상 단순화를 위해 도시되지 않음)에 장착된 마스크(150) 및/또는 빔 소스(110)의 평행이동을 제어하도록 되어 있을 수도 있다. 조사 빔 펄스의 세기 패턴을 시프트하기 위한 또 다른 가능한 방법은 컴퓨터(100)가 빔 조종용 거울을 제어하도록 하는 것이다. 도 1의 예시적 시스템은 이하에 보다 구체적으로 설명하는 방식으로 샘플(170)의 반도체 박막의 처리를 수행하는 데 이용할 수 있다. 또한 본 발명에 따른 시스템에서 마스크(150)를 배제할 수도 있음을 이해해야 한다. 상기 마스크(150)가 없이, 빔 소스(110), 에너지 밀도 변조기, 빔 감쇠기 및/또는 본 발명에 따른 시스템의 다른 구성요소를 이용하여 샘플(170)의 반도체 박막의 선택된 부분을 충돌시키고 조사하도록 빔(149)을 형성할 수 있다.
도 1B에 도시된 바와 같이, 샘플(170)의 반도체 박막(175)은, 예를 들면, 기판(172) 상에 직접 설치할 수 있고, 그 사이의 하나 이상의 중간층(177) 상에 제공할 수도 있다. 반도체 박막(175)은 적어도 소정의 필요한 영역이 전체 두께에 걸쳐 완전히 용융될 수 있다면 100Å 내지 10,000Å(1㎛)의 두께를 가질 수 있다. 본 발명의 예시적 구현예에 따르면, 반도체 박막(175)은 실리콘, 게르마늄, 실리콘 -게르마늄(SeGe)으로 이루어질 수 있고, 이들 물질은 모두 저수준의 불순물을 함유하는 것이 바람직하다. 또한, 반도체 박막(175)용으로 다른 원소 또는 반도체 물질을 활용할 수도 있다. 반도체 박막(175) 바로 밑에 위치한 중간층(177)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 및/또는 샘플(170)의 반도체 박막(175)의 지정된 영역 내에서의 핵형성 및 소형 그레인 성장을 촉진시키는 데 적합한 산화물, 질화물 또는 그 밖의 물질의 혼합물로 이루어질 수 있다. 유리 기판(172)의 온도는 실온 내지 800℃일 수 있다. 이보다 높은 유리 기판(172)의 온도는 기판(172)의 예열에 의해 얻어질 수 있으며, 이 경우 유리 기판(172)이 박막(175)에 근접하기 때문에 샘플(170)의 반도체 박막(175)의 핵형성, 재응고에 이어 결정화된 영역에서 성장시킬 그레인을 효과적으로 더욱 크게 할 수 있다.
도 2는 샘플(170)의 반도체 박막(175)(예; 비정질 실리콘 박막) 및 상기 샘플(170) 상의 위치에 대해 빔 펄스(164)의 상대적 평행이동 경로에 대한 예시적 구현예를 확대한 도면이다. 이 예시적 샘플(170)은, 예를 들면, Y 방향으로 40cm 및 X 방향으로 30cm의 치수를 가진다. 샘플(170)은 소정 개수의 칼럼(예; 제1 개념상 칼럼(205), 제2 개념상 칼럼(206), 제3 개념상 칼럼(207) 등)으로 개념적으로 분할될 수 있다. 개념상 칼럼 각각의 위치/크기는 컴퓨터 장치(100)의 기억 장치에 저장되어, 추후에 샘플(170)의 평행이동 및/또는 반도체 박막(175)의 그러한 상대적 위치 또는 저장된 이치에 의거한 다른 위치에서의 빔 소스(110)에 의한 빔의 발사를 제어하는 데 활용될 수 있다. 개념상 칼럼(205, 206, 207, 등) 각각은, 예를 들면, Y 방향으로 1/2cm 및 X 방향으로 30cm의 치수를 갖는다. 따라서, 샘플(170)의 크기가 Y 방향으로 40cm일 경우, 샘플(150)은 개념적으로 80개의 칼럼으로 분할될 수 있다. 샘플(170)은 또한 개념적으로 다른 치수(예; 1cm×30cm 칼럼, 2cm×30cm 칼럼, 2cm×30cm 칼럼 등)를 가진 칼럼으로 분할될 수 있다. 사실상, 마스킹된 빔 펄스(164)가 칼럼에서 반도체 박막(175)의 특정 영역을 조사하여 그 영역 내의 결정화를 촉진할 수 있다면 샘플(170)의 개념상 칼럼의 치수에 대한 절대적인 제한은 없다.
특히, 본 발명에 따르면, 적어도 TFT의 활성 영역이 매우 작은 에지 영역으로부터 이격한 위치를 가질 수 있도록 샘플(175)의 박막의 이들 영역 테두리에 비교적 작은 에지 영역을 제공하는 것이 중요하다. 에지 영역의 작은 크기는 주로 마스킹된 빔 펄스(164)로서 빔(111)의 섬세한 프로파일을 생성하도록 마스크(150)를 이용하는 것에 기인한다. 개념적 칼럼 각각의 위치/치수 및 그의 위치는 컴퓨터 장치(100)의 기억 장치에 저장되어, 빔 펄스(164)에 대한 평행이동 스테이지(180)의 평행이동 및/또는 반도체 박막 샘플의 위치 또는 그 밖의 위치에서의 빔 소스(110)에 의한 빔(111)의 발사를 제어하기 위해 상기 컴퓨터 장치(100)에 의해 활용된다.
예를 들면, 반도체 박막(175)은, 도 3에 도시된 바와 같이 본 발명의 제1 예시적 구현예에 따른 마스크(150)를 이용하여 프로파일이 정의되는 빔 펄스(164)에 의해 조사될 수 있다. 제1 예시적 마스크(150)의 크기는 그 단면적이 마스킹된 빔 펄스(164)의 단면적보다 크도록 설정된다. 이와 같이 하여, 마스크(150)는 개구부 또는 마스크(150)의 투명 영역에 의해 유도되는 형상 및 프로파일을 갖도록 펄스형 빔의 패턴을 형성할 수 있다. 이것을 통상 "2차원 프로젝션"이라 지칭할 수 있으며, 이것은 일반적으로 빔의 형상을 이루고 그러한 형상을 모든 방향에서 감소시킨다. 상기 프로젝션은 마스크를 활용하지 않고 단지 형상 및 한 방향에서 빔을 감소시키는 단일 축(single axis) 프로젝션과는 현저히 다르다. 도 12는 펄스(149)가 마스크(150)를 통과할 때의 마스킹된 빔 펄스(164)의 바람직한 프로파일(850)을 나타낸다. 이 프로파일(850)은 반도체 박막(175)의 조사된 부분의 테두리에 제공되는 에지 영역을 최소화하도록 양호하게 정의되어 있다.
도 3에 도시된 예시적 구현예에서, 마스크(150)는 빔-블록킹 섹션(155) 및 개구부 또는 투명 섹션(157)을 포함한다. 빔-블록킹 섹션(155)은 상기 섹션(155)에 충돌하는 펄스형 빔의 영역이 통과하여 조사되는 것을 막고, 그에 따라 도 1A에 되된 본 발명의 예시적 시스템의 광이 샘플(170) 상에 제공된 반도체 박막(175)의 대응 영역을 조사하지 못하도록 더 이상의 진입을 막는다. 이와 대조적으로, 개구부 또는 투명 섹션(157)은 단면적이 상기 섹션(157)에 대응하는 빔 펄스(164)의 부분이 본 발명에 따른 시스템의 광이 진입하여 반도체 박막(175)의 대응 영역을 조사할 수 있게 한다. 이와 같이 하여, 마스크(150)는 이하에 보다 구체적으로 설명하는 바와 같이, 소정 부분에서 샘플(170)의 반도체 박막(175)을 충돌시키도록 빔 펄스(164)를 패터닝할 수 있다.
본 발명에 따르면, 마스킹된 빔 펄스(164)는 여러 가지 에너지 플루언스를 가질 수 있다. 예를 들면, 마스킹된 빔 펄스(164)의 플루언스는 작을 수 있지만, 폭발적인 결정화를 촉진한다. 마스킹된 빔 펄스(164)의 플루언스는 반도체 박막(175)의 조사된 부분의 부분적 용융에 이어서 그 부분의 결정화를 촉진하도록, 상기 작은 플루언스보다 더 높을 수 있다. 또한, 상기 플루언스는 반도체 박막(175)의 부분을 거의 완전히 용융시킬 수 있도록 부분적 용융을 촉진하는 플루언스보다 더 높을 수 있다. 더 나아가, 마스킹된 빔 펄스(164)의 플루언스는 박막(175)의 전술한 조사된 부분을 완전히 용융시키도록 충분히 높을 수 있다. 요약하면, 상기 플루언스는 반도체 박막(175)의 부분이 마스킹된 빔 펄스(164)에 의해 조사된 후 결정화할 수 있도록 충분히 커야 한다.
본 발명에 따른 방법의 제1 예시적 구현예를 도 4A-4F에 도시된 바와 같이 샘플(170)의 반도체 박막(175)에 대한 조사를 참조하여 설명하기로 한다. 본 발명이 이 예시적 방법에서, 빔 펄스(149)는 도 3의 예시적 마스크(150)에 의해 형성되고, 샘플(170)의 반도체 박막(175)의 예시적 조사 및/또는 충돌은 도 2에 도시되어 있다. 예를 들면, 샘플(170)의 반도체 박막(175)의 선택된 영역을 조사하기 위해, 마스크(150) 또는 샘플 평행이동 스테이지(180)를 이동시킴으로써 샘플(170)을 빔 펄스(164)에 대해서 평행이동시킬 수 있다. 전술한 바를 위해, 레이저빔(149)의 길이와 폭은, 도 3의 마스크(150)에 의해 형성될 수 있도록 X 방향으로 1cm, Y 방향으로 1/2cm(예; 직사각형)의 크기보다 더 클 수 있다. 그러나, 펄스형 레이저빔(149)은 상기 형상 및 크기에 한정되지 않음을 알아야 한다. 실제로, 당업자에게 공지되어 있는 바와 같이, 다른 형상 및/또는 크기의 레이저빔(149)을 얻을 수 있음은 물론이다(예; 정사각형, 삼각형, 원형 등).
개념상으로 샘플(170)이 여러 개의 칼럼(205, 206, 207, 등)으로 분할된 후, 펄스형 레이저빔(111)은 활성화되고(컴퓨터 장치(100)를 이용한 빔 소스(110)의 활성화 또는 셔터(130)의 개방에 의해), 반도체 박막(175)으로부터 이격한 제1 위치(220) 상에 충돌하는 펄스형 레이저 빔렛(164)을 생성한다. 이어서, 샘플(170)은 제1 빔 경로(225)에서 고정 위치의 빔렛에 대해 소정의 속도에 도달하도록 캄퓨터 장치(100)의 제어하에 전진하는 X 방향으로 평행이동되고 가속화된다.
본 발명의 방법의 변형예에서, 바람직하게 펄스형 레이저빔(149)에 대한 샘플(170)의 운동 속도가 소정의 속도에 도달할 때, 펄스형 빔렛(164)은 샘플(170)의 제1 에지(210')에 도달할 수 있다. 다음에, 샘플(170)은 소정의 속도를 갖고 연속적으로(즉, 정지하지 않고) -X 방향으로 평행이동하여, 펄스형 빔렛(164)은 제2 빔 경로(230)의 전장에 대해 샘플(170)의 후속되는 부분을 연속적으로 조사한다.
제1 에지(210')를 통과한 후, 빔 펄스(164)는, 바람직하게, 도 4A에 도시된 바와 같이, 해당 영역을 조사하는 충분한 세기를 갖고 반도체 박막(175)의 제1 영역(310)에 충돌하여 조사함으로써 결정화를 촉진한다. 마스킹된 빔 펄스(164)의 플루언스는 반도체 박막(175)의 조사되는 부분의 결정화를 촉진하기에 충분한 크기를 갖는 것이 바람직하다. 다음에, 도 4B에 도시된 바와 같이, 상기 제1 영역(310)은 결정화가 이루어지고, 그 결과 상기 영역 내에 2개의 영역, 즉 제1 센터 영역(center region)(315) 및 제1 최소화 에지 영역(318)이 형성된다. 제1 센터 영역(315)은 마스킹된 빔 펄스(164)에 의해 제1 영역(310)이 조사된 후 형성된다. 이 센터 영역(315)의 치수는 제1 영역(310)을 조사하는 마스킹된 빔 펄스(164)의 치수보다 약간 작고, 제1 센터 영역(315)은 제1 에지 영역(318)에 의해 둘러싸인다(이에 대한 상세한 사항은 이하에 설명된다). 또한, 제1 에지 영역(318)의 크기는 바람직하게는 도 12에 도시된 프로파일(850)을 가진 마스킹된 빔 펄스(164)가 되는 빔 펄스(149)의 마스킹으로 인해 최소화된다. 제1 센터 영역(315)의 그레인의 특징(예; 길이, 배향 등)은 제1 에지 영역(318)의 특징과 상이하며, 그러한 차이는 에지 영역의 감소에 대한 주된 이유 중 하나임을 알아야 한다.
제1 에지 영역(318)은 반도체 박막(175)의 조사되지 않은 부분과 제1 조사 영역(310) 사이의 경계부(border)로부터 그레인을 횡방향으로 성장시킴으로써 형성될 수 있다. 이것은 마스킹된 빔 펄스(164)가 제1 영역(310)을 완전히 용융시키는 플루언스를 가지는 경우이다. 제1 센터 영역(318)의 그레인은 상기 경계부로부터 소정의 작은 간격에 대해 제1 용융 영역의 중심 방향으로 성장하여 제1 센터 영역(315)에 도달하고, 그 사이에 경계부를 형성한다. 물론, 마스킹된 빔 펄스(164)가 제1 영역을 완전히 용융시키는 충분한 세기를 갖지 못할 경우에, 그레인은 여하튼 간에 제1 에지 영역에 형성됨을 이해해야 한다. 일반적으로 제1 센터 영역(315)의 그레인은 제1 에지 영역(318)의 그레인보다 크다. 이는 마스킹된 빔 펄스(164)가 에지에서보다 센터에서 더 크기 때문이다. 빔 펄스(149)가 마스크(149)를 통하여 조사되어, 크지 않고 점진적으로 감소되는 에지 부분(예를 들면, 도 11A 및 11B에 도시된 바와 같은 종래의 빔 펄스(800)의 부분(820))를 가지며 사실상 바람직하게는 도 12에 예시된 세기의 패턴(850)을 가진 마스킹된 빔 펄스(164)를 형성하기 때문에 상기 소정의 간격은 작다. 예를 들면, 상기 소정의 간격은 1㎛일 수 있고, 제1 센터 영역의 폭은 1cm보다 약간 작을 수 있다. 따라서, 제1 에지 영역(318)은 그것이 둘러싸고 있는 제1 센터 영역(315)보다 훨씬 작다. 본 발명의 목적을 위해, TFT 장치의 활성 영역을 상기 에지 영역에 위치시킴으로써 상기 활성 영역(및 가능하게는 전체 TFT 장치)이 이들 에지 영역으로부터 거리를 두고 배치되도록 하는 것은 바람직하지 않다.
이후에, 도 4C에 도시된 바와 같이, 샘플(170)은 계속해서 평행이동되어(또는 마스크(150)가 조절되도록 구성되어) 빔 펄스(164)는 제1 영역(310)에 대해 앞에서 설명한 방식으로 반도체 박막(175)의 제2 영역(320)을 조사한다. 여기서의 제2 영역(320)은 +X 방향을 따라 제1 개념상 칼럼(205)의 제1 영역(320)에 바로 이어지는 영역일 수 있다.
제1 영역(310)과 마찬가지로, 제2 영역(320)은 제2 센터 영역(325) 및 제2 에지 영역(328) 내부로 결정화되며, 이들 영역은 각각 제1 센터 영역(315) 및 제1 에지 영역(318)의 특징과 치수에 대응한다. 만일 제2 영역(320)을 조사하는 동안(그리고 동 영역을 완전히 용융하는 예시적 경우에) 마스킹된 빔 펄스(164)가 제1 에지 영역(318)에 약간 중첩되면, 결정화될 때 이 영역(318)의 그레인은 제1 에지 영역(318)에 바로 인접한 완전 용융된 제2 영역(320)의 일부분을 시드(seed)하여 횡방향으로 성장시킨다. 이러한 방식으로, 제2 에지 영역(328)의 인접 섹션은 그로부터 그레인을 횡방향 성장시키도록 제1 횡방향 성장 영역(318)에 의해 시드된다. 그럼에도 불구하고, 제2 에지 영역(328)은 제2 센터 영역(325)에 비해 여전히 매우 작다(예; 1㎛). 얻어지는 결정화된 제2 영역(320)이 도 4D에 예시되어 있다. 제2 영역(320)이 결정화된 제1 영역(310)으로부터 소정의 간격을 두고 형성되도록 하는 것도 본 발명의 범위에 포함된다. 이러한 방식 및 제2 영역(320)을 완전히 용융시키는 경우에, 결정화된 제1 횡방향 성장 영역(318)에 가장 가깝게 위치한 제2 에지 영역(328)의 섹션은 제1 영역(310)과 제2 영역 사이의 조사되지 않은 섹션으로부터 그레인에 의해 시드될 수 있다.
제1 에지 영역(318) 및/또는 제2 에지 영역(328)의 크기는, 그 단면적이 제1 센터 영역(315)에 위치한 TFT 장치(특히 동 장치의 활성 영역)과 제2 센터 영역(325)에 위치한 TFT 장치 사이의 간격보다 작게 형성되는 것이 바람직하다.
반도체 박막(175)의 제1 개념상 칼럼(205)에 대한 평행이동 및 조사는, 도 4E에 예시된 바와 같이, 상기 제1 개념상 칼럼(205)에서의 모든 영역(310, 320, …, 380, 390)(그리고 이들 각각의 센터 영역(315, 325, …, 385, 395) 및 에지 영역(318, 328, …, 388, 398))이 계속되어 펄스형 빔렛(164)이 샘플(170)의 제2 에지(210")에 도달할 때까지 계속된다. 제1 개념상 칼럼(205)을 따른 영역(310, 320, …, 380, 390)의 결정화는 실질적으로 반복되는 방식으로 실행된다. 빔 펄스(164)가 제2 에지(210")를 통과할 때, 샘플(170)의 평행이동은 마스킹된 빔 펄스(164)(제3 빔 펄스(235)에서의)에 대해 느려져서 제2 위치(240)에 도달할 수 있다(도 2 참조). 마스킹된 빔 펄스(164)가 샘플(170)의 제2 에지(210")를 가로지른 후에는 더 이상 샘플(170)을 조사하지 않기 때문에 펄스형 빔(111)을 차단할 필요가 없음을 알아야 한다.
샘플(170)과 제2 에지(210")로부터 떨어져 있는 상태로, 샘플은 제4 빔 경로 (245)를 통해 제3 위치(247)를 향해 -Y 방향으로 평행이동되어 제2 개념상 칼럼(206)을 따라 반도체 박막(175)의 섹션을 조사할 수 있게 된다. 이어서, 샘플(170)이 제3 위치(247)로 평행이동되었을 때 발생될 수 있는 샘플(170)의 모든 진동이 멈추어지도록 샘플(170)을 상기 위치(247)에 자리잡게 한다. 샘플(170)이 제2 개념상 칼럼(206)에 도달하려면, 1/2cm의 폭(-Y 방향)을 가진 칼럼의 경우에 약 1/2cm 평행이동된다. 다음에, 빔 펄스(164)에 의한 반도체 박막(175)에 대한 충돌이 도달하고 나서 제2 에지(210")를 바이패스하도록, 샘플(170)은 -X 방향으로 제4 빔 경로(250)를 통해 소정의 속도로 가속된다.
그 후, 샘플(170)은 제5 빔 경로(255)를 따라 평행이동되고, 샘플을 +X 방향으로 평행이동하는 상태에서 또 다른 영역(410, 420), 그들 각각의 센터 영역(415, 425) 및 에지 영역(418, 428)을 조사하기 위해, 제1 칼럼(205)의 조사에 관해 전술한 예시적 공정이 제2 개념상 칼럼(206)에 대해 반복될 수 있다. 이 방식으로, 샘플(170)의 모든 개념상 칼럼이 조사된다. 또한, 빔 펄스(164)가 제1 에지(210')에 도달하면, 샘플(170)의 평행이동은 제6 빔 경로(260)를 따라 감속되어 제4 위치(265)에 도달한다. 이 지점에서 샘플(170)은 빔 펄스가 샘플(170)의 테두리 외부에 있도록 제7 빔 경로(270)를 따라 -Y 방향으로 평행이동되어 제5 위치(272)에 도달하고, 샘플(170)로부터 모든 진동이 제거되도록 샘플(170)의 평행이동은 정지된다. 그 후, 빔 펄스(164)가 샘플(170)의 제1 에지(210')에 도달하여 통과하도록 -X 방향으로 제8 빔 경로(275)를 따라 가속되고, 빔 펄스(164)는 제3 개념상 칼럼(207)의 특정 영역을 조사함으로써(예; 부분적으로 또는 완전히 용해시키도록), 제 1 개념상 칼럼(205)의 영역(310, 320, …, 380, 390) 및 제2 개념상 칼럼(206)의 영역(410, 420, …)에 대해 전술한 바와 실질적으로 동일한 방식으로 상기 영역이 결정화될 수 있다.
이러한 과정은 반도체 박막(175)의 모든 개념상 칼럼, 및 개념적으로 칼럼으로 분할되지 않아도 되는 박막(175)의 특정 섹션의 선택적 칼럼에 대해 반복될 수 있다. 또한, 컴퓨터 장치(100)의 기억 장치에 저장되어 있는 미리 정의된 위치를 기초로 하여 컴퓨터 장치(100)는 빔 소스(110)에 의한 빔(111)의 발사를 제어할 수 있다(예를 들면, 반도체 박막(175)을 조사하는 대신 빔 펄스들 사이의 소정의 시간을 설정하거나 펄스 지속시간을 설정함으로써). 예를 들면, 컴퓨터 장치(100)는 빔(111)을 생성하도록 빔 소스(110)를 제어하여 그에 대응하는 빔 펄스(164)로 박막(175)의 특정 영역의 소정 위치만을 조사함으로써, 컴퓨터 장치(100)에 의해 이들 위치가 기억되어 샘플(170)이 빔 펄스(164)의 경로에서 직접 상기 영역에 위치하도록 평행이동될 때에만 빔 펄스에 의한 조사를 이루어내는 빔(111)의 발사를 개시하는 데 이용된다. 빔 소스(110)는 X 방향에서의 위치 좌표에 의거하여 컴퓨터 장치(100)를 통해 발사될 수 있다.
또한, 용융시키고 결정화할 반도체 박막(175)의 영역을 빔 펄스(164)의 조사 경로가 지향하고 있을 때, 반드시 연속적이 아니어도 되는 방식으로 샘플(170)을 평행이동할 수 있다. 따라서, 샘플(170)의 평행이동은 샘플(170)의 중간에서 정지시킬 수 있고, 중간 영역이 조사되고 이어서 결정화된다. 그 후, 샘플(170)은 반도체 박막(175)의 또 다른 섹션이 빔 펄스(164)의 경로에 배열되도록 평행이동됨으 로써, 샘플의 평행이동은 다시 정지되고, 앞에서 구체적으로 설명한 방법의 예시적 구현예 및 이하에서 설명하게 되는 방법의 구현예에 따라 특정 섹션이 조사되어 완전히 용융된다.
본 발명에 따르면, 여기에 설명되고 제시된 마스크 및 미국특허 출원번호 09/390,535(그 내용 전체는 참고문헌으로 본 명세서에 포함됨)에 설명되고 예시된 마스크는 어느 것이나 본 발명에 따른 방법 및 시스템에 이용할 수 있다. 예를 들면, 반도체 박막(175)을 투광 조사(flood-irradiation)시키는 도 3에 도시된 마스크를 이용하는 대신에 도 5A에 도시된 마스크(150')의 제2 예시적 구현예를 활용할 수 있다. 개구부 또는 투명 영역(157)이 1개인 도 3의 마스크(150)와 대조적으로, 상기 마스크(150')는 빔 블록킹 영역(455)에 의해 서로 분리되어 있는 복수의 개구부 또는 투명 영역(450)을 가진다. 마스크(150')의 개구부 또는 투명 영역(450)은 "슬릿"이라고도 지칭된다. 이들 슬릿은 작은 빔 펄스(또는 빔렛)를 통과시켜 조사하여 펄스가 충돌하는 반도체 박막(175)의 영역을 완전히 용융시킬 수 있게 한다. 슬릿(450) 중 하나를 확대한 것이 도 5B에 예시되어 있는데, 여기서 슬릿(450)의 치수는 0.5㎛×0.5㎛일 수 있음을 나타낸다. 슬릿의 다른 치수도 가능하며, 그러한 치수도 본 발명의 범위에 포함됨을 명확히 이해해야 할 것이다. 예컨대, 슬릿은 직사각형, 원형, 삼각형, 셰브론(chevron) 형상, 다이아몬드 형상 등을 가질 수 있다. 본 발명에 따르면, 슬릿은, 펄스형 빔렛(164)이 형성되어 반도체 박막(175)의 특정 영역을 조사하고 결정화시킬 때, 센터 부분(즉, 에지 영역 제외)가 그 안에 TFT 장치(또는, 적어도 TFT 장치의 활성 영역)을 위치시킬 수 있도록 충분히 커 야 한다. 중요한 점은, 그와 같이 위치한 TFT 장치의 활성 영역이 각각 빔렛이 조사되고 결정화된 영역의 에지 영역보다 큰 간격으로 서로 떨어져 있는 것이다.
도 6A-6D는 본 발명에 따른 제2 구현예의 진행을 예시하는 도면으로서, 반도체 박막(175)의 제1 개념상 칼럼(205)을 따라 복수의 연속된 영역이 도 5A의 마스크(150')에 의해 형성된 빔 펄스(164)(빔렛으로 이루어짐)에 의해 조사된다. 빔 펄스(164)에 의한 충돌에 대해 샘플(170)의 평행이동은 도 4A-4F를 참조하여 앞에서 설명한 평행이동과 실질적으로 동일하다. 도 3의 마스크(150)에 의해 형성된 빔 펄스(164)에 의한 영역(310, 320, …, 380, 390, 410, 420)의 조사와, 마스크(150')에 의해 형성된 빔 펄스(164)에 의한 영역(460, 470)의 조사 사이의 차이점은, 실질적으로 상기 영역(310, 320, …, 380, 390, 410, 420) 전체가 조사되어 결정화되는 것에 반하여 상기 영역(460, 470)의 특정한 작은 부분(462)만이 조사되어 결정화되는 것이다.
도 4A의 영역(310)과 유사하게, 영역(460)의 부분(462)는 도 6A에 도시된 바와 같이 조사된다. 그 후, 상기 부분(462)는 결정화되어 도 4B에 도시된 바와 같이 센터 영역(465) 및 에지 영역(468)을 형성한다. 제1 센터 영역(315)과 유사하게, 각 부분(462)의 센터 영역(465)은 그 안에 에지 영역(468)의 그레인과는 상이한 그레인을 가지며, TFT 장치의 적어도 활성 영역(아울러 전체 TFT 장치도 가능함)이 에지 영역(468)로부터 거리를 두고 배치될 수 있는 크기를 갖는다. 도 6C에 도시된 바와 같이, 샘플(170)이 -X 방향으로 평행이동되면, 영역(470)의 부분(472)는 조사된 다음, 상기 부분(462)와 실질적으로 동일한 방식으로 결정화된다. 따라 서 센터 영역(475) 및 영역(470)의 에지 영역(478)이 형성된다.
또한, 도 7에 도시된 바와 같이 본 발명에 따른 마스크(150")의 제3 구현예를 활용할 수 있는바, 상기 마스크(150")는 빔(149)을 빔 펄스(164)로 패턴하고 성형하기 위한 길고 좁은 개구부 또는 투명 영역(490)을 가진다. 예를 들면, 영역(490)의 길이는 0.5cm이고 폭은 0.1mm일 수 있다. 이 방식으로, 도 2에 도시된 샘플(170)의 개념상 칼럼 각각은 마스크(150")에 의해 성형된 빔 펄스(164)에 의해 조사될 수 있다. 또한, 영역(490)의 길이를 30cm로 할 수 있다. 이에 따라, 반도체 박막(175)을 소정 수의 개념상 칼럼으로 분할하여 각 칼럼을 개별적으로 조사하는 대신에, 샘플(170)을 -Y 방향으로, 샘플(170)의 한 에지로부터 그 반대측 에지로 평행이동함으로써 반도체 박막(175)의 선택된 부분을 조사하여 결정화할 수 있다. 중요한 것은 각각의 TFT 장치의 활성 영역을 에지 영역으로부터 소정의 간격을 두고 유지할 수 있도록 상기 공정 기법을 이용하여 센터 영역을 형성하는 것이다.
도 8A는, 도 4D의 제1 및 제2 영역(310, 320) 및/또는 도 6D의 영역(460)의 인접 부분(462)에 대응할 수 있는, 제1 및 제2 조사 및 결정화 영역(510, 520)을 예시한다. 특히 도 8A는 전체적인 TFT 장치(610, 620)가 에지 영역(518, 528, 650)으로부터 거리를 두고 위치할 수 있고, 가능하게는 영역(510, 520)의 각각의 센터 영역(515, 525) 내에 위치할 수 있음을 나타낸다. 영역(510)의 센터 영역(515)에 위치한 제1 TFT 장치(610)는 게이트(612), 드레인(614), 소스(616) 및 활성 영역(618)을 포함하고, 이들 모두는 에지 영역(518)으로부터 거리를 두고 위치 한다. 마찬가지로, 제2 TFT 장치(610)에 있어서, 그의 게이트(622), 드레인(624), 소스(626), 및 특히 활성 영역(628)도 에지 영역(528, 650)으로부터 거리를 두고 위치함으로써, 이들은 각각 영역(520)의 에지 영역(528) 및 센터 영역(515, 525) 사이에 제공되어 있는 에지 영역(650)과 중첩되지 않는다.
도 8B는 각각의 TFT 장치(610, 620')가 그 위에 제공되어 있는, 도 6D의 영역(460)의 인접 부분(462)에 대응할 수도 있는 제1 및 제2 조사 및 결정화 영역(510, 520)을 예시한다. 이 예시적 구현예에서, 영역(510, 520)의 각각의 활성 영역(618', 620')만이 에지 영역(518, 528, 650)으로부터 거리를 두고 제공되어, 영역(510, 520)의 각각의 균일한 센터 영역(515, 525) 내에 제공되는 한편, TFT 장치(610', 620')의 다른 부분은 영역(510, 520)의 각각의 에지 영역(518, 528) 및 그 사이에 제공된 에지 영역 상에 위치한다. 특히, 제1 TFT 장치(610')는 완전히 영역(510)의 센터 영역(515)에 위치하는 활성 영역(618')을 포함하는 한편, TFT 장치(610')의 게이트(612'), 드레인(614') 및 소스(616')는 에지 영역(518)과 중첩된다. 마찬가지로, 제2 TFT 장치(610')에 있어서, 활성 영역(628')은 완전히 영역(520)의 각각의 센터 영역(525) 내에 위치하는 한편, 제2 TFT 장치(620')의 게이트(622'), 드레인(624') 및 소스(626)는 영역(520)의 각각의 에지 영역(528) 상에 제공되어 있다. 또한, 게이트(622')는 영역(510)의 센터 영역(515)과 영역(520)의 센터 영역(525) 사이의 경계 영역(500)(즉, 영역(510, 520) 사이의 에지 영역(650)) 상에 제공된다. 게이트(612, 612', 622, 622'), 드레인(614, 614', 624, 624) 및 소스(616, 616', 626, 626') 중 어느 하나는 에지 영역(518, 528) 및 경계 영역(500) 상에 제공될 수 있음을 이해해야 한다.
본 발명의 예시적 구현예를 이용하여, 에지 영역(500) 및/또는 그러한 에지 영역(500)과 관련된 에지 영역(518, 528)의 폭은 1㎛로 축소될 수 있으며, 이것은 종래의 시스템 및 방법을 이용하여 얻어지는 에지 영역보다 약 100 내지 10,000배 더 작다. 따라서, 도 8A에 도시된 바와 같이, 사이의 간격이 에지 영역(500)보다 큰 상태에서 센터 영역(515, 525)에 TFT 장치(610, 620) 전체를 탑재할 수 있다. 도 8B에 도시된 바와 같이 TFT 장치(610', 620')의 탑재에 있어서, TFT 장치(610', 620') 각각의 활성 영역(618' 628') 사이의 간격이 에지 영역(500)의 폭보다 큰 것 이외에는 동일하게 적용된다.
도 9는 도 4A-4F 및 도 6A-6D에 예시한 본 발명의 기술을 이용하여 도 1A의 컴퓨터 장치의 적어도 부분적 제어 하에 본 발명의 제1 예시적 처리 방법을 나타내는 흐름도이다. 단계 1000에서, 빔 소스(110), 에너지 빔 변조기(120), 빔 감쇠기 및 셔터(130)와 같은 도 1A에 나타낸 시스템의 하드웨어 부재를 적어도 부분적으로 컴퓨터 장치(100)를 이용하여 우선 초기화한다. 단계 1005에서 샘플(170)이 샘플 평행이동 스테이지(1800) 상에 로딩된다. 상기 로딩은 컴퓨터 장치(100)의 제어 하에 공지된 샘플 로딩 장치를 이용하여 수동식 또는 자동식으로 실행할 수 있음을 알아야 한다. 다음에, 단계 1010에서, 바람직하게는 컴퓨터 장치(100)의 제어 하에, 샘플 평행이동 스테이지(180)를 초기 위치로 이동시킨다. 필요할 경우, 단계 1015에서, 적절한 포커스 및 정렬을 위해, 시스템의 여러 가지 다른 광학적 구성요소를 수동식으로 또는 컴퓨터 장치(100)의 제어 하에 조절 및/또는 정렬한다. 단 계 1020에서, 조사/레이저 빔(111)을 소정의 펄스 에너지 레벨, 펄스 지속시간 및 반복률로 안정화시킨다. 단계 1024에서, 이후에 반도체 박막의 부분을 결정화하기 위해 각각의 빔 펄스가 동 부분을 조사하기에 충분한 에너지를 갖고 있는지 여부를 바람직하게 판정한다. 에너지가 충분하지 않을 경우, 단계 1025에서 컴퓨터 장치(100)의 제어 하에 빔 소스(110)에 의해 빔(111)의 감쇠를 조절하고, 반도체 박막의 부분을 결정화하기에 충분한 에너지가 있는지를 판정하기 위해 단계 1024를 다시 실행한다.
단계 1027에서, 빔 펄스(164)를 반도체 박막의 제1 칼럼에 충돌시키는 방향을 지향하도록 샘플을 위치시킨다. 이어서, 단계 1030에서, 마스킹된 세기 패턴(예; 마스킹된 빔 펄스(164))을 이용하여 반도체 박막의 부분을 조사한다. 그 후, TFT 장치의 적어도 활성 영역이 각각의 에지 영역으로부터 거리를 두고 위치하도록 에지 영역을 최소화한 상태에서 상기 반도체 박막의 조사된 부분을 결정화한다. 단계 1035에서, 빔 펄스에 의한 현재의 칼럼에 대한 조사가 완결되었는지 여부를 판정한다. 완결되지 않았을 경우, 단계 1040에서, 샘플은 다음번 빔 펄스(164)로 계속 조사된다. 그러나, 단계 1035에서 현재의 칼럼에 대한 조사 및 결정화가 완결되었다고 판정되면, 단계 1040에서 처리해야할 샘플의 칼럼이 더 있는지 여부를 판정한다. 더 있을 경우, 공정은 단계 1050으로 계속되는데, 여기서는 본 발명에 따라 처리될 다음 번 칼럼에 빔 펄스를 지향하도록 샘플은 평행이동된다. 그렇지 않으면, 단계 1055에서, 예시적 처리는 샘플(170)에 대해 완료되었으며, 공정이 종료됨과 아울러 도 1A에 도시된 시스템의 하드웨어 부재 및 빔(111)은 차단된다.
도 10은, 바람직하게 빔(111)을 마스킹하는 도 4A-4F 및 도 6A-6D에 예시한 본 발명의 기술을 이용하여 도 1A의 컴퓨터 장치의 적어도 부분적 제어 하에 본 발명의 제2 예시적 처리 방법을 나타내는 흐름도이다. 이 예시적 방법의 단계 1100-1120은 도 9의 방법에서의 단계 1000-1-2-과 실질적으로 동일하므로, 여기에서 더 구체적으로 설명하지 않는다. 그러나, 단계 1024에서, 조사된 부분이 결정화하도록 적어도 반도체 박막(175)의 부분을 조사하는 충분한 에너지를 각 펄스가 갖고 있는지 여부를 판정한다. 충분하지 않을 경우, 단계 1125에서, 빔 펄스에 대한 감쇠를 조절하고, 에너지 플루언스를 다시 검증한다. 빔 펄스의 에너지 플루언스가 검증되면, 샘플은 샘플(170)의 제1 칼럼을 충돌하도록 이동된다.
다음에, 단계 1130에서, 얻어지는 빔(149)을 마스크(159)를 통과시켜 빔 펄스를 성형하고, 얻어지는 펄스의 에지 부분을 성형한다. 이어서, 단계 1135에서, 현재의 칼럼을 따라 샘플(170)을 연속적으로 평행이동시킨다. 단계 1140에서, 샘플(170)을 평행이동시키는 동안, 반도체 박막의 부분을 조사하여, 조사된 부분이 결정화되도록 마스킹된 세기 패턴 빔 펄스를 이용하여 적어도 부분적으로 용융시킨다. 이러한 반도체 박막(175)의 부분에 대한 조사는 빔 펄스가 샘플의 특정 위치에 도달할 때 실행될 수 있고, 상기 위치는 컴퓨터 장치(100)에 의해 사전에 지정된다. 이와 같이, 빔 소스는 빔 펄스에 대한 이들 위치에 도달하는 샘플에 발사될 수 있다. 그 후, 응고된 부분의 특정 영역에 핵형성이 이루어지고, TFT 장치의 적어도 활성 영역 사이의 간격이 상기 조사된 영역의 에지 영역보다 커지도록 균일한 물질을 포함하도록 반도체 박막의 조사된 부분을 결정화한다. 상기 처리는 반도체 박막(175) 상의 현재의 칼럼의 말단부가 도달될 때까지 계속된다. 단계 1145에서, 처리해야 하는 샘플의 칼럼이 더 있는지 여부를 판정한다. 더 이상 없는 경우, 공정은 단계 1150으로 이행되어 여기서 본 발명에 따라 처리할 다음번 칼럼을 빔 펄스가 지향하는 위치로 샘플을 평행이동한다. 그렇지 않으면, 단계 1155가 실행되는데, 이 단계는 도 9의 단계 1055와 실질적으로 동일하다.
이상이 설명은 본 발명의 원리를 예시하는 것일 뿐이다. 본 명세서에 교시된 내용을 참조하여 당업자에게는 전술한 구현예에 대한 다양한 변형 및 변경이 명백할 것이다. 예를 들면, 전술한 구현예가 반도체 박막의 조사 및 결정에 관하여 설명되었지만, 이는 국제특허 출원번호 PCT/US01/12799 및 미국특허 출원번호 09/390,535, 09/390/537 및 09/526,585(이들의 모든 개시 내용은 참고로서 본 명세서에 포함됨)에 기재되어 있는 것을 포함하여, 마이크로 가공(micro-machining), 포토-애블레이션(photo-ablation) 및 마이크로 패터닝(micro-patterning) 기술과 같은 그 밖의 물질 처리 기술에 적용될 수 있다. 전술한 인용 특허 문헌에 기재된 다양한 마스크 패턴 및 세기 빔 패턴은 본 발명의 방법 및 시스템과 함께 활용될 수 있다. 따라서 당업자는, 본 명세서에 명시적으로 제시되거나 설명되어 있지 않더라도, 본 발명의 원리를 구현하는 여러 가지 시스템과 방법을 안출할 수 있을 것이며, 이는 본 발명의 사상 및 범위에 포함된다.

Claims (33)

  1. (a) 적어도 하나의 빔 펄스를 방출하도록 빔 발생기를 제어하는 단계;
    (b) 박막 샘플(thin film sample)의 적어도 한 부분(portion)를 조사하는 데 사용되는 적어도 하나의 마스킹된 빔 펄스(masked beam pulse)를 생성하도록 상기 적어도 하나의 빔 펄스를 마스킹하는 단계;
    (c) 상기 박막 샘플의 적어도 한 부분을 그 두께 및 면적 전체에 걸쳐 완전히 용융시킬 수 있는 세기(intensity)로 상기 적어도 하나의 마스킹된 빔 펄스를 상기 박막 샘플의 상기 적어도 한 부분에 조사하는 단계;
    (d) 상기 박막 샘플의 상기 적어도 한 부분이 결정화되도록 하는 단계
    를 포함하고,
    상기 결정화된 적어도 한 부분은 제1 영역(area) 및 제2 영역으로 이루어지고,
    상기 부분의 결정화가 이루어지면, 상기 제1 영역은 제1 그레인 세트(first set of grains)를 포함하고, 상기 제2 영역은 제2 그레인 세트를 포함하되, 상기 제2 그레인 세트의 특징 중 적어도 하나는 상기 제1 그레인 세트의 특징 중 적어도 하나와 상이하고,
    상기 제1 영역은 상기 제2 영역을 둘러싸고 있고, 전자 장치의 활성 영역(active region)이 상기 제1 영역으로부터 소정의 간격을 두고 제공될 수 있도록 되어 있는 것을 특징으로 하는
    박막 샘플의 처리 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 전자 장치의 활성 영역이 상기 제2 영역 내에 위치하는 것을 특징으로 하는 박막 샘플의 처리 방법.
  5. 제1항에 있어서,
    상기 제2 영역이 적어도 하나의 화소에 대응하는 것을 특징으로 하는 박막 샘플의 처리 방법.
  6. 제1항에 있어서,
    상기 제2 영역이 상기 전자 장치의 모든 부분을 수용할 수 있는 단면을 가진 것을 특징으로 하는 박막 샘플의 처리 방법.
  7. 제1항에 있어서,
    상기 제2 영역에 대한 상기 제1 영역의 크기 및 위치는, 상기 제1 영역이 상기 전자 장치의 성능에 전혀 영향을 주지 않거나 무시할 수 있을 정도의 영향을 주도록 제공되는 것을 특징으로 하는 박막 샘플의 처리 방법.
  8. 제1항에 있어서,
    상기 단계 (d) 이후에, 상기 전자 장치의 활성 영역이 상기 제1 영역 상에 놓이지 않도록 상기 제1 영역의 위치를 결정하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 샘플의 처리 방법.
  9. 제1항에 있어서,
    상기 적어도 하나의 빔 펄스가 복수의 빔렛(beamlet)을 포함하고, 상기 제1 영역 및 상기 제2 영역이 상기 빔렛에 의해 조사되는 것을 특징으로 하는 박막 샘플의 처리 방법.
  10. 제1항에 있어서,
    상기 박막 샘플이 실리콘 박막 샘플인 것을 특징으로 하는 박막 샘플의 처리 방법.
  11. 제1항에 있어서,
    상기 박막 샘플이 실리콘과 게르마늄 중 적어도 하나로 이루어진 것을 특징으로 하는 박막 샘플의 처리 방법.
  12. 제1항에 있어서,
    상기 박막 샘플이 100Å 내지 10,000Å의 두께를 가진 것을 특징으로 하는 박막 샘플의 처리 방법.
  13. 제1항에 있어서,
    상기 제1 영역에 제공된 상기 제1 그레인 세트가 횡방향 성장 그레인(laterally-grown grain)인 것을 특징으로 하는 박막 샘플의 처리 방법.
  14. 제13항에 있어서,
    상기 제1 영역의 상기 횡방향 성장 그레인이 등축 그레인(equiaxed grain)인 것을 특징으로 하는 박막 샘플의 처리 방법.
  15. 제1항에 있어서,
    상기 전자 장치가 박막 트랜지스터("TFT")인 것을 특징으로 하는 박막 샘플의 처리 방법.
  16. 제1항에 있어서,
    상기 박막 샘플이 반도체 박막 샘플인 것을 특징으로 하는 박막 샘플의 처리 방법.
  17. 박막 샘플을 처리하는 시스템으로서,
    (a) 적어도 하나의 빔 펄스를 방출하도록 빔 발생기를 제어하고;
    (b) 상기 박막 샘플의 적어도 한 부분을 조사하는 데 사용되는 적어도 하나의 마스킹된 빔 펄스를 생성하도록 적어도 하나의 빔 펄스를 마스킹하고;
    (c) 상기 박막 샘플의 적어도 한 부분을 그 두께 및 면적 전체에 걸쳐 완전히 용융시킬 수 있는 세기로 상기 적어도 하나의 마스킹된 빔 펄스를 상기 박막 샘플의 상기 적어도 한 부분에 조사하는
    처리 장치(processing arrangement)를 포함하고,
    상기 박막 샘플의 적어도 한 부분이 결정화되고, 결정화된 상기 적어도 한 부분은 제1 영역 및 제2 영역으로 이루어지고,
    결정화 시에 상기 제1 영역은 제1 그레인 세트를 포함하고, 상기 제2 영역은 제2 그레인 세트를 포함하되, 상기 제2 그레인 세트의 특성 중 적어도 하나는 상기 제1 그레인 세트의 특성 중 적어도 하나와 상이하며,
    상기 제1 영역은 상기 제2 영역을 둘러싸고, 상기 제1 영역으로부터 소정 간격을 두고 전자 장치의 활성 영역이 제공되도록 되어 있는 것을 특징으로 하는
    박막 샘플 처리 시스템.
  18. 삭제
  19. 삭제
  20. 제17항에 있어서,
    상기 전자 장치의 활성 영역이 상기 제2 영역 내에 위치하는 것을 특징으로 하는 박막 샘플 처리 시스템.
  21. 제17항에 있어서,
    상기 제2 영역이 적어도 하나의 화소에 대응하는 것을 특징으로 하는 박막 샘플 처리 시스템.
  22. 제17항에 있어서,
    상기 제2 영역이 상기 전자 장치의 모든 부분을 수용할 수 있는 단면을 가진 것을 특징으로 하는 박막 샘플 처리 시스템.
  23. 제17항에 있어서,
    상기 제2 영역에 대한 상기 제1 영역의 크기 및 위치는, 상기 제1 영역이 상기 전자 장치의 성능에 전혀 영향을 주지 않거나 무시할 수 있을 정도의 영향을 주도록 제공되는 것을 특징으로 하는 박막 샘플 처리 시스템.
  24. 제17항에 있어서,
    상기 박막 샘플의 적어도 한 부분이 결정화된 이후에, 상기 처리 장치는 또한 상기 전자 장치의 활성 영역이 상기 제1 영역 상에 놓이는 것을 피하도록 상기 제1 영역의 위치를 결정하는 것을 특징으로 하는 박막 샘플 처리 시스템.
  25. 제17항에 있어서,
    상기 적어도 하나의 빔 펄스가 복수의 빔렛을 포함하고, 상기 제1 영역 및 상기 제2 영역이 상기 빔렛에 의해 조사되는 것을 특징으로 하는 박막 샘플 처리 시스템.
  26. 제17항에 있어서,
    상기 박막 샘플이 실리콘 박막 샘플인 것을 특징으로 하는 박막 샘플 처리 시스템.
  27. 제17항에 있어서,
    상기 박막 샘플이 실리콘과 게르마늄 중 적어도 하나로 이루어진 것을 특징으로 하는 박막 샘플 처리 시스템.
  28. 제17항에 있어서,
    상기 박막 샘플이 100Å 내지 10,000Å의 두께를 가진 것을 특징으로 하는 박막 샘플 처리 시스템.
  29. 제17항에 있어서,
    상기 제1 영역에 제공된 상기 제1 그레인 세트가 횡방향 성장 그레인인 것을 특징으로 하는 박막 샘플 처리 시스템.
  30. 제29항에 있어서,
    상기 제1 영역의 상기 횡방향 성장 그레인이 등축 그레인인 것을 특징으로 하는 박막 샘플 처리 시스템.
  31. 제17항에 있어서,
    상기 전자 장치가 박막 트랜지스터("TFT")인 것을 특징으로 하는 박막 샘플 처리 시스템.
  32. 제17항에 있어서,
    상기 박막 샘플이 반도체 박막 샘플인 것을 특징으로 하는 박막 샘플 처리 시스템.
  33. 적어도 하나의 마스킹된 빔 펄스에 의해 조사되는 적어도 하나의 섹션을 포함하는 박막 샘플로서,
    상기 적어도 하나의 마스킹된 빔 펄스는 상기 박막 샘플의 적어도 하나의 섹션을 그 두께 및 면적 전체에 걸쳐 완전히 용융시킬 수 있는 세기를 가지며,
    상기 박막 샘플의 적어도 한 부분은 제1 영역 및 제2 영역을 포함하도록 결정화되고,
    결정화 시에 상기 제1 영역은 제1 그레인 세트를 포함하고, 상기 제2 영역은 제2 그레인 세트를 포함하되, 상기 제2 그레인 세트의 특징 중 적어도 하나는 상기 제1 그레인 세트의 특징 중 적어도 하나와 상이하고,
    상기 제1 영역은 상기 제2 영역을 둘러싸고, 전자 장치의 활성 영역이 상기 제1 영역으로부터 소정의 간격을 두고 제공되도록 형성되어 있는
    것을 특징으로 하는 박막 샘플.
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