JP4860026B2

JP4860026B2 - 表示装置

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Publication number: JP4860026B2
Application number: JP2000057782A
Authority: JP
Inventors: 舜平山崎; 智史村上; 康行荒井
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1999-03-03
Filing date: 2000-03-02
Publication date: 2012-01-25
Anticipated expiration: 2020-03-02
Also published as: JP2000315734A

Description

【０００１】
【発明の属する技術分野】
本発明は単結晶半導体を活性層とした絶縁ゲート型電界効果トランジスタによる集積回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部（アクティブマトリクス回路）と、その画素部に接続される駆動回路を同一基板上に設けた液晶表示装置やエレクトロルミネッセンス（ＥＬ：Electro Luminescence）表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利用することができる。尚、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
液晶表示装置やＥＬ表示装置などに代表される平板型表示装置（フラットパネルディスプレイ）において、単結晶半導体基板に形成した絶縁ゲート型電界効果トランジスタ（以降、電界効果トランジスタをＦＥＴと記す）を用いてアクティブマトリクス型表示装置を作製する技術が知られている。これはガラス基板や石英基板上に薄膜トランジスタ（以降、ＴＦＴと記す）を形成してアクティブマトリクス型表示装置を作製する場合と異なり、大規模集積回路（ＬＳＩ）で培われた技術をそのまま応用することが可能であり、高速で低電圧駆動が可能な高性能のＦＥＴを基板上に高密度に集積形成できることに利点があった。しかし、その一方で基板が可視光に対して不透明であるため反射型、或いは自発光型の表示装置に限定される点や、単結晶半導体基板が市場で供給されるサイズに限定されるといったことが欠点と考えられていた。
【０００３】
しかしながら、表示装置の分野における高画質化やフルデジタル化といった技術指向のにおいて、アクティブマトリクス型表示装置に要求される性能向上は必然的に高まってきている。アクティブマトリクス型表示装置において画像表示を行う画素部には、数十から数百万個のトランジスタ（ＴＦＴやＦＥＴなど）が配置されていて、そのトランジスタのそれぞれに画素電極が接続される構成となっていた。そして、各画素に印加する電圧をトランジスタのスイッチング機能により制御して、液晶を駆動したりＥＬ素子を発光させたりして画像を表示する仕組みになっていた。例えば、液晶表示装置の場合、液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサ（本明細書では、液晶容量と記す）を形成していた。その液晶容量へ蓄積する電荷を制御することで液晶を駆動して、液晶を透過する光量を制御して画像を表示した。しかし、この液晶容量はリーク電流により次第にその容量が減少するため、透過光量が変化して画像表示のコントラストを低下させる原因となっていた。そこで、各画素には液晶容量とは別のコンデンサ（以後、保持容量と記す）を設ける必要があった。この保持容量は、液晶容量が損失する容量を補う働きをするものであり、書き込みから次の書き込みまでの１フレームの期間の電荷の保持を図るために設けられていた。また、ＥＬ表示装置においては、それぞれの画素に設けられたスイッチ用トランジスタがオンになると、画像データに応じた信号により電流制御用トランジスタに電流が流れ、ＥＬ素子が自発光する仕組みになっていた。
【０００４】
【発明が解決しようとする課題】
このようなアクティブマトリクス型表示装置において、今後さらなる高精細化や画像情報の高密度化を実現するためにデジタル方式が主流となることが予想されている。そのためにＤ／Ａコンバータやラッチ回路などデジタル信号を処理するために必要な回路を新たに設ける必要があり、従来のアナログ方式に比べ駆動回路の構成が複雑になる一方で、高速動作が可能なトランジスタによる駆動回路で表示装置を形成することが課題であった。しかしながら、ガラス基板や石英基板上に形成されるＴＦＴは、その活性層に多結晶シリコンを用いても達成できる電子移動度は４００ｃｍ²／Ｖ・ｓｅｃ程度であり、単結晶シリコンで作製されるＦＥＴの１／３程度であった。
【０００５】
さらに、画素密度を向上させると一画素当たりの画素電極の面積を小さくなり、必然的に配線やトランジスタの占める割合が大きくなることにより、開口率を低下させてしまう問題点があった。また、画素電極の面積の縮小に伴い保持容量を形成できる面積も小さくなってしまうので、限られた面積で画素部の駆動に必要な容量を形成することが困難となることが問題点となった。
【０００６】
本発明は上記課題を解決するものであり、高速動作が可能な絶縁ゲート型ＦＥＴによる駆動回路で表示装置を形成し、さらに、単位画素当たりの画素電極の面積を小さくしても十分な保持容量が得られるアクティブマトリクス型表示装置を提供することを目的とする。そして、低消費電力で信頼性の高いアクティブマトリクス型液晶表示装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために本発明の構成は、単結晶半導体を活性層とした絶縁ゲート型電界効果トランジスタによる画素部を備えた半導体装置において、前記絶縁ゲート型電界効果トランジスタ上に有機樹脂絶縁層が形成され、該有機樹脂絶縁層上に形成された遮光層と、該遮光層に密接して形成された誘電体層と、前記絶縁ゲート型電界効果トランジスタに接続された光反射性電極とから保持容量が形成されていることを特徴としている。
【０００８】
本発明の他の構成は、一対の基板間に液晶を挟持した半導体装置であって、一方の基板には、単結晶半導体を活性層とした絶縁ゲート型電界効果トランジスタと、該絶縁ゲート型電界効果トランジスタ上に有機樹脂絶縁層が形成され、該有機樹脂絶縁層上に形成された遮光層と、該遮光層に密接して形成された誘電体層と、前記絶縁ゲート型電界効果トランジスタに接続された光反射性電極とから保持容量が形成され、他方の基板には、少なくとも光透過性導電膜が形成されていることを特徴としている。
【０００９】
本発明の他の構成は、単結晶半導体を活性層とした絶縁ゲート型電界効果トランジスタと有機ＥＬ素子とを具備する半導体装置において、前記絶縁ゲート型電界効果トランジスタ上に形成された有機樹脂絶縁層と、該有機樹脂絶縁層上に形成された遮光層と、該遮光層に密接して形成された誘電体層と、前記絶縁ゲート型電界効果トランジスタに接続された光反射性電極とから保持容量が形成されていることを特徴としている。
【００１０】
本発明において、前記有機樹脂絶縁層と前記遮光層との間に、無機化合物からなる絶縁層が形成されていること、或いは、前記有機樹脂絶縁層の前記遮光層が形成される側の表面に、無機化合物からなる絶縁層が形成されている構造としても良い。
【００１１】
本発明において、前記遮光層は、アルミニウム、タンタル、チタンから選ばれた一種または複数種を含む材料から成り、前記誘電体層は、前記材料の酸化物であることが望ましい。
【００１２】
また、本発明の構成は、単結晶半導体を活性層とした絶縁ゲート型電界効果トランジスタによる画素部を備えた半導体装置の作製方法において、前記絶縁ゲート型電界効果トランジスタ上に有機樹脂層を形成する工程と、前記有機樹脂上に遮光層を形成する工程と、前記遮光層に密接する絶縁層を形成する工程と、前記遮光層に前記絶縁層を介して重なる領域を有する光反射性電極を形成する工程とを有することを特徴としている。
【００１３】
本発明の他の構成は、一対の基板間に、液晶を挟持した半導体装置の作製方法において、一方の基板に、単結晶半導体を活性層とする絶縁ゲート型電界効果トランジスタを形成する工程と、前記絶縁ゲート型電界効果トランジスタ上に有機樹脂層を形成する工程と、前記有機樹脂層上に遮光層を形成する工程と、前記遮光層に密接して絶縁層を形成する工程と、前記絶縁ゲート型電界効果トランジスタに接続される光反射性電極を形成する工程と、他方の基板には光透過性導電膜を形成する工程とを有することを特徴としている。
【００１４】
本発明の他の構成は、単結晶半導体を活性層とした絶縁ゲート型電界効果トランジスタと、有機ＥＬ素子と、を具備する半導体装置の作製方法において、前記絶縁ゲート型電界効果トランジスタ上に有機樹脂層を形成する工程と、前記有機樹脂層上に遮光層を形成する工程と、前記遮光層に密接して絶縁層を形成する工程と、前記絶縁ゲート型電界効果トランジスタに接続される光反射性電極を形成する工程とを有することを特徴としている。
【００１５】
本発明において、前記有機樹脂絶縁層と前記遮光層との間に、無機化合物からなる絶縁層を形成すること、或いは、前記有機樹脂絶縁層の前記遮光層が形成される側の表面に、無機化合物からなる絶縁層を形成しても良い。
【００１６】
本発明において、前記遮光膜が、アルミニウム、タンタル、チタンから選ばれた一種または複数種を含む材料から形成され、前記誘電体層は、前記材料の酸化物で形成することが望ましい。ここで、前記誘電体層を陽極酸化法で形成することが望ましい。
【００１７】
【発明の実施の形態】
[実施形態１]
図１〜図３を参照して本発明の実施形態を説明する。ここでは、画素部と、その周辺に設ける駆動回路を同一基板上に設ける実施形態について説明する。
【００１８】
図１において、比較的高抵抗（例えば、ｎ型、１０Ωｃｍ程度）の単結晶シリコンから成る基板１０１に、ｎウエル１０２、ｐウエル１０３、１０４を１枚のマスクで自己整合的に形成した。その後、フィールド酸化膜１０５を形成した。このとき、ボロン（Ｂ）を選択的にイオン注入法により基板に導入し、チャネルストッパーを形成しても良い。そして、熱酸化法によりゲート絶縁膜となる酸化シリコン膜１０６の形成を行った。続いて、ゲート用の多結晶シリコン膜をＣＶＤ法により１００〜３００ｎｍの厚さで形成した。このゲート用の多結晶シリコン膜は、低抵抗化するために予め１０²¹／ｃｍ³程度の濃度でリン（Ｐ）をドープしておいても良いし、多結晶シリコン膜を形成した後で濃いｎ型不純物を拡散させても良い。ここでは、さらに低抵抗化するためにこの多結晶シリコン膜上にシリサイド膜を５０〜３００ｎｍの厚さで形成した。シリサイド材料は、モリブデンシリサイド（ＭｏＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）などを適用することが可能であり、公知の方法に従い形成すれば良い。そして、この多結晶シリコン膜とシリサイド膜をエッチングしてゲート１０７〜１０９を形成した。ゲート１０７〜１０９は、多結晶シリコン膜１０７ａ〜１０９ａとシリサイド膜１０７ｂ〜１０９ｂの２層構造を有している。（図１（Ａ））
【００１９】
次に、ｎチャネル型ＦＥＴ及びｐチャネル型ＦＥＴに低濃度ドレイン（ＬＤＤ）領域を形成するために、ｎ型及びｐ型の導電型を付与する不純物元素を添加した。ここでは、ｎチャネル型ＦＥＴに対してリン（Ｐ）をイオン注入し、ｐチャネル型ＦＥＴに対してボロン（Ｂ）をイオン注入した。ドーズ量は１×１０¹³／ｃｍ²とした。ここではゲートをマスクとしてイオン注入を行い、ｎチャネル型ＦＥＴが形成される領域にリン（Ｐ）が添加された領域１１１、１１２を、ｐチャネル型ＦＥＴが形成される領域にボロン（Ｂ）が添加された領域１１５を自己整合的に形成した。（図１（Ｂ）、（Ｃ））
【００２０】
その後、全面にＣＶＤ法で酸化シリコン膜や窒化シリコン膜などの絶縁膜を形成し、異方性ドライエッチングでこの膜を全面にわたって均一にエッチングすると、図２（Ａ）に示すように絶縁膜がゲートの側壁に残存させ、サイドウオール１１６〜１１８を形成した。このサイドウオールをマスクに用い、ｎチャネル型ＦＥＴの領域に砒素を５×１０¹⁵／ｃｍ²のドーズ量でイオン注入したｎ型不純物領域（ソースまたはドレイン領域）１２０、１２１を形成した。さらに図２（Ｂ）に示すように、ｐチャネル型ＦＥＴの領域にボロン（Ｂ）をイオン注入したｐ型不純物領域（ソースまたはドレイン領域）１２４を形成した。
【００２１】
そして、ｎ型不純物領域（ソースまたはドレイン領域）１２０、１２１およびｐ型不純物領域（ソースまたはドレイン領域）１２４上に残存する酸化シリコン膜をエッチング除去して、層間絶縁膜１２５を全面に形成した。さらにその上にリンガラス（ＰＳＧ）、あるいはボロンガラス（ＢＳＧ）、もしくはリンボロンガラス（ＰＢＳＧ）の平坦化膜１２６を形成した。その後、イオン注入した不純物元素を活性化させるため７００〜９００℃で熱処理を行った。この熱処理により平坦化膜１２６がリフローされ、表面がより平坦化された。（図２（Ｃ））
【００２２】
そして、層間絶縁膜１２５および平坦化膜１２６に、ｎ型不純物領域（ソースまたはドレイン領域）１２０、１２１およびｐ型不純物領域（ソースまたはドレイン領域）１２４に達するコンタクトホールを形成し、ソース配線１２７、１２９、１３１、ドレイン配線１２８、１３０、１３２を形成した。配線に使用する材料に限定はないが、低抵抗材料として通常良く用いられるアルミニウム（Ａｌ）を用いると良い。また、Ａｌとチタン（Ｔｉ）の積層構造としても良い。
【００２３】
この状態で、水素を含む雰囲気中で３００〜５００℃、好ましくは３５０〜４５０℃の熱処理を行うとＦＥＴの特性をより好ましい状態にすることができた。
【００２４】
この上に形成するパッシベーション膜１３３は、プラズマＣＶＤ法で窒化シリコン膜、または酸化シリコン膜、あるいは窒化酸化シリコン膜で形成した。さらに、有機樹脂絶縁層１３４を１μｍ〜２μｍの厚さに形成した。有機樹脂材料として、ポリイミド、ポリアミド、アクリル、ベンゾ・シクロ・ブテン（ＢＣＢ）などを用いることができた。有機樹脂膜を用いることの利点は、膜の形成方法が簡単である点や、比誘電率が低いので寄生容量を低減できる点、平坦化するのに適している点などがある。勿論、上述した以外の有機樹脂膜を用いても良い。ここでは、基板に塗布した後で熱重合するタイプのポリイミドを用い、クリーンオーブンで３００℃に加熱し焼成して形成した。
【００２５】
さらにこの有機樹脂絶縁層１３４上に遮光膜１３５を形成した。遮光膜１３５はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素を含有する膜で形成した。そして画素部に、遮光膜を一方の電極とし、画素電極１３９を他方の電極とした保持容量を形成するために、遮光膜１３５上に誘電体層１３６を形成した。この誘電体層には、公知の成膜法で堆積形成する酸化シリコン膜、窒化シリコン膜、窒酸化シリコン膜やＤＬＣ（Diamond like carbon）膜や、上述のポリイミド膜を用いて形成することが可能であるが、陽極酸化法を用いて遮光膜の酸化物層を形成してこれを誘電体層１３６としても良い。
【００２６】
陽極酸化法は、電解溶液中（例えば、３重量％の酒石酸を含有するエチレングリコール溶液中）で、遮光膜を陽極とし、白金を陰極として電圧を印加することにより、緻密でかっピンホールのない誘電体層を形成することができた。誘電体層の厚さは保持容量を形成する目的に対して１０〜１００ｎｍ、好ましくは２０〜７０ｎｍの厚さで形成すれば良いが、誘電体層の形成に伴って遮光膜の厚さが減少するので、その分を見込んで遮光膜の厚さを確保することが重要であった。
【００２７】
表１はＡｌ膜の表面を陽極酸化して５０ｎｍの酸化Ａｌ膜を形成したときの膜厚の変化と波長５５０ｎｍの光に対する吸光度の値を示している。吸光度は分光光度計（日立社製Ｕ−４０００型）で測定した。
【００２８】
【表１】

【００２９】
例えば、Ａｌ膜の初期膜厚が６５ｎｍとして、酸化Ａｌ膜を５０ｎｍ形成すると合計膜厚は８０ｎｍに増加したが、Ａｌ膜の厚さは３０ｎｍに減少した。このとき波長５５０ｎｍの光に対する吸光度は２．６であった。また、表１のサンプルにおいて、各波長に対する吸光度の特性を図１４に示す。図１４のデータより３００〜６００ｎｍの波長範囲で、吸光度はＡｌ膜厚に依存することが明らかとなった。その結果、図１４の結果と目視による観察より遮光膜として必要な膜厚は６０ｎｍ以上、吸光度からみて３．０以上あれば良いと判断することができた。
【００３０】
陽極酸化法において、陽極と陰極の間に印加する電圧（化成電圧）と、その電極間に流れる電流（化成電流）の制御パターンを図１３に示す。図１３（Ａ）において、最初化成電流をある一定値に保つように制御して（定電流モード）、予め調べられた誘電体層の生成膜厚に応じた電圧値まで上昇させる。そして、電圧値が所定の値に達した後、その電圧値を保持して（定電圧モード）、電極間に流れる電流がある設定値以下になることをもって陽極酸化の反応が終わったと判断すると、再現性良く同等の膜厚を有する誘電体層を形成することができた。
【００３１】
しかしながら、図１３（Ａ）の制御パターンで、有機樹脂絶縁膜上に形成した遮光膜の表面に誘電体層を形成した場合、有機樹脂絶縁膜に電解溶液がしみ込んで膨張し、さらに遮光膜と有機樹脂絶縁膜との界面にも電解溶液がしみ込んで、遮光膜の端部から数μｍの長さに渡って誘電体層が下地となる有機樹脂絶縁膜側にも形成されてしまった。この様子の一例を図１５に示す。図１５（Ａ）は、有機樹脂絶縁膜上に形成したＡｌ膜を図１３（Ａ）の制御パターンで陽極酸化処理したときの断面構造を、走査電子顕微鏡（ＳＥＭ）で観察した結果を示す。また、同図（Ｂ）はその模式図を示す。同図において、端部における誘電体の厚さをＸｂとして、端部から誘電体層が下地となる有機樹脂絶縁膜側にも形成される長さをＸａとすると、廻り込み量ＸはＸａとＸｂの差として定義することができる。図１５（Ａ）の結果では、廻り込み量Ｘは約２μｍであった。その結果、遮光膜の平坦性が損なわれてしまった。
【００３２】
一方、図１３（Ｂ）に示す化成電圧と化成電流の制御パターンのように、定電流モードとして、その電流密度を図１３（Ａ）の条件よりも１．２倍から３倍程度高め、遮光膜の表面に生成される誘電体層の膜厚に応じた所定の電圧まで短時間に急速に上昇させた後、その電圧を保持することなく、或いはその保持時間を極短時間として、陽極酸化を終了させることにより、有機樹脂絶縁膜上で廻り込みのない誘電体層を形成することができた。図１６（Ａ）はこのような方法で作製された有機樹脂絶縁膜上の遮光膜とその表面に形成された誘電体層のＳＥＭ写真であり、端部からの回り込みが殆どない良好な形状を実現することができた。図１６（Ｂ）はその模式図を示している。図１３（Ｂ）のような制御パターンで陽極酸化をしても、緻密でピンホールがなく絶縁耐圧が高い誘電体膜を形成することができた。
【００３３】
表２は種々の陽極酸化条件で作製したときの、遮光膜端部からのしみ込み量を評価した結果を示す。端部からのしみ込み量は、電圧の上昇時間と電圧の保持時間と関連が認められ、電圧の上昇時間が短いほど、また、定電圧時間を短くして合計の陽極酸化時間を短縮させることで、しみこみ量を減らすことができた。
【００３４】
【表２】

【００３５】
ここでは、図１３（Ｂ）に示す制御パターンによる陽極酸化法で作製された誘電体層を介して、遮光膜とその一部が重なる画素電極１３９を形成した。この画素電極１３９はｎチャネル型ＦＥＴ１４３のドレイン配線に接続している。画素電極は、反射型表示装置とするために、Ａｌに代表される光反射性の材料で形成した。
【００３６】
Ａｌは公知の成膜法、例えば真空蒸着法やスパッタ法で容易に形成することができるが、反射型液晶表示装置とする場合、コントラストを良くするために、画素電極の表面を凹凸化して拡散反射面としても良い。
【００３７】
以上のようにして、単結晶シリコン基板に、ｐチャネル型ＦＥＴ１４１とｎチャネル型ＦＥＴ１４２とから成るＣＭＯＳ回路を基本とする駆動回路と、ｎチャネル型ＦＥＴ１４３と保持容量１４４が形成された画素部を同一基板上に形成したアクティブマトリクス基板を作製した。ＣＭＯＳ回路を基本とする駆動回路は、ＣＭＯＳ回路を基本として例えば、シフトレジスタ回路、バッファ回路、サンプリング回路、Ｄ／Ａコンバータ、ラッチ回路などを形成することができる。そしてこのような回路は、単結晶シリコンを活性層とした絶縁ゲート型ＦＥＴで構成されることにより高速動作が可能であり、また、駆動電圧を３〜５Ｖとして低消費電力化をすることもできた。
【００３８】
また、このような画素部において、遮光膜の表面に密接形成した誘電体膜で保持容量を形成することにより、一画素当たりの画素電極の面積を小さくしても十分な容量を形成することができた。例えば、一画素の面積を４００μｍ²としても約０．５ｐＦの容量を形成することができた。
【００３９】
本実施形態で説明したトランジスタの構造はあくまで一実施形態であり、図１〜図３に示した作製工程及び構造に限定される必要はない。本発明で重要な点は、単結晶基板に形成されたＦＥＴと、その上に有機樹脂層を介して形成された保持容量の構成にある。
【００４０】
[実施形態２]
絶縁物上に単結晶シリコン層（ＳＯＩ：Silicon On Insulators）を形成したＳＯＩ基板として、実施形態１と同様にアクティブマトリクス基板を形成することができる。ＳＯＩ基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、ＳＩＭＯＸ（Separation by Implanted Oxygen）、ＥＬＴＲＡＮ（Epitaxial Layer Transfer：キャノン社の登録商標）基板、Smart-Cut（SOITEC社の登録商標）などを使用することができる。勿論、その他のＳＯＩ基板を使用することも可能である。
【００４１】
図４はこのようなＳＯＩ基板を用いて作製した構成を示す。その作製方法は実施形態１と同様に行えば良く、基板４０１上に絶縁層４０２を介して、ｐチャネル型ＦＥＴ４３８、ｎチャネル型ＦＥＴ４３９を有する駆動回路と、ｎチャネル型ＦＥＴ４４０と保持容量４４１を有する画素部を形成することができる。それぞれのＦＥＴはフィールド絶縁膜４０３で分離されている。
【００４２】
駆動回路のｐチャネル型ＦＥＴ４３８には、ゲート４０７、サイドウオール４１０、ゲート絶縁膜４０４、ＬＤＤ領域４１３、ソース領域４１４、ドレイン領域４１５、ソース配線４２４、ドレイン配線４２５が設けられている。ｎチャネル型ＦＥＴ４３９には、ゲート４０８、サイドウオール４１１、ゲート絶縁膜４０５、ＬＤＤ領域４１６、ソース領域４１７、ドレイン領域４１８、ソース配線４２６、ドレイン配線４２７が設けられている。また、画素部のｎチャネル型ＦＥＴ４４０には、ゲート４０９、サイドウオール４１２、ゲート絶縁膜４０６、ＬＤＤ領域４１９、ソース領域４２０、ドレイン領域４２１、ソース配線４２８、ドレイン配線４２９が設けられている。
【００４３】
層間絶縁膜４２２は、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜などから形成され、この上にＰＳＧあるいはＢＳＧ、もしくはＢＰＳＧによる平坦化膜４２３が形成される。パッシベーション膜４３０は窒化シリコンまたは窒酸化シリコンで、この平坦化膜４２３とソース配線４２４、４２６、４２８とドレイン配線４２５、４２７、４２９を覆って形成され、その上に有機樹脂絶縁膜４３１が形成されている。遮光膜４３３はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素を主成分とする膜で形成した。そしてこの遮光膜４３３を一方の電極として保持容量を形成する目的で、遮光膜上に誘電体層４３３を１０〜１００ｎｍ、好ましくは２０〜７０ｎｍの厚さに形成した。この誘電体層は、陽極酸化法を用いて遮光膜の表面に形成された誘電体層を用いることが望ましい。絶縁膜４３３を介して遮光膜４３２上にｎチャネル型ＦＥＴ４４０のドレイン配線４２９に接続する画素電極４３６を形成した。ここでは、反射型表示装置とするために、Ａｌに代表される光反射性の材料で形成した。
【００４４】
以上のようにして、ＳＯＩ基板に、ｐチャネル型トランジスタ４３８とｎチャネル型トランジスタ４３９とから成るＣＭＯＳ回路を基本とする駆動回路と、ｎチャネル型トランジスタ４４０と保持容量４４１が形成された画素部を同一基板上に形成することができた。ＣＭＯＳ回路を基本とする駆動回路は、ＣＭＯＳ回路を基本として例えば、シフトレジスタ回路、バッファ回路、サンプリング回路、Ｄ／Ａコンバータ、ラッチ回路などを形成することができる。
【００４５】
[実施形態３]
図５に、画素部に設けられる保持容量の接続方法の他の構成例を示す。図５は実施形態１と同様にして作製された画素部の断面構造を示す。図５（Ａ）において、ｎチャネル型ＦＥＴ５０１上には、パッシベーション膜５０３、有機樹脂からなる層間絶縁膜５０４が形成され、その上に無機材料から成る膜５０５が形成されている。この膜は、酸化シリコン膜、窒化シリコン膜、窒酸化シリコン膜などを用いればよく、好ましくはスパッタ法や真空蒸着法で形成すると良い。遮光膜５０６はこの上に形成され、下地との密着性が改善されるので、絶縁層５０７を陽極酸化法で形成しても、電解溶液のしみ込みがなくなり、良好な形状を形成できる。そして、パッシベーション膜５０３および有機樹脂絶縁膜５０４に設けた開孔５０８、５０９により、ドレイン電極５０２に接続する画素電極５１０を形成することにより、画素電極５１０が遮光膜５０６と重なる領域で保持容量５３６が形成される。
【００４６】
図５（Ｂ）において、ｎチャネル型ＦＥＴ５１２に接続される保持容量５３７は、有機樹脂絶縁膜５１５上に形成された遮光膜５１６と、その上に形成された誘電体層５１７と、画素電極５２２とから形成されている。また、有機樹脂絶縁膜５１５の開孔が形成される領域には絶縁体のスペーサー５１８が設けられ、パッシベーション膜５１４に設けられた開孔５１９、有機樹脂絶縁膜５１５に設けられた開孔５２０、スペーサー５１８に設けられた開孔５２１で、画素電極５２２がドレイン配線５１３に接続されている。このようにスペーサー５１８を設けることにより、遮光膜と画素電極との間で発生するショートを確実に防止することができる。保持容量５３７は遮光膜５０６、誘電体層５１７、画素電極５２２が重なる領域で形成されている。
【００４７】
図５（Ｃ）はｎチャネル型ＦＥＴ５２４に接続される保持容量５３８の他の構成について示している。有機樹脂絶縁膜５２７上に遮光膜５２８、有機樹脂で形成したスペーサー５２９を形成が形成される。そして、陽極酸化法で遮光膜５１６の表面に形成した誘電体層５３０が形成される。パッシベーション膜５２６に設けられた開孔５３１、有機樹脂絶縁膜５２７に設けられた開孔５３２、スペーサー５２９に設けられた開孔５３３で、画素電極５３４がドレイン配線５２５に接続されている。保持容量５３８は遮光膜５１６、誘電体層５２８、画素電極５３４が重なる部分で形成されている。このような構成とすることで、有機樹脂膜上であってもしみ込みのない陽極酸化膜を形成することができる。
【００４８】
【実施例】
[実施例１]
本実例では、実施形態１で作製されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図６に示すように、図３の状態の基板に対し、配向膜６０１を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板６０２には、透明導電膜６０３と、配向膜６０４とを形成した。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにした。そして、画素部と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料６０５を注入し、封止剤（図示せず）によって完全に封止した。
【００４９】
上記実施例によって作製された液晶表示装置には、ＴＮ液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【００５０】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【００５１】
ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図１２に示す。図１２に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【００５２】
図１２に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【００５３】
このような低電圧駆動の無しきい値反強誘電性混合液晶をアナログドライバを有する液晶表示装置に用いた場合には、画像信号のサンプリング回路の電源電圧を、例えば、５Ｖ〜８Ｖ程度に抑えることが可能となる。よって、ドライバの動作電源電圧を下げることができ、液晶表示装置の低消費電力化および高信頼性が実現できる。
【００５４】
また、このような低電圧駆動の無しきい値反強誘電性混合液晶をデジタルドライバを有する液晶表示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるので、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、液晶表示装置の低消費電力化および高信頼性が実現できる。
【００５５】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【００５６】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。また、液晶表示装置の駆動方法を線順次駆動とすることにより、画素への階調電圧の書き込み期間（ピクセルフィードピリオド）を長くし、保持容量が小くてもそれを補うようにしてもよい。
【００５７】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、本発明のアクティブマトリクス基板で液晶表示装置を形成すると低消費電力が実現される。
【００５８】
なお、図１２に示すような電気光学特性を有する液晶であれば、いかなるものも本発明の液晶表示装置の表示媒体として用いることができる。
【００５９】
次にこのアクティブマトリクス型液晶表示装置の構成を、図７の斜視図および図８の上面図を用いて説明する。尚、図７と図８は、図１〜図３および図６の断面構造図と対応付けるため、共通の符号を用いている。アクティブマトリクス基板は、基板１０１上に形成された、画素部７０１と、走査（ゲート）線駆動回路７０２と、信号(ソース)線駆動回路７０３で構成される。画素部のｎチャネル型トランジスタ１４３、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査（ゲート）線駆動回路７０２と、信号（ソース）線駆動回路７０３はそれぞれゲート配線１０９とソース配線１３１で画素部７０１に接続されている。また、ＦＰＣ７３１は外部入出力端子７３４に接続されている。また、基板１０１は樹脂層７３５を介してベース板７３６に固定され、機械的強度を保持すると共に、ベース板７３６を熱伝導性の良い材料で形成することで、放熱効果をもたせることもできた。
【００６０】
図８は画素部７０１の一部分を示す上面図である。ゲート電極１０９は、図示されていないゲート絶縁膜を介して単結晶シリコン上に形成されている。図示はしていないが、単結晶シリコンには、ソース領域、ドレイン領域、が形成されている。また、この上には遮光膜１３５と、誘電体層（図示せず）と、各画素ごとに設けられる画素電極１３９が形成され、遮光膜１３５と画素電極１３９とが誘電体層を介して重なる領域で保持容量１４３が形成される。誘電体層を容量部を形成するための誘電体膜としたことで、必要な容量を形成するための面積を少なくすることが可能であり、さらに、本実施例のように画素ＴＦＴ上に形成される遮光膜を保持容量の一方の電極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させることができた。また、図８で示すＡ―Ａ’に沿った断面構造は、図３に示す画素部のＡ―Ａ’断面図に対応している。
【００６１】
このようにして作製された反射型液晶表示装置は、直視型の表示装置とした電気光学装置の他に、投影型の表示装置とした電気光学装置にも利用できる。
【００６２】
[実施例２]
本実施例では、本発明を表示装置として用いた電気光学装置の一例について説明する。実施例１に示した反射型の表示装置を三板式投影装置に適用した場合について図９を用いて説明する。
【００６３】
図９において、メタルハライドランプ、ハロゲンランプなどからなる光源９０１から放射された光は、偏光ビームスプリッター９０２で反射され、クロスダイクロイックミラー９０３に進む。尚、偏光ビームスプリッターとは光の偏光方向によって反射したり透過したりする機能を有した光学フィルターである。この場合、光源９０１からの光は偏光ビームスプリッター９０２で反射されるような偏光を与えてある。
【００６４】
この時、クロスダイクロイックミラー９０３では、赤（Ｒ）に対応する液晶表示装置９０４の方向に赤（Ｒ）成分光が反射され、青（Ｂ）に対応する液晶表示装置９０６の方向に青（Ｂ）成分光が反射される。また、緑（Ｇ）成分光はクロスダイクロイックミラー９０３を透過して、緑（Ｇ）に対応する液晶表示装置９０５に入射する。各色に対応した液晶表示装置９０４〜９０６は、画素がオフ状態にある時は入射光の偏光方向を変化させないで反射するように液晶分子を配向している。また、画素がオン状態にある時は液晶層の配向状態が変化し、入射光の偏光方向もそれに伴って変化するように構成されている。
【００６５】
これらの液晶表示装置９０４〜９０６で反射された光は再びクロスダイクロイックミラー９０３で反射（緑（Ｇ）成分光は透過）して合成され、再び偏光ビームスプリッタ９０２へと入射する。この時、オン状態にある画素領域で反射された光は偏光方向が変化するため偏光ビームスプリッタ９０２を透過する。一方、オフ状態にある画素領域で反射された光は偏光方向が変化しないため偏光ビームスプリッタ９０２で反射される。このように、画素部にマトリクス状に配置された画素領域を複数のトランジスタでオン・オフ制御することによって特定の画素領域で反射された光のみが偏光ビームスプリッタ９０２を透過できるようになる。この動作は各液晶表示装置９０４〜９０６で共通である。
【００６６】
以上のようにして偏光ビームスプリッタ９０２を透過した画像情報を含む光は投影レンズ等で構成される光学系レンズ９０７でスクリーン９０８に映し出される。ここでは、基本的な構成について示したが、このような原理を応用して投影型の電気光学装置を実現することができる。
【００６７】
[実施例３]
本実施例では、本発明をアクティブマトリクス型ＥＬ表示装置に適用した例を図１０と図１１で説明する。図１０（Ａ）はアクティブマトリクス型ＥＬ表示装置の回路図を示す。このＥＬ表示装置は、基板上に設けられた表示領域１１、Ｘ方向周辺駆動回路１２、Ｙ方向周辺駆動回路１３から成る。この表示領域１１は、スイッチ用トランジスタ３３０、保持容量３３２、電流制御用トランジスタ３３１、有機ＥＬ素子３３３、Ｘ方向信号線１８ａ、１８ｂ、電源線１９ａ、１９ｂ、Ｙ方向信号線２０ａ、２０ｂ、２０ｃなどにより構成される。
【００６８】
図１０（Ｂ）はほぼ一画素分の上面図を示している。同図において、Ｂ−Ｂ‘に沿った断面構造を図１１に示す。図１１の断面構造は単結晶シリコン基板を用いた構成例を示すが、このような構成はＳＯＩ基板を用いても同様に実現できる。基板３０１にｎウエル３０２、ｐウエル３０３が形成され、隣接するＦＥＴを分離するためフィールド酸化膜３０４が形成される。スイッチ用ＦＥＴ３３０はｐチャネル型ＦＥＴで形成され、ゲート絶縁膜３０５、ゲート３０７、サイドウオール３０９、ＬＤＤ領域３１１、ソース領域３１２、ドレイン領域３１３、ソース配線３１８、ドレイン配線３１９を有している。また、電流制御用トランジスタ３３１はｎチャネル型ＦＥＴで、ゲート絶縁膜３０６、ゲート３０８、サイドウオール３１０、ＬＤＤ領域３１４、ソース領域３１５、ドレイン領域３１６、ソース配線３２０、ドレイン配線３２１を有している。保持容量３３２は、層間絶縁膜３２２上に形成され、スイッチ用ＦＥＴ３３０のドレイン配線３１９に接続する容量電極３２３と、電源線１９ａとの間に設けられた誘電体層３２４とから形成される。ここで、容量電極３２３をＡｌ、Ｔａ、Ｔｉから選ばれた元素を主成分とする材料で形成し、その表面を陽極酸化して誘電体層３２４を形成すれば、良好な保持容量を形成できる。有機ＥＬ素子３３３は層間絶縁膜３２６を介して形成され、電流制御用ＦＥＴ３３１のドレイン配線３２１に接続するＥＬ素子下部電極３２７、有機ＥＬ層３２８、ＥＬ素子上部電極３２９から形成される。
【００６９】
ここでは、ＥＬ表示装置の画素領域の構成について示したが、実施例１と同様に画素領域の周辺に駆動回路を設けた周辺回路一体型のアクティブマトリクス型表示装置とすることもできる。そして、図示しないがカラーフィルターを設ければカラー表示をすることも可能であった。
【００７０】
[実施例４]
本実施例では、本発明のＴＦＴ回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について図１７、図２３で説明する。図１７、図２３に示す半導体装置は、本発明の実施形態や実施例で示したアクティブマトリクス型表示装置を好適に用いることができる。
【００７１】
このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルスチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１７に示す。
【００７２】
図１７（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明は音声出力部９００２、音声入力部９００３、及び画素部を備えた表示装置９００４に適用することができる。
【００７３】
図１７（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本願発明は音声入力部９１０３、及び画素部を備えた表示装置９１０２、受像部９１０６に適用することができる。
【００７４】
図１７（Ｃ）はモバイルコンピュータであり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本願発明は受像部９２０３、及び画素部を備えた表示装置９２０５に適用することができる。
【００７５】
図１７（Ｄ）はゴーグル型ディスプレイであり、本体９３０１、表示装置９３０２、アーム部９３０３で構成される。本願発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【００７６】
図１７（Ｅ）はリア型プロジェクターであり、本体９４０１、光源９４０２、表示装置９４０３、偏光ビームスプリッタ９４０４、リフレクター９４０５、９４０６、スクリーン９４０７で構成される。本発明は表示装置９４０３に適用することができる。
【００７７】
図１７（Ｆ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。表示装置９５０２、９５０３は直視型の表示装置９５０２、９５０３であり、本発明はこの表示装置９５０２、９５０３に適用することができる。
【００７８】
図２３（Ａ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示装置９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ（ＤｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明を用いて作製される液晶表示装置やＥＬ表示装置は表示装置９７０２に適用することができる。
【００７９】
図２３（Ｂ）はデジタルカメラであり、本体９８０１、表示装置９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。本発明で作製される液晶表示装置やＥＬ表示装置は表示装置９８０２に適用することができる。
【００８０】
また、ここでは図示しなかったが、本発明はその他にも、カーナビゲーションシステムやイメージセンサ、パーソナルコンピュータの表示部に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【００８１】
[実施例５]
単結晶半導体基板を用いたアクティブマトリックス型の表示装置は、ＬＳＩやＶＬＳＩなどの集積回路の製造技術をそのまま応用することができるので、小型で高精細の表示装置を作製することができる。例えば、画面サイズが１型（対角２．５６cm）程度のものでもＶＧＡクラス（画素数６４０×４８０）の表示装置を実現することができる。
【００８２】
しかし、素子の集積度の向上と共に素子面積や配線の幅などが小さくなるので、回路の性能を維持するために、拡散層や配線に用いる多結晶シリコン膜の抵抗を下げることが必要となる。この目的を解決する方法の一つに自己整合シリサイド（Self-Aligned Silicde：サリサイドと呼ばれる）を用いる技術が知られている。これは、基板上にチタン（Ｔｉ）などの金属層を形成し、加熱処理によりシリコンが露出している領域に自己整合的にシリサイドを形成する方法である。
【００８３】
本実施例では、サリサイド技術を用いてアクティブマトリックス型の表示装置を作製する例について図１８〜図２０を用いて説明する。
【００８４】
図１８（Ａ）において、基板２０１は実施形態１と同様なものを用い、ｎウエル２０２、ｐウエル２０３、２０４を１枚のマスクで自己整合的に形成し、さらにフィールド酸化膜２０５を形成する。そして、熱酸化法によりゲート絶縁膜となる酸化シリコン膜２０６の形成を行う。ゲート２０７〜２０９は、リンに代表されるｎ型不純物を高濃度に添加した多結晶シリコン膜で形成する。
【００８５】
次に図１８（Ｂ）と（Ｃ）に示すように、ｎチャネル型ＦＥＴ及びｐチャネル型ＦＥＴに低濃度ドレイン（ＬＤＤ）領域を形成するために、ｎ型及びｐ型の導電型を付与する不純物元素を添加する。これは、イオンドープ法で行っても良いし、イオン注入法で行っても良い。ｎチャネル型ＦＥＴに対してリン（Ｐ）をイオン注入し、ｐチャネル型ＦＥＴに対してボロン（Ｂ）をイオン注入する。ドーズ量は１×１０¹³／ｃｍ²とする。ゲートをマスクとしてイオン注入を行い、ｎチャネル型ＦＥＴが形成される領域にリン（Ｐ）が添加されるｎ型不純物領域２１１、２１２を、ｐチャネル型ＦＥＴが形成される領域にボロン（Ｂ）が添加されるｐ型不純物領域２１５が自己整合的に形成することができる。
【００８６】
その後、全面ＣＶＤ法で酸化シリコン膜や窒化シリコン膜などの絶縁膜を形成し、異方性ドライエッチングでこの膜をエッチングして図１９（Ａ）に示すようにゲート２０７〜２０９の側壁にサイドウオール２１６〜２１８を形成する。そして、レジストマスク２１９を形成し、ｐチャネル型ＦＥＴを形成する領域にボロン（Ｂ）をイオン注入し、ｐ型不純物領域２２０を形成する。ｐ型不純物領域２２０は加速電圧を５０〜１００ｋｅＶとしてｐ型不純物領域２１５よりも深くなるように形成する。
【００８７】
図１９（Ｂ）に示すように、レジストマスク２１９を除去した後、Ｔｉ、Ｍｏ、Ｃｒなどの金属２２１を全面に形成する。代表的にはＴｉが用いられ、スパッタ法で５０〜１０００nmの厚さで全面に形成する。その後、６００〜８００℃、好ましくは６５０〜７５０℃で熱処理を行いチタンシリサイドを形成する。チタンシリサイドはＴｉ膜とシリコンとが接触する部分で自己整合的に形成され、熱処理後に残ったＴｉ膜を選択的にエッチングすることで図１９（Ｃ）で示すようにチタンシリサイド層２２３〜２２８は多結晶シリコン膜で形成したゲート上とｐ型及びｎ型不純物領域上に形成される。しかし、８００℃以下の温度で形成されたチタンシリサイド膜は高抵抗相が形成される。これを９００℃程度で５〜１２０秒程度の熱処理を行うことにより低抵抗相が形成される。この熱処理はファーネスアニール炉で行っても良いが、フラッシュランプアニール法を用いても良い。チタンシリサイドを形成することでゲート及び、ｐ型またはｎ型不純物領のシート抵抗は２〜４Ω／□を得ることができる。
【００８８】
そして、ｐチャネル型ＦＥＴを形成する領域にレジストマスク２２９を形成し、サイドウオールとゲートをマスクとしてｎチャネル型ＦＥＴの領域に加速電圧を５０〜１２０ｋｅＶとして砒素を５×１０¹⁵／ｃｍ²のドーズ量で注入し、ｎ型不純物領域２３０、２３１を形成する。この不純物領域もｎ型不純物領域２１１、２１２よりも深く形成する。
【００８９】
そして図２０に示すように、層間絶縁膜２３２、リンガラス（ＰＳＧ）、ボロンガラス（ＢＳＧ）、またはリンボロンガラス（ＰＢＳＧ）から成る平坦化膜２３３を形成する。その後、イオン注入した不純物元素を活性化させるため７００〜９００℃で熱処理を行う。この熱処理により平坦化膜２３３がリフローされ、表面の平坦性を向上させることができる。
【００９０】
そして、層間絶縁膜２３２および平坦化膜２３３にコンタクトホールを形成し、ソースまたはドレイン配線２３４〜２３９をＡｌやＴｉとＡｌの積層膜などで形成する。この状態で、水素を含む雰囲気中で３００〜５００℃、好ましくは３５０〜４５０℃の熱処理を行うとＦＥＴの特性をより好ましい状態にすることができる。
【００９１】
この上に形成するパッシベーション膜２４0は窒化シリコン膜、または酸化シリコン膜、あるいは窒化酸化シリコン膜などで５０〜２００nm程度の厚さで形成し、さらに有機樹脂絶縁層２４１を１μｍ〜２μｍの厚さで形成する。さらにこの有機樹脂絶縁層２４１上に遮光膜２４２をＡｌで形成し、その表面を実施形態１と同様にして陽極酸化法を用いて酸化して誘電体層２４３を形成する。その上に画素電極２４６、２４７をＡｌに代表される光反射性の材料で形成する。
【００９２】
以上のようにして、サリサイド技術を用いて単結晶シリコン基板に、ｐチャネル型ＦＥＴ２４８とｎチャネル型ＦＥＴ２４９とから成る駆動回路部と、ｎチャネル型ＦＥ２５０と保持容量２５１が形成された画素部を同一基板上に形成したアクティブマトリクス基板を形成することができる。保持容量は遮光膜２４２、誘電体膜２４３、画素電極２４６が重なる領域で形成され、遮光膜として用いたＡｌの表面に形成された酸化膜は誘電率が高く、５０〜１００nmの厚さで形成することで、一画素当たりの画素電極の面積を小さくしても画素部の駆動に必要な容量を形成することができる。例えば、一画素の面積を４００μｍ²としても約０．５ｐＦの容量を形成することができる。
【００９３】
駆動回路部はＣＭＯＳ回路を基本として形成され、シフトレジスタ回路、バッファ回路、サンプリング回路、Ｄ／Ａコンバータ、ラッチ回路などを形成することができる。そしてこのような回路は、単結晶シリコンを活性層とした絶縁ゲート型ＦＥＴで構成されることにより高速動作が可能であり、また、駆動電圧を３〜５Ｖとして低消費電力化をすることもできる。
【００９４】
また、ｐ型不純物領域２１５、ｎ型不純物領域２１１、２１２はＬＤＤ領域となり、ホットキャリア効果などによるＦＥＴの劣化を防止することができる。
【００９５】
また、サリサイド技術を用いることにより、ゲート配線の低抵抗化をすることができ、配線遅延の問題を低減することができ、さらにソースまたはドレイン領域の低抵抗化によりＦＥＴの動作特性を向上させることができる。以上のような効果により、小型で高精細なアクティブマトリックス型の表示装置を実現することができる。
【００９６】
本実施例で説明したトランジスタの構造はあくまで一実施形態であり、図１８〜図２０に示した作製工程及び構造に限定される必要はない。本発明で重要な点は、単結晶基板に形成されたＦＥＴと、その上に有機樹脂層を介して形成された保持容量の構成にある。
【００９７】
[実施例６]
本実施例ではアクティブマトリクス型ＥＬ表示装置の他の実施例を図２１と図２２を用いて説明する。駆動回路部と画素部が形成されたアクティブマトリックス基板は実施形態１と同様にして作製する。
【００９８】
基板８０１にはｎウエル８０２、ｐウエル８０３〜８０５が自己整合的に形成され、フィールド酸化膜８０６で分離されている。ゲート絶縁膜８１０、８１６、８２２、８２８は熱酸化法により形成したものである。ゲート８１１、８１７、８２３、８２９は多結晶シリコン膜をＣＶＤ法により１００〜３００ｎｍの厚さで形成した多結晶シリコン層８１１ａ、８１７ａ、８２３ａ、８２９ａと、その上に５０〜３００ｎｍの厚さで形成したシリサイド層８１１ｂ、８１７ｂ、８２３ｂ、８２９ｂから成っている。
【００９９】
ｐチャネル型ＦＥＴ８８１の低濃度ドレイン（ＬＤＤ）領域８０７にはｐ型の導電型を付与する不純物元素としてボロン（Ｂ）がドーズ量で１×１０¹³〜１×１０¹⁴／ｃｍ²添加されている。一方、ｎチャネル型ＦＥＴ８８２とｎチャネル型ＦＥＴで作製されるスイッチングＦＥＴ８８３、電流制御ＦＥＴ８８４のＬＤＤ領域８１３、８１９、８２５にはｎ型の導電型を付与する不純物元素としてリン（Ｐ）または砒素（Ａｓ）がやはり同様のドーズ量で添加されている。これらのＬＤＤ領域はゲートをマスクとしてイオン注入法またはイオンドープ法で自己整合的に形成されている。
【０１００】
サイドウオール８１２、８１８、８２４、８３０はＬＤＤ領域を形成後、全面にＣＶＤ法で酸化シリコン膜や窒化シリコン膜などの絶縁膜を形成し、異方性ドライエッチングでこの膜を全面にわたって均一にエッチングし、ゲートの側壁に絶縁膜を残存させて形成したものである。各ＦＥＴのソース領域およびドレイン領域はこのサイドウオールをマスクに用い形成したものである。ｐチャネル型ＦＥＴ８８１には、ボロン（Ｂ）を５×１０¹⁴〜１×１０¹⁶／ｃｍ²のドーズ量でイオン注入したソース領域８０８、ドレイン領域８０９が形成されている。ｎチャネル型ＦＥＴ８８２ｎチャネル型ＦＥＴで作製されるスイッチングＦＥＴ８８３、電流制御ＦＥＴ８８４には、それぞれ砒素（Ａｓ）を５×１０¹⁴〜１×１０¹⁶／ｃｍ²のドーズ量でイオン注入したソース領域８１４、８２０、８２６とドレイン領域８１５、８２１、８２７が形成されている。
【０１０１】
第１の層間絶縁膜８３１は好適にはプラズマＣＶＤ法や減圧ＣＶＤ法で作製される酸化シリコン膜や酸化窒化シリコン膜などで１００〜２０００ｎｍの厚さ形成する。さらにその上にリンガラス（ＰＳＧ）、あるいはボロンガラス（ＢＳＧ）、もしくはリンボロンガラス（ＰＢＳＧ）の第２の層間絶縁膜８３２が形成されている。第２の層間絶縁膜８３２はスピンコート法や常圧ＣＶＤ法で作製されるもので、形成後実施される７００〜９００℃の熱処理を兼ねた熱活性化の処理により第２の層間絶縁膜８３２がリフローされ表面が平坦化される。
【０１０２】
ソース配線８３３、８３５、８３７、８３９及びドレイン配線８３４、８３６、８３８、８４０は、第１の層間絶縁膜８３１および平坦化膜８３２にそれぞれのＦＥＴのソース領域及びドレイン領域に達するコンタクトホールを形成した後形成されるもので、低抵抗材料として通常良く用いられるＡｌを用いると良い。また、ＡｌとＴｉの積層構造としても良い。
【０１０３】
パッシベーション膜８４１は、プラズマＣＶＤ法で窒化シリコン膜、または酸化シリコン膜、あるいは窒化酸化シリコン膜で形成されている。さらに、第３の層間絶縁膜を８４２は有機樹脂材料で１μｍ〜２μｍの厚さに形成されている。画素電極８４３は電流制御ＦＥＴ８８４のドレイン配線に接続している。画素電極は、Ａｌに代表される低抵抗の材料で形成する。
【０１０４】
画素電極８４３まで形成したら、全ての画素電極の上に仕事関数の低い金属を含む陰極層８４４が形成される。これは数ｎｍ程度と膜厚が薄いため層状に形成されているのか島状に点在しているのか不明のため、輪郭を点線で示している。
【０１０５】
上記仕事関数の低い金属を含む陰極層の材料としては、フッ化リチウム（ＬｉＦ）、酸化リチウム（Ｌｉ₂Ｏ）、フッ化バリウム（ＢａＦ₂）、酸化バリウム（ＢａＯ）、フッ化カルシウム（ＣａＦ₂）、酸化カルシウム（ＣａＯ）、酸化ストロンチウム（ＳｒＯ）または酸化セシウム（Ｃｓ₂Ｏ）を用いることができる。これらは絶縁性であるため、層状に形成されたとしても画素電極間のショート（短絡）を招くようなことはない。勿論、ＭｇＡｇ電極のような公知の導電性を有する材料を陰極層として用いることも可能であるが、画素電極同士が短絡しないように、陰極自体を選択的に設けるか、パターニングを行う必要がある。
【０１０６】
仕事関数の低い金属を含む陰極層８４４の上に有機ＥＬ層（エレクトロルミネッセンス層）８４５が形成される。有機ＥＬ層８４５は公知の材料や構造を用いることができるが本願発明では白色発光の可能な材料を用いる。構造としては、再結合の場を提供する発光層だけで有機ＥＬ層としても良いし、必要に応じて電子注入層、電子輸送層、正孔輸送層、電子阻止層、正孔阻止層もしくは正孔注入層を積層しても良い。本明細書中では、キャリアの注入、輸送または再結合が行われる層をすべて含めて有機ＥＬ層と呼ぶ。
【０１０７】
また、有機ＥＬ層８４５として用いる有機ＥＬ材料はポリマー系の高分子系有機ＥＬ材料を用いる。有機ＥＬ層８４５は、ＰＶＫ（ポリビニルカルバゾール）、Ｂｕ−ＰＢＤ（２−（４'−tert−ブチルフェニル）−５−（４''−ビフェニル）−１，３，４−オキサジアゾール）、クマリン６、ＤＣＭ１（４−ジシアノメチレン−２−メチル−６−ｐ−ジメチルアミノスチリル−４Ｈ−ピラン）、ＴＰＢ（テトラフェニルブタジエン）、ナイルレッドを１，２−ジクロロメタンまたはクロロホルムに溶解し、スピンコート法により塗布する。回転数は５００〜１０００rpm程度とし、２０〜６０秒間回転させ均一な塗布膜を形成する。
【０１０８】
勿論、上記有機ＥＬ材料は少なくとも３回以上、好ましくは５回以上の精製（典型的には透析法）を施し、含まれるナトリウム濃度を０．１ｐｐｍ以下（好ましくは０．０１ｐｐｍ以下）にしてから成膜する。こうすることで図２１に示す有機ＥＬ層８４５中に含まれるナトリウム濃度は０．１ｐｐｍ以下（好ましくは０．０１ｐｐｍ以下）となり、体積抵抗値は１×１０¹¹〜１×１０¹²Ωcm（好ましくは１×１０¹²〜１×１０¹³Ωcm）となる。
【０１０９】
このようにして形成された有機ＥＬ層８４５の上には、陽極層８４６として透明導電膜が形成される。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）、酸化インジウムと酸化亜鉛との化合物、酸化スズ（ＳｎＯ₂）または酸化亜鉛（ＺｎＯ）などを用いることが可能である。
【０１１０】
また、陽極層８４６の上にはパッシベーション膜８４７として絶縁膜が設けられる。パッシベーション膜８４７としては、窒化珪素膜、窒化酸化珪素膜（ＳｉＯｘＮｙで表される）を用いることが好ましい。
【０１１１】
図２２（Ａ）はアクティブマトリックス型ＥＬ表示装置の画素部の上面図であり、図２２（Ｂ）はその回路構成である。実際には画素がマトリクス状に複数配列されて画素部（画像表示部）が形成される。なお、図２２（Ａ）をＡ−Ａ’で切断した断面図が図２１の画素部の断面図に相当する。従って図２１及び図２２で共通の符号を用いているので、適宜両図面を参照すると良い。また、図２２（Ａ）の上面図では二つの画素を図示しているが、どちらも同じ構造である。図２２（Ｂ）に示すように、有機ＥＬ素子８８５には、一画素当たり２つのＦＥＴが設けられる。いずれもｎチャネル型ＦＥＴであり、スイッチング用ＦＥＴ８８３と電流制御用ＦＥＴ８８４として機能している。
【０１１２】
以上のようにして、単結晶シリコン基板に、ｐチャネル型ＦＥＴ８８１とｎチャネル型ＦＥＴ８８２とから成るＣＭＯＳ回路を基本とする駆動回路と、ｎチャネル型ＦＥＴで形成されるスイッチング用ＦＥＴ８８３と電流制御用ＦＥＴ８８４とを備えた画素部が形成することができる。ＣＭＯＳ回路を基本とする駆動回路は、ＣＭＯＳ回路を基本として例えば、シフトレジスタ回路、バッファ回路、サンプリング回路、Ｄ／Ａコンバータ、ラッチ回路などを形成することができる。そしてこのような回路は、単結晶シリコンを活性層とした絶縁ゲート型ＦＥＴで構成されることにより高速動作が可能であり、また、駆動電圧を３〜５Ｖとして低消費電力化をすることもできる。尚、本実施形態で説明したＦＥＴの構造はあくまで一実施形態であり、図２１に示した構造に限定される必要はない。
【０１１３】
【発明の効果】
本発明により得られる代表的な効果を簡単に説明すれば下記のとおりである。
【０１１４】
単結晶シリコンに代表される単結晶半導体を活性層としたＦＥＴで画素部と、その画素部に接続する駆動回路を同一基板上に設けたアクティブマトリクス基板において、ＦＥＴ上に有機樹脂絶縁層を形成し、その上に形成した遮光膜と、遮光膜に密接形成した誘電体層と、遮光膜とその一部が重なるように設けられた画素電極とで保持容量を形成することにより、低消費電力で高速動作が可能で高信頼性の表示装置を形成できる。
【０１１５】
このようなアクティブマトリクス基板で、無しきい値反強誘電性混合液晶を用いた液晶表示装置に好適に用いることができる。
【０１１６】
上記表示装置において、遮光膜に密接する誘電体層を陽極酸化法で形成することにより、ピンホールなどの欠陥のない良質な誘電体層を形成することが可能となる。また陽極酸化法で誘電率の高い誘電体層を薄く均一に形成することにより、画素ピッチを縮小させても十分な保持容量を確保することができる。
【０１１７】
有機樹脂絶縁層上に設けた遮光膜に密接する誘電体層を陽極酸化法で形成する方法において、図１３（Ｂ）で示した化成電圧と化成電流との制御パターンで行うことにより、端部からのしみ込みがない誘電体層を形成することができる。このように作製した誘電体層で保持容量を形成することにより信頼性の高い表示装置を実現できる。
【図面の簡単な説明】
【図１】画素部、ロジック回路の作製工程を示す断面図。
【図２】画素部、ロジック回路の作製工程を示す断面図。
【図３】画素部、ロジック回路の作製工程を示す断面図。
【図４】画素部、ロジック回路の断面図。
【図５】保持容量の構成を説明する断面図。
【図６】アクティブマトリクス型液晶表示装置の断面図。
【図７】アクティブマトリクス型液晶表示装置の斜視図。
【図８】画素部の上面図。
【図９】反射型液晶表示装置を用いたプロジェクタの構成を示す図。
【図１０】ＥＬ表示装置の回路図と上面図。
【図１１】ＥＬ表示装置の断面図。
【図１２】無しきい値反強誘電性混合液晶の印加電圧と透過率の特性を示す図。
【図１３】陽極酸化方法を示す化成電圧および電流の制御パターン図。
【図１４】遮光膜の吸光度特性を示す図。
【図１５】有機樹脂絶縁層上のＡｌ膜を陽極酸化処理したときの断面ＳＥＭ像
【図１６】有機樹脂絶縁層上のＡｌ膜を陽極酸化処理したときの断面ＳＥＭ像
【図１７】半導体装置の一例を示す図。
【図１８】画素部、ロジック回路の作製工程を示す断面図。
【図１９】画素部、ロジック回路の作製工程を示す断面図。
【図２０】画素部、ロジック回路の作製工程を示す断面図。
【図２１】アクティブマトリックス型ＥＬ表示装置の断面図。
【図２２】ＥＬ表示装置の画素部の上面図及び回路図。
【図２３】半導体装置の一例を示す図。

Claims

単結晶半導体基板と、
前記単結晶半導体基板に形成されたスイッチ用ＦＥＴ及び電流制御用ＦＥＴと、
前記スイッチ用ＦＥＴ及び前記電流制御用ＦＥＴ上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第１のソース配線、第１のドレイン配線、第２のソース配線及び第２のドレイン配線と、
前記第１のソース配線、前記第１のドレイン配線、前記第２のソース配線及び前記第２のドレイン配線上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された遮光層と、
前記遮光層上に形成された誘電体層と、
前記誘電体層上に形成された光反射性電極と、
前記光反射性電極上に形成された第３の層間絶縁膜と、
前記第３の層間絶縁膜上に形成された第１の電極と、
前記第１の電極上に形成されたＥＬ層と、
前記ＥＬ層上に形成された第２の電極とを有し、
前記第２の層間絶縁膜は有機樹脂絶縁層であり、
前記スイッチ用ＦＥＴは、前記第１のソース配線及び前記第１のドレイン配線を有し、
前記電流制御用ＦＥＴは、前記第２のソース配線及び前記第２のドレイン配線を有し、
前記遮光層は、前記第１のソース配線及び前記第１のドレイン配線の一方と電気的に接続され、
前記光反射性電極は、前記第２のソース配線及び前記第２のドレイン配線の一方と電気的に接続され、
前記第１の電極は、前記第２のソース配線及び前記第２のドレイン配線の他方と電気的に接続され、
前記遮光層、前記誘電体層、及び前記光反射性電極で保持容量が形成されることを特徴とする表示装置。
単結晶半導体基板と、
前記単結晶半導体基板に形成された絶縁層と、
前記絶縁層上の単結晶半導体を用いて形成されたスイッチ用ＦＥＴ及び電流制御用ＦＥＴと、
前記スイッチ用ＦＥＴ及び前記電流制御用ＦＥＴ上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第１のソース配線、第１のドレイン配線、第２のソース配線及び第２のドレイン配線と、
前記第１のソース配線、前記第１のドレイン配線、前記第２のソース配線及び前記第２のドレイン配線上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された遮光層と、
前記遮光層上に形成された誘電体層と、
前記誘電体層上に形成された光反射性電極と、
前記光反射性電極上に形成された第３の層間絶縁膜と、
前記第３の層間絶縁膜上に形成された第１の電極と、
前記第１の電極上に形成されたＥＬ層と、
前記ＥＬ層上に形成された第２の電極とを有し、
前記第２の層間絶縁膜は有機樹脂絶縁層であり、
前記スイッチ用ＦＥＴは、前記第１のソース配線及び前記第１のドレイン配線を有し、
前記電流制御用ＦＥＴは、前記第２のソース配線及び前記第２のドレイン配線を有し、
前記遮光層は、前記第１のソース配線及び前記第１のドレイン配線の一方と電気的に接続され、
前記光反射性電極は、前記第２のソース配線及び前記第２のドレイン配線の一方と電気的に接続され、
前記第１の電極は、前記第２のソース配線及び前記第２のドレイン配線の他方と電気的に接続され、
前記遮光層、前記誘電体層、及び前記光反射性電極で保持容量が形成されることを特徴とする表示装置。
請求項１または２において、
前記遮光層は、アルミニウム、タンタル、チタンから選ばれた元素を主成分とする材料からなり、
前記誘電体層は、前記遮光層の表面を陽極酸化して形成することを特徴とする表示装置。