JP4860021B2 - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法 Download PDFInfo
- Publication number
- JP4860021B2 JP4860021B2 JP2000002622A JP2000002622A JP4860021B2 JP 4860021 B2 JP4860021 B2 JP 4860021B2 JP 2000002622 A JP2000002622 A JP 2000002622A JP 2000002622 A JP2000002622 A JP 2000002622A JP 4860021 B2 JP4860021 B2 JP 4860021B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- semiconductor layer
- wiring
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器の構成に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数百〜数千・程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
例えば、液晶表示装置においてはマトリクス状に配列された画素領域を個々に制御する画素部（画素マトリクス回路とも言う）、画素部を制御する駆動回路（以下、ドライバー回路と呼ぶ）、さらに外部からのデータ信号を処理するロジック回路（プロセッサ回路やメモリ回路など）等のあらゆる電気回路にＴＦＴを応用する試みがなされている。
【０００５】
現状においては、活性層として非晶質シリコン膜（アモルファスシリコン膜）を用いたＴＦＴが実用化されているが、ドライバー回路やロジック回路などの様に、さらなる高速動作性能を求められる電気回路には、結晶シリコン膜（ポリシリコン膜、多結晶シリコン膜等）を利用したＴＦＴが必要とされる。
【０００６】
例えば、ガラス基板上に結晶性珪素膜を形成する方法としては、本出願人による特開平7-130652号公報、特開平8-78329 号公報に記載された技術が公知である。これらの公報記載の技術は、非晶質シリコン膜の結晶化を助長する触媒元素を利用することにより、500 〜600 ℃、４時間程度の加熱処理によって結晶性の優れた結晶シリコン膜を形成することを可能とするものである。
【０００７】
特に、特開平8-78329 に記載された技術は上記技術を応用して基板面とほぼ平行な結晶成長を行わすものであり、発明者らは形成された結晶化領域を特に横成長領域（またはラテラル成長領域）と呼んでいる。
【０００８】
しかし、この様なＴＦＴを用いてドライバー回路を構成してもまだまだ要求される性能を完全に満たすには及ばない。特に、メガヘルツからギガヘルツにかけての極めて高速な動作を要求する高速ロジック回路を従来のＴＦＴで構成することは不可能なのが現状である。
【０００９】
【発明が解決しようとする課題】
以上のように、ロジック回路を内蔵したシステム・オン・パネルを実現するためには、従来にない全く新しい材料の開発が求められているのである。
【００１０】
本願発明は、その様な要求に答えるものであり、従来のＴＦＴでは作製不可能であった様な高速ロジック回路を構成しうる極めて高性能なＴＦＴの構造およびその作製方法を提供することを課題とする。
【００１１】
さらに、本願発明は、画素部に関する改善を行っている。具体的には、小さい面積で大容量を確保しうる保持容量を形成するための構造およびその作製方法を提供するものである。
【００１２】
そして、ＡＭ−ＬＣＤに代表される電気光学装置の各回路を機能に応じて適切な構造のＴＦＴでもって形成し、高い信頼性を有する電気光学装置を提供することを課題とする。
【００１３】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
絶縁表面上にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域の間に形成されているチャネル形成領域と、
少なくとも前記チャネル形成領域上に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成された配線とを有し、
前記ソース領域及び前記ドレイン領域の一部には、珪素の結晶化を助長する元素が含まれていることを特徴とする半導体装置である。
【００１４】
上記構成において、前記配線は、タンタル、モリブデン、タングステン、チタン、クロム、シリコンから選ばれた一種の元素を主成分とする層を少なくとも一層含むことを特徴としている。
【００１５】
また、上記構成において、前記ソース領域及びドレイン領域の一部には、１×１０19atoms/cm3以上の濃度でニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素または複数の元素が含まれていることを特徴としている。
【００１６】
また、他の発明の構成は、
同一基板上に形成されたドライバー回路と画素部とを有する半導体装置において、
前記画素部に含まれる保持容量の誘電体の膜厚は、前記画素部に含まれる画素ＴＦＴのゲート絶縁膜の膜厚よりも薄いことを特徴とする半導体装置である。
【００１７】
上記構成において、前記画素部に含まれる保持容量の誘電体は、熱酸化する工程を少なくとも経て形成されたことを特徴としている。
【００１８】
また、上記構成において、前記保持容量の一方の電極は半導体膜であり、該電極には１×１０19atoms/cm3以上の濃度でニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素が含まれていることを特徴としている。
【００１９】
また、上記構成において、前記電極には５×１０18〜１×１０20atoms/cm3の濃度で周期表の１５族に属する元素が含まれていることを特徴としている。
【００２０】
また、上記構成において、前記画素ＴＦＴのゲート絶縁膜の膜厚は、５０〜２００nmであり、前記保持容量の誘電体の膜厚は、５〜５０nmであることを特徴としている。
【００２１】
また、上記構成において、前記画素ＴＦＴは、活性層と、前記活性層に接した絶縁膜と、前記絶縁膜に接した配線とからなり、
前記活性層は、チャネル形成領域と、前記チャネル形成領域の両側に形成されたソース領域及びドレイン領域とを有し、該ソース領域及び該ドレイン領域の一部には１×１０19atoms/cm3以上の濃度でニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素が含まれていることを特徴としている。
【００２２】
また、上記構成において、前記チャネル形成領域と前記ソース領域との間、または前記チャネル形成領域と前記ドレイン領域との間の少なくとも一方には、低濃度不純物領域が設けられていることを特徴としている。
【００２３】
また、上記構造を実現するための発明の構成は、
同一基板上にドライバー回路と画素部とを有する半導体装置の作製方法であって、
基板上に触媒元素を用いて半導体層を形成する第１工程と、
前記半導体層に対して選択的に周期表の１５族に属する元素を添加する第２工程と、
熱処理により前記触媒元素を前記周期表の１５族に属する元素が添加された領域に集める第３工程と、
前記半導体層の上に絶縁膜を形成する第４工程と、
前記絶縁膜の一部を除去し、前記活性層の一部を露呈させる第５工程と、
露呈された前記活性層の一部に熱酸化膜を形成する第６工程と、
前記絶縁膜および前記熱酸化膜の上に配線を形成する第７工程と、
前記配線の側面にサイドウォールを形成する第８工程と、
前記配線および前記サイドウォールをマスクとして前記活性層に対して周期表の１５族に属する元素を添加する第９工程と、
前記サイドウォールを除去する第１０工程と、
前記配線をマスクとして前記活性層に対して周期表の１５族に属する元素を添加する第１１工程と、
ＮＴＦＴとなる領域上にレジストマスクを形成して周期表の１３族に属する元素を添加する第１２工程と、
活性層に添加された前記周期表の１３族及び周期表の１５族に属する元素を活性化させる処理を行う第１３工程と、
を有することを特徴とする半導体装置の作製方法である。
【００２４】
また、他の発明の構成は、
同一基板上にドライバー回路と画素部とを有する半導体装置の作製方法であって、
基板上に触媒元素を用いて半導体層を形成する第１工程と、
前記半導体層の上に絶縁膜を形成する第２工程と、
前記半導体層に対してマスクを用いて周期表の１５族に属する元素を選択的に添加する第３工程と、
前記マスクを用いて前記絶縁膜の一部を除去し、前記活性層の一部を露呈させる第４工程と、
熱処理により前記触媒元素を前記周期表の１５族に属する元素が添加された領域に集める第５工程と、
露呈された前記活性層の一部に熱酸化膜を形成する第６工程と、
前記絶縁膜および前記熱酸化膜の上に配線を形成する第７工程と、
前記配線の側面にサイドウォールを形成する第８工程と、
前記配線および前記サイドウォールをマスクとして前記活性層に対して周期表の１５族に属する元素を添加する第９工程と、
前記サイドウォールを除去する第１０工程と、
前記配線をマスクとして前記活性層に対して周期表の１５族に属する元素を添加する第１１工程と、
ＮＴＦＴとなる領域上にレジストマスクを形成して周期表の１３族に属する元素を添加する第１２工程と、
活性層に添加された前記周期表の１３族及び周期表の１５族に属する元素を活性化させる処理を行う第１３工程と、
を有することを特徴とする半導体装置の作製方法である。
【００２５】
また、上記構成において、前記活性層の一部には少なくとも前記画素部の保持容量となる領域が含まれることを特徴としている。
【００２６】
【発明の実施の形態】
本願発明の実施形態について、図１を用いて説明する。図１は同一基板上にドライバー回路と画素部とを一体形成したＡＭ−ＬＣＤの断面図を示している。なお、ここではドライバー回路を構成する基本回路としてＣＭＯＳ回路を示し、画素ＴＦＴとしてはダブルゲート構造のＴＦＴを示している。勿論、ダブルゲート構造に限らずトリプルゲート構造やシングルゲート構造などとしても良い。
【００２７】
図１において、１０１は耐熱性を有する基板であり、石英基板、シリコン基板、セラミックス基板、金属基板（代表的にはステンレス基板）を用いれば良い。どの基板を用いる場合においても、必要に応じて下地膜（好ましくは珪素を主成分とする絶縁膜）を設けても構わない。
【００２８】
１０２は下地膜として設けた酸化珪素膜であり、その上にドライバーＴＦＴの活性層、画素ＴＦＴの活性層および保持容量の下部電極となる半導体層が形成される。なお、本明細書中において「電極」とは、「配線」の一部であり、他の配線との電気的接続を行う箇所、または半導体層と交差する箇所を指す。従って、説明の便宜上、「配線」と「電極」とを使い分けるが、「配線」という文言に「電極」は常に含められているものとする。
【００２９】
図１において、ドライバーＴＦＴの活性層は、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）のソース領域１０３、ドレイン領域１０４、ＬＤＤ（ライトドープトドレイン）領域１０５およびチャネル形成領域１０６、並びにＰチャネル型ＴＦＴ（以下、ＰＴＦＴという）のソース領域１０７、ドレイン領域１０８およびチャネル形成領域１０９で形成される。
【００３０】
また、画素ＴＦＴ（ここではＮＴＦＴを用いる。）の活性層は、ソース領域１１０、ドレイン領域１１１、ＬＤＤ領域１１２a、１１２bおよびチャネル形成領域１１３a、１１３bで形成される。さらに、ドレイン領域１１１から延長された半導体層を保持容量の下部電極１１４として用いる。
【００３１】
なお、図１では下部電極１１４が画素ＴＦＴのドレイン領域１１１と直接的に接続されているが、間接的に接続させて下部電極１１４とドレイン領域１１１とが電気的に接続するような構造としても良い。
【００３２】
この下部電極１１４には、半導体層に対して周期表の１５族に属する元素が添加されている。さらに、本願発明では、この下部電極１１４に、１×１０19atoms/cm3以上（代表的には３×１０19〜１×１０21atoms/cm3）の濃度で半導体膜の結晶化に用いた触媒元素が存在することを特徴としている。即ち、保持容量の上部配線１２２に電圧を印加しなくても、そのまま電極として用いることが可能となっているため、ＡＭ−ＬＣＤの消費電力の低減に有効である。
【００３３】
また、同様に、画素ＴＦＴのソース領域１１０、ドレイン領域１１１、ドライバーＴＦＴのソース領域１０３、１０７、およびドレイン領域１０４、１０８の一部に、半導体膜の結晶化に用いた触媒元素を含む領域（図１中、斜線で示した領域）が存在する点も本願発明の特徴の一つである。図１ではドレイン配線１２７と、ＮＴＦＴのドレイン領域１０４およびＰＴＦＴのドレイン領域１０８とが接するコンタクト部が触媒元素を含む領域となっている。このような構成であると、触媒元素の存在により良いオーミックコンタクトを得ることができ効果的である。おそらく触媒元素の存在によりシリサイド化しているためと推測される。
【００３４】
そして、活性層および保持容量の下部電極を覆ってゲート絶縁膜が形成される。本願発明では、保持容量の誘電体１１８が、画素ＴＦＴのゲート絶縁膜１１７よりも薄く形成される。代表的には、保持容量の誘電体１１８の膜厚は５〜５０nm（好ましくは１０〜３０nm）とし、ゲート絶縁膜１１７の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）とすれば良い。
【００３５】
このように、保持容量の下部電極１１４に周期表の１５族に属する元素と結晶化に用いた触媒元素とを含有させて下部電極１１４の低抵抗化を図り、さらに保持容量の誘電体を薄くすることで、容量を形成する面積を大きくすることなくキャパシティを稼ぐことができる。
【００３６】
また、ここでは、画素ＴＦＴのゲート絶縁膜１１７とドライバーＴＦＴのゲート絶縁膜１１５、１１６は同じ膜厚の同一絶縁膜としたが、特に限定されない。例えば、回路特性に応じて同一基板上に異なるゲート絶縁膜を有するＴＦＴが少なくとも二種類以上存在する構成としてもよい。
【００３７】
次に、ゲート絶縁膜１１５、１１６、１１７の上にはドライバーＴＦＴのゲート配線１１９、１２０と、画素ＴＦＴのゲート配線１２１が形成される。また、同時に保持容量の誘電体１１８の上には保持容量の上部電極１２２が形成される。ゲート配線１１９〜１２１および保持容量の上部電極１２２の形成材料としては、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度に耐える耐熱性を有する導電膜を用いる。
【００３８】
代表的には、導電性を有する珪素膜（例えばリンドープシリコン膜、ボロンドープシリコン膜等）や金属膜（例えばタングステン膜、タンタル膜、モリブデン膜、チタン膜等）でも良いし、前記金属膜をシリサイド化したシリサイド膜、窒化した窒化膜（窒化タンタル膜、窒化タングステン膜、窒化チタン膜等）でも良い。また、これらを自由に組み合わせて積層しても良い。
【００３９】
また、前記金属膜を用いる場合には、金属膜の酸化を防止するために珪素膜との積層構造とすることが望ましい。また、酸化防止という意味では、金属膜を窒化珪素膜で覆った構造が有効である。図１では窒化珪素膜１２３を設けてゲート配線の酸化を防ぐ。
【００４０】
次に、１２４は第１層間絶縁膜であり、珪素を含む絶縁膜（単層または積層）で形成される。珪素を含む絶縁膜としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜（酸素よりも窒素の含有量の方が多い）、窒化酸化珪素膜（窒素よりも酸素の含有量の方が多い）を用いることができる。
【００４１】
そして、第１層間絶縁膜１２４にはコンタクトホールが設けられ、ドライバーＴＦＴのソース配線１２５、１２６、ドレイン配線１２７、および画素ＴＦＴのソース配線１２８、ドレイン配線１２９が形成される。その上にはパッシベーション膜１３０、第２層間絶縁膜１３１が形成され、さらにその上にはブラックマスク（遮光膜）１３２が形成される。さらに、ブラックマスク１３２の上には第３層間絶縁膜１３３が形成され、コンタクトホールを設けた後、画素電極１３４が形成される。
【００４２】
なお、図１では第２層間絶縁膜１３１上にはブラックマスク（遮光膜）１３２が形成されているが、特に限定されず、必要に応じて形成すれば良い。例えば、対向基板に遮光膜を設ける構成としても良いし、各ＴＦＴの下にゲート配線と同様の材料を用いた遮光膜を設けるような構造としても良い。
【００４３】
第２層間絶縁膜１３１や第３層間絶縁膜１３３としては、比誘電率の小さい樹脂膜が好ましい。樹脂膜としては、ポリイミド膜、アクリル膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを用いることができる。
【００４４】
また、画素電極１３４としては、透過型ＡＭ−ＬＣＤを作製するのであればＩＴＯ膜に代表される透明導電膜を、反射型ＡＭ−ＬＣＤを作製するのであればアルミニウム膜に代表される反射率の高い金属膜を用いれば良い。
【００４５】
なお、図１では画素電極１３４がドレイン電極１２９を介して画素ＴＦＴのドレイン領域１１１と電気的に接続されているが、画素電極１３４とドレイン領域１１１とが直接的に接続するような構造としても良い。
【００４６】
以上のような構造でなるＡＭ−ＬＣＤは、保持容量の下部電極１１４に周期表の１５族に属する元素と結晶化に用いた触媒元素とを含有させて下部電極１１４の低抵抗化を図り、さらに、保持容量の誘電体を画素ＴＦＴのゲート絶縁膜よりも薄く形成する点に特徴がある。こうすることで、高性能なＴＦＴと、小面積で大きな容量を確保しうる保持容量とを実現することが可能である。
【００４７】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４８】
【実施例】
［実施例１］
本実施例では、「発明の実施の形態」で説明した図１の構造を実現するための作製工程について説明する。説明には図２〜４を用いる。
【００４９】
まず、基板として石英基板２０１を用意し、その上に２０nm厚の酸化珪素膜（下地膜とも呼ぶ）２０２と非晶質珪素膜（図示せず）とを大気開放しないまま連続的に成膜した。こうすることで非晶質珪素膜の下表面に大気中に含まれるボロン等の不純物が吸着することを防ぐことができる。
【００５０】
なお、本実施例では非晶質珪素（アモルファスシリコン）膜を用いたが、他の半導体膜であっても構わない。微結晶質珪素（マイクロクリスタルシリコン）膜でも良いし、非晶質シリコンゲルマニウム膜でも良い。また、下地膜及び半導体膜の形成手段としては、ＰＣＶＤ法、ＬＰＣＶＤ法またはスパッタ法等を用いることができる。
【００５１】
次に、非晶質珪素膜の結晶化を行う。本実施例では結晶化手段として、特開平９−３１２２６０号公報に記載された技術を用いた。同公報に記載された技術は、珪素膜の結晶化を助長する触媒元素としてニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素を用いている。
【００５２】
本実施例では触媒元素としてニッケルを選択し、非晶質珪素膜上にニッケルを含んだ層を形成し、５５０℃、１４時間の熱処理を行って結晶化した。そして、形成された結晶質珪素（ポリシリコン）膜をパターニングして、ドライバーＴＦＴの半導体層２０３、画素ＴＦＴの半導体層２０４を形成した。（図２（Ａ））
【００５３】
なお、ドライバーＴＦＴおよび画素ＴＦＴの半導体層を形成する前後に、結晶質珪素膜に対してＴＦＴのしきい値電圧を制御するための不純物元素（リンまたはボロン）を添加しても良い。この工程はＮＴＦＴまたはＰＴＦＴのみに行っても良いし、双方に行っても良い。
【００５４】
次いで、図２（Ｂ）に示すように、活性層２０３ａ、２０４ａの上にレジストマスク２０５ａ、２０５ｂを形成し、周期表の１５族に属する元素（本実施例ではリン）の添加工程を行う。添加するリンの濃度は５×１０18〜１×１０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）が好ましい。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。こうしてリンが添加された領域（以下、リンドープ領域という）２０３ｂ、２０４ｂが形成された。
【００５５】
レジストマスク２０５ａは、後にドライバーＴＦＴのソース領域またはドレイン領域となる領域の一部（または全部）を露呈させるようにして配置する。また、同様にレジストマスク２０５ｂは、後に画素ＴＦＴのソース領域またはドレイン領域の一部（または全部）を露呈させるようにして配置する。この時、保持容量の下部電極となる領域にはレジストマスクを配置しないため、リンが全面的に添加され、リンドープ領域２０４ｂとなる。
【００５６】
なお、レジストマスク２０５ａ、２０５ｂを形成する前に活性層表面を酸化しておくことが好ましい。酸化珪素膜を設けておくことで、活性層とレジストマスクとの密着性を高められる他、活性層が有機物で汚染されることを防げる。
【００５７】
次に、レジストマスク２０５ａ、２０５ｂを除去して、５００〜６５０℃の熱処理を２〜１６時間加え、珪素膜の結晶化に用いた触媒元素（本実施例ではニッケル）のゲッタリングを行う。ゲッタリング作用を奏するためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を奏することができる。
【００５８】
本実施例では６００℃、８時間の熱処理を加えることによってニッケルが矢印（図２（Ｃ）に示す）の方向に移動し、リンドープ領域２０３ｂ、２０４ｂに含まれるリンによってゲッタリングされて捕獲された。こうしてゲッタリング領域（リンドープ領域２０３ｂ、２０４ｂに対応する領域）が形成される。これにより２０３ａ、２０４ａで示した領域に含まれるニッケルの濃度は２×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減される。また、このゲッタリング領域は、保持容量の下部電極として残り、ドライバーＴＦＴ及び画素ＴＦＴのソース領域またはドレイン領域の一部または全部として残る。（図２（Ｃ））
【００５９】
次に、プラズマＣＶＤ法またはスパッタ法によりゲート絶縁膜２０６を形成する。（図２（Ｄ））このゲート絶縁膜２０６は画素ＴＦＴのゲート絶縁膜として機能することになる絶縁膜であり、膜厚は５０〜２００nmとする。本実施例では１００nm厚の酸化珪素膜を用いた。
【００６０】
また、酸化珪素膜のみでなく酸化珪素膜の上に窒化珪素膜を設けた積層構造とすることもできるし、酸化珪素膜に窒素を添加した酸化窒化珪素膜を用いても構わない。
【００６１】
ゲート絶縁膜２０６を形成したら、レジストマスク（図示せず）を設けてゲート絶縁膜を選択的に除去する。この時、画素ＴＦＴの上にゲート絶縁膜２０６を残し、ドライバーＴＦＴおよび保持容量となる領域の上は除去する。こうして図２（Ｅ）の状態が得られる。
【００６２】
次に、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中で９５０℃、３０分の熱処理工程を行った。この熱処理工程では、活性層の結晶粒内の欠陥等が修復されるという効果が得られるため、極めて良好な結晶性を有する結晶質珪素膜が形成される。
【００６３】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いし、酸素雰囲気中にハロゲン元素を含ませた雰囲気でも良い。ハロゲン元素を含ませた雰囲気による熱酸化工程とした場合、ニッケルを除去する効果も期待できるので有効である。
【００６４】
こうして熱酸化工程を行うことにより保持容量となる領域において露呈した半導体層の表面には、５〜５０nm（好ましくは１０〜３０nm）の酸化珪素膜（熱酸化膜）２０７が形成される。（図３（Ａ））最終的に、酸化珪素膜２０７は保持容量の誘電体として機能し、酸化珪素膜２０６は画素ＴＦＴ及びドライバーＴＦＴのゲート絶縁膜として機能する。
【００６５】
なお、簡略化のため図示しないが、画素ＴＦＴ及びドライバーＴＦＴに残存した酸化珪素膜でなるゲート絶縁膜２０６と、その下の半導体層２０３、２０４との界面においても酸化反応が進行する。そのため、最終的に画素ＴＦＴのゲート絶縁膜２０６の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）となる。
【００６６】
こうして熱酸化工程を終了したら、次にドライバーＴＦＴのゲート配線２０９（ＮＴＦＴ側）、２１０（ＰＴＦＴ側）、画素ＴＦＴのゲート配線２１１、保持容量の上部配線（上部電極とも言える）２１２を形成する。なお、ゲート配線２１１は画素ＴＦＴがダブルゲート構造であるためゲート配線を２本記載しているが、実際には同一配線である。
【００６７】
また、本実施例ではゲート配線２０９〜２１１および保持容量の上部配線２１２として、下層から珪素膜／窒化タングステン膜／タングステン膜（または下層から珪素膜／タングステンシリサイド膜）という積層膜を用いた。勿論、「発明の実施の形態」で説明した他の導電膜を用いることも可能であることは言うまでもない。また、本実施例では、各ゲート配線の膜厚は２５０nmとした。
【００６８】
なお、本実施例では最下層の珪素膜を、減圧熱ＣＶＤ法を用いて形成する。保持容量となる領域の絶縁膜は５〜５０nmと薄いため、スパッタ法やプラズマＣＶＤ法を用いた場合、条件によっては半導体層（活性層）へダメージを与える恐れがある。従って、化学的気相反応で成膜できる熱ＣＶＤ法が好ましい。なお、最下層の珪素膜は、導電性を付与する不純物が添加されていることが好ましい。
【００６９】
次に、ゲート配線２０９〜２１１および保持容量の上部配線２１２を覆って２５nm厚の窒化珪素膜２１３を形成する。この窒化珪素膜２１３はゲート配線２０９〜２１１および保持容量の上部配線２１２の酸化を防ぐと同時に、後に珪素膜でなるサイドウォールを除去する際にエッチングストッパーとして機能する。
【００７０】
この時、窒化珪素膜２１３を形成する前処理として水素を含むガス（本実施例ではアンモニアガス）を用いたプラズマ処理を行うことは有効である。この前処理によりプラズマによって活性化した（励起した）水素が活性層（半導体層）内に閉じこめられるため、効果的に水素終端が行われる。
【００７１】
さらに、水素を含むガスに加えて亜酸化窒素ガスを加えると、発生した水分によって被処理体の表面が洗浄され、特に大気中に含まれるボロン等による汚染を効果的に防ぐことができる。
【００７２】
こうして図３（Ｂ）の状態を得た。次に、非晶質珪素膜（図示せず）を形成し、塩素系ガスによる異方性エッチングを行ってサイドウォール２１４〜２１８を形成する。サイドウォール２１４〜２１８を形成したら、半導体層２０３、２０４に対して周期表の１５族に属する元素（本実施例ではリン）の添加工程を行う。この時、ゲート配線２０９〜２１１、保持容量の上部電極２１２およびサイドウォール２１４〜２１８がマスクとなり、自己整合的に不純物領域２１９〜２２３が形成された。（図３（Ｃ））不純物領域２１９〜２２３に添加されるリンの濃度は５×１０19〜１×１０21atoms/cm3となるように調節する。
【００７３】
また、リンの添加工程は、質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００７４】
また、本実施例ではサイドウォールを用いて不純物の添加を行ったが特に限定されず、サイドウォールに代えて、フォトマスクを用いたレジストマスクを用いてもよい。
【００７５】
こうして図３（Ｃ）の状態を得たら、サイドウォール２１４〜２１８を除去し、再びリンの添加工程を行う。この工程は先のリンの添加工程よりも低いドーズ量で添加する。こうして先ほどはサイドウォール２１４〜２１８がマスクとなってリンが添加されなかった領域には低濃度不純物領域が形成される。この低濃度不純物領域に添加されるリンの濃度は５×１０17〜５×１０18atoms/cm3となるように調節する。（図３（Ｄ））
【００７６】
また、図３（Ｃ）で示した工程と同様に、リンの添加工程は質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００７７】
この工程によりＣＭＯＳ回路を形成するＮＴＦＴのソース領域２２４、ＬＤＤ領域２２５、チャネル形成領域２２６が画定する。また、画素ＴＦＴのソース領域２２７、ドレイン領域２２８、ＬＤＤ領域２２９a、２２９b、チャネル形成領域２３０a、２３０bが画定する。さらに、保持容量の下部電極２３１が画定する。
【００７８】
また、ＣＭＯＳ回路のＰＴＦＴとなる領域にもＮＴＦＴと同様に低濃度不純物領域２３２が形成される。
【００７９】
次に、ＣＭＯＳ回路のＰＴＦＴとなる領域以外をレジストマスク２３３、２３４で覆い、周期表の１３族に属する元素（本実施例ではボロン）の添加工程を行う。この工程は既に添加されているリンよりも高濃度の不純物領域を形成するようなドーズ量で添加する。具体的には、１×１０20〜３×１０21atoms/cm3の濃度でボロンが添加されるように調節する。その結果、ＰＴＦＴとなる領域に形成されていたＮ型導電性を呈する不純物領域は、全てボロンによって導電型が反転し、Ｐ型導電性を呈する不純物領域となる。（図４（Ａ））
【００８０】
勿論、ボロンの工程も質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００８１】
この工程によりＣＭＯＳ回路を形成するＰＴＦＴのソース領域２３５、ドレイン領域２３６、チャネル形成領域２３７が画定する。また、ＣＭＯＳ回路のＮＴＦＴのドレイン領域２３８が画定する。
【００８２】
勿論、上記ドーピング順序は本実施例に限定されず、例えば図３（Ｂ）に示した工程後、サイドウォール２１４〜２１８の形成工程に先立ってリンを添加して低濃度不純物領域を形成する工程を行ってもよい。また、このリンの添加工程は、保持容量となる領域と、ゲート絶縁膜の膜厚が厚いドライバーＴＦＴおよび画素ＴＦＴとなる領域とで分けて行っても良い。
【００８３】
こうして全ての不純物領域を形成し終えたら、レジストマスク２３３、２３４を除去する。そして、添加した不純物の活性化をレーザー光または熱処理により行う。活性化を行うだけであれば、３００〜７００℃の温度範囲で２時間程度で十分であるが、ここでは、７５０〜１１５０℃の温度範囲で２０分〜１２時間の熱処理工程を行う。本実施例では、９５０℃で２時間の熱処理を不活性雰囲気中において行った。（図４（Ｂ））
【００８４】
この工程では各不純物領域に添加されたリンまたはボロンを活性化すると同時に、チャネル形成領域に残存していたニッケル（結晶化時に用いた触媒元素）をリンのゲッタリング作用によってソース領域およびドレイン領域へと再度ゲッタリングする工程を兼ねている。また、７５０〜１１５０℃の温度範囲で加熱処理を行うことで、不純物がゲート配線の下方に回り込み、信頼性の高いＧＯＬＤ構造と呼ばれる構造を形成することもできる。
【００８５】
処理温度が高い理由は、結晶化工程からゲッタリング工程に至るまでに半導体層が受けた熱履歴の中で最も高い温度から±５０℃程度の温度を加えないと、リンのゲッタリング作用が有効に働かないからである。本実施例の場合、ゲート絶縁膜形成のために９５０℃の熱履歴を通しているので、９００〜１０００℃の熱処理が有効である。
【００８６】
この工程ではニッケルが移動し、ソース領域またはドレイン領域に含まれるリンによってゲッタリングされて捕獲される。これによりチャネル形成領域２３８〜２４１に含まれるニッケルの濃度を２×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減させた。従って、ＴＦＴの動作には全く影響しない。
【００８７】
また、逆に、ソース領域２４３〜２４５およびドレイン領域２４６〜２４８にはニッケルが集中し、１×１０19atoms/cm3以上（代表的には３×１０19〜１×１０21atoms/cm3）の濃度で存在する。
【００８８】
こうして図４（Ｂ）の状態が得られたら、第１層間絶縁膜２４９を形成する。本実施例では、プラズマＣＶＤ法により形成した１μm厚の酸化珪素膜を用いた。そして、コンタクトホールを形成した後、ソース配線２５０〜２５２、ドレイン配線２５３、２５４を形成した。これらの配線はアルミニウムを主成分とする導電膜をチタン膜で挟んだ積層膜で形成した。
【００８９】
この時、ドレイン配線２５３はＣＭＯＳ回路を形成するＮＴＦＴおよびＰＴＦＴに共通の配線として用いられる。また、前述のようにソース領域およびドレイン領域には高濃度にニッケルが含まれるため、ソース配線およびドレイン配線との良好なオーミックコンタクトが実現できる。
【００９０】
その後、パッシベーション膜２５５を形成する。パッシベーション膜２５５としては、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、またはこれらの絶縁膜と酸化珪素膜との積層膜を用いることができる。本実施例では３００nm厚の窒化珪素膜をパッシベーション膜として用いた。
【００９１】
なお、本実施例では窒化珪素膜を形成する前処理として、アンモニアガスを用いたプラズマ処理を行い、そのままパッシベーション膜２５５を形成する。この前処理によりプラズマで活性化した（励起した）水素がパッシベーション膜２５５によって閉じこめられるため、ＴＦＴの活性層（半導体層）の水素終端を促進させることができる。
【００９２】
さらに、水素を含むガスに加えて亜酸化窒素ガスを加えると、発生した水分によって被処理体の表面が洗浄され、特に大気中に含まれるボロン等による汚染を効果的に防ぐことができる。
【００９３】
パッシベーション膜２５５を形成したら、第２層間絶縁膜２５６として１μm厚のアクリル膜を形成した。そして、その上にチタン膜を２００nmの厚さに形成してパターニングを行い、ブラックマスク２５７を形成した。
【００９４】
次に、第３層間絶縁膜２５８として再び１μm厚のアクリル膜を形成してコンタクトホールを形成し、ＩＴＯ膜でなる画素電極２５９を形成した。こうして図４（Ｃ）に示すような構造のＡＭ−ＬＣＤが完成する。
【００９５】
このように本願発明は、ニッケルを低減するための不純物の添加工程を、保持容量の下部電極を低抵抗化する工程とを兼ねる点に特徴がある。このような構成により面積を広げることなく保持容量のキャパシティを増加させることが可能となる。
【００９６】
また、本実施例の作製工程に従うと、最終的なＴＦＴの活性層（半導体層）は、結晶格子に連続性を持つ特異な結晶構造の結晶質珪素膜で形成される。その特徴について以下に説明する。
【００９７】
上記作製工程に従って形成した活性層は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できた。
【００９８】
また、電子線回折及びエックス線（Ｘ線）回折を利用すると活性層の表面（チャネルを形成する部分）が、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１０｝面を有することを確認できた。本出願人がスポット径約1.5μmの電子線回折写真を詳細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑点は同心円上に分布を持っていることが確認された。
【００９９】
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できた。
【０１００】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１０１】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１０２】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１０３】
本出願人が本実施例を実施して得た結晶質珪素膜を詳細にＴＥＭを用いて観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛２１１｝双晶粒界であることが判明した。
【０１０４】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。
【０１０５】
本実施例の結晶質珪素膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約70.5°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であるという結論に辿り着いた。
【０１０６】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。
【０１０７】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例を実施して得た結晶質珪素膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうる。
【０１０８】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しないものと見なすことができる。
【０１０９】
またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱酸化工程またはゲッタリング工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１１０】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製された結晶質珪素膜のスピン密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１１１】
以上の事から、本実施例を実施することで得られた結晶質珪素膜は結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。
【０１１２】
（ＴＦＴの電気特性に関する知見）
本実施例で作製したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴ（但し、活性層の膜厚は３０nm、ゲート絶縁膜の膜厚は１００nm）からは次に示す様なデータが得られている。
【０１１３】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで 200〜650cm2/Vs （代表的には 300〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm2/Vs（代表的には 150〜200cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１１４】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１１５】
（回路特性に関する知見）
次に、本実施例を実施して形成したＴＦＴを用いて作製されたリングオシレータによる周波数特性を示す。リングオシレータとはＣＭＯＳ構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路１段あたりの遅延時間を求めるのに利用される。実験に使用したリングオシレータの構成は次の様になっている。
段数：９段
ＴＦＴのゲート絶縁膜の膜厚：30nm及び50nm
ＴＦＴのゲート長（チャネル長）： 0.6μｍ
【０１１６】
このリングオシレータによって発振周波数を調べた結果、最大値で約１ＧＨｚの発振周波数を得ることができた。また、実際にＬＳＩ回路のＴＥＧの一つであるシフトレジスタを作製して動作周波数を確認した。その結果、ゲイト絶縁膜の膜厚30nm、ゲイト長 0.6μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路において動作周波数１００ＭＨｚの出力パルスが得られた。
【０１１７】
以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、本実施例のＴＦＴがＭＯＳＦＥＴに匹敵する、若しくは凌駕する性能（電気特性）を有することを示している。
【０１１８】
〔実施例２〕
実施例１において、ゲート絶縁膜２０６を選択的に除去する工程に際し、保持容量となる領域での除去は図５（Ａ）に示すように行うことが望ましい。図５（Ａ）において画素部の上面図の点線Ａ−Ａ’で切断した断面が図４（Ｃ）の画素部の断面図に相当する。また、図５（Ｂ）は図５（Ａ）の簡略な等価回路図である。また、図５（Ａ）及び図５（Ｂ）に使われている符号は図２〜４と同一である。図５（Ａ）において、５０２はゲート絶縁膜２０５の端部、２１１はゲート配線、２１２は保持容量の上部配線、２５７はブラックマスクである。
【０１１９】
図５（Ａ）に示すように、ゲート配線が半導体層を乗り越える部分５０５では、半導体層の端部にゲート絶縁膜を残しておくことが望ましい。
【０１２０】
半導体層の端部は後に熱酸化工程を行った際にエッジシニングと呼ばれる現象が起こる。これは、半導体層の端部の下に潜り込むように酸化反応が進行し、端部が薄くなると同時に上へ盛り上がる現象である。そのため、エッジシニング現象が起こるとゲート配線が乗り越え時に断線しやすいという問題が生じる。
【０１２１】
しかしながら、図５（Ａ）に示したような構造となるようにゲート絶縁膜２０６を除去しておけば、ゲート配線が乗り越える部分５０５においてエッジシニング現象を防ぐことができる。そのため、ゲート配線の断線といった問題を未然に防ぐことが可能である。
【０１２２】
〔実施例３〕
本実施例では、実施例１と異なる工程でＡＭ−ＬＣＤを作製する場合の例について図６〜８を用いて説明する。
【０１２３】
まず、実施例１の作製工程に従って、石英基板６０１上に酸化珪素膜（下地膜６０２）と非晶質珪素膜（図示せず）を連続成膜し、特開平９−３１２２６０号公報に記載された技術を用い、触媒元素としてニッケルを選択し、非晶質珪素膜を結晶化した後、結晶質珪素膜でなる活性層６０３、６０４を形成した。（図６（Ａ））なお、図６（Ａ）は、実施例１の図２（Ａ）と同一である。
【０１２４】
次に、プラズマＣＶＤ法またはスパッタ法によりゲート絶縁膜６０６を形成する。このゲート絶縁膜６０６は画素ＴＦＴのゲート絶縁膜として機能することになる絶縁膜であり、膜厚は５０〜２００nmとする。本実施例では１００nm厚の酸化珪素膜を用いる。また、酸化珪素膜のみでなく酸化珪素膜の上に窒化珪素膜を設けた積層構造とすることもできるし、酸化珪素膜に窒素を添加した酸化窒化珪素膜を用いても構わない。
【０１２５】
ゲート絶縁膜６０６を形成したら、図６（Ｃ）に示すように、活性層の上にフォトマスクを用いてレジストマスク６０５ａ、６０５ｂを形成し、周期表の１５族に属する元素（本実施例ではリン）の添加工程を行う。ここでは、ゲート絶縁膜を介してスルードーピングさせる。添加するリンの濃度は５×１０18〜１×１０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）が好ましい。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。こうしてリンが添加された領域（以下、リンドープ領域という）６０３ｂ、６０４ｂが形成される。（図６（Ｃ））
【０１２６】
なお、レジストマスク６０５ａ、６０５ｂを形成する前に活性層表面を酸化しておくことが好ましい。酸化珪素膜を設けておくことで、活性層とレジストマスクとの密着性を高められる他、活性層が有機物で汚染されることを防げる。
【０１２７】
次いで、リンを添加する際に使用したレジストマスク６０５ａ、６０５ｂをそのまま用いてゲート絶縁膜６０６を選択的に除去する。レジストマスク６０５ａはドライバーＴＦＴの活性層の上に設けられ、後にソース領域またはドレイン領域となる領域の一部（または全部）を露呈させるようにして配置される。また、レジストマスク６０５ｂは画素ＴＦＴのソース領域またはドレイン領域の一部（または全部）を露呈させるようにして配置される。この時、保持容量となる領域を露呈させる。
【０１２８】
次いで、レジストマスク６０５ａ、６０５ｂを除去して、５００〜６５０℃の熱処理を２〜１６時間加え、珪素膜の結晶化に用いた触媒元素（本実施例ではニッケル）のゲッタリングを行う。実施例１にも述べたように、ゲッタリング作用を奏するためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を奏することができる。
【０１２９】
本実施例では６００℃、８時間の熱処理を加えることによってニッケルが矢印（図６（Ｄ）に示す）の方向に移動し、リンドープ領域６０３ｂ、６０４ｂにゲッタリングされる。こうしてゲッタリング領域が形成される。このゲッタリング領域は、保持容量の下部電極として残り、ドライバーＴＦＴ及び画素ＴＦＴのソース領域またはドレイン領域の一部または全部として残る。（図６（Ｄ））
【０１３０】
次いで、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中で９５０℃３０分の熱処理工程を行った。この熱処理工程では、活性層の結晶粒内の欠陥等が修復されるという効果が得られるため、極めて良好な結晶性が形成される。
【０１３１】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いし、酸素雰囲気中にハロゲン元素を含ませた雰囲気でも良い。このハロゲン元素を含ませた雰囲気による熱酸化工程では、ニッケルを除去する効果も期待できるので有効である。
【０１３２】
こうして熱酸化工程を行うことにより画素ＴＦＴとドライバーＴＦＴと保持容量となる領域において露呈した半導体層の表面には、５〜５０nm（好ましくは１０〜３０nm）の酸化珪素膜（熱酸化膜）６０７が形成される。（図７（Ａ））最終的に、酸化珪素膜６０７は保持容量の誘電体として機能し、酸化珪素膜６０６は画素ＴＦＴ及びドライバーＴＦＴのゲート絶縁膜として機能する。
【０１３３】
なお、図示しないが、画素ＴＦＴ及びドライバーＴＦＴに残存した酸化珪素膜でなるゲート絶縁膜６０６と、その下の半導体層６０３、６０４との界面においても酸化反応が進行する。そのため、最終的に画素ＴＦＴのゲート絶縁膜６０６の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）となる。
【０１３４】
この工程から先は実施例１の工程に従えば良いので詳細な説明は省略する。
【０１３５】
こうして熱酸化工程を終了したら、実施例１と同様にして、ゲート配線６０９〜６１１および保持容量の上部配線６１２の形成と、それら配線を覆う窒化珪素膜６１３の形成とを行う。（図７（Ｂ））
【０１３６】
次いで、非晶質珪素膜を形成し、異方性エッチングを行ってサイドウォール６１４〜６１８を形成し、周期表の１５族に属する元素（本実施例ではリン）の添加工程を行って、自己整合的に不純物領域６１９〜６２３を形成する。（図７（Ｃ））
【０１３７】
次いで、サイドウォール６１４〜６１８を除去し、再びリンの添加工程を行い、低濃度不純物領域６２５、６３２、６２９ａ、６２９ｂを形成する。（図７（Ｄ））
【０１３８】
次いで、ＣＭＯＳ回路のＰＴＦＴとなる領域以外をレジストマスク６３３、６３４で隠し、周期表の１３族に属する元素（本実施例ではボロン）の添加工程を行い、Ｐ型導電性を呈する不純物領域を形成する。（図８（Ａ））
【０１３９】
勿論、実施例１と同様に上記ドーピング順序は本実施例に限定されず、例えば図７（Ｂ）に示した工程後、サイドウォール６１４〜６１８の形成工程に先立ってリンを添加して低濃度不純物領域を形成する工程を行ってもよい。また、このリンの添加工程は、保持容量となる領域と、ゲート絶縁膜の膜厚が厚いドライバーＴＦＴおよび画素ＴＦＴとなる領域とで分けて行っても良い。
【０１４０】
こうして全ての不純物領域を形成し終えたら、レジストマスク６３３、６３４を除去して、各不純物領域に添加されたリンまたはボロンを熱処理（３００〜７００℃、数時間）またはレーザー光等により活性化する。（図８（Ｂ））この活性化を８００〜１１５０℃（好ましくは９００〜１１００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を行って、実施例１と同様にゲート配線の下方に不純物を拡散させて不純物領域を形成する構成としてもよい。
【０１４１】
こうして図８（Ｂ）の状態が得られたら、第１層間絶縁膜６４９を形成する。そして、コンタクトホールを形成した後、ソース配線６５０〜６５２、ドレイン配線６５３、６５４を形成する。
【０１４２】
その後、パッシベーション膜６５５を形成する。パッシベーション膜６５５を形成したら、第２層間絶縁膜６５６として１μm厚のアクリル膜を形成する。そして、その上にチタン膜を２００nmの厚さに形成してパターニングを行い、ブラックマスク６５７を形成する。
【０１４３】
次に、第３層間絶縁膜６５８として再び１μm厚のアクリル膜を形成してコンタクトホールを形成し、ＩＴＯ膜でなる画素電極６５９を形成する。こうして図８（Ｃ）に示すような構造のＡＭ−ＬＣＤが完成する。
【０１４４】
実施例１と本実施例で異なる点は、ゲッタリング工程のために行われるリンの添加工程に用いたマスクが、保持容量の下部電極を露呈するために絶縁膜を除去する工程に用いたマスクと兼ねている点が挙げられる。こうすることでマスク数を低減することが可能である。
【０１４５】
なお、本実施例の構成は、実施例１または２のいずれの実施例とも自由に組み合わせることが可能である。
【０１４６】
〔実施例４〕
実施例１の図２（Ｃ）の作製工程において、レジストマスク２０５ａ、２０５ｂを除去した後、熱処理（ゲッタリング工程）の前に、活性層を覆って予めゲート絶縁膜（図２（Ｄ）のゲート絶縁膜２０６に相当する。）を形成しておくこともできる。
【０１４７】
即ち、ゲート絶縁膜で活性層が覆われたままゲッタリング工程が行われる。ゲッタリング工程が終了したら、ゲート絶縁膜のパターニングを行い、図４（Ｃ）と同様の構造となる。
【０１４８】
本実施例の利点は、ゲッタリング工程の際に、活性層が露呈していない点である。活性層が露呈している場合、処理温度、処理雰囲気等の条件によってはリンドープ領域に存在するリンが雰囲気中を拡散し、後にチャネル形成領域となる領域にまで添加されてしまう恐れがある。しかしながら、本実施例のようにゲート絶縁膜で覆っていればそういった問題は起こらない。
【０１４９】
なお、本実施例の構成は、実施例１〜３のいずれの実施例とも自由に組み合わせることが可能である。
【０１５０】
〔実施例５〕
本実施例では、実施例１に示した作製工程で基板上にＴＦＴを形成し、実際にＡＭ−ＬＣＤを作製した場合について説明する。
【０１５１】
図４（Ｃ）の状態が得られたら、画素電極２５９上に配向膜を８０nmの厚さに形成する。次に、対向基板としてガラス基板上にカラーフィルタ、透明電極（対向電極）、配向膜を形成したものを準備し、それぞれの配向膜に対してラビング処理を行い、シール材（封止材）を用いてＴＦＴが形成された基板と対向基板とを貼り合わせる。そして、その間に液晶を保持させる。このセル組み工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１５２】
なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。従って、対角１インチ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセルギャップを維持できる場合は特に設けなくても良い。
【０１５３】
次に、以上のようにして作製したＡＭ−ＬＣＤの外観を図９に示す。図９に示すようにアクティブマトリクス基板と対向基板とが対向し、これらの基板間に液晶が挟まれている。アクティブマトリクス基板は基板９００上に形成された画素部９０１、走査線側ドライバー回路９０２、信号線側ドライバー回路９０３を有する。
【０１５４】
走査線側ドライバー回路９０２、信号線側ドライバー回路９０３はそれぞれ走査線９３０、信号線９４０によって画素部９０１に接続されている。これらドライバー回路９０２、９０３はＣＭＯＳ回路で主に構成されている。
【０１５５】
画素部９０１の行ごとに走査線が形成され、列ごとに信号線９４０が形成されている。走査線９３０、信号線９４０の交差部近傍には、画素ＴＦＴ９１０が形成されている。画素ＴＦＴ９１０のゲート電極は走査線９３０に接続され、ソースは信号線９４０に接続されている。さらに、ドレインには画素電極９６０、保持容量９７０が接続されている。
【０１５６】
対向基板９８０は基板全面にＩＴＯ膜等の透明導電膜が形成されている。透明導電膜は画素部９０１の画素電極９６０に対する対向電極であり、画素電極、対向電極間に形成された電界によって液晶材料が駆動される。対向基板９８０には必要に応じて配向膜や、ブラックマスクや、カラーフィルターが形成されている。
【０１５７】
アクティブマトリクス基板側の基板にはＦＰＣ９３１を取り付ける面を利用してＩＣチップ９３２、９３３が取り付けられている。これらのＩＣチップ９３２、９３３はビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路などの回路をシリコン基板上に形成して構成される。
【０１５８】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能である。
【０１５９】
なお、本実施例は実施例１〜４のいずれの実施例とも自由に組み合わせることが可能である。
【０１６０】
〔実施例６〕
本実施例では、実施例１において結晶質珪素膜の形成に他の手段を用いた場合について説明する。
【０１６１】
具体的には、非晶質珪素膜の結晶化に特開平７−１３０６５２号公報（米国特許番号０８／３２９，６４４に対応）の実施例２に記載された技術を用いる。同公報に記載された技術は、結晶化を促進する触媒元素（代表的にはニッケル）を非晶質珪素膜の表面に選択的に保持させ、その部分を核成長の種として結晶化を行う技術である。
【０１６２】
この技術によれば、結晶成長に特定の方向性を持たせることができるので非常に結晶性の高い結晶質珪素膜を形成することが可能である。
【０１６３】
なお、本実施例の構成は実施例１〜５のいずれの構成とも自由に組み合わせることが可能である。
【０１６４】
〔実施例７〕
本願発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、半導体回路上に反射型ＡＭ−ＬＣＤが形成された三次元構造の半導体装置を実現することも可能である。
【０１６５】
また、前記半導体回路はＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板上に形成されたものであっても良い。
【０１６６】
なお、本実施例を実施するにあたって、実施例１〜６のいずれの構成を組み合わせても構わない。
【０１６７】
〔実施例８〕
本実施例では、実施例１とは異なる順序で周期表の１３族または周期表の１５族に属する元素を添加してソース領域およびドレイン領域を形成する例を説明する。実施例１のドーピング順序では、第１に高濃度のリンを添加し、第２に低濃度のリンを添加し、第３にボロンを添加する例であったが、本実施例では図３（Ｂ）の状態を得た後、第１にボロンを添加する例を示す。
【０１６８】
まず、実施例１の工程に従って図３（Ｂ）の状態を得る。
【０１６９】
次に、ＰＴＦＴ以外の領域を覆うレジストマスクを形成する。そして、ボロンの添加工程を行う。この時、添加されるボロンの濃度は１×１０20〜３×１０21atoms/cm3である。こうして、ＰＴＦＴのソース領域、ドレイン領域およびチャネル形成領域が画定する。
【０１７０】
次に、レジストマスクを除去し、実施例１と同様にしてサイドウォールを形成する。そして、リンの添加工程を行う。この時、添加されるリンの濃度は５×１０19〜１×１０21atoms/cm3である。
【０１７１】
次に、サイドウォールを除去し、再度リンの添加工程を行う。この時、添加されるリン濃度は５×１０17〜５×１０18atoms/cm3である。
【０１７２】
以下の工程は実施例１の作製工程に従えば良い。本実施例の構成は実施例１〜８のいずれの実施例とも自由に組み合わせることが可能である。
【０１７３】
なお、本実施例において、サイドウォールの形成工程に先立ってリンを添加して不純物領域（リンの濃度は５×１０17〜５×１０18atoms/cm3）を形成する工程を行い、サイドウォールの形成後、再度リンを添加して不純物領域（リンの濃度は５×１０19〜１×１０21atoms/cm3）を形成する工程としてもよい。
【０１７４】
実施例３に適用する場合は、図７（Ｂ）の状態を得た後、同様にしてドーピングを行えばよい。
【０１７５】
〔実施例９〕
本実施例では、実施例１とは異なる順序で周期表の１３族または周期表の１５族に属する元素を添加してソース領域およびドレイン領域を形成する例を説明する。実施例１のドーピング順序では、第１に高濃度のリンを添加し、第２に低濃度のリンを添加し、第３にボロンを添加する例であったが、本実施例では図３（Ｂ）の状態を得た後、第１にリンを添加し、第２にボロンを添加し、第３に再度リンを添加する例を示す。
【０１７６】
まず、実施例１の工程に従って図３（Ｂ）の状態を得る。
【０１７７】
次いで、リンを添加して不純物領域（リンの濃度は５×１０17〜５×１０18atoms/cm3）を形成する工程を行う。
【０１７８】
次に、ＰＴＦＴ以外の領域を覆うレジストマスクを形成する。そして、ボロンの添加工程を行う。この時、添加されるボロンの濃度は１×１０20〜３×１０21atoms/cm3である。こうして、ＰＴＦＴのソース領域、ドレイン領域およびチャネル形成領域が画定する。
【０１７９】
次に、レジストマスクを除去し、実施例１と同様にしてサイドウォールを形成する。そして、リンの添加工程を行う。この時、添加されるリンの濃度は５×１０19〜１×１０21atoms/cm3である。
【０１８０】
以下の工程は実施例１の作製工程に従えば良い。本実施例の構成は実施例１〜７のいずれの実施例とも自由に組み合わせることが可能である。
【０１８１】
〔実施例１０〕
実施例１、３に示した作製工程では、ＬＤＤ領域の形成にサイドウォールを用いているが、通常のレジストマスクを用いたパターニングによってＬＤＤ領域を形成することも可能である。
【０１８２】
本実施例の構成は実施例１〜９のいずれの実施例とも自由に組み合わせることが可能である。
【０１８３】
この場合、サイドウォールを用いた場合に比べてＬＤＤ領域の幅（長さ）を自由に設計することができる。従って、ＬＤＤ領域の幅を０．１μm以上に設計するような場合には有効な技術と言える。
【０１８４】
〔実施例１１〕
本実施例では実施例１とは異なる方法で第１層間絶縁膜を形成する例について説明する。説明には図１０を用いる。
【０１８５】
まず、実施例１に従って図４（Ｂ）に示した工程までを終了させる。次に、５０〜１００ｎｍ（本実施例では７０ｎｍ）の窒化酸化珪素膜（Ａ）１７０１を形成し、その上に６００ｎｍ〜１μｍ（本実施例では８０ｎｍ）の窒化酸化珪素膜（Ｂ）１７０２を形成する。さらにその上にレジストマスクを形成する。（図１０（Ａ））
【０１８６】
なお、窒化酸化珪素膜（Ａ）１７０１と窒化酸化珪素膜（Ｂ）１７０２とでは含有される窒素、酸素、水素及び珪素の組成比が異なる。窒化酸化珪素膜（Ａ）１７０１は窒素７％、酸素５９％、水素２％、珪素３２％となっており、窒化酸化珪素膜（Ｂ）は窒素３３％、酸素１５％、水素２３％、珪素２９％となっている。勿論、この組成比に限定されるものではない。
【０１８７】
また、レジストマスク１７０３は膜厚が厚いため、窒化酸化珪素膜（Ｂ）１７０２の表面の起伏を完全に平坦化することができる。
【０１８８】
次に、四フッ化炭素と酸素との混合ガスを用いたドライエッチング法によりレジストマスク１７０３及び窒化酸化珪素膜（Ｂ）１７０２のエッチングを行う。本実施例の場合、四フッ化炭素と酸素との混合ガスを用いたドライエッチングにおいて、窒化酸化珪素膜（Ｂ）１７０２とレジストマスク１７０３のエッチングレートがほぼ等しい。
【０１８９】
このエッチング工程により図１０（Ｂ）に示すようにレジストマスク１７０３は完全に除去され、窒化酸化珪素膜（Ｂ）１７０２の一部（本実施例では表面から深さ３００ｎｍまで）がエッチングされる。その結果、レジストマスク１７０３の表面の平坦度がそのままエッチングされた窒化酸化珪素膜（Ｂ）の表面の平坦度に反映される。
【０１９０】
こうして極めて平坦性の高い第１層間絶縁膜１７０４を得る。本実施例の場合、第１層間絶縁膜１７０４の膜厚は５００ｎｍとなる。このあとの工程は実施例１の作成工程を参照すればよい。
【０１９１】
なお、本実施例の構成は、実施例１〜１５のいずれの実施例とも自由に組み合わせることが可能である。
【０１９２】
〔実施例１２〕
本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１９３】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１１、図１２及び図１３に示す。
【０１９４】
図１１（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【０１９５】
図１１（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の信号制御回路に適用することができる。
【０１９６】
図１１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の信号制御回路に適用できる。
【０１９７】
図１１（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【０１９８】
図１１（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０１９９】
図１１（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。
【０２００】
図１２（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０２０１】
図１２（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０２０２】
なお、図１２（Ｃ）は、図１２（Ａ）及び図１２（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１２（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２０３】
また、図１２（Ｄ）は、図１２（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１２（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２０４】
ただし、図１２に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０２０５】
図１３（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適用することができる。
【０２０６】
図１３（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の信号回路に適用することができる。
【０２０７】
図１３（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０２０８】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１１のどのような組み合わせからなる構成を用いても実現することができる。
【０２０９】
〔実施例１３〕
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０２１０】
図１４（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図１４（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側ドライバー回路、４０１３はゲート側ドライバー回路であり、それぞれのドライバー回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０２１１】
このとき、少なくとも画素部、好ましくはドライバー回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０２１２】
また、図１４（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０２１３】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３に際して用いることができる。
【０２１４】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０２１５】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０２１６】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０２１７】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２１８】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０２１９】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２２０】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０２２１】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０２２２】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２２３】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２２４】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２２５】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２２６】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２２７】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２２８】
なお、本実施例の構成は、実施例１〜４の構成と自由に組み合わせて実施することが可能である。また、実施例１２の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２２９】
〔実施例１４〕
実施例５記載の本発明の液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０２３０】
等方相−コレステリック相−カイラルスメクティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティックＣ相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図１５に示す。図１５に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図１５に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０２３１】
図１５に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０２３２】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２３３】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２３４】
なお、このような無しきい値反強誘電性混合液晶を本発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０２３５】
【発明の効果】
本願発明を用いることにより、ＡＭ−ＬＣＤの画素部の作製において、工程数を増やすことなく保持容量の誘電体を薄くすることができ、小さい面積で大きなキャパシティを有する保持容量を形成することができる。そのため、対角１インチ以下のＡＭ−ＬＣＤにおいても開口率を低下させることなく、十分な保持容量を確保することが可能となる。
【図面の簡単な説明】
【図１】 ＡＭ−ＬＣＤの断面構造を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図４】 ＡＭ−ＬＣＤの作製工程を示す図。
【図５】 画素部の上面図および回路配置を示す図。
【図６】 ＡＭ−ＬＣＤの作製工程を示す図。
【図７】 ＡＭ−ＬＣＤの作製工程を示す図。
【図８】 ＡＭ−ＬＣＤの作製工程を示す図。
【図９】 ＡＭ−ＬＣＤの外観を示す図。
【図１０】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１１】 電子機器の一例を示す図。
【図１２】 電子機器の一例を示す図。
【図１３】 電子機器の一例を示す図。
【図１４】 ＥＬ表示装置を示す図。
【図１５】 反強誘電性混合液晶の光透過率特性の一例を示す図。
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器の構成に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数百〜数千・程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
例えば、液晶表示装置においてはマトリクス状に配列された画素領域を個々に制御する画素部（画素マトリクス回路とも言う）、画素部を制御する駆動回路（以下、ドライバー回路と呼ぶ）、さらに外部からのデータ信号を処理するロジック回路（プロセッサ回路やメモリ回路など）等のあらゆる電気回路にＴＦＴを応用する試みがなされている。
【０００５】
現状においては、活性層として非晶質シリコン膜（アモルファスシリコン膜）を用いたＴＦＴが実用化されているが、ドライバー回路やロジック回路などの様に、さらなる高速動作性能を求められる電気回路には、結晶シリコン膜（ポリシリコン膜、多結晶シリコン膜等）を利用したＴＦＴが必要とされる。
【０００６】
例えば、ガラス基板上に結晶性珪素膜を形成する方法としては、本出願人による特開平7-130652号公報、特開平8-78329 号公報に記載された技術が公知である。これらの公報記載の技術は、非晶質シリコン膜の結晶化を助長する触媒元素を利用することにより、500 〜600 ℃、４時間程度の加熱処理によって結晶性の優れた結晶シリコン膜を形成することを可能とするものである。
【０００７】
特に、特開平8-78329 に記載された技術は上記技術を応用して基板面とほぼ平行な結晶成長を行わすものであり、発明者らは形成された結晶化領域を特に横成長領域（またはラテラル成長領域）と呼んでいる。
【０００８】
しかし、この様なＴＦＴを用いてドライバー回路を構成してもまだまだ要求される性能を完全に満たすには及ばない。特に、メガヘルツからギガヘルツにかけての極めて高速な動作を要求する高速ロジック回路を従来のＴＦＴで構成することは不可能なのが現状である。
【０００９】
【発明が解決しようとする課題】
以上のように、ロジック回路を内蔵したシステム・オン・パネルを実現するためには、従来にない全く新しい材料の開発が求められているのである。
【００１０】
本願発明は、その様な要求に答えるものであり、従来のＴＦＴでは作製不可能であった様な高速ロジック回路を構成しうる極めて高性能なＴＦＴの構造およびその作製方法を提供することを課題とする。
【００１１】
さらに、本願発明は、画素部に関する改善を行っている。具体的には、小さい面積で大容量を確保しうる保持容量を形成するための構造およびその作製方法を提供するものである。
【００１２】
そして、ＡＭ−ＬＣＤに代表される電気光学装置の各回路を機能に応じて適切な構造のＴＦＴでもって形成し、高い信頼性を有する電気光学装置を提供することを課題とする。
【００１３】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
絶縁表面上にソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域の間に形成されているチャネル形成領域と、
少なくとも前記チャネル形成領域上に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成された配線とを有し、
前記ソース領域及び前記ドレイン領域の一部には、珪素の結晶化を助長する元素が含まれていることを特徴とする半導体装置である。
【００１４】
上記構成において、前記配線は、タンタル、モリブデン、タングステン、チタン、クロム、シリコンから選ばれた一種の元素を主成分とする層を少なくとも一層含むことを特徴としている。
【００１５】
また、上記構成において、前記ソース領域及びドレイン領域の一部には、１×１０19atoms/cm3以上の濃度でニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素または複数の元素が含まれていることを特徴としている。
【００１６】
また、他の発明の構成は、
同一基板上に形成されたドライバー回路と画素部とを有する半導体装置において、
前記画素部に含まれる保持容量の誘電体の膜厚は、前記画素部に含まれる画素ＴＦＴのゲート絶縁膜の膜厚よりも薄いことを特徴とする半導体装置である。
【００１７】
上記構成において、前記画素部に含まれる保持容量の誘電体は、熱酸化する工程を少なくとも経て形成されたことを特徴としている。
【００１８】
また、上記構成において、前記保持容量の一方の電極は半導体膜であり、該電極には１×１０19atoms/cm3以上の濃度でニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素が含まれていることを特徴としている。
【００１９】
また、上記構成において、前記電極には５×１０18〜１×１０20atoms/cm3の濃度で周期表の１５族に属する元素が含まれていることを特徴としている。
【００２０】
また、上記構成において、前記画素ＴＦＴのゲート絶縁膜の膜厚は、５０〜２００nmであり、前記保持容量の誘電体の膜厚は、５〜５０nmであることを特徴としている。
【００２１】
また、上記構成において、前記画素ＴＦＴは、活性層と、前記活性層に接した絶縁膜と、前記絶縁膜に接した配線とからなり、
前記活性層は、チャネル形成領域と、前記チャネル形成領域の両側に形成されたソース領域及びドレイン領域とを有し、該ソース領域及び該ドレイン領域の一部には１×１０19atoms/cm3以上の濃度でニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素が含まれていることを特徴としている。
【００２２】
また、上記構成において、前記チャネル形成領域と前記ソース領域との間、または前記チャネル形成領域と前記ドレイン領域との間の少なくとも一方には、低濃度不純物領域が設けられていることを特徴としている。
【００２３】
また、上記構造を実現するための発明の構成は、
同一基板上にドライバー回路と画素部とを有する半導体装置の作製方法であって、
基板上に触媒元素を用いて半導体層を形成する第１工程と、
前記半導体層に対して選択的に周期表の１５族に属する元素を添加する第２工程と、
熱処理により前記触媒元素を前記周期表の１５族に属する元素が添加された領域に集める第３工程と、
前記半導体層の上に絶縁膜を形成する第４工程と、
前記絶縁膜の一部を除去し、前記活性層の一部を露呈させる第５工程と、
露呈された前記活性層の一部に熱酸化膜を形成する第６工程と、
前記絶縁膜および前記熱酸化膜の上に配線を形成する第７工程と、
前記配線の側面にサイドウォールを形成する第８工程と、
前記配線および前記サイドウォールをマスクとして前記活性層に対して周期表の１５族に属する元素を添加する第９工程と、
前記サイドウォールを除去する第１０工程と、
前記配線をマスクとして前記活性層に対して周期表の１５族に属する元素を添加する第１１工程と、
ＮＴＦＴとなる領域上にレジストマスクを形成して周期表の１３族に属する元素を添加する第１２工程と、
活性層に添加された前記周期表の１３族及び周期表の１５族に属する元素を活性化させる処理を行う第１３工程と、
を有することを特徴とする半導体装置の作製方法である。
【００２４】
また、他の発明の構成は、
同一基板上にドライバー回路と画素部とを有する半導体装置の作製方法であって、
基板上に触媒元素を用いて半導体層を形成する第１工程と、
前記半導体層の上に絶縁膜を形成する第２工程と、
前記半導体層に対してマスクを用いて周期表の１５族に属する元素を選択的に添加する第３工程と、
前記マスクを用いて前記絶縁膜の一部を除去し、前記活性層の一部を露呈させる第４工程と、
熱処理により前記触媒元素を前記周期表の１５族に属する元素が添加された領域に集める第５工程と、
露呈された前記活性層の一部に熱酸化膜を形成する第６工程と、
前記絶縁膜および前記熱酸化膜の上に配線を形成する第７工程と、
前記配線の側面にサイドウォールを形成する第８工程と、
前記配線および前記サイドウォールをマスクとして前記活性層に対して周期表の１５族に属する元素を添加する第９工程と、
前記サイドウォールを除去する第１０工程と、
前記配線をマスクとして前記活性層に対して周期表の１５族に属する元素を添加する第１１工程と、
ＮＴＦＴとなる領域上にレジストマスクを形成して周期表の１３族に属する元素を添加する第１２工程と、
活性層に添加された前記周期表の１３族及び周期表の１５族に属する元素を活性化させる処理を行う第１３工程と、
を有することを特徴とする半導体装置の作製方法である。
【００２５】
また、上記構成において、前記活性層の一部には少なくとも前記画素部の保持容量となる領域が含まれることを特徴としている。
【００２６】
【発明の実施の形態】
本願発明の実施形態について、図１を用いて説明する。図１は同一基板上にドライバー回路と画素部とを一体形成したＡＭ−ＬＣＤの断面図を示している。なお、ここではドライバー回路を構成する基本回路としてＣＭＯＳ回路を示し、画素ＴＦＴとしてはダブルゲート構造のＴＦＴを示している。勿論、ダブルゲート構造に限らずトリプルゲート構造やシングルゲート構造などとしても良い。
【００２７】
図１において、１０１は耐熱性を有する基板であり、石英基板、シリコン基板、セラミックス基板、金属基板（代表的にはステンレス基板）を用いれば良い。どの基板を用いる場合においても、必要に応じて下地膜（好ましくは珪素を主成分とする絶縁膜）を設けても構わない。
【００２８】
１０２は下地膜として設けた酸化珪素膜であり、その上にドライバーＴＦＴの活性層、画素ＴＦＴの活性層および保持容量の下部電極となる半導体層が形成される。なお、本明細書中において「電極」とは、「配線」の一部であり、他の配線との電気的接続を行う箇所、または半導体層と交差する箇所を指す。従って、説明の便宜上、「配線」と「電極」とを使い分けるが、「配線」という文言に「電極」は常に含められているものとする。
【００２９】
図１において、ドライバーＴＦＴの活性層は、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）のソース領域１０３、ドレイン領域１０４、ＬＤＤ（ライトドープトドレイン）領域１０５およびチャネル形成領域１０６、並びにＰチャネル型ＴＦＴ（以下、ＰＴＦＴという）のソース領域１０７、ドレイン領域１０８およびチャネル形成領域１０９で形成される。
【００３０】
また、画素ＴＦＴ（ここではＮＴＦＴを用いる。）の活性層は、ソース領域１１０、ドレイン領域１１１、ＬＤＤ領域１１２a、１１２bおよびチャネル形成領域１１３a、１１３bで形成される。さらに、ドレイン領域１１１から延長された半導体層を保持容量の下部電極１１４として用いる。
【００３１】
なお、図１では下部電極１１４が画素ＴＦＴのドレイン領域１１１と直接的に接続されているが、間接的に接続させて下部電極１１４とドレイン領域１１１とが電気的に接続するような構造としても良い。
【００３２】
この下部電極１１４には、半導体層に対して周期表の１５族に属する元素が添加されている。さらに、本願発明では、この下部電極１１４に、１×１０19atoms/cm3以上（代表的には３×１０19〜１×１０21atoms/cm3）の濃度で半導体膜の結晶化に用いた触媒元素が存在することを特徴としている。即ち、保持容量の上部配線１２２に電圧を印加しなくても、そのまま電極として用いることが可能となっているため、ＡＭ−ＬＣＤの消費電力の低減に有効である。
【００３３】
また、同様に、画素ＴＦＴのソース領域１１０、ドレイン領域１１１、ドライバーＴＦＴのソース領域１０３、１０７、およびドレイン領域１０４、１０８の一部に、半導体膜の結晶化に用いた触媒元素を含む領域（図１中、斜線で示した領域）が存在する点も本願発明の特徴の一つである。図１ではドレイン配線１２７と、ＮＴＦＴのドレイン領域１０４およびＰＴＦＴのドレイン領域１０８とが接するコンタクト部が触媒元素を含む領域となっている。このような構成であると、触媒元素の存在により良いオーミックコンタクトを得ることができ効果的である。おそらく触媒元素の存在によりシリサイド化しているためと推測される。
【００３４】
そして、活性層および保持容量の下部電極を覆ってゲート絶縁膜が形成される。本願発明では、保持容量の誘電体１１８が、画素ＴＦＴのゲート絶縁膜１１７よりも薄く形成される。代表的には、保持容量の誘電体１１８の膜厚は５〜５０nm（好ましくは１０〜３０nm）とし、ゲート絶縁膜１１７の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）とすれば良い。
【００３５】
このように、保持容量の下部電極１１４に周期表の１５族に属する元素と結晶化に用いた触媒元素とを含有させて下部電極１１４の低抵抗化を図り、さらに保持容量の誘電体を薄くすることで、容量を形成する面積を大きくすることなくキャパシティを稼ぐことができる。
【００３６】
また、ここでは、画素ＴＦＴのゲート絶縁膜１１７とドライバーＴＦＴのゲート絶縁膜１１５、１１６は同じ膜厚の同一絶縁膜としたが、特に限定されない。例えば、回路特性に応じて同一基板上に異なるゲート絶縁膜を有するＴＦＴが少なくとも二種類以上存在する構成としてもよい。
【００３７】
次に、ゲート絶縁膜１１５、１１６、１１７の上にはドライバーＴＦＴのゲート配線１１９、１２０と、画素ＴＦＴのゲート配線１２１が形成される。また、同時に保持容量の誘電体１１８の上には保持容量の上部電極１２２が形成される。ゲート配線１１９〜１２１および保持容量の上部電極１２２の形成材料としては、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度に耐える耐熱性を有する導電膜を用いる。
【００３８】
代表的には、導電性を有する珪素膜（例えばリンドープシリコン膜、ボロンドープシリコン膜等）や金属膜（例えばタングステン膜、タンタル膜、モリブデン膜、チタン膜等）でも良いし、前記金属膜をシリサイド化したシリサイド膜、窒化した窒化膜（窒化タンタル膜、窒化タングステン膜、窒化チタン膜等）でも良い。また、これらを自由に組み合わせて積層しても良い。
【００３９】
また、前記金属膜を用いる場合には、金属膜の酸化を防止するために珪素膜との積層構造とすることが望ましい。また、酸化防止という意味では、金属膜を窒化珪素膜で覆った構造が有効である。図１では窒化珪素膜１２３を設けてゲート配線の酸化を防ぐ。
【００４０】
次に、１２４は第１層間絶縁膜であり、珪素を含む絶縁膜（単層または積層）で形成される。珪素を含む絶縁膜としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜（酸素よりも窒素の含有量の方が多い）、窒化酸化珪素膜（窒素よりも酸素の含有量の方が多い）を用いることができる。
【００４１】
そして、第１層間絶縁膜１２４にはコンタクトホールが設けられ、ドライバーＴＦＴのソース配線１２５、１２６、ドレイン配線１２７、および画素ＴＦＴのソース配線１２８、ドレイン配線１２９が形成される。その上にはパッシベーション膜１３０、第２層間絶縁膜１３１が形成され、さらにその上にはブラックマスク（遮光膜）１３２が形成される。さらに、ブラックマスク１３２の上には第３層間絶縁膜１３３が形成され、コンタクトホールを設けた後、画素電極１３４が形成される。
【００４２】
なお、図１では第２層間絶縁膜１３１上にはブラックマスク（遮光膜）１３２が形成されているが、特に限定されず、必要に応じて形成すれば良い。例えば、対向基板に遮光膜を設ける構成としても良いし、各ＴＦＴの下にゲート配線と同様の材料を用いた遮光膜を設けるような構造としても良い。
【００４３】
第２層間絶縁膜１３１や第３層間絶縁膜１３３としては、比誘電率の小さい樹脂膜が好ましい。樹脂膜としては、ポリイミド膜、アクリル膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを用いることができる。
【００４４】
また、画素電極１３４としては、透過型ＡＭ−ＬＣＤを作製するのであればＩＴＯ膜に代表される透明導電膜を、反射型ＡＭ−ＬＣＤを作製するのであればアルミニウム膜に代表される反射率の高い金属膜を用いれば良い。
【００４５】
なお、図１では画素電極１３４がドレイン電極１２９を介して画素ＴＦＴのドレイン領域１１１と電気的に接続されているが、画素電極１３４とドレイン領域１１１とが直接的に接続するような構造としても良い。
【００４６】
以上のような構造でなるＡＭ−ＬＣＤは、保持容量の下部電極１１４に周期表の１５族に属する元素と結晶化に用いた触媒元素とを含有させて下部電極１１４の低抵抗化を図り、さらに、保持容量の誘電体を画素ＴＦＴのゲート絶縁膜よりも薄く形成する点に特徴がある。こうすることで、高性能なＴＦＴと、小面積で大きな容量を確保しうる保持容量とを実現することが可能である。
【００４７】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４８】
【実施例】
［実施例１］
本実施例では、「発明の実施の形態」で説明した図１の構造を実現するための作製工程について説明する。説明には図２〜４を用いる。
【００４９】
まず、基板として石英基板２０１を用意し、その上に２０nm厚の酸化珪素膜（下地膜とも呼ぶ）２０２と非晶質珪素膜（図示せず）とを大気開放しないまま連続的に成膜した。こうすることで非晶質珪素膜の下表面に大気中に含まれるボロン等の不純物が吸着することを防ぐことができる。
【００５０】
なお、本実施例では非晶質珪素（アモルファスシリコン）膜を用いたが、他の半導体膜であっても構わない。微結晶質珪素（マイクロクリスタルシリコン）膜でも良いし、非晶質シリコンゲルマニウム膜でも良い。また、下地膜及び半導体膜の形成手段としては、ＰＣＶＤ法、ＬＰＣＶＤ法またはスパッタ法等を用いることができる。
【００５１】
次に、非晶質珪素膜の結晶化を行う。本実施例では結晶化手段として、特開平９−３１２２６０号公報に記載された技術を用いた。同公報に記載された技術は、珪素膜の結晶化を助長する触媒元素としてニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素を用いている。
【００５２】
本実施例では触媒元素としてニッケルを選択し、非晶質珪素膜上にニッケルを含んだ層を形成し、５５０℃、１４時間の熱処理を行って結晶化した。そして、形成された結晶質珪素（ポリシリコン）膜をパターニングして、ドライバーＴＦＴの半導体層２０３、画素ＴＦＴの半導体層２０４を形成した。（図２（Ａ））
【００５３】
なお、ドライバーＴＦＴおよび画素ＴＦＴの半導体層を形成する前後に、結晶質珪素膜に対してＴＦＴのしきい値電圧を制御するための不純物元素（リンまたはボロン）を添加しても良い。この工程はＮＴＦＴまたはＰＴＦＴのみに行っても良いし、双方に行っても良い。
【００５４】
次いで、図２（Ｂ）に示すように、活性層２０３ａ、２０４ａの上にレジストマスク２０５ａ、２０５ｂを形成し、周期表の１５族に属する元素（本実施例ではリン）の添加工程を行う。添加するリンの濃度は５×１０18〜１×１０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）が好ましい。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。こうしてリンが添加された領域（以下、リンドープ領域という）２０３ｂ、２０４ｂが形成された。
【００５５】
レジストマスク２０５ａは、後にドライバーＴＦＴのソース領域またはドレイン領域となる領域の一部（または全部）を露呈させるようにして配置する。また、同様にレジストマスク２０５ｂは、後に画素ＴＦＴのソース領域またはドレイン領域の一部（または全部）を露呈させるようにして配置する。この時、保持容量の下部電極となる領域にはレジストマスクを配置しないため、リンが全面的に添加され、リンドープ領域２０４ｂとなる。
【００５６】
なお、レジストマスク２０５ａ、２０５ｂを形成する前に活性層表面を酸化しておくことが好ましい。酸化珪素膜を設けておくことで、活性層とレジストマスクとの密着性を高められる他、活性層が有機物で汚染されることを防げる。
【００５７】
次に、レジストマスク２０５ａ、２０５ｂを除去して、５００〜６５０℃の熱処理を２〜１６時間加え、珪素膜の結晶化に用いた触媒元素（本実施例ではニッケル）のゲッタリングを行う。ゲッタリング作用を奏するためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を奏することができる。
【００５８】
本実施例では６００℃、８時間の熱処理を加えることによってニッケルが矢印（図２（Ｃ）に示す）の方向に移動し、リンドープ領域２０３ｂ、２０４ｂに含まれるリンによってゲッタリングされて捕獲された。こうしてゲッタリング領域（リンドープ領域２０３ｂ、２０４ｂに対応する領域）が形成される。これにより２０３ａ、２０４ａで示した領域に含まれるニッケルの濃度は２×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減される。また、このゲッタリング領域は、保持容量の下部電極として残り、ドライバーＴＦＴ及び画素ＴＦＴのソース領域またはドレイン領域の一部または全部として残る。（図２（Ｃ））
【００５９】
次に、プラズマＣＶＤ法またはスパッタ法によりゲート絶縁膜２０６を形成する。（図２（Ｄ））このゲート絶縁膜２０６は画素ＴＦＴのゲート絶縁膜として機能することになる絶縁膜であり、膜厚は５０〜２００nmとする。本実施例では１００nm厚の酸化珪素膜を用いた。
【００６０】
また、酸化珪素膜のみでなく酸化珪素膜の上に窒化珪素膜を設けた積層構造とすることもできるし、酸化珪素膜に窒素を添加した酸化窒化珪素膜を用いても構わない。
【００６１】
ゲート絶縁膜２０６を形成したら、レジストマスク（図示せず）を設けてゲート絶縁膜を選択的に除去する。この時、画素ＴＦＴの上にゲート絶縁膜２０６を残し、ドライバーＴＦＴおよび保持容量となる領域の上は除去する。こうして図２（Ｅ）の状態が得られる。
【００６２】
次に、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中で９５０℃、３０分の熱処理工程を行った。この熱処理工程では、活性層の結晶粒内の欠陥等が修復されるという効果が得られるため、極めて良好な結晶性を有する結晶質珪素膜が形成される。
【００６３】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いし、酸素雰囲気中にハロゲン元素を含ませた雰囲気でも良い。ハロゲン元素を含ませた雰囲気による熱酸化工程とした場合、ニッケルを除去する効果も期待できるので有効である。
【００６４】
こうして熱酸化工程を行うことにより保持容量となる領域において露呈した半導体層の表面には、５〜５０nm（好ましくは１０〜３０nm）の酸化珪素膜（熱酸化膜）２０７が形成される。（図３（Ａ））最終的に、酸化珪素膜２０７は保持容量の誘電体として機能し、酸化珪素膜２０６は画素ＴＦＴ及びドライバーＴＦＴのゲート絶縁膜として機能する。
【００６５】
なお、簡略化のため図示しないが、画素ＴＦＴ及びドライバーＴＦＴに残存した酸化珪素膜でなるゲート絶縁膜２０６と、その下の半導体層２０３、２０４との界面においても酸化反応が進行する。そのため、最終的に画素ＴＦＴのゲート絶縁膜２０６の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）となる。
【００６６】
こうして熱酸化工程を終了したら、次にドライバーＴＦＴのゲート配線２０９（ＮＴＦＴ側）、２１０（ＰＴＦＴ側）、画素ＴＦＴのゲート配線２１１、保持容量の上部配線（上部電極とも言える）２１２を形成する。なお、ゲート配線２１１は画素ＴＦＴがダブルゲート構造であるためゲート配線を２本記載しているが、実際には同一配線である。
【００６７】
また、本実施例ではゲート配線２０９〜２１１および保持容量の上部配線２１２として、下層から珪素膜／窒化タングステン膜／タングステン膜（または下層から珪素膜／タングステンシリサイド膜）という積層膜を用いた。勿論、「発明の実施の形態」で説明した他の導電膜を用いることも可能であることは言うまでもない。また、本実施例では、各ゲート配線の膜厚は２５０nmとした。
【００６８】
なお、本実施例では最下層の珪素膜を、減圧熱ＣＶＤ法を用いて形成する。保持容量となる領域の絶縁膜は５〜５０nmと薄いため、スパッタ法やプラズマＣＶＤ法を用いた場合、条件によっては半導体層（活性層）へダメージを与える恐れがある。従って、化学的気相反応で成膜できる熱ＣＶＤ法が好ましい。なお、最下層の珪素膜は、導電性を付与する不純物が添加されていることが好ましい。
【００６９】
次に、ゲート配線２０９〜２１１および保持容量の上部配線２１２を覆って２５nm厚の窒化珪素膜２１３を形成する。この窒化珪素膜２１３はゲート配線２０９〜２１１および保持容量の上部配線２１２の酸化を防ぐと同時に、後に珪素膜でなるサイドウォールを除去する際にエッチングストッパーとして機能する。
【００７０】
この時、窒化珪素膜２１３を形成する前処理として水素を含むガス（本実施例ではアンモニアガス）を用いたプラズマ処理を行うことは有効である。この前処理によりプラズマによって活性化した（励起した）水素が活性層（半導体層）内に閉じこめられるため、効果的に水素終端が行われる。
【００７１】
さらに、水素を含むガスに加えて亜酸化窒素ガスを加えると、発生した水分によって被処理体の表面が洗浄され、特に大気中に含まれるボロン等による汚染を効果的に防ぐことができる。
【００７２】
こうして図３（Ｂ）の状態を得た。次に、非晶質珪素膜（図示せず）を形成し、塩素系ガスによる異方性エッチングを行ってサイドウォール２１４〜２１８を形成する。サイドウォール２１４〜２１８を形成したら、半導体層２０３、２０４に対して周期表の１５族に属する元素（本実施例ではリン）の添加工程を行う。この時、ゲート配線２０９〜２１１、保持容量の上部電極２１２およびサイドウォール２１４〜２１８がマスクとなり、自己整合的に不純物領域２１９〜２２３が形成された。（図３（Ｃ））不純物領域２１９〜２２３に添加されるリンの濃度は５×１０19〜１×１０21atoms/cm3となるように調節する。
【００７３】
また、リンの添加工程は、質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００７４】
また、本実施例ではサイドウォールを用いて不純物の添加を行ったが特に限定されず、サイドウォールに代えて、フォトマスクを用いたレジストマスクを用いてもよい。
【００７５】
こうして図３（Ｃ）の状態を得たら、サイドウォール２１４〜２１８を除去し、再びリンの添加工程を行う。この工程は先のリンの添加工程よりも低いドーズ量で添加する。こうして先ほどはサイドウォール２１４〜２１８がマスクとなってリンが添加されなかった領域には低濃度不純物領域が形成される。この低濃度不純物領域に添加されるリンの濃度は５×１０17〜５×１０18atoms/cm3となるように調節する。（図３（Ｄ））
【００７６】
また、図３（Ｃ）で示した工程と同様に、リンの添加工程は質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００７７】
この工程によりＣＭＯＳ回路を形成するＮＴＦＴのソース領域２２４、ＬＤＤ領域２２５、チャネル形成領域２２６が画定する。また、画素ＴＦＴのソース領域２２７、ドレイン領域２２８、ＬＤＤ領域２２９a、２２９b、チャネル形成領域２３０a、２３０bが画定する。さらに、保持容量の下部電極２３１が画定する。
【００７８】
また、ＣＭＯＳ回路のＰＴＦＴとなる領域にもＮＴＦＴと同様に低濃度不純物領域２３２が形成される。
【００７９】
次に、ＣＭＯＳ回路のＰＴＦＴとなる領域以外をレジストマスク２３３、２３４で覆い、周期表の１３族に属する元素（本実施例ではボロン）の添加工程を行う。この工程は既に添加されているリンよりも高濃度の不純物領域を形成するようなドーズ量で添加する。具体的には、１×１０20〜３×１０21atoms/cm3の濃度でボロンが添加されるように調節する。その結果、ＰＴＦＴとなる領域に形成されていたＮ型導電性を呈する不純物領域は、全てボロンによって導電型が反転し、Ｐ型導電性を呈する不純物領域となる。（図４（Ａ））
【００８０】
勿論、ボロンの工程も質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００８１】
この工程によりＣＭＯＳ回路を形成するＰＴＦＴのソース領域２３５、ドレイン領域２３６、チャネル形成領域２３７が画定する。また、ＣＭＯＳ回路のＮＴＦＴのドレイン領域２３８が画定する。
【００８２】
勿論、上記ドーピング順序は本実施例に限定されず、例えば図３（Ｂ）に示した工程後、サイドウォール２１４〜２１８の形成工程に先立ってリンを添加して低濃度不純物領域を形成する工程を行ってもよい。また、このリンの添加工程は、保持容量となる領域と、ゲート絶縁膜の膜厚が厚いドライバーＴＦＴおよび画素ＴＦＴとなる領域とで分けて行っても良い。
【００８３】
こうして全ての不純物領域を形成し終えたら、レジストマスク２３３、２３４を除去する。そして、添加した不純物の活性化をレーザー光または熱処理により行う。活性化を行うだけであれば、３００〜７００℃の温度範囲で２時間程度で十分であるが、ここでは、７５０〜１１５０℃の温度範囲で２０分〜１２時間の熱処理工程を行う。本実施例では、９５０℃で２時間の熱処理を不活性雰囲気中において行った。（図４（Ｂ））
【００８４】
この工程では各不純物領域に添加されたリンまたはボロンを活性化すると同時に、チャネル形成領域に残存していたニッケル（結晶化時に用いた触媒元素）をリンのゲッタリング作用によってソース領域およびドレイン領域へと再度ゲッタリングする工程を兼ねている。また、７５０〜１１５０℃の温度範囲で加熱処理を行うことで、不純物がゲート配線の下方に回り込み、信頼性の高いＧＯＬＤ構造と呼ばれる構造を形成することもできる。
【００８５】
処理温度が高い理由は、結晶化工程からゲッタリング工程に至るまでに半導体層が受けた熱履歴の中で最も高い温度から±５０℃程度の温度を加えないと、リンのゲッタリング作用が有効に働かないからである。本実施例の場合、ゲート絶縁膜形成のために９５０℃の熱履歴を通しているので、９００〜１０００℃の熱処理が有効である。
【００８６】
この工程ではニッケルが移動し、ソース領域またはドレイン領域に含まれるリンによってゲッタリングされて捕獲される。これによりチャネル形成領域２３８〜２４１に含まれるニッケルの濃度を２×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）にまで低減させた。従って、ＴＦＴの動作には全く影響しない。
【００８７】
また、逆に、ソース領域２４３〜２４５およびドレイン領域２４６〜２４８にはニッケルが集中し、１×１０19atoms/cm3以上（代表的には３×１０19〜１×１０21atoms/cm3）の濃度で存在する。
【００８８】
こうして図４（Ｂ）の状態が得られたら、第１層間絶縁膜２４９を形成する。本実施例では、プラズマＣＶＤ法により形成した１μm厚の酸化珪素膜を用いた。そして、コンタクトホールを形成した後、ソース配線２５０〜２５２、ドレイン配線２５３、２５４を形成した。これらの配線はアルミニウムを主成分とする導電膜をチタン膜で挟んだ積層膜で形成した。
【００８９】
この時、ドレイン配線２５３はＣＭＯＳ回路を形成するＮＴＦＴおよびＰＴＦＴに共通の配線として用いられる。また、前述のようにソース領域およびドレイン領域には高濃度にニッケルが含まれるため、ソース配線およびドレイン配線との良好なオーミックコンタクトが実現できる。
【００９０】
その後、パッシベーション膜２５５を形成する。パッシベーション膜２５５としては、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、またはこれらの絶縁膜と酸化珪素膜との積層膜を用いることができる。本実施例では３００nm厚の窒化珪素膜をパッシベーション膜として用いた。
【００９１】
なお、本実施例では窒化珪素膜を形成する前処理として、アンモニアガスを用いたプラズマ処理を行い、そのままパッシベーション膜２５５を形成する。この前処理によりプラズマで活性化した（励起した）水素がパッシベーション膜２５５によって閉じこめられるため、ＴＦＴの活性層（半導体層）の水素終端を促進させることができる。
【００９２】
さらに、水素を含むガスに加えて亜酸化窒素ガスを加えると、発生した水分によって被処理体の表面が洗浄され、特に大気中に含まれるボロン等による汚染を効果的に防ぐことができる。
【００９３】
パッシベーション膜２５５を形成したら、第２層間絶縁膜２５６として１μm厚のアクリル膜を形成した。そして、その上にチタン膜を２００nmの厚さに形成してパターニングを行い、ブラックマスク２５７を形成した。
【００９４】
次に、第３層間絶縁膜２５８として再び１μm厚のアクリル膜を形成してコンタクトホールを形成し、ＩＴＯ膜でなる画素電極２５９を形成した。こうして図４（Ｃ）に示すような構造のＡＭ−ＬＣＤが完成する。
【００９５】
このように本願発明は、ニッケルを低減するための不純物の添加工程を、保持容量の下部電極を低抵抗化する工程とを兼ねる点に特徴がある。このような構成により面積を広げることなく保持容量のキャパシティを増加させることが可能となる。
【００９６】
また、本実施例の作製工程に従うと、最終的なＴＦＴの活性層（半導体層）は、結晶格子に連続性を持つ特異な結晶構造の結晶質珪素膜で形成される。その特徴について以下に説明する。
【００９７】
上記作製工程に従って形成した活性層は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できた。
【００９８】
また、電子線回折及びエックス線（Ｘ線）回折を利用すると活性層の表面（チャネルを形成する部分）が、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１０｝面を有することを確認できた。本出願人がスポット径約1.5μmの電子線回折写真を詳細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑点は同心円上に分布を持っていることが確認された。
【００９９】
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できた。
【０１００】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１０１】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１０２】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１０３】
本出願人が本実施例を実施して得た結晶質珪素膜を詳細にＴＥＭを用いて観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛２１１｝双晶粒界であることが判明した。
【０１０４】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。
【０１０５】
本実施例の結晶質珪素膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約70.5°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であるという結論に辿り着いた。
【０１０６】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。
【０１０７】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例を実施して得た結晶質珪素膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうる。
【０１０８】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しないものと見なすことができる。
【０１０９】
またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱酸化工程またはゲッタリング工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１１０】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製された結晶質珪素膜のスピン密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１１１】
以上の事から、本実施例を実施することで得られた結晶質珪素膜は結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。
【０１１２】
（ＴＦＴの電気特性に関する知見）
本実施例で作製したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴ（但し、活性層の膜厚は３０nm、ゲート絶縁膜の膜厚は１００nm）からは次に示す様なデータが得られている。
【０１１３】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで 200〜650cm2/Vs （代表的には 300〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm2/Vs（代表的には 150〜200cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１１４】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１１５】
（回路特性に関する知見）
次に、本実施例を実施して形成したＴＦＴを用いて作製されたリングオシレータによる周波数特性を示す。リングオシレータとはＣＭＯＳ構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路１段あたりの遅延時間を求めるのに利用される。実験に使用したリングオシレータの構成は次の様になっている。
段数：９段
ＴＦＴのゲート絶縁膜の膜厚：30nm及び50nm
ＴＦＴのゲート長（チャネル長）： 0.6μｍ
【０１１６】
このリングオシレータによって発振周波数を調べた結果、最大値で約１ＧＨｚの発振周波数を得ることができた。また、実際にＬＳＩ回路のＴＥＧの一つであるシフトレジスタを作製して動作周波数を確認した。その結果、ゲイト絶縁膜の膜厚30nm、ゲイト長 0.6μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路において動作周波数１００ＭＨｚの出力パルスが得られた。
【０１１７】
以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、本実施例のＴＦＴがＭＯＳＦＥＴに匹敵する、若しくは凌駕する性能（電気特性）を有することを示している。
【０１１８】
〔実施例２〕
実施例１において、ゲート絶縁膜２０６を選択的に除去する工程に際し、保持容量となる領域での除去は図５（Ａ）に示すように行うことが望ましい。図５（Ａ）において画素部の上面図の点線Ａ−Ａ’で切断した断面が図４（Ｃ）の画素部の断面図に相当する。また、図５（Ｂ）は図５（Ａ）の簡略な等価回路図である。また、図５（Ａ）及び図５（Ｂ）に使われている符号は図２〜４と同一である。図５（Ａ）において、５０２はゲート絶縁膜２０５の端部、２１１はゲート配線、２１２は保持容量の上部配線、２５７はブラックマスクである。
【０１１９】
図５（Ａ）に示すように、ゲート配線が半導体層を乗り越える部分５０５では、半導体層の端部にゲート絶縁膜を残しておくことが望ましい。
【０１２０】
半導体層の端部は後に熱酸化工程を行った際にエッジシニングと呼ばれる現象が起こる。これは、半導体層の端部の下に潜り込むように酸化反応が進行し、端部が薄くなると同時に上へ盛り上がる現象である。そのため、エッジシニング現象が起こるとゲート配線が乗り越え時に断線しやすいという問題が生じる。
【０１２１】
しかしながら、図５（Ａ）に示したような構造となるようにゲート絶縁膜２０６を除去しておけば、ゲート配線が乗り越える部分５０５においてエッジシニング現象を防ぐことができる。そのため、ゲート配線の断線といった問題を未然に防ぐことが可能である。
【０１２２】
〔実施例３〕
本実施例では、実施例１と異なる工程でＡＭ−ＬＣＤを作製する場合の例について図６〜８を用いて説明する。
【０１２３】
まず、実施例１の作製工程に従って、石英基板６０１上に酸化珪素膜（下地膜６０２）と非晶質珪素膜（図示せず）を連続成膜し、特開平９−３１２２６０号公報に記載された技術を用い、触媒元素としてニッケルを選択し、非晶質珪素膜を結晶化した後、結晶質珪素膜でなる活性層６０３、６０４を形成した。（図６（Ａ））なお、図６（Ａ）は、実施例１の図２（Ａ）と同一である。
【０１２４】
次に、プラズマＣＶＤ法またはスパッタ法によりゲート絶縁膜６０６を形成する。このゲート絶縁膜６０６は画素ＴＦＴのゲート絶縁膜として機能することになる絶縁膜であり、膜厚は５０〜２００nmとする。本実施例では１００nm厚の酸化珪素膜を用いる。また、酸化珪素膜のみでなく酸化珪素膜の上に窒化珪素膜を設けた積層構造とすることもできるし、酸化珪素膜に窒素を添加した酸化窒化珪素膜を用いても構わない。
【０１２５】
ゲート絶縁膜６０６を形成したら、図６（Ｃ）に示すように、活性層の上にフォトマスクを用いてレジストマスク６０５ａ、６０５ｂを形成し、周期表の１５族に属する元素（本実施例ではリン）の添加工程を行う。ここでは、ゲート絶縁膜を介してスルードーピングさせる。添加するリンの濃度は５×１０18〜１×１０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）が好ましい。但し、添加すべきリンの濃度は、後のゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、この濃度範囲に限定されるものではない。こうしてリンが添加された領域（以下、リンドープ領域という）６０３ｂ、６０４ｂが形成される。（図６（Ｃ））
【０１２６】
なお、レジストマスク６０５ａ、６０５ｂを形成する前に活性層表面を酸化しておくことが好ましい。酸化珪素膜を設けておくことで、活性層とレジストマスクとの密着性を高められる他、活性層が有機物で汚染されることを防げる。
【０１２７】
次いで、リンを添加する際に使用したレジストマスク６０５ａ、６０５ｂをそのまま用いてゲート絶縁膜６０６を選択的に除去する。レジストマスク６０５ａはドライバーＴＦＴの活性層の上に設けられ、後にソース領域またはドレイン領域となる領域の一部（または全部）を露呈させるようにして配置される。また、レジストマスク６０５ｂは画素ＴＦＴのソース領域またはドレイン領域の一部（または全部）を露呈させるようにして配置される。この時、保持容量となる領域を露呈させる。
【０１２８】
次いで、レジストマスク６０５ａ、６０５ｂを除去して、５００〜６５０℃の熱処理を２〜１６時間加え、珪素膜の結晶化に用いた触媒元素（本実施例ではニッケル）のゲッタリングを行う。実施例１にも述べたように、ゲッタリング作用を奏するためには熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を奏することができる。
【０１２９】
本実施例では６００℃、８時間の熱処理を加えることによってニッケルが矢印（図６（Ｄ）に示す）の方向に移動し、リンドープ領域６０３ｂ、６０４ｂにゲッタリングされる。こうしてゲッタリング領域が形成される。このゲッタリング領域は、保持容量の下部電極として残り、ドライバーＴＦＴ及び画素ＴＦＴのソース領域またはドレイン領域の一部または全部として残る。（図６（Ｄ））
【０１３０】
次いで、８００〜１１５０℃（好ましくは９００〜１１００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中で９５０℃３０分の熱処理工程を行った。この熱処理工程では、活性層の結晶粒内の欠陥等が修復されるという効果が得られるため、極めて良好な結晶性が形成される。
【０１３１】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いし、酸素雰囲気中にハロゲン元素を含ませた雰囲気でも良い。このハロゲン元素を含ませた雰囲気による熱酸化工程では、ニッケルを除去する効果も期待できるので有効である。
【０１３２】
こうして熱酸化工程を行うことにより画素ＴＦＴとドライバーＴＦＴと保持容量となる領域において露呈した半導体層の表面には、５〜５０nm（好ましくは１０〜３０nm）の酸化珪素膜（熱酸化膜）６０７が形成される。（図７（Ａ））最終的に、酸化珪素膜６０７は保持容量の誘電体として機能し、酸化珪素膜６０６は画素ＴＦＴ及びドライバーＴＦＴのゲート絶縁膜として機能する。
【０１３３】
なお、図示しないが、画素ＴＦＴ及びドライバーＴＦＴに残存した酸化珪素膜でなるゲート絶縁膜６０６と、その下の半導体層６０３、６０４との界面においても酸化反応が進行する。そのため、最終的に画素ＴＦＴのゲート絶縁膜６０６の膜厚は５０〜２００nm（好ましくは１００〜１５０nm）となる。
【０１３４】
この工程から先は実施例１の工程に従えば良いので詳細な説明は省略する。
【０１３５】
こうして熱酸化工程を終了したら、実施例１と同様にして、ゲート配線６０９〜６１１および保持容量の上部配線６１２の形成と、それら配線を覆う窒化珪素膜６１３の形成とを行う。（図７（Ｂ））
【０１３６】
次いで、非晶質珪素膜を形成し、異方性エッチングを行ってサイドウォール６１４〜６１８を形成し、周期表の１５族に属する元素（本実施例ではリン）の添加工程を行って、自己整合的に不純物領域６１９〜６２３を形成する。（図７（Ｃ））
【０１３７】
次いで、サイドウォール６１４〜６１８を除去し、再びリンの添加工程を行い、低濃度不純物領域６２５、６３２、６２９ａ、６２９ｂを形成する。（図７（Ｄ））
【０１３８】
次いで、ＣＭＯＳ回路のＰＴＦＴとなる領域以外をレジストマスク６３３、６３４で隠し、周期表の１３族に属する元素（本実施例ではボロン）の添加工程を行い、Ｐ型導電性を呈する不純物領域を形成する。（図８（Ａ））
【０１３９】
勿論、実施例１と同様に上記ドーピング順序は本実施例に限定されず、例えば図７（Ｂ）に示した工程後、サイドウォール６１４〜６１８の形成工程に先立ってリンを添加して低濃度不純物領域を形成する工程を行ってもよい。また、このリンの添加工程は、保持容量となる領域と、ゲート絶縁膜の膜厚が厚いドライバーＴＦＴおよび画素ＴＦＴとなる領域とで分けて行っても良い。
【０１４０】
こうして全ての不純物領域を形成し終えたら、レジストマスク６３３、６３４を除去して、各不純物領域に添加されたリンまたはボロンを熱処理（３００〜７００℃、数時間）またはレーザー光等により活性化する。（図８（Ｂ））この活性化を８００〜１１５０℃（好ましくは９００〜１１００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を行って、実施例１と同様にゲート配線の下方に不純物を拡散させて不純物領域を形成する構成としてもよい。
【０１４１】
こうして図８（Ｂ）の状態が得られたら、第１層間絶縁膜６４９を形成する。そして、コンタクトホールを形成した後、ソース配線６５０〜６５２、ドレイン配線６５３、６５４を形成する。
【０１４２】
その後、パッシベーション膜６５５を形成する。パッシベーション膜６５５を形成したら、第２層間絶縁膜６５６として１μm厚のアクリル膜を形成する。そして、その上にチタン膜を２００nmの厚さに形成してパターニングを行い、ブラックマスク６５７を形成する。
【０１４３】
次に、第３層間絶縁膜６５８として再び１μm厚のアクリル膜を形成してコンタクトホールを形成し、ＩＴＯ膜でなる画素電極６５９を形成する。こうして図８（Ｃ）に示すような構造のＡＭ−ＬＣＤが完成する。
【０１４４】
実施例１と本実施例で異なる点は、ゲッタリング工程のために行われるリンの添加工程に用いたマスクが、保持容量の下部電極を露呈するために絶縁膜を除去する工程に用いたマスクと兼ねている点が挙げられる。こうすることでマスク数を低減することが可能である。
【０１４５】
なお、本実施例の構成は、実施例１または２のいずれの実施例とも自由に組み合わせることが可能である。
【０１４６】
〔実施例４〕
実施例１の図２（Ｃ）の作製工程において、レジストマスク２０５ａ、２０５ｂを除去した後、熱処理（ゲッタリング工程）の前に、活性層を覆って予めゲート絶縁膜（図２（Ｄ）のゲート絶縁膜２０６に相当する。）を形成しておくこともできる。
【０１４７】
即ち、ゲート絶縁膜で活性層が覆われたままゲッタリング工程が行われる。ゲッタリング工程が終了したら、ゲート絶縁膜のパターニングを行い、図４（Ｃ）と同様の構造となる。
【０１４８】
本実施例の利点は、ゲッタリング工程の際に、活性層が露呈していない点である。活性層が露呈している場合、処理温度、処理雰囲気等の条件によってはリンドープ領域に存在するリンが雰囲気中を拡散し、後にチャネル形成領域となる領域にまで添加されてしまう恐れがある。しかしながら、本実施例のようにゲート絶縁膜で覆っていればそういった問題は起こらない。
【０１４９】
なお、本実施例の構成は、実施例１〜３のいずれの実施例とも自由に組み合わせることが可能である。
【０１５０】
〔実施例５〕
本実施例では、実施例１に示した作製工程で基板上にＴＦＴを形成し、実際にＡＭ−ＬＣＤを作製した場合について説明する。
【０１５１】
図４（Ｃ）の状態が得られたら、画素電極２５９上に配向膜を８０nmの厚さに形成する。次に、対向基板としてガラス基板上にカラーフィルタ、透明電極（対向電極）、配向膜を形成したものを準備し、それぞれの配向膜に対してラビング処理を行い、シール材（封止材）を用いてＴＦＴが形成された基板と対向基板とを貼り合わせる。そして、その間に液晶を保持させる。このセル組み工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１５２】
なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。従って、対角１インチ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセルギャップを維持できる場合は特に設けなくても良い。
【０１５３】
次に、以上のようにして作製したＡＭ−ＬＣＤの外観を図９に示す。図９に示すようにアクティブマトリクス基板と対向基板とが対向し、これらの基板間に液晶が挟まれている。アクティブマトリクス基板は基板９００上に形成された画素部９０１、走査線側ドライバー回路９０２、信号線側ドライバー回路９０３を有する。
【０１５４】
走査線側ドライバー回路９０２、信号線側ドライバー回路９０３はそれぞれ走査線９３０、信号線９４０によって画素部９０１に接続されている。これらドライバー回路９０２、９０３はＣＭＯＳ回路で主に構成されている。
【０１５５】
画素部９０１の行ごとに走査線が形成され、列ごとに信号線９４０が形成されている。走査線９３０、信号線９４０の交差部近傍には、画素ＴＦＴ９１０が形成されている。画素ＴＦＴ９１０のゲート電極は走査線９３０に接続され、ソースは信号線９４０に接続されている。さらに、ドレインには画素電極９６０、保持容量９７０が接続されている。
【０１５６】
対向基板９８０は基板全面にＩＴＯ膜等の透明導電膜が形成されている。透明導電膜は画素部９０１の画素電極９６０に対する対向電極であり、画素電極、対向電極間に形成された電界によって液晶材料が駆動される。対向基板９８０には必要に応じて配向膜や、ブラックマスクや、カラーフィルターが形成されている。
【０１５７】
アクティブマトリクス基板側の基板にはＦＰＣ９３１を取り付ける面を利用してＩＣチップ９３２、９３３が取り付けられている。これらのＩＣチップ９３２、９３３はビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路などの回路をシリコン基板上に形成して構成される。
【０１５８】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能である。
【０１５９】
なお、本実施例は実施例１〜４のいずれの実施例とも自由に組み合わせることが可能である。
【０１６０】
〔実施例６〕
本実施例では、実施例１において結晶質珪素膜の形成に他の手段を用いた場合について説明する。
【０１６１】
具体的には、非晶質珪素膜の結晶化に特開平７−１３０６５２号公報（米国特許番号０８／３２９，６４４に対応）の実施例２に記載された技術を用いる。同公報に記載された技術は、結晶化を促進する触媒元素（代表的にはニッケル）を非晶質珪素膜の表面に選択的に保持させ、その部分を核成長の種として結晶化を行う技術である。
【０１６２】
この技術によれば、結晶成長に特定の方向性を持たせることができるので非常に結晶性の高い結晶質珪素膜を形成することが可能である。
【０１６３】
なお、本実施例の構成は実施例１〜５のいずれの構成とも自由に組み合わせることが可能である。
【０１６４】
〔実施例７〕
本願発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、半導体回路上に反射型ＡＭ−ＬＣＤが形成された三次元構造の半導体装置を実現することも可能である。
【０１６５】
また、前記半導体回路はＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板上に形成されたものであっても良い。
【０１６６】
なお、本実施例を実施するにあたって、実施例１〜６のいずれの構成を組み合わせても構わない。
【０１６７】
〔実施例８〕
本実施例では、実施例１とは異なる順序で周期表の１３族または周期表の１５族に属する元素を添加してソース領域およびドレイン領域を形成する例を説明する。実施例１のドーピング順序では、第１に高濃度のリンを添加し、第２に低濃度のリンを添加し、第３にボロンを添加する例であったが、本実施例では図３（Ｂ）の状態を得た後、第１にボロンを添加する例を示す。
【０１６８】
まず、実施例１の工程に従って図３（Ｂ）の状態を得る。
【０１６９】
次に、ＰＴＦＴ以外の領域を覆うレジストマスクを形成する。そして、ボロンの添加工程を行う。この時、添加されるボロンの濃度は１×１０20〜３×１０21atoms/cm3である。こうして、ＰＴＦＴのソース領域、ドレイン領域およびチャネル形成領域が画定する。
【０１７０】
次に、レジストマスクを除去し、実施例１と同様にしてサイドウォールを形成する。そして、リンの添加工程を行う。この時、添加されるリンの濃度は５×１０19〜１×１０21atoms/cm3である。
【０１７１】
次に、サイドウォールを除去し、再度リンの添加工程を行う。この時、添加されるリン濃度は５×１０17〜５×１０18atoms/cm3である。
【０１７２】
以下の工程は実施例１の作製工程に従えば良い。本実施例の構成は実施例１〜８のいずれの実施例とも自由に組み合わせることが可能である。
【０１７３】
なお、本実施例において、サイドウォールの形成工程に先立ってリンを添加して不純物領域（リンの濃度は５×１０17〜５×１０18atoms/cm3）を形成する工程を行い、サイドウォールの形成後、再度リンを添加して不純物領域（リンの濃度は５×１０19〜１×１０21atoms/cm3）を形成する工程としてもよい。
【０１７４】
実施例３に適用する場合は、図７（Ｂ）の状態を得た後、同様にしてドーピングを行えばよい。
【０１７５】
〔実施例９〕
本実施例では、実施例１とは異なる順序で周期表の１３族または周期表の１５族に属する元素を添加してソース領域およびドレイン領域を形成する例を説明する。実施例１のドーピング順序では、第１に高濃度のリンを添加し、第２に低濃度のリンを添加し、第３にボロンを添加する例であったが、本実施例では図３（Ｂ）の状態を得た後、第１にリンを添加し、第２にボロンを添加し、第３に再度リンを添加する例を示す。
【０１７６】
まず、実施例１の工程に従って図３（Ｂ）の状態を得る。
【０１７７】
次いで、リンを添加して不純物領域（リンの濃度は５×１０17〜５×１０18atoms/cm3）を形成する工程を行う。
【０１７８】
次に、ＰＴＦＴ以外の領域を覆うレジストマスクを形成する。そして、ボロンの添加工程を行う。この時、添加されるボロンの濃度は１×１０20〜３×１０21atoms/cm3である。こうして、ＰＴＦＴのソース領域、ドレイン領域およびチャネル形成領域が画定する。
【０１７９】
次に、レジストマスクを除去し、実施例１と同様にしてサイドウォールを形成する。そして、リンの添加工程を行う。この時、添加されるリンの濃度は５×１０19〜１×１０21atoms/cm3である。
【０１８０】
以下の工程は実施例１の作製工程に従えば良い。本実施例の構成は実施例１〜７のいずれの実施例とも自由に組み合わせることが可能である。
【０１８１】
〔実施例１０〕
実施例１、３に示した作製工程では、ＬＤＤ領域の形成にサイドウォールを用いているが、通常のレジストマスクを用いたパターニングによってＬＤＤ領域を形成することも可能である。
【０１８２】
本実施例の構成は実施例１〜９のいずれの実施例とも自由に組み合わせることが可能である。
【０１８３】
この場合、サイドウォールを用いた場合に比べてＬＤＤ領域の幅（長さ）を自由に設計することができる。従って、ＬＤＤ領域の幅を０．１μm以上に設計するような場合には有効な技術と言える。
【０１８４】
〔実施例１１〕
本実施例では実施例１とは異なる方法で第１層間絶縁膜を形成する例について説明する。説明には図１０を用いる。
【０１８５】
まず、実施例１に従って図４（Ｂ）に示した工程までを終了させる。次に、５０〜１００ｎｍ（本実施例では７０ｎｍ）の窒化酸化珪素膜（Ａ）１７０１を形成し、その上に６００ｎｍ〜１μｍ（本実施例では８０ｎｍ）の窒化酸化珪素膜（Ｂ）１７０２を形成する。さらにその上にレジストマスクを形成する。（図１０（Ａ））
【０１８６】
なお、窒化酸化珪素膜（Ａ）１７０１と窒化酸化珪素膜（Ｂ）１７０２とでは含有される窒素、酸素、水素及び珪素の組成比が異なる。窒化酸化珪素膜（Ａ）１７０１は窒素７％、酸素５９％、水素２％、珪素３２％となっており、窒化酸化珪素膜（Ｂ）は窒素３３％、酸素１５％、水素２３％、珪素２９％となっている。勿論、この組成比に限定されるものではない。
【０１８７】
また、レジストマスク１７０３は膜厚が厚いため、窒化酸化珪素膜（Ｂ）１７０２の表面の起伏を完全に平坦化することができる。
【０１８８】
次に、四フッ化炭素と酸素との混合ガスを用いたドライエッチング法によりレジストマスク１７０３及び窒化酸化珪素膜（Ｂ）１７０２のエッチングを行う。本実施例の場合、四フッ化炭素と酸素との混合ガスを用いたドライエッチングにおいて、窒化酸化珪素膜（Ｂ）１７０２とレジストマスク１７０３のエッチングレートがほぼ等しい。
【０１８９】
このエッチング工程により図１０（Ｂ）に示すようにレジストマスク１７０３は完全に除去され、窒化酸化珪素膜（Ｂ）１７０２の一部（本実施例では表面から深さ３００ｎｍまで）がエッチングされる。その結果、レジストマスク１７０３の表面の平坦度がそのままエッチングされた窒化酸化珪素膜（Ｂ）の表面の平坦度に反映される。
【０１９０】
こうして極めて平坦性の高い第１層間絶縁膜１７０４を得る。本実施例の場合、第１層間絶縁膜１７０４の膜厚は５００ｎｍとなる。このあとの工程は実施例１の作成工程を参照すればよい。
【０１９１】
なお、本実施例の構成は、実施例１〜１５のいずれの実施例とも自由に組み合わせることが可能である。
【０１９２】
〔実施例１２〕
本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１９３】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１１、図１２及び図１３に示す。
【０１９４】
図１１（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【０１９５】
図１１（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の信号制御回路に適用することができる。
【０１９６】
図１１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の信号制御回路に適用できる。
【０１９７】
図１１（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【０１９８】
図１１（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０１９９】
図１１（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。
【０２００】
図１２（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０２０１】
図１２（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０２０２】
なお、図１２（Ｃ）は、図１２（Ａ）及び図１２（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１２（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２０３】
また、図１２（Ｄ）は、図１２（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１２（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２０４】
ただし、図１２に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０２０５】
図１３（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適用することができる。
【０２０６】
図１３（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の信号回路に適用することができる。
【０２０７】
図１３（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０２０８】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１１のどのような組み合わせからなる構成を用いても実現することができる。
【０２０９】
〔実施例１３〕
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０２１０】
図１４（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図１４（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側ドライバー回路、４０１３はゲート側ドライバー回路であり、それぞれのドライバー回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０２１１】
このとき、少なくとも画素部、好ましくはドライバー回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０２１２】
また、図１４（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０２１３】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３に際して用いることができる。
【０２１４】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０２１５】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０２１６】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０２１７】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２１８】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０２１９】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２２０】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０２２１】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０２２２】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２２３】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２２４】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２２５】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２２６】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２２７】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２２８】
なお、本実施例の構成は、実施例１〜４の構成と自由に組み合わせて実施することが可能である。また、実施例１２の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２２９】
〔実施例１４〕
実施例５記載の本発明の液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０２３０】
等方相−コレステリック相−カイラルスメクティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティックＣ相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図１５に示す。図１５に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図１５に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０２３１】
図１５に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０２３２】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２３３】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２３４】
なお、このような無しきい値反強誘電性混合液晶を本発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０２３５】
【発明の効果】
本願発明を用いることにより、ＡＭ−ＬＣＤの画素部の作製において、工程数を増やすことなく保持容量の誘電体を薄くすることができ、小さい面積で大きなキャパシティを有する保持容量を形成することができる。そのため、対角１インチ以下のＡＭ−ＬＣＤにおいても開口率を低下させることなく、十分な保持容量を確保することが可能となる。
【図面の簡単な説明】
【図１】 ＡＭ−ＬＣＤの断面構造を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図４】 ＡＭ−ＬＣＤの作製工程を示す図。
【図５】 画素部の上面図および回路配置を示す図。
【図６】 ＡＭ−ＬＣＤの作製工程を示す図。
【図７】 ＡＭ−ＬＣＤの作製工程を示す図。
【図８】 ＡＭ−ＬＣＤの作製工程を示す図。
【図９】 ＡＭ−ＬＣＤの外観を示す図。
【図１０】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１１】 電子機器の一例を示す図。
【図１２】 電子機器の一例を示す図。
【図１３】 電子機器の一例を示す図。
【図１４】 ＥＬ表示装置を示す図。
【図１５】 反強誘電性混合液晶の光透過率特性の一例を示す図。
Claims (12)
- 絶縁表面上に結晶化を助長する元素を用いて結晶質半導体層を形成し、
前記結晶質半導体層に対して選択的に周期表の１５族に属する元素を添加し、
熱処理により前記結晶化を助長する元素を前記周期表の１５族に属する元素が添加された領域にゲッタリングし、
前記結晶質半導体層上に絶縁膜を形成し、
前記絶縁膜の一部を除去して、前記結晶化を助長する元素をゲッタリングした前記結晶質半導体層の、前記周期律表の１５族に属する元素が添加された領域を露呈させ、
酸素雰囲気中にハロゲン元素を含ませた酸化性雰囲気で熱処理を行うことで、露呈された前記結晶質半導体層の、前記周期律表の１５族に属する元素が添加された領域に前記絶縁膜よりも薄い、前記結晶質半導体層の熱酸化膜を形成するとともに、前記結晶質半導体層が有する結晶粒内の欠陥を修復し、
前記絶縁膜の直上に第１の配線を形成すると同時に前記熱酸化膜の直上に第２の配線を形成することで、前記周期表の１５族に属する元素が添加されていない領域を活性層とし、前記絶縁膜をゲート絶縁膜とし、前記第１の配線をゲート配線とするＴＦＴを形成するとともに、前記結晶化を助長する元素をゲッタリングした前記結晶質半導体層の一部を下部電極とし、前記熱酸化膜を誘電体とし、前記第２の配線を上部配線とする保持容量を形成することを特徴とする半導体装置の作製方法。 - 絶縁表面上に結晶化を助長する元素を用いて結晶質半導体層を形成し、
前記結晶質半導体層上に絶縁膜を形成し、
前記絶縁膜を介して、前記結晶質半導体層に対してマスクを用いて周期表の１５族に属する元素を選択的に添加し、
前記マスクを用いて前記絶縁膜の一部を除去して、前記周期表の１５族に属する元素を添加された前記結晶質半導体層の一部を露呈させ、
熱処理により前記結晶化を助長する元素を前記周期表の１５族に属する元素が添加された領域にゲッタリングし、
酸素雰囲気中にハロゲン元素を含ませた酸化性雰囲気で熱処理を行うことで、露呈された前記結晶質半導体層の一部に前記絶縁膜よりも薄い、前記結晶質半導体層の熱酸化膜を形成するとともに、前記結晶質半導体層が有する結晶粒内の欠陥を修復し、
前記絶縁膜の直上に第１の配線を形成すると同時に前記熱酸化膜の直上に第２の配線を形成することで、前記周期表の１５族に属する元素が添加されていない領域を活性層とし、前記絶縁膜をゲート絶縁膜とし、前記第１の配線をゲート配線とするＴＦＴを形成するとともに、前記結晶化を助長する元素をゲッタリングした前記結晶質半導体層の一部を下部電極とし、前記熱酸化膜を誘電体とし、前記第２の配線を上部配線とする保持容量を形成することを特徴とする半導体装置の作製方法。 - 請求項１又は２において、
前記結晶質半導体層は、結晶質珪素膜であることを特徴とする半導体装置の作製方法。 - 請求項１乃至３のいずれか一項において、
前記結晶化を助長する元素は、ニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄又は銅のいずれかであることを特徴とする半導体装置の作製方法。 - 請求項１乃至４のいずれか一項において、
前記ゲッタリングは、５００℃以上６５０℃以下の温度で行われることを特徴とする半導体装置の作製方法。 - 請求項１乃至５のいずれか一項において、
前記酸化性雰囲気で行う熱処理は、８００℃以上１１５０℃以下の温度で行われることを特徴とする半導体装置の作製方法。 - 請求項１乃至６のいずれか一項において、
前記下部電極とした前記結晶質半導体層には、３×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度で前記結晶化を助長する元素を含有することを特徴とする半導体装置の作製方法。 - 請求項１乃至７のいずれか一項において、
前記絶縁膜の膜厚は１００〜１５０ｎｍであり、前記熱酸化膜の膜厚は１０〜３０ｎｍであることを特徴とする半導体装置の作製方法。 - 請求項１乃至８のいずれか一項において、
前記ＴＦＴ及び前記保持容量を覆って窒化珪素膜を形成することを特徴とする半導体装置の作製方法。 - 請求項１乃至９のいずれか一項において、
前記第１の配線及び前記第２の配線の形成後、前記ＴＦＴの不純物領域を形成し、
前記不純物領域を活性化するとともに前記結晶化を助長する元素を前記不純物領域へ再度のゲッタリングをするために、加熱処理を行うことを特徴とする半導体装置の作製方法。 - 請求項１０において、
前記加熱処理は、９００℃以上１０００℃以下の温度で行われることを特徴とする半導体装置の作製方法。 - 請求項１０又は１１において、
前記再度のゲッタリングにより、前記ＴＦＴのチャネル形成領域に含まれる前記結晶化を助長する元素は、１×１０１６ａｔｏｍｓ／ｃｍ３以下の濃度であることを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000002622A JP4860021B2 (ja) | 1999-01-11 | 2000-01-11 | 半導体装置の作製方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-4761 | 1999-01-11 | ||
| JP476199 | 1999-01-11 | ||
| JP1999004761 | 1999-01-11 | ||
| JP2000002622A JP4860021B2 (ja) | 1999-01-11 | 2000-01-11 | 半導体装置の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000269512A JP2000269512A (ja) | 2000-09-29 |
| JP2000269512A5 JP2000269512A5 (ja) | 2007-03-01 |
| JP4860021B2 true JP4860021B2 (ja) | 2012-01-25 |
Family
ID=26338594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000002622A Expired - Fee Related JP4860021B2 (ja) | 1999-01-11 | 2000-01-11 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4860021B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW525216B (en) | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
| JP3961240B2 (ja) | 2001-06-28 | 2007-08-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100699987B1 (ko) * | 2001-08-06 | 2007-03-26 | 삼성에스디아이 주식회사 | 높은 캐패시턴스를 갖는 평판표시소자 및 그의 제조방법 |
| US7285459B2 (en) | 2001-08-06 | 2007-10-23 | Samsung Sdi Co., Ltd. | Flat panel display with high capacitance and method of manufacturing the same |
| US6756608B2 (en) * | 2001-08-27 | 2004-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| KR100929666B1 (ko) * | 2002-01-03 | 2009-12-03 | 삼성전자주식회사 | 액정 표시 장치 및 그 제조 방법 |
| JP5105690B2 (ja) * | 2002-03-26 | 2012-12-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6853052B2 (en) | 2002-03-26 | 2005-02-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a buffer layer against stress |
| TWI467702B (zh) * | 2005-03-28 | 2015-01-01 | Semiconductor Energy Lab | 記憶裝置和其製造方法 |
| US7994000B2 (en) | 2007-02-27 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP5477303B2 (ja) * | 2011-01-12 | 2014-04-23 | 信越化学工業株式会社 | 太陽電池の製造方法 |
| JP5613717B2 (ja) * | 2012-04-25 | 2014-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置、モジュール及び電子機器 |
-
2000
- 2000-01-11 JP JP2000002622A patent/JP4860021B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000269512A (ja) | 2000-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6639244B1 (en) | Semiconductor device and method of fabricating the same | |
| JP6587713B2 (ja) | 液晶表示装置 | |
| US6278131B1 (en) | Pixel TFT and driver TFT having different gate insulation width | |
| JP4588833B2 (ja) | 電気光学装置および電子機器 | |
| US6531713B1 (en) | Electro-optical device and manufacturing method thereof | |
| JP4666710B2 (ja) | 半導体装置およびその作製方法 | |
| US20120187837A1 (en) | Method for manufacturing an electrooptical device | |
| JP2011066432A (ja) | 半導体装置 | |
| JP4578609B2 (ja) | 電気光学装置 | |
| JP2000349301A (ja) | 半導体装置およびその作製方法 | |
| JP4860021B2 (ja) | 半導体装置の作製方法 | |
| JP4583540B2 (ja) | 半導体装置およびその作製方法 | |
| JP4558121B2 (ja) | 半導体装置及びその作製方法 | |
| JP4850763B2 (ja) | 半導体装置の作製方法 | |
| JP4372939B2 (ja) | 半導体装置の作製方法 | |
| JP4860293B2 (ja) | 半導体装置の作製方法 | |
| JP4558707B2 (ja) | 半導体装置の作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070109 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070109 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100929 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101019 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110222 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110228 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111101 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111102 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |