JP6518471B2 - 発光素子表示装置 - Google Patents

Description

本発明は、発光素子表示装置に関する。

近年、有機発光ダイオード（ＯＬＥＤ：Organic Light Emitting Diode）と呼ばれる自発光体を用いた有機ＥＬ（Electro-Luminescent）表示装置等の発光素子表示装置が実用化されている。この発光素子表示装置は、従来の液晶表示装置と比較して、自発光体を用いているため、視認性、応答速度の点で優れているだけでなく、バックライトのような補助照明装置を要しないため、更なる薄型化が可能となっている。

特許文献１には、簡易な画素回路で閾値電圧補正機能及び移動度補正機能を備えることにより、高精細化を可能にした発光素子表示装置が開示されている。

特開２００７−３１０３１１号公報

特許文献１の構成は、閾値電圧の補正及び移動度の補正を共に行うことができる点で優れている。しかしながら、このような構成は電源電圧のスイッチングが必要であるため、駆動回路を低抵抗化する必要があり、これにより駆動回路の規模が大きくなるため、結果として表示領域の周囲に形成され、駆動回路が配置される額縁領域を大きくしてしまう恐れがある。また、配線の低抵抗化を図るために配線を太くする必要があり、結果として各画素の開口率を低下させ発光効率を低下させてしまう恐れもあった。

本発明は、上述の事情を鑑みてしたものであり、高精細化された場合であっても、狭額縁で発光効率の高い発光素子表示装置を提供することを目的とする。

本発明の発光素子表示装置は、一画素を構成する複数の副画素の各々において発光する発光素子と、前記発光素子のアノードにソース・ドレインの一方が接続された駆動トランジスタと、前記駆動トランジスタの前記ソース・ドレインの他方を、選択的に、電源電圧への接続、前記電源電圧よりも低い電圧であるリセット電圧に接続、及びいずれにも接続されないハイインピーダンスのうちのいずれかとする出力制御回路と、を備える発光素子表示装置である。

また、本発明の発光素子表示装置において、前記出力制御回路は、電源電圧の出力を制御する電源制御トランジスタと、前記電源制御トランジスタの出力端に接続されたリセット信号線と、前記駆動トランジスタの前記ソース・ドレインの他方と前記出力端との間に配置され、前記他方をハイインピーダンスとするか否かを制御する制御トランジスタと、を有し、前記リセット信号線へリセット電圧を印加するリセットトランジスタを更に備えていてもよい。

また、本発明の発光素子表示装置において、前記駆動トランジスタのゲートに対して映像信号電圧の印加を制御する画素トランジスタと、前記駆動トランジスタのゲートと前記ソース・ドレインの一方との間の保持容量と、を更に備え、前記出力制御回路は、前記保持容量に前記映像信号電圧を印加する際に、前記駆動トランジスタの前記ソース・ドレインの他方をハイインピーダンスとしてもよい。

また、本発明の発光素子表示装置において、前記出力制御回路は、前記発光素子を発光させる発光期間中に、前記駆動トランジスタの前記ソース・ドレインの他方をハイインピーダンスとする期間を有していてもよい。

また、本発明の発光素子表示装置において、前記一画素を構成する複数の副画素は、４つの副画素であり、前記４つの副画素に対して配置される制御トランジスタの数は、１、２及び４のいずれかであってもよく、この場合において、前記４つの副画素に対して配置される電源制御トランジスタの数は、１、２及び４のいずれかであってもよい。

また、本発明の発光素子表示装置において、前記出力制御回路は、田の字に並ぶ４つの副画素に対して１つ配置されていてもよい。

また、本発明の発光素子表示装置において、前記出力制御回路は、前記一画素に対して１つ配置されていてもよい。

また、本発明の発光素子表示装置において、前記出力制御回路は、映像信号線が延びる方向に並ぶ２つの前記画素に対して１つ配置されていてもよい。

また、本発明の発光素子表示装置において、表示領域を横切るように延び、前記制御トランジスタのゲートに接続される複数の制御信号線を更に備え、前記複数の制御信号線のうち、隣合う２つの前記制御信号線には同じ信号が印加されていてもよい。

本発明の一実施形態に係る発光素子表示装置である有機ＥＬ表示装置を概略的に示す図である。 図１の有機ＥＬパネルを構成するＴＦＴ基板に形成される回路の概略について示す図である。 図２の画素内の回路について詳細に示す回路図である。 図３の画素の回路における発光動作の一例について示すタイミングチャートである。 特性の異なる２つの駆動トランジスタのＶ−Ｉ曲線を示すグラフである。 図５Ａの副画素ａ及びｂのそれぞれの駆動トランジスタにオフセットキャンセルを行った場合のＶ−Ｉ曲線を示すグラフである。 図５Ｂにおいてオフセットキャンセルを行った後、更に副画素ａ及びｂのそれぞれの駆動トランジスタに、移動度の補正を行った場合のＶ−Ｉ曲線を示すグラフである。 図３の画素の回路における発光動作の一例について示すタイミングチャートである。 図６のタイミングチャートにおいて行った移動度補正なしの制御に加えて、表示期間中に黒挿入を行う場合のタイミングチャートである。 図３に示された画素の回路の変形例について示す回路図である。 走査線駆動回路が２行分の制御信号線、リセット信号線及び電源制御ゲート信号線についてそれぞれ同じ信号を出力する場合について示す概略回路図である。 図９のように、制御信号線、リセット信号線及び電源制御ゲート信号線を２行纏めて出力する場合で、図６で示した移動度補正を行わない場合について示すタイミングチャートである。 図９の回路図を用いた場合の図１０のタイミングチャートとは異なる例について示すタイミングチャートである。 本発明の第２実施形態に係るＴＦＴ基板に形成される回路の概略について示す図である。 図１２の画素を制御する回路について詳細に示す回路図である。 図１３に示された回路における駆動のタイミングの一例を示すタイミングチャートである。 図１３の画素において、副画素をＲＧＢＷの４色の副画素とした場合について示す回路図である。 図１５に示された回路における、移動度補正をおこなわない場合の駆動のタイミングの一例を示すタイミングチャートである。 図１５のように副画素を走査線ＳＣに沿って並ぶＲＧＢＷの４色の副画素とした場合における、出力制御回路の配置についての第１の変形例について示すブロック図である。 図１５のように副画素を走査線ＳＣに沿って並ぶＲＧＢＷの４色の副画素とした場合における、出力制御回路の配置についての第２の変形例について示すブロック図である。 図１８に示された回路における、移動度補正をおこなわない場合の駆動のタイミングの一例を示すタイミングチャートである。 図１５のように副画素を走査線ＳＣに沿って並ぶＲＧＢＷの４色の副画素とした場合における、出力制御回路の配置についての第３の変形例について示すブロック図である。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

図１には、本発明の発光素子表示装置の一実施形態に係る有機ＥＬ表示装置１００が概略的に示されている。この図に示されるように、有機ＥＬ表示装置１００は、上フレーム１０２及び下フレーム１０４に挟まれるように固定された有機ＥＬパネル１０６から構成されている。

図２は、図１の有機ＥＬパネル１０６を構成するＴＦＴ（Thin Film Transistor）基板に形成される回路の概略について示す図である。この図に示されるように、ＴＦＴ基板に形成される回路は、複数の画素２００がマトリクス状に配置される表示領域１２０に形成された回路と、表示領域１２０の外側で各画素を所定の階調値で発光させるための走査線駆動回路１３２及び映像線駆動回路１３４とを有する。走査線駆動回路１３２は表示領域１２０を挟んで右側と左側の２箇所に配置され、左側の走査線駆動回路１３２からは、第１走査線ＳＣ１（１）〜ＳＣ１（Ｎ）、第２走査線ＳＣ２（１）〜ＳＣ２（Ｎ）（Ｎは画素の行数に対応する自然数）が延び、右側の走査線駆動回路１３２からは、電源制御ゲート信号線２３０、リセット信号線２３２及び制御信号線２２６が延びている。また、映像線駆動回路１３４からは、第１映像線ＰＣ１（１）〜ＰＣ１（Ｍ）、第２映像線ＰＣ２（１）〜ＰＣ２（Ｍ）（Ｍは画素の列数に対応する自然数）が延びている。各画素２００には、第１走査線ＳＣ１、第２走査線ＳＣ２、第１映像線ＰＣ１、第２映像線ＰＣ２、電源制御ゲート信号線２３０、リセット信号線２３２及び制御信号線２２６が延び、それぞれに対応する信号が印加される。各信号線に印加される信号の役割については、図３の回路図において詳述する。

なお、本実施形態においては、走査線駆動回路１３２及び映像線駆動回路１３４は、ＴＦＴ基板上に配置されたＩＣ（Integrated Circuit）内の回路であることとするが、基板上に直接形成された回路であってもよい。また、本実施形態においては、走査線駆動回路１３２は、表示領域１２０を挟んで左右の両側に配置されることとしたが、片側のみに配置されるものであってもよいし、両側に配置された走査線駆動回路１３２のいずれの側からいずれの信号線が延びていてもよい。

図３は、図２の画素２００内の回路について詳細に示す回路図である。この図に示されるように画素２００は、Ｒ（赤）副画素２０２、Ｇ（緑）副画素２０４、Ｂ（青）副画素２０８及びＷ（白）副画素２０６の４つの副画素から構成されており、それぞれの副画素の２辺が同じ画素２００の副画素と隣合うように２行２列で並ぶことにより１画素２００を構成している。

次に各副画素内の回路について説明する。ＲＧＢＷの各副画素内の回路は、発光素子２１０の発光色が異なる他は、それぞれ同一の回路構成となっている。各副画素は、発光層を有する有機層等から構成される発光素子２１０と、発光素子２１０のアノード側にソース／ドレインの一方（以下、単に「ドレイン」という。）が接続されたトランジスタである駆動トランジスタ２１２と、駆動トランジスタ２１２のゲートと発光素子２１０のアノード側との間で容量を形成する保持容量Ｃsと、保持容量Ｃsに階調値に対応する電圧を保持させるために、駆動トランジスタ２１２のゲートと第１映像線ＰＣ１、または第２映像線PC2との導通を、第１走査線ＳＣ１のＨｉｇｈ／Ｌｏｗにより制御するトランジスタである画素トランジスタ２１４と、を有している。更に発光素子２１０のアノード側は、電圧Vaと補助容量Ｃasを形成する。この電圧Vaは正電源電圧Vddとなっている。電圧Vaは他の電圧でもあってもよく、電圧Vaが負電源電圧Vssその他である場合は発光素子２１０のアノード側および負電源電圧Ｖssその他の電位と補助容量Ｃasを形成していてもよい。発光素子容量Ｃelは、発光素子２１０のアノード及びカソード間の寄生容量を表している。また、発光素子２１０のカソードは負電源電圧Ｖssに接続されている。なお、ここで、例えば正電源電圧Ｖddを約１０Ｖとし、負電源電圧Ｖssを約１．５Ｖの電位とすることができる。

画素２００内の各副画素２０２，２０４，２０６，２０８の各駆動トランジスタ２１２のソース／ドレインの他方（以下、単に「ソース」という。）は、画素２００に一つ形成された出力制御回路２５２の出力端に接続されている。出力制御回路２５２において、出力端は、トランジスタである制御トランジスタ２１６及び電源制御トランジスタ２２０を介して各発光素子２１０を発光させるための電力源である正電源電圧Ｖddに接続されている。制御トランジスタ２１６のゲート及び電源制御トランジスタ２２０のゲートには、それぞれ表示領域１２０外の走査線駆動回路１３２において信号が印加される制御信号線２２６及び電源制御ゲート信号線２３０が接続されている。また、制御トランジスタ２１６と電源制御トランジスタ２２０との間には、走査線駆動回路１３２において信号が印加されるリセット信号線２３２が接続されている。走査線駆動回路１３２は、リセットトランジスタゲート信号線２２８のＨｉｇｈ／Ｌｏｗの切替えにより、リセット信号線２３２にリセット電圧Ｖrstの印加するか否かを制御するリセットトランジスタ２１８を有している。リセット電圧Ｖrstは、例えば約−２（Ｖ）とすることができる。

出力制御回路２５２により、各副画素の各駆動トランジスタ２１２のソースには、正電源電圧Ｖdd及びリセット電圧Ｖrstを印加することができる他、制御トランジスタ２１６により、これらの両方とも切り離し、駆動トランジスタ２１２のソースをハイインピーダンスとすることができる。なお、本実施形態に係る副画素の回路構成は一例であり、発光素子２１０の発光を制御できる回路であればどのような回路でも用いることができる。

図４は、図３の画素２００の回路における発光動作の一例について示すタイミングチャートである。このタイミングチャートに示されるように、第１映像線ＰＣ１には、初期化電圧Ｖiniと、Ｒの階調値に対応する映像信号電圧Ｖsigと、Ｗの階調値に対応する映像信号電圧Ｖsigとが順に印加され、第２映像線ＰＣ２には、初期化電圧Ｖiniと、Ｇの階調値に対応する映像信号電圧Ｖsigと、Ｂの階調値に対応する映像信号電圧Ｖsigとが順に印加される。これが第１列から第Ｍ列までの画素２００の列についてそれぞれ行われる。以下、第ｉ行の画素２００における映像信号電圧の印加について説明する。尚、図４において、Ｒの階調値に対応する映像信号電圧ＶsigはRと表現され、Ｗの階調値に対応する映像信号電圧ＶsigはWと表現され、Ｇの階調値に対応する映像信号電圧ＶsigはGと表現され、Ｂの階調値に対応する映像信号電圧ＶsigはBと表現されている。さらに後述する図６，７，１０、１１、１４、１６、１９においても同様である。

まず、ソースリセット期間Ｔ１において、制御信号線２２６をＨｉｇｈ電位に維持し、制御トランジスタ２１６を導通させたまま、リセットトランジスタゲート信号線２２８をＨｉｇｈにすると共に、電源制御ゲート信号線２３０をＬｏｗに設定する。これにより、電源制御トランジスタ２２０が非導通となり、リセットトランジスタ２１８を導通させるため、駆動トランジスタ２１２のソース及びドレインがリセット電圧Ｖrstとなる。

次に、第１映像線ＰＣ１及び第２映像線ＰＣ２に初期化電圧Ｖiniが印加されているゲートリセット期間Ｔ２において、リセットトランジスタ２１８及び電源制御トランジスタ２２０の状態を維持したまま、第１走査線ＳＣ１及び第２走査線ＳＣ２をＨｉｇｈとして、駆動トランジスタ２１２のゲートに初期化電圧Ｖiniを印加し、第１映像線ＰＣ１及び第２映像線ＰＣ２に印加されている電圧が映像信号電圧Ｖsigに変化する前に、第１走査線ＳＣ１及び第２走査線ＳＣ２をＬｏｗとする。これにより、前フレームにおいて印加されていた階調値に対応する映像信号電圧Ｖsigが初期化される。ここで初期化電圧Ｖiniは約２Ｖとすることができる。

更に、ゲートリセット期間Ｔ２より後の第１映像線ＰＣ１及び第２映像線ＰＣ２に初期化電圧Ｖiniが印加されるオフセットキャンセル期間Ｔ３及びＴ４では、この期間に入る前に、リセットトランジスタゲート信号線２２８をＬｏｗとし、電源制御ゲート信号線２３０をＨｉｇｈとする。これにより、リセットトランジスタ２１８は非導通となり、電源制御トランジスタ２２０は導通となることから、駆動トランジスタ２１２のソースには、正電源電圧Ｖddが印加されることとなる。一方、第１走査線ＳＣ１及び第２走査線ＳＣ２をＨｉｇｈとして、駆動トランジスタ２１２のゲートに初期化電圧Ｖiniを印加し、第１映像線ＰＣ１及び第２映像線ＰＣ２に印加されている電圧が映像信号電圧Ｖsigに変化する前に、第１走査線ＳＣ１及び第２走査線ＳＣ２をＬｏｗとしている。これにより、駆動トランジスタ２１２のソースの電位は、ソースリセット期間Ｔ１において書き込まれたリセット電圧Ｖrstを初期値とし、駆動トランジスタ２１２のドレイン−ソースを通って流れ込む電流分を徐々に減少させながら、駆動トランジスタ２１２のＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトする。オフセットキャンセルは、オフセットキャンセル期間Ｔ３及びＴ４の２回に分けて行われ、オフセットキャンセル期間Ｔ４の終了時点で、駆動トランジスタ２１２のソース電位は、概ね初期化電圧（Ｖini−Ｖth）となる。ここでＶthは駆動トランジスタ２１２の閾値電圧である。これにより、駆動トランジスタ２１２のゲート・ソース間電圧は、各駆動トランジスタ２１２における閾値Ｖthの差をキャンセルするキャンセル点に到達し、このキャンセル点に相当する電位差が保持容量Ｃsに蓄えられる。オフセットキャンセルの原理については後述する。なお、オフセットキャンセル期間は必要に応じて１回から複数回設けることができ、また、オフセットキャンセル期間Ｔ３及びＴ４を合わせて、例えば１μｓｅｃ程度の時間に設定することができる。

次に、書込み期間Ｔ５において、まず第１映像線ＰＣ１に画素２００のＲ副画素２０２の階調値に対応する映像信号電圧Ｖsigが印加されると共に、第２映像線ＰＣ２にＧ副画素２０４の階調値に対応する映像信号Ｖsigが印加される。このタイミングで第１走査線ＳＣ１及び第２走査線ＳＣ２をＨｉｇｈとして、Ｒ副画素２０２及びＧ副画素２０４のそれぞれの駆動トランジスタ２１２のゲートに対応する映像信号電圧Ｖsigを印加し、第１走査線ＳＣ１及び第２走査線ＳＣ２をＬｏｗとする。また、次のタイミングで、第１映像線ＰＣ１に画素２００のＷ副画素２０８の階調値に対応する映像信号電圧Ｖsigが印加されると共に、第２映像線ＰＣ２にＢ副画素２０６の階調値に対応する映像信号Ｖsigが印加される。このタイミングで第１走査線ＳＣ１及び第２走査線ＳＣ２をＨｉｇｈとして、Ｒ副画素２０２及びＧ副画素２０４のそれぞれの駆動トランジスタ２１２のゲートに対応する映像信号電圧Ｖsigを印加し、第１走査線ＳＣ１及び第２走査線ＳＣ２をＬｏｗとする。この動作により、画素２００の各副画素の保持容量Ｃｓに階調値に応じた電位が保持される。

なお、各期間Ｔ１〜Ｔ５において、制御信号線２２６はＨｉｇｈに固定されている。このため特に書込み期間Ｔ５においても、駆動トランジスタ２１２のソースに正電源電圧Ｖddが印加されているため、各副画素における駆動トランジスタ２１２の移動度μの違いを吸収するための移動度μの補正が行われていることとなる。この点について、以下に、オフセットキャンセルと共に詳述する。

図５Ａは、特性の異なる２つの駆動トランジスタ２１２のＶ−Ｉ曲線を示すグラフである。この図に示されるように、ここでは副画素ａの駆動トランジスタ２１２の閾値Ｖth1は副画素ｂの駆動トランジスタ２１２の閾値Ｖth2よりも小さく、副画素ａの駆動トランジスタ２１２の移動度μ1は、副画素ａの駆動トランジスタ２１２の移動度μ2よりも大きいものとしている。ここで、移動度は、トランジスタ形成時の不純物ドープの量の違い等により発生するキャリアの移動のしやすさを表す指標である。このグラフに示されるように、駆動トランジスタ２１２のゲートにＶsigが印加された際のソース・ドレイン間に流れる電流は、副画素ａの電流Ｉａは、副画素ｂの電流Ｉｂよりかなり大きく、電流にばらつきが生じているのがわかる。

図５Ｂは、図５Ａの副画素ａ及びｂのそれぞれの駆動トランジスタ２１２にオフセットキャンセルを行った場合のＶ−Ｉ曲線を示すグラフである。オフセットキャンセル動作により、予め各駆動トランジスタ２１２のゲートに各駆動トランジスタ２１２に応じた電位が保持され、ゲート・ソース間電位がオフセット電位Ｖofs（＝Ｖini−Ｖth）となり、見かけ上、閾値電圧Ｖthが揃った状態となる。これにより、映像信号電圧Ｖsigが印加された場合であっても、電流Ｉａ及びＩｂのばらつきを小さくすることができる。

図５Ｃは、図５Ｂにおいてオフセットキャンセルを行った後、更に副画素ａ及びｂのそれぞれの駆動トランジスタ２１２に、移動度の補正を行った場合のＶ−Ｉ曲線を示すグラフである。駆動トランジスタ２１２のソースに正電源電圧Ｖddを印加したまま、映像信号電圧Ｖsigを印加することにより、各駆動トランジスタ２１２に特有のＩ−Ｖ曲線の形状に応じて電流Ｉａ及びＩｂが減少する方向に移動する。駆動トランジスタ２１２のゲート・ソース間の電位は、書込み開始時には、（Ｖini−Ｖth＋Ｃs・（Ｖsig−Ｖini）／（Ｃs＋Ｃel＋Ｃad））であり、書込み終了時には、（Ｖini−Ｖth＋ΔＶ＋Ｃs・（Ｖsig−Ｖini）／（Ｃs＋Ｃel＋Ｃad））となる。ΔＶが移動度分の補正であり、これにより、各駆動トランジスタ２１２の移動度による違いを補償することができ、電流Ｉａ及びＩｂのばらつきを更に小さくすることができる。

オフセットキャンセルによる補正は、時間をかけることによりソース電位を（Ｖini−Ｖth）により近づけることとなるため、時間制御が困難な場合においても補正を行うことができる。しかしながら、移動度の補正は、時間制御によるものであり、補正時間が多すぎるとかえってばらつきが大きくなってしまう恐れがある。また、特に高精細化された表示装置においては、発光効率の関係で開口率を高くするために、走査線ＳＣを細く形成したいが、細く形成した場合には、走査線ＳＣの信号印加に対する応答が鈍くなるため、移動度補正のための微少時間を表示領域１２０内の各副画素に渡って均一に制御することは難しい。

図６は、図３の画素２００の回路における発光動作の一例について示すタイミングチャートである。この図６のタイミングチャートでは、書込み期間Ｔ５において、制御信号線２２６がＬｏｗとなっている点で図４のタイミングチャートと異なっており、その他の点は、図４のタイミングチャートと同様である。このように書込み期間Ｔ５において、制御信号線２２６をＬｏｗとすることにより制御トランジスタ２１６を非導通とし、駆動トランジスタ２１２のソースをハイインピーダンスとしている。

映像信号電圧Ｖsigの印加時に移動度の補正を行う場合には、より短時間に映像信号電圧Ｖsigを書き込むことが要求されるが、図６に示されるように、駆動トランジスタ２１２のソースをハイインピーダンスとし、移動度の補正を行わない制御とすることにより、画素トランジスタ２１４の時間制御に関する要求を緩くすることができるため、第１走査線ＳＣ１及び第２走査線ＳＣ２の線幅をより細くすることができ、より開口率を向上させることができる。またこれにより、更に高精細化することができる。また、走査線駆動回路１３２をより低抵抗化する必要性がなくなることから、走査線駆動回路の規模をより小さくすることに繋がり、表示領域１２０の周囲に形成される額縁領域をより小さくすることができる。更に、高精細化された表示領域１２０においては各トランジスタ間の距離が近く、そもそも各トランジスタの移動度にばらつきが少ないことが考えられ、そもそも移動度の補正を行なわなくても、表示品質を高く保つことができる。また、駆動トランジスタ２１２のソースをハイインピーダンスとすることにより、書込み時の電流漏れがなく、より短時間で正確な映像信号電圧Ｖsigを書き込むことができ、更に移動度の補正を行う場合と比較して映像信号電圧Ｖsigを書き込む時間を長くとれることから、印加する映像信号電圧Ｖsigの振幅も抑えることができ、低消費電力化に繋がる。したがって、高精細化された場合であってもより狭額縁で発光効率の高い有機ＥＬ表示装置とすることができる。

図７は、図６のタイミングチャートにおいて行った移動度補正なしの制御に加えて、表示期間中に黒挿入を行う場合のタイミングチャートである。図６のタイミングチャートと異なる点は、書込み期間Ｔ５が終了した後の表示期間中に、黒挿入期間Ｔ６を有する点であり、その他は図６のタイミングチャートと同様である。黒挿入期間Ｔ６は、制御信号線２２６をＬｏｗとすることにより制御トランジスタ２１６を非導通とし、駆動トランジスタ２１２のソースをハイインピーダンスとしている。これにより、正電源電圧Ｖddから発光素子２１０に供給される電流が停止するため、画素２００における発光は停止される。つまり表示期間中に微少時間黒色を挿入した制御となる。このように黒色を挿入することにより、表示画像の観察者の残像感を抑えることができるため、特に動画像の表示においてより品質を高めることができる。なお、本実施形態においては、１フレームにつき２水平同期期間（２Ｈ）の黒挿入期間を設けているが、１Ｈであっても３Ｈ以上の期間であってもよい。尚、黒挿入期間T6を設けるか否かおよびその期間、および書き込み期間T5に移動度の補正を行うか否かは、ＴＦＴ基板上に配置されたＩＣ（Integrated Circuit）内のレジスタにその設定をおこなうようにすればよい。このようにレジスタに設定を行って、パネルの特性に合わせて適切な駆動を行えるようにすれば好適である。これは以下に説明する変形例や第２実施形態でも同様である。

図８は、図３に示された画素２００の回路の変形例について示す回路図である。図３の回路と異なる点は、出力制御回路２５４の回路構成であり、その他は図３の回路と同様である。図３の出力制御回路２５２は、制御トランジスタ２１６が画素２００について１つであり、４つの副画素を制御していたが、図８の出力制御回路２５４では、Ｒ副画素２０２及びＷ副画素２０６を制御する制御トランジスタ２１６と、Ｇ副画素２０４及びＢ副画素２０８を制御する制御トランジスタ２１６との２つの制御トランジスタ２１６を有している点で異なっている。このように制御トランジスタ２１６を２つとすることにより、それぞれの制御トランジスタ２１６の容量を小さくし、より小さい２箇所の配置領域を確保することにより、より全体の面積を小さくすることができる場合がある。また、複数のトランジスタに分割することにより、トランジスタの動作不良があった場合であっても影響を最小限に抑えることができる。

制御トランジスタ２１６を一画素２００について２つとすることについて示したが、電源制御トランジスタ２２０を２つとすることとしてもよいし、電源制御トランジスタ２２０及び制御トランジスタ２１６を任意の数の組合せとすることができる。例えば、画素２００における（電源制御トランジスタ２２０の数，制御トランジスタ２１６の数）の組合せをそれぞれ（２，１）（１，４）（４，１）（２，２）（４，４）等とすることができる。これらの組合せは画素２００内に締める回路の面積等を考慮して定めることができる。

図９は、走査線駆動回路１３２が隣合う２行分の制御信号線２２６、リセット信号線２３２及び電源制御ゲート信号線２３０についてそれぞれ同じ信号を出力する場合について示す概略回路図である。走査線駆動回路１３２は、１行分の制御信号線２２６、リセット信号線２３２及び電源制御ゲート信号線２３０について、それぞれ出力することとしてもよいが、２行纏めて出力してもよいし、３行以上纏めて出力することとしてもよい。このように複数行纏めて出力することにより、走査線駆動回路１３２を小さくすることができ、より額縁領域を小さくすることができる。なお、図９においては２つの隣合う制御信号線２２６等が互いに接続されていることとしたが、互いの信号線が接続されておらず、同じ信号がそれぞれ印加されるものであってもよい。

図１０は、図９のように、制御信号線２２６、リセット信号線２３２及び電源制御ゲート信号線２３０を２行纏めて出力する場合で、図６で示した移動度補正を行わない場合について示すタイミングチャートである。このタイミングチャートに示されるように、映像信号Ｖsigが書き込まれる行の書込み期間Ｔ５以外に隣接する一方の行の書込み期間Ｔ５において、制御信号線２２６に印加される信号がＬｏｗとなる。

図１１は、図９の回路図を用いた場合の図１０のタイミングチャートとは異なる例について示すタイミングチャートである。図１０のタイミングチャートにおいては、第１走査線ＳＣ１に係る副画素、つまりＲ副画素２０２及びＧ副画素２０４について最初のタイミングで映像信号電圧Ｖsigを書込み、次のタイミングで第２走査線ＳＣ２に係る副画素、つまりＷ副画素２０６及びＢ副画素２０８について映像信号電圧Ｖsigを書き込んでいる。しかしながら、図１１のタイミングチャートでは、書込み期間Ｔ５において、第ｉ行の第１走査線ＳＣ１に係る副画素、つまりＲ副画素２０２及びＧ副画素２０４について最初のタイミングで映像信号電圧Ｖsigを書込みところまでは、図１０と同じであるが、次のタイミングでは、第（ｉ＋１）行の第１走査線ＳＣ１に係るＲ副画素２０２及びＧ副画素２０４に書込み、その後、また第ｉ行に戻り、第２走査線ＳＣ２に係るＷ副画素２０６及びＢ副画素２０８、第（ｉ＋１）行の走査線ＳＣ２に係るＷ副画素２０６及びＢ副画素２０８を順に書き込むこととしている。つまり第ｉ行と第（ｉ＋１）行の同じ列にある同色の副画素について連続的に書き込むこととしており、図９の回路図では、このようなタイミングによる動作を行うこともできる。

［第２実施形態］
図１２は、本発明の第２実施形態に係るＴＦＴ基板に形成される回路の概略について示す図である。この図に示されるように、第２実施形態に係る画素３００の画素構成はＲ副画素３０２、Ｇ副画素３０４及びＢ副画素３０６が走査線ＳＣに沿って並ぶ３画素構成となっている。各副画素には、右側の走査線駆動回路１３２から、電源制御ゲート信号線２３０、リセット信号線２３２及び制御信号線２２６が延び、左側の走査線駆動回路１３２からは走査線ＳＣ（１）〜ＳＣ（Ｎ）が延びている。映像線駆動回路１３４からは、Ｒ副画素３０２に対し第１映像線ＰＣ１（１）〜ＰＣ１（Ｍ）、Ｇ副画素３０４に対し第２映像線ＰＣ２（１）〜ＰＣ２（Ｍ）、Ｂ副画素３０６に対し第３映像線ＰＣ３（１）〜ＰＣ３（Ｍ）が延びている。なお、本実施形態においても、走査線駆動回路１３２及び映像線駆動回路１３４は、ＴＦＴ基板上に配置されたＩＣであっても、基板上に直接形成された回路であってもよく、また、走査線駆動回路１３２は、表示領域１２０を挟んで左右の両側に配置されていても、片側のみに配置されるものであってもよい。また、走査線駆動回路１３２が両側に配置される場合には、いずれの側からいずれの信号線が延びていてもよい。

図１３は、画素３００を制御する回路について詳細に示す回路図である。上述したように、画素３００は、Ｒ副画素３０２、Ｇ副画素３０４及びＢ副画素３０６が一つの走査線ＳＣに沿って並ぶ３副画素構成となっている。各副画素の構成は、発光素子２１０の発光色が異なる他は、同一の回路構成であり、第１実施形態の画素２００内の各副画素と同様であるため説明を省略する。なお副画素の回路構成は一例であり、発光素子２１０の発光を制御できる回路であればどのような回路でも用いることができる。この図に示されるように、画素３００内の各副画素３０２，３０４，３０６の各駆動トランジスタ２１２のソースは、画素３００に一つ形成された出力制御回路２５２の出力端に接続されている。出力制御回路２５２の構成、及び走査線駆動回路１３２に形成されたリセットトランジスタ２１８の構成は、図３と同様であり説明を省略する。

図１４は、図１３に示された回路における駆動のタイミングの一例を示すタイミングチャートである。図１４では、図１３で示されたようにＲＧＢの３つの副画素が走査線ＳＣに沿って並ぶ配置であるため、３副画素が同時に書き込まれる。書込み期間Ｔ５において制御信号線２２６にＬｏｗを印加し、移動度補正を行わないものとしているが、書込み期間Ｔ５において、制御信号線２２６をＨｉｇｈのまま維持し、移動度補正をおこなうものとしてもよいし、図７に示したように黒挿入期間Ｔ６を設けることとしてもよい。図１２〜１４に示されるような構成及び動作であっても、上述の第１実施形態と同様に、したがって、高精細化された場合であってもより狭額縁で発光効率の高い有機ＥＬ表示装置とすることができる。尚書き込み期間T5が位置水平期間１Hにおける最後の方の映像信号電圧Ｖsig出力期間にあるのは、各映像線の安定化を図り高品質な映像信号電圧Ｖsigを書き込むためである。

図１５は、図１３の画素３００において、副画素をＲＧＢＷの４色の副画素とした場合について示す回路図であり、図１６は、図１５に示された回路における、移動度補正をおこなわない場合の駆動のタイミングの一例を示すタイミングチャートである。図１５の回路図において、図１３の回路図と異なる点は、Ｗ副画素３０８がＢ副画素３０６の隣に走査線ＳＣに沿って配置され、図１６のタイミングチャートにおいて、図１４のタイミングチャートと異なる点は、Ｗ副画素３０８に映像信号を印加する映像線ＰＣ４が加わった点である。さらに映像線駆動回路１３４からは、W副画素３０８に対し第４映像線ＰＣ４（１）〜ＰＣ４（Ｍ）が延びる構成となっている。これにより４副画素が同時に書き込まれる。このタイミングチャートにおいても、書込み期間Ｔ５において制御信号線２２６にＬｏｗを印加し、移動度補正を行わないものとしているが、書込み期間Ｔ５において、制御信号線２２６をＨｉｇｈのまま維持し、移動度補正をおこなうものとしてもよいし、図７に示したように黒挿入期間Ｔ６を設けることとしてもよい。図１５及び１６に示されるような構成であっても、上述の第１実施形態と同様に、高精細化された場合であってもより狭額縁で発光効率の高い有機ＥＬ表示装置とすることができる。

図１７は、図１５のように副画素を走査線ＳＣに沿って並ぶＲＧＢＷの４色の副画素とした場合における、出力制御回路２５２の配置についての第１の変形例について示すブロック図である。この図に示されるように、この変形例においては、例えば第ｉ行目のＲ副画素及びＧ副画素と、第（ｉ＋１）行目のＲ副画素３０２及びＧ副画素３０４との２行に渡る２色分の副画素で共通として、計４副画素で共通の出力制御回路２５２を用いることとしている。このように２行に跨る副画素で出力制御回路２５２を共通化することにより、出力制御回路２５２の数を減らして回路規模を縮小することができると共に、各副画素の回路により近い位置に出力制御回路２５２を配置することができ、より効率的な回路配置とすることができる。

図１８は、図１５のように副画素を走査線ＳＣに沿って並ぶＲＧＢＷの４色の副画素とした場合における、出力制御回路２５２の配置についての第２の変形例について示すブロック図である。図１７のブロック図と異なる点は、第ｉ行目及び第（ｉ＋１）行目のＲＧＢＷの４つの副画素、つまり計８つの副画素（２つの画素）で共通の出力制御回路２５２としている点である。このように出力制御回路２５２を更に共通化することにより、出力制御回路２５２の数を減らすことができるため、更に回路規模を縮小することができる。

図１９は、図１８に示された回路における、移動度補正をおこなわない場合の駆動のタイミングの一例を示すタイミングチャートである。図１９のタイミングチャートにおいて、図１６のタイミングチャートと異なる点は、２行に渡って出力制御回路２５２を共通化しているため、映像信号Ｖsigが書き込まれる行の書込み期間Ｔ５以外に隣接する一方の行の書込み期間Ｔ５において、制御信号線２２６がＬｏｗとなる点である。

図２０は、図１５のように副画素を走査線ＳＣに沿って並ぶＲＧＢＷの４色の副画素とした場合における、出力制御回路２５２の配置についての第３の変形例について示すブロック図である。この変形例においては、図１８に示された回路と異なる点は、走査線駆動回路１３２は、制御信号線２２６、リセット信号線２３２及び電源制御ゲート信号線２３０のそれぞれ隣接する２本分に対して１つの信号を出力する点であり、その他の点は図１８の回路と同様である。図１８の回路では既に画素の行数で２行分の信号をそれぞれ１本で出力しているため、図２０の回路では、画素の行数で実質的に４行分の制御信号線２２６、リセット信号線２３２及び電源制御ゲート信号線２３０に対して信号を出力することとなる。このように複数行纏めて出力することにより、走査線駆動回路１３２を小さくすることができ、より額縁領域を小さくすることができる。

なお、上述の実施形態における薄膜トランジスタの半導体層は、ポリシリコンに限らず、アモルファスシリコンや酸化物半導体で構成してもよい。各トランジスタは、Ｎチャネル型に限らず、Ｐチャネル型としてもよい。たとえば、電源制御トランジスタ２２０や制御トランジスタ２１６をＰチャネル型とすることも可能である。同様に、リセットトランジスタ２１８は、Ｐチャネル型に限らず、Ｎチャネル型としてもよい。トランジスタの形状、寸法は、必要に応じて適宜定められる。また、副画素の発光素子２１０は、有機ＥＬ素子に限定されず自己発光可能な様々な表示素子を適用可能である。

本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

１００ 表示装置、１０２ 上フレーム、１０４ 下フレーム、１０６ 有機ＥＬパネル、１２０ 表示領域、１３２ 走査線駆動回路、１３４ 映像線駆動回路、２００ 画素、２０２ Ｒ副画素、２０４ Ｇ副画素、２０６ Ｗ副画素、２０８ Ｂ副画素、２１０ 発光素子、２１２ 駆動トランジスタ、２１４ 画素トランジスタ、２１６ 制御トランジスタ、２１８ リセットトランジスタ、２２０ 電源制御トランジスタ、２２６ 制御信号線、２２８ リセットトランジスタゲート信号線、２３０ 電源制御ゲート信号線、２３２ リセット信号線、２５２ 出力制御回路、２５４ 出力制御回路、３００ 画素、３０２ Ｒ副画素、３０４ Ｇ副画素、３０６ Ｂ副画素、３０８ Ｗ副画素。

Claims (9)

1. 一画素を構成する複数の副画素の各々において発光する発光素子を有し、前記画素がマトリクス状に複数配置された表示装置であって、
   前記発光素子のアノードにソース・ドレインの一方が接続された駆動トランジスタと、
   前記駆動トランジスタのゲートに対して映像信号電圧の印加を制御する画素トランジスタと、
   前記駆動トランジスタの前記ソース・ドレインの他方を、選択的に、電源電圧を印加される状態と、前記電源電圧よりも低い電圧であるリセット電圧を印加される状態と、前記電源電圧及び前記リセット電圧のいずれにも接続されないハイインピーダンスの状態とのうちのいずれかの状態とする出力制御回路と、
   前記出力制御回路へ前記リセット電圧を供給するリセット信号線と、
   前記リセット信号線への前記リセット電圧の印加を制御するリセットトランジスタと、
   を備え、
   前記駆動トランジスタ及び前記画素トランジスタは前記副画素の各々に設けられ、
   前記出力制御回路は、
   互いに隣接する複数の前記副画素ごとに１つ設けられ、かつ当該複数の副画素の近傍に配置され、
   前記電源電圧に接続され、前記駆動トランジスタの前記ソース・ドレインの他方への前記電源電圧の出力を制御する電源制御トランジスタと、
   前記電源制御トランジスタの出力端及び当該出力端に接続された前記リセット信号線と前記駆動トランジスタの前記ソース・ドレインの他方との間に配置され、当該他方を前記ハイインピーダンスの状態とするか否かを制御する制御トランジスタと、
   を有することを特徴とする発光素子表示装置。
2. 請求項１に記載の発光素子表示装置において、
   前記リセットトランジスタは、前記画素がマトリクス状に複数配置された表示領域の外側に配置される走査線駆動回路に設けられること、を特徴とする発光素子表示装置。
3. 請求項１又は２に記載の発光素子表示装置において、
   前記駆動トランジスタのゲートと前記ソース・ドレインの一方との間の保持容量を更に備え、
   前記出力制御回路は、前記保持容量に前記映像信号電圧を印加する際に、前記駆動トランジスタの前記ソース・ドレインの他方を前記ハイインピーダンスの状態とする、ことを特徴とする発光素子表示装置。
4. 請求項１に記載の発光素子表示装置において、
   前記出力制御回路は、前記発光素子を発光させる発光期間中に、前記駆動トランジスタの前記ソース・ドレインの他方を前記ハイインピーダンスの状態とする期間を有する、ことを特徴とする発光素子表示装置。
5. 請求項１に記載の発光素子表示装置において、
   前記一画素を構成する複数の副画素は、４つの副画素であり、
   前記４つの副画素に対して配置される前記制御トランジスタの数は、１、２及び４のいずれかである、ことを特徴とする発光素子表示装置。
6. 請求項１に記載の発光素子表示装置において、
   前記出力制御回路は、田の字に並ぶ４つの副画素に対して１つ配置される、ことを特徴とする発光素子表示装置。
7. 請求項１に記載の発光素子表示装置において、
   前記出力制御回路は、前記一画素に対して１つ配置される、ことを特徴とする発光素子表示装置。
8. 請求項１に記載の発光素子表示装置において、
   前記出力制御回路は、映像信号線が延びる方向に並ぶ２つの前記画素に対して１つ配置される、ことを特徴とする発光素子表示装置。
9. 請求項１に記載の発光素子表示装置において、
   表示領域を横切るように延び、前記制御トランジスタのゲートに接続される複数の制御信号線を更に備え、
   前記複数の制御信号線のうち、隣合う２つの前記制御信号線には同じ信号が印加される、ことを特徴とする発光素子表示装置。

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