WO2015170614A1 - 表示装置および電子機器 - Google Patents

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WO2015170614A1
WO2015170614A1 PCT/JP2015/062521 JP2015062521W WO2015170614A1 WO 2015170614 A1 WO2015170614 A1 WO 2015170614A1 JP 2015062521 W JP2015062521 W JP 2015062521W WO 2015170614 A1 WO2015170614 A1 WO 2015170614A1
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WO
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transistor
display device
control
source
drain
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直也 笠原
道博 菅野
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ソニー株式会社
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Priority to US16/797,406 priority patent/US11195860B2/en
Priority to US17/510,614 priority patent/US11798951B2/en
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    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes

Definitions

  • the present disclosure relates to a display device having a current-driven display element and an electronic device including such a display device.
  • organic EL display devices that use current-driven display elements whose emission luminance changes according to the value of a flowing current, such as organic EL (Electro-Luminescence) elements.
  • organic EL Electro-Luminescence
  • the organic EL element is a self-luminous element and does not require a separate light source (backlight). Therefore, the organic EL display device has features such as higher image visibility, lower power consumption, and faster element response speed than a liquid crystal display device that requires a light source.
  • Patent Document 1 discloses an organic EL display device that suppresses deterioration in image quality due to variation in characteristics of drive transistors in each pixel circuit.
  • the display device is desired to have high image quality, and further improvement in image quality is expected.
  • the display device includes a plurality of pixel circuits.
  • the pixel circuit includes a light emitting element, a driving transistor that has a drain and a source and supplies current to the light emitting element, and a control transistor connected to the drain or source of the driving transistor. Channel portions of two control transistors in two adjacent pixel circuits are integrally formed.
  • An electronic device includes the display device, and includes, for example, a television device, an electronic book, a smartphone, a digital camera, a notebook personal computer, a video camera, a head mounted display, and the like. .
  • a plurality of pixel circuits including a light emitting element, a driving transistor, and a control transistor are provided.
  • the channel portions of the two control transistors are integrally formed.
  • the channel portions of the two control transistors in the two adjacent pixel circuits are integrally formed, so that the image quality can be improved.
  • the effect described here is not necessarily limited, and there may be any effect described in the present disclosure.
  • FIG. 3 is a block diagram illustrating a configuration example of a display device according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a display unit illustrated in FIG. 1.
  • FIG. 2 is a layout diagram illustrating a configuration example of a display unit illustrated in FIG. 1.
  • FIG. 3 is a layout diagram illustrating a configuration example of a control transistor illustrated in FIG. 2.
  • FIG. 3 is a timing waveform diagram illustrating an operation example of the display device illustrated in FIG. 1. It is a layout figure showing the example of 1 composition of the indicator concerning a comparative example. It is a block diagram showing the example of 1 structure of the display apparatus which concerns on a modification.
  • FIG. 8 is a circuit diagram illustrating a configuration example of a display unit illustrated in FIG.
  • FIG. 9 is a layout diagram illustrating a configuration example of a display unit illustrated in FIG. 8. It is a layout figure showing the example of 1 composition of the display part concerning a modification. It is a layout figure showing the example of 1 composition of the display part concerning a modification. It is a layout figure showing the example of 1 composition of the display part concerning a modification. It is a layout figure showing the example of 1 composition of the display part concerning a modification. It is a layout figure showing the example of 1 composition of the display part concerning a modification. It is a layout figure showing the example of 1 composition of the control transistor concerning a modification. It is a layout figure showing the example of 1 composition of the control transistor concerning a modification. It is a layout figure showing the example of 1 composition of the display part concerning a modification. FIG.
  • FIG. 17 is a layout diagram illustrating a configuration example of a control transistor illustrated in FIG. 16. It is a block diagram showing the example of 1 structure of the display apparatus which concerns on a modification.
  • FIG. 19 is a layout diagram illustrating a configuration example of a display unit illustrated in FIG. 18. It is a circuit diagram showing the example of 1 structure of the display part which concerns on a modification.
  • FIG. 21 is a layout diagram illustrating a configuration example of a display unit illustrated in FIG. 20. It is a circuit diagram showing the example of 1 structure of the display part which concerns on a modification. It is a perspective view showing the appearance composition of a smart phone concerning an example of application. It is a block diagram showing the example of 1 structure of the display apparatus which concerns on a modification.
  • FIG. 1 illustrates a configuration example of a display device according to an embodiment.
  • the display device 1 is an active matrix display device using organic EL elements.
  • the display device 1 includes a display unit 10 and a drive unit 20.
  • the display unit 10 has a plurality of pixels Pix arranged in a matrix. Each pixel Pix has red (R), green (G), and blue (B) sub-pixels 11 (11R, 11G, and 11B).
  • the display unit 10 includes a plurality of scanning lines WSL and a plurality of power supply control lines DSL extending in the row direction, and a plurality of data lines DTL extending in the column direction. One ends of these scanning lines WSL, power supply control lines DSL, and data lines DTL are connected to the drive unit 20.
  • FIG. 2 shows an example of the circuit configuration of the sub-pixel 11.
  • the subpixel 11 includes a write transistor WSTr, a drive transistor DRTr, a power supply transistor DSTr, a control transistor AZTr, capacitive elements Cs1 and Cs2, and a light emitting element 19. That is, in this example, the sub-pixel 11 is configured by using four transistors (a write transistor WSTr, a drive transistor DRTr, a power transistor DSTr, and a control transistor AZTr) and two capacitor elements Cs1 and Cs2, so-called “4Tr2C”. ”.
  • the write transistor WSTr, the drive transistor DRTr, the power transistor DSTr, and the control transistor AZTr are configured by, for example, a P-channel MOS (Metal Oxide Semiconductor) type TFT (Thin Film Transistor).
  • the gate of the write transistor WSTr is connected to the scanning line WSL, the source is connected to the data line DTL, and the drain is connected to the gate of the drive transistor DRTr and one end of the capacitive element Cs1.
  • the gate of the drive transistor DRTr is connected to the drain of the write transistor WSTr and one end of the capacitive element Cs1, and the source is connected to the drain of the power transistor DSTr, the other end of the capacitive element Cs1, and one end of the capacitive element Cs2. Is connected to the source of the control transistor AZTr and the anode of the light emitting element 19.
  • the gate of the power transistor DSTr is connected to the power control line DSL, the voltage Vcc is supplied to the source by the drive unit 20, and the drain is connected to the source of the drive transistor DRTr, the other end of the capacitive element Cs1, and one end of the capacitive element Cs2. It is connected.
  • control transistor AZTr The gate of the control transistor AZTr is connected to the scanning line WSL, the source is connected to the drain of the driving transistor DRTr and the anode of the light emitting element 19, and the voltage Vss is supplied to the drain by the driving unit 20.
  • the control transistors AZTr (W1 in FIG. 2) of two sub-pixels 11 adjacent in the horizontal direction (lateral direction) are integrally formed.
  • the light emitting element 19 is an organic EL element that emits light of a color (red, green, blue) corresponding to each sub-pixel 11, and an anode is connected to the drain of the drive transistor DRTr and the source of the control transistor AZTr, and the cathode The voltage Vcath is supplied from the drive unit 20.
  • the light emitting element 19 is configured using an organic EL element.
  • the present invention is not limited to this, and any current driving type light emitting element may be used.
  • a write operation is performed when the write transistor WSTr is turned on, and a potential difference corresponding to a pixel voltage Vsig (described later) is set between both ends of the capacitive element Cs1.
  • the drive transistor DRTr passes a drive current corresponding to the potential difference between both ends of the capacitive element Cs1 to the light emitting element 19.
  • the light emitting element 19 emits light with a luminance corresponding to the pixel voltage Vsig.
  • FIG. 3 shows a layout configuration of each transistor in the sub-pixel 11.
  • the shaded area indicates the gate of each transistor.
  • each transistor is a staggered type (so-called top gate type) in which a channel portion CH is formed between a substrate and a gate.
  • top gate type staggered type
  • bottom gate type inverted stagger type in which the channel portion CH is formed in the upper layer of the gate
  • each subpixel 11 four transistors are formed as shown in FIG.
  • the drain and source of each transistor are formed to face each other with the gate interposed therebetween.
  • Contacts CT are formed at the drain and source of each transistor.
  • the power transistor DSTr, the drive transistor DRTr, and the control transistor AZTr are arranged in series. Specifically, the drain of the power transistor DSTr and the source of the driving transistor DRTr are integrally formed, and the drain of the driving transistor DRTr and the source of the control transistor AZTr are integrally formed.
  • the channel widths of the power supply transistor DSTr, the drive transistor DRTr, and the control transistor AZTr are drawn equally.
  • the present invention is not limited to this, and instead, for example, the channel widths of these transistors are They may be different from each other.
  • the write transistor WSTr is formed apart from the other three transistors.
  • the write transistor WSTr and the control transistor AZTr are juxtaposed in the horizontal direction (lateral direction), and the gate of the write transistor WSTr and the gate of the control transistor AZTr are connected to each other and formed integrally.
  • the gates of the write transistor WSTr and the control transistor AZTr in the sub-pixels 11 for one row arranged in parallel in the horizontal direction are connected to each other. That is, in the display unit 10, this gate functions as the scanning line WSL.
  • the layout of the two sub-pixels 11 adjacent in the horizontal direction is reversed from side to side.
  • the layout of the sub-pixel 11R and the right-side sub-pixel 11G is inverted from each other, and the layout of the sub-pixel 11B and the right-side sub-pixel 11R is left-right. Inverted.
  • the control transistor AZTr is integrally formed.
  • FIG. 4 shows a layout configuration of the control transistor AZTr in two adjacent sub-pixels 11.
  • the sources ES1 and ES2 of the control transistor AZTr are formed separately.
  • the gates EG of the two control transistors AZTr are integrally formed, and the drain ED is integrally formed.
  • the channel portions CH (shaded portions) of the two control transistors AZTr are integrally formed.
  • the channel portion CH is formed by connecting the channel portions of the two transistors via the connection portion PC.
  • the length Lch of the channel part CH near the boundary between two adjacent sub-pixels 11 is shorter than the width W of the gate EG. Specifically, of the end portions of the channel portion CH in the vicinity of the boundary between two adjacent sub-pixels 11, the end portion E1 on the side (upper side) where the drive transistor DRTr is disposed is within the region corresponding to the gate EG. By providing, the length Lch of the channel part CH is made shorter than the width W of the gate EG. Thereby, in the display unit 10, when the control transistor AZTr is turned off, the source ES1 and the source ES2 can be electrically separated.
  • the driving unit 20 drives the display unit 10 based on an image signal Spic and a synchronization signal Ssync supplied from the outside. As shown in FIG. 1, the driving unit 20 includes an image signal processing unit 21, a timing generation unit 22, a scanning line driving unit 23, a power control line driving unit 25, and a data line driving unit 27. ing.
  • the image signal processing unit 21 performs predetermined signal processing on an image signal Spic supplied from the outside to generate an image signal Spic2.
  • Examples of the predetermined signal processing include gamma correction and overdrive correction.
  • the timing generation unit 22 supplies control signals to the scanning line driving unit 23, the power supply control line driving unit 25, and the data line driving unit 27 based on the synchronization signal Ssync supplied from the outside, and these are mutually connected. It controls to operate in synchronization.
  • the scanning line driving unit 23 sequentially selects the sub-pixels 11 for each row by sequentially applying the scanning signal WS to the plurality of scanning lines WSL in accordance with the control signal supplied from the timing generation unit 22. .
  • the power supply control line drive unit 25 sequentially applies the power supply control signal DS to the plurality of power supply control lines DSL in accordance with the control signal supplied from the timing generation unit 22, thereby performing the light emission operation of the subpixels 11 for each row. It controls the extinction operation.
  • the data line driving unit 27 generates the signal Sig according to the image signal Spic2 supplied from the image signal processing unit 21 and the control signal supplied from the timing generation unit 22. At that time, the data line driving unit 27 generates a signal Sig by alternately arranging a pixel voltage Vsig indicating the light emission luminance of each sub-pixel 11 and a voltage Vofs for performing Vth correction described later. Then, the data line driving unit 27 applies the signal Sig generated in this way to each data line DTL.
  • the drive unit 20 initializes the sub-pixel 11 and performs corrections (Vth correction and ⁇ (mobility)) to suppress the influence of element variations of the drive transistor DRTr on the image quality. Correction) and writing the pixel voltage Vsig.
  • the drive unit 20 drives the display unit 10 based on the image signal Spic and the synchronization signal Ssync supplied from the outside.
  • the image signal processing unit 21 performs predetermined signal processing on the image signal Spic supplied from the outside to generate an image signal Spic2.
  • the timing generation unit 22 supplies control signals to the scanning line driving unit 23, the power supply control line driving unit 25, and the data line driving unit 27 based on the synchronization signal Ssync supplied from the outside, and these are mutually connected. Control to operate synchronously.
  • the scanning line driving unit 23 sequentially selects the sub-pixels 11 for each row by sequentially applying the scanning signal WS to the plurality of scanning lines WSL in accordance with the control signal supplied from the timing generation unit 22.
  • the power supply control line drive unit 25 sequentially applies the power supply control signal DS to the plurality of power supply control lines DSL in accordance with the control signal supplied from the timing generation unit 22, thereby performing the light emission operation of the subpixels 11 for each row Controls the extinction operation.
  • the data line driving unit 27 generates a signal Sig including a pixel voltage Vsig corresponding to the luminance of each sub-pixel 11 in accordance with the image signal Spic2 supplied from the image signal processing unit 21 and the control signal supplied from the timing generation unit 22. And applied to each data line DTL.
  • the display unit 10 performs display based on the scanning signal WS, the power supply control signal DS, and the signal Sig supplied from the driving unit 20.
  • FIG. 5 shows a timing chart of the display operation in the display device 1. This figure shows an example of display drive operation for one subpixel 11 of interest.
  • (A) shows the waveform of the scanning signal WS
  • (B) shows the waveform of the power supply control signal DS
  • (C) shows the waveform of the signal Sig
  • (D) shows the source voltage of the drive transistor DRTr.
  • the waveform of Vs is shown
  • (E) shows the waveform of the gate voltage Vg of the drive transistor DRTr.
  • each waveform is shown using the same voltage axis.
  • the drive unit 20 initializes the sub-pixel 11 within one horizontal period (1H) (initialization period P1), and performs Vth correction for suppressing the influence of the element variation of the drive transistor DRTr on the image quality (Vth In the correction period P2), the pixel voltage Vsig is written to the sub-pixel 11, and ⁇ (mobility) correction different from Vth correction is performed (writing / ⁇ correction period P3). After that, the light emitting element 19 of the sub-pixel 11 emits light with a luminance corresponding to the written pixel voltage Vsig (light emission period P4).
  • Vth In the correction period P2 the pixel voltage Vsig is written to the sub-pixel 11
  • ⁇ (mobility) correction different from Vth correction is performed (writing / ⁇ correction period P3).
  • the light emitting element 19 of the sub-pixel 11 emits light with a luminance corresponding to the written pixel voltage Vsig (light emission period P4).
  • the power supply control line drive unit 25 changes the voltage of the power supply control signal DS from the low level to the high level at the timing t1 (FIG. 5B). As a result, the power transistor DSTr is turned off, current supply to the light emitting element 19 is stopped, and the light emitting element 19 is extinguished.
  • the data line driving unit 27 sets the signal Sig to the voltage Vofs at the timing t2 (FIG. 5C). Then, the power supply control line driving unit 25 changes the voltage of the power supply control signal DS from the high level to the low level at timing t3 (FIG. 5B). As a result, the power transistor DSTr is turned on, and the voltage Vcc is supplied to the source (capacitance element Cs1) of the drive transistor DRTr.
  • the drive unit 20 initializes the sub-pixel 11 in a period (initialization period P1) from timing t4 to t5. Specifically, at timing t4, the scanning line driving unit 23 changes the voltage of the scanning signal WS from the high level to the low level (FIG. 5A). As a result, the write transistor WSTr and the control transistor AZTr are turned on. When the write transistor WSTr is turned on, the gate voltage Vg of the drive transistor DRTr (one end of the capacitor Cs1) is set to the voltage Vofs (FIG. 5E).
  • the voltage difference (Vcc ⁇ Vofs) between both ends of the capacitive element Cs1 is set to a value larger than the absolute value of the threshold voltage Vth of the drive transistor DRTr, and the sub-pixel 11 is initialized.
  • the control transistor AZTr is turned on, so that the voltage Vss is supplied to the drain of the drive transistor DRTr.
  • the voltage Vss is lower than the sum of the cathode voltage Vcath of the light emitting element 19 and the threshold voltage Von of the light emitting element 19 (Vss ⁇ Vcath + Von).
  • the anode-cathode voltage of the light emitting element 19 becomes lower than the threshold voltage Von, so that no current flows through the light emitting element 19. This state continues until timing t6, during which the light emitting element 19 maintains the extinction state.
  • the drive unit 20 performs Vth correction in a period from timing t5 to t6 (Vth correction period P2).
  • the power supply control line drive unit 25 changes the voltage of the power supply control signal DS from a low level to a high level at timing t5 (FIG. 5B).
  • the power supply transistor DSTr is turned off, current flows in the order of the drive transistor DRTr and the control transistor AZTr from the other end of the capacitive element Cs1, and the capacitive element Cs1 is discharged.
  • the source voltage Vs of the drive transistor DRTr converges to a voltage represented by the sum (Vofs +
  • the scanning line driving unit 23 changes the voltage of the scanning signal WS from the low level to the high level at the timing t6 (FIG. 5A). As a result, the write transistor WSTr and the control transistor AZTr are turned off. Then, the data line driving unit 27 sets the signal Sig to the pixel voltage Vsig at timing t7 (FIG. 5C).
  • the drive unit 20 writes the pixel voltage Vsig to the sub-pixel 11 and performs ⁇ correction during the period from timing t8 to t9 (writing / ⁇ correction period P3).
  • the scanning line driving unit 23 changes the voltage of the scanning signal WS from the high level to the low level at the timing t8 (FIG. 5A).
  • the write transistor WSTr and the control transistor AZTr are turned on.
  • the gate voltage Vg of the drive transistor DRTr is decreased from the voltage Vofs to the pixel voltage Vsig (FIG. 5E).
  • control transistor AZTr when the control transistor AZTr is turned on at timing t8, the voltage Vss is supplied to the drain of the driving transistor DRTr, and the light emitting element 19 maintains the extinction state during the period from timing t8 to t9.
  • the scanning line driving unit 23 changes the voltage of the scanning signal WS from the low level to the high level at the timing t9 (FIG. 5A).
  • the write transistor WSTr and the control transistor AZTr are turned off.
  • the gate of the drive transistor DRTr becomes floating, the voltage between the terminals of the capacitive element Cs1, that is, the gate-source voltage Vgs of the drive transistor DRTr is substantially maintained thereafter.
  • the drive unit 20 causes the sub-pixel 11 to emit light in a period after the timing t10 (light emission period P4).
  • the power supply control line drive unit 25 changes the voltage of the power supply control signal DS from a high level to a low level (FIG. 5B).
  • the power transistor DSTr is turned on, the voltage Vcc is supplied to the source of the drive transistor DRTr, the drive transistor DRTr passes a current corresponding to the pixel voltage Vsig to the light emitting element 19, and the light emitting element 19 emits light.
  • the drive unit 20 changes the voltage of the power supply control signal DS from the low level to the high level, similarly to the operation at the timing t1, and the light emission period P4 ends. .
  • the image quality can be improved. That is, it is desirable that the light emitting element 19 be extinguished during a period other than the light emitting period P4. Therefore, if a current flows through the light emitting element 19 during a period other than the light emitting period P4, the light emitting element 19 emits light. For example, the contrast ratio may be reduced, and the image quality may be reduced.
  • the control transistor AZTr since the control transistor AZTr is turned on in the initialization period P 1, the Vth correction period P 2, and the writing / ⁇ correction period P 3, the risk of current flowing through the light emitting element 19 can be reduced. Therefore, for example, the contrast ratio can be increased and the image quality can be increased.
  • the on-resistance can be lowered, so that the image quality can be improved. . That is, for example, when the on-resistance is not sufficiently low, there is a possibility that the anode voltage of the light-emitting element 19 cannot be sufficiently lowered even if the control transistor AZTr is turned on. May flow.
  • the control transistors AZTr are integrally formed in two adjacent sub-pixels 11, when the two control transistors AZTr are turned on, the equivalent channel width can be increased. Therefore, the on-resistance can be lowered.
  • the Vth correction period P2 the writing / ⁇ correction period P3 it is possible to further reduce the possibility of current flowing through the light emitting element 19, so that, for example, the contrast ratio can be increased and the image quality can be improved. Can be increased.
  • FIG. 6 illustrates a configuration example of the display unit 10R of the display device 1R.
  • the control transistor AZTr is formed in each sub-pixel 11 like the power supply transistor DSTr and the drive transistor DRTr. That is, in the display unit 10 according to the present embodiment, the control transistor AZTr is integrally formed in the two adjacent subpixels 11. However, in the display unit 10R according to the comparative example, in the two adjacent subpixels 11, The control transistor AZTr is formed as a separate body.
  • the on-resistance of the control transistor AZTr is increased.
  • the contrast ratio may be reduced, and the image quality may be reduced.
  • the pixel size increases, so that the pixel density may decrease.
  • the control transistors AZTr are integrally formed in two adjacent sub-pixels 11.
  • the region between the two sub-pixels 11 is effectively used, and the channel portion CH is formed in this region.
  • control transistors are integrally formed in two adjacent subpixels, the image quality can be improved.
  • FIG. 7 shows a configuration example of the display device 1B.
  • the display device 1B includes a display unit 10B and a drive unit 20B.
  • the display unit 10B includes red (R), green (G), and blue (B) sub-pixels 12 (12R, 12G, and 12B) and a plurality of control lines AZL extending in the row direction. One end of the control line AZL is connected to the drive unit 20B.
  • FIG. 8 shows an example of the circuit configuration of the sub-pixel 12.
  • the sub-pixel 12 includes the write transistor WSTr, the drive transistor DRTr, the power transistor DSTr, the control transistor AZTr, the light-emitting element 19, and the capacitive elements Cs1 and Cs2. It has.
  • the gate of the control transistor AZTr is connected to the control line AZL
  • the source is connected to the drain of the drive transistor DRTr and the anode of the light emitting element 19, and the voltage Vss is supplied to the drain by the drive unit 20B.
  • the gate of the control transistor AZTr is connected to the scanning line WSL.
  • the gate of the control transistor AZTr is connected to the control line AZL. Yes.
  • the control transistors AZTr (W1 in FIG. 8) of two sub-pixels 12 adjacent in the horizontal direction (lateral direction) are integrally formed as in the case of the above-described embodiment.
  • FIG. 9 shows a layout configuration of each transistor in the sub-pixel 12.
  • the gate of the write transistor WSTr is formed separately from the gate of the control transistor AZTr. This corresponds to the fact that the gate of the write transistor WSTr and the gate of the control transistor AZTr are connected to different signal lines as shown in FIG.
  • the drive unit 20B drives the display unit 10B based on the image signal Spic and the synchronization signal Ssync supplied from the outside. As shown in FIG. 7, the drive unit 20B includes a timing generation unit 22B, a scanning line drive unit 23B, a control line drive unit 24B, and a power supply control line drive unit 25B.
  • the control line driver 24B controls the ON / OFF operation of the control transistor AZTr for each row by sequentially applying the control signal AZ to the plurality of control lines AZL according to the control signal supplied from the timing generator 22B. Is.
  • the degree of freedom of operation when driving the sub-pixel 12 can be increased. Even if comprised in this way, the effect similar to the display apparatus which concerns on the said embodiment can be acquired.
  • control transistors AZTr related to the four sub-pixels 11 adjacent in the horizontal direction (lateral direction) and the vertical direction (longitudinal direction) are configured to share one drain, and the drain is connected to the drain.
  • One contact CT may be provided.
  • the layouts of two sub-pixels 11 adjacent in the vertical direction are turned upside down. Accordingly, the four subpixels 11 can be configured to share one drain. With this configuration, the pixel size can be further reduced, and the pixel density can be increased.
  • the two control transistors AZTr are integrally formed.
  • the present invention is not limited to this, and instead, for example, three or more control transistors AZTr are provided. You may form as one.
  • An example in which three control transistors AZTr are integrally formed is shown in FIG. Even if comprised in this way, the effect similar to the display apparatus which concerns on the said embodiment can be acquired.
  • the drain of the drive transistor DRTr and the source of the control transistor AZTr are integrally formed.
  • the present invention is not limited to this. 13 may be formed separately and connected to each other via a wiring LL.
  • the drive transistor DRTr is configured as a high breakdown voltage transistor and the control transistor AZTr is configured as a normal transistor
  • parasitic capacitance can be reduced, and the operation of the subpixel 11 can be further speeded up. it can.
  • the drain or source of the high voltage transistor may have a large parasitic capacitance. In such a case, the parasitic capacitance of the entire subpixel 11 may be reduced by forming the transistors separately. it can.
  • the end E1 of the channel part CH in the vicinity of the boundary between two adjacent sub-pixels 11 is extended in the horizontal direction (lateral direction).
  • the shape of the end portion E2 of the channel portion CH may be a shape like the alphabet “V”.
  • FIG. 14 is obtained by applying the present modification to the configuration of the above embodiment (FIGS. 3 and 4), and the example of FIG. 15 is applied to the configuration of the modification 2 (FIG. 10). It is a thing.
  • the present invention is not limited to this, and instead, for example, a shape such as alphabet “U” may be used.
  • the allowable amount of the shift can be increased. That is, for example, in the configuration of the above embodiment (FIG. 4), the gate EG is shifted downward in FIG. 4, and the upper end portion of the gate EG is below the end portion E1 of the channel portion CH. In this case, even if the control transistor AZTr is turned off, the source ES1 and the source ES2 may be electrically connected. In order to prevent this, when the channel portion CH is formed so that the end portion E1 of the channel portion CH is lower than the example of FIG. 4, the equivalent value when the control transistor AZTr is turned on is equivalent.
  • the shape of the end portion E2 of the channel portion CH is a shape like the alphabet “V”, so that when the gate EG is shifted while reducing the possibility that the equivalent channel width is narrowed.
  • the allowable amount can be increased.
  • the drain and the source of the control transistor AZTr are arranged so as to face each other with the gate interposed therebetween.
  • the present invention is not limited to this. 16 and 17, they may be arranged on the same side as the source when viewed from the gate.
  • the drain of the control transistor AZTr is disposed between the sources of the two control transistors AZTr.
  • the edge part E3 below channel part CH is provided in the area
  • control transistors AZTr of the two subpixels 11 adjacent in the horizontal direction are integrally formed.
  • the present invention is not limited to this, and instead, for example, the horizontal direction and The control transistors AZTr of the four subpixels 11 adjacent in the vertical direction may be integrally formed. Below, this modification is demonstrated in detail.
  • FIG. 18 shows one configuration example of the display device 1H according to this modification.
  • the display device 1H includes a display unit 10H and a drive unit 20H.
  • the sub-pixels 11 for two adjacent rows are connected to the same scanning line WSL and to the same power control line DSL.
  • the drive unit 20H includes a scanning line drive unit 23H, a power supply control line drive unit 25H, and a data line drive unit 27H.
  • FIG. 19 shows a layout configuration in the display unit 10H.
  • the layout of the sub-pixels 11 for two adjacent rows is inverted upside down.
  • the write transistors WSTr and the control transistors AZTr in the sub-pixels 11 for the two rows are arranged in parallel in the horizontal direction (lateral direction), and the gates of these transistors are connected to each other. That is, in the display unit 10H, this gate functions as the scanning line WSL.
  • the gates of the control transistors AZTr in the four subpixels 11 adjacent in the horizontal direction and the vertical direction are integrally formed.
  • the drains of the four control transistors AZTr are formed integrally as in the case of the modification 6 (FIG. 16). As a result, the channel portions CH of the four control transistors AZTr are integrally formed. With this configuration, the pixel size can be further reduced, and the pixel density can be increased.
  • the two control transistors AZTr are integrally formed.
  • the present invention is not limited to this.
  • Two power supply transistors DSTr (W2 in FIG. 20) may also be integrally formed.
  • the circuit configuration of the sub-pixel 11 can be various in addition to the configuration shown in FIG. An example is shown below.
  • FIG. 22 shows a configuration example of the sub-pixel 13 according to this modification.
  • the sub-pixel 13 includes a write transistor WSTr, a drive transistor DRTr, a power transistor DSTr, a control transistor AZTr, a capacitor element Cs, and a light emitting element 19.
  • the write transistor WSTr, the drive transistor DRTr, the power supply transistor DSTr, and the control transistor AZTr are configured by N-channel MOS type TFTs.
  • the gate of the write transistor WSTr is connected to the scanning line WSL, the source is connected to the data line DTL, and the drain is connected to the gate of the drive transistor DRTr and one end of the capacitor Cs.
  • the gate of the drive transistor DRTr is connected to the drain of the write transistor WSTr and one end of the capacitive element Cs, the drain is connected to the source of the power supply transistor DSTr, the source is the drain of the control transistor AZTr, the other end of the capacitive element Cs, and The anode of the light emitting element 19 is connected.
  • the gate of the power transistor DSTr is connected to the power control line DSL, the voltage Vcc is supplied to the drain, and the source is connected to the drain of the drive transistor DRTr.
  • the gate of the control transistor AZTr is connected to the control line AZL, the drain is connected to the other end of the capacitive element Cs, the source of the drive transistor DRTr, and the anode of the light emitting element 19, and the voltage Vss is supplied to the source.
  • One end of the capacitive element Cs is connected to the gate or the like of the drive transistor DRTr, and the other end is connected to the source or the like of the drive transistor DRTr.
  • the anode of the light emitting element 19 is connected to the source of the driving transistor DRTr and the like, and the voltage Vcath is supplied to the cathode.
  • two control transistors AZTr (W3 in FIG. 22) are integrally formed, and similarly, two power supply transistors DSTr (W4 in FIG. 20) are integrally formed.
  • the display device in the above embodiment is a television device, an electronic book, a smartphone (multifunctional mobile phone), a digital camera, a notebook personal computer, a video camera, a head-mounted display, or the like.
  • the present invention can be applied to display devices for electronic devices in various fields that perform display based on the generated image signal.
  • FIG. 23 shows the appearance of the smartphone 300.
  • the smartphone 300 includes an operation unit 310 and a display unit 320, and the display unit 320 includes the display device described above.
  • the display device described in the above embodiment can be applied to various electronic devices.
  • the present technology greatly contributes to the improvement of image quality in such electronic devices.
  • the present technology has been described with reference to the embodiment, the modification, and the application example to the electronic device.
  • the present technology is not limited to the embodiment and the like, and various modifications are possible.
  • the pixel Pix is configured using the three sub-pixels 11 of red, green, and blue.
  • the present invention is not limited to this, and for example, as illustrated in FIG.
  • the pixel Pix may be configured using four sub-pixels 11 of red, green, blue, and white.
  • the display device 1K includes a display unit 10K and a drive unit 20K.
  • Each pixel Pix of the display unit 10K includes four sub-pixels 11 (11R, 11G, 11B, and 11W) of red (R), green (G), blue (B), and white (W).
  • the drive unit 20K drives the display unit 10K, and includes a scanning line drive unit 23K, a power supply control line drive unit 25K, and a data line drive unit 27K.
  • a plurality of pixel circuits including a light emitting element, a drive transistor having a drain and a source and supplying current to the light emitting element, and a control transistor connected to the drain or source of the drive transistor, A display device in which channel portions of two control transistors in two adjacent pixel circuits are integrally formed.
  • Each control transistor has a drain, a gate, and a source;
  • the two adjacent pixel circuits are adjacent in the first direction,
  • the gates of the two control transistors are integrally formed to extend in the first direction,
  • a channel length in a second direction intersecting the first direction of a connection portion formed between the two adjacent pixel circuits is the first length of the gate of the control transistor.
  • the display device according to (2) which is shorter than a width in the direction of 2.
  • connection portion on the side where the drain or source connected to the drive transistor is provided is provided in a region corresponding to the gate of the control transistor. Display device.
  • the channel length of the connection portion is the shortest near the middle between the two adjacent pixel circuits.
  • the driving transistor has a gate; Each pixel circuit A capacitive element inserted between the gate and source of the drive transistor; A writing transistor that transmits a pixel voltage to the gate of the driving transistor by being turned on; A power supply transistor that transmits a power supply voltage to a source of the drive transistor by being turned on; and The display device according to any one of (1) to (11), wherein a drain of the driving transistor is connected to a source of the control transistor and a light emitting element.
  • the drain of the drive transistor and the source of the control transistor are configured as an integrated unit, whereby the drain of the drive transistor and the source of the control transistor are connected to each other. (12) or (13) Display device.
  • a display unit and a control unit that performs operation control on the display unit The display unit A plurality of pixel circuits each including a light emitting element, a drive transistor having a drain and a source and supplying a current to the light emitting element, and a control transistor connected to the drain or source of the drive transistor; An electronic apparatus in which channel portions of two control transistors in two adjacent pixel circuits are integrally formed.

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Abstract

　本開示の表示装置は、発光素子と、ドレインおよびソースを有し、発光素子に電流を供給する駆動トランジスタと、駆動トランジスタのドレインまたはソースに接続された制御トランジスタとを含む画素回路を複数備える。隣り合う２つの画素回路における２つの制御トランジスタのチャネル部が一体として形成されている。

Description

表示装置および電子機器
　本開示は、電流駆動型の表示素子を有する表示装置、およびそのような表示装置を備えた電子機器に関する。
　近年、画像表示を行う表示装置の分野では、流れる電流値に応じて発光輝度が変化する電流駆動型の表示素子、例えば有機ＥＬ（Electro Luminescence）素子を用いた表示装置（有機ＥＬ表示装置）が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子であり、別に光源（バックライト）を設ける必要ない。そのため、有機ＥＬ表示装置は、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速いなどの特徴を有する。
　このような有機ＥＬ表示装置について、画質の改善を図る様々な技術が開示されている。例えば、特許文献１には、各画素回路内の駆動トランジスタの特性ばらつきに起因する画質の低下を抑える有機ＥＬ表示装置が開示されている。
特開２０１０－１４５５７９号公報
　このように、表示装置では、画質が高いことが望まれ、さらなる画質の向上が期待されている。
　したがって、画質を高めることができる表示装置および電子機器を提供することが望ましい。
　本開示の一実施形態における表示装置は、複数の画素回路を備えている。画素回路は、発光素子と、ドレインおよびソースを有し、発光素子に電流を供給する駆動トランジスタと、駆動トランジスタのドレインまたはソースに接続された制御トランジスタとを含むものである。隣り合う２つの画素回路における２つの制御トランジスタのチャネル部が一体として形成されている。
　本開示の一実施形態における電子機器は、上記表示装置を備えたものであり、例えば、テレビジョン装置、電子ブック、スマートフォン、デジタルカメラ、ノート型パーソナルコンピュータ、ビデオカメラ、ヘッドマウントディスプレイなどが該当する。
　本開示の一実施形態における表示装置および電子機器では、発光素子と、駆動トランジスタと、制御トランジスタとを含む画素回路が複数設けられる。隣り合う２つの画素回路では、２つの制御トランジスタのチャネル部が一体として形成されている。
　本開示の一実施形態における表示装置および電子機器によれば、隣り合う２つの画素回路における２つの制御トランジスタのチャネル部が一体として形成されるようにしたので、画質を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施形態に係る表示装置の一構成例を表すブロック図である。 図１に示した表示部の一構成例を表す回路図である。 図１に示した表示部の一構成例を表すレイアウト図である。 図２に示した制御トランジスタの一構成例を表すレイアウト図である。 図１に示した表示装置の一動作例を表すタイミング波形図である。 比較例に係る表示部の一構成例を表すレイアウト図である。 変形例に係る表示装置の一構成例を表すブロック図である。 図７に示した表示部の一構成例を表す回路図である。 図８に示した表示部の一構成例を表すレイアウト図である。 変形例に係る表示部の一構成例を表すレイアウト図である。 変形例に係る表示部の一構成例を表すレイアウト図である。 変形例に係る表示部の一構成例を表すレイアウト図である。 変形例に係る表示部の一構成例を表すレイアウト図である。 変形例に係る制御トランジスタの一構成例を表すレイアウト図である。 変形例に係る制御トランジスタの一構成例を表すレイアウト図である。 変形例に係る表示部の一構成例を表すレイアウト図である。 図１６に示した制御トランジスタの一構成例を表すレイアウト図である。 変形例に係る表示装置の一構成例を表すブロック図である。 図１８に示した表示部の一構成例を表すレイアウト図である。 変形例に係る表示部の一構成例を表す回路図である。 図２０に示した表示部の一構成例を表すレイアウト図である。 変形例に係る表示部の一構成例を表す回路図である。 適用例に係るスマートフォンの外観構成を表す斜視図である。 変形例に係る表示装置の一構成例を表すブロック図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．適用例
＜１．実施の形態＞
［構成例］
　図１は、実施の形態に係る表示装置の一構成例を表すものである。表示装置１は、有機ＥＬ素子を用いた、アクティブマトリックス方式の表示装置である。この表示装置１は、表示部１０および駆動部２０を備えている。
　表示部１０は、複数の画素Ｐixがマトリックス状に配置されたものである。各画素Ｐixは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のサブ画素１１（１１Ｒ，１１Ｇ，１１Ｂ）を有している。また、表示部１０は、行方向に延伸する複数の走査線ＷＳＬおよび複数の電源制御線ＤＳＬと、列方向に延伸する複数のデータ線ＤＴＬとを有している。これらの走査線ＷＳＬ、電源制御線ＤＳＬ、およびデータ線ＤＴＬの一端は、駆動部２０に接続されている。
　図２は、サブ画素１１の回路構成の一例を表すものである。サブ画素１１は、書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒと、電源トランジスタＤＳＴｒと、制御トランジスタＡＺＴｒと、容量素子Ｃｓ１，Ｃｓ２と、発光素子１９とを備えている。すなわち、この例では、サブ画素１１は、４つのトランジスタ（書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ、電源トランジスタＤＳＴｒ、制御トランジスタＡＺＴｒ）および２つの容量素子Ｃｓ１，Ｃｓ２を用いて構成される、いわゆる「４Ｔｒ２Ｃ」の構成を有するものである。
　書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ、電源トランジスタＤＳＴｒ、および制御トランジスタＡＺＴｒは、例えば、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor；薄膜トランジスタ）により構成されるものである。書込トランジスタＷＳＴｒのゲートは走査線ＷＳＬに接続され、ソースはデータ線ＤＴＬに接続され、ドレインは駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓ１の一端に接続されている。駆動トランジスタＤＲＴｒのゲートは、書込トランジスタＷＳＴｒのドレインおよび容量素子Ｃｓ１の一端に接続され、ソースは、電源トランジスタＤＳＴｒのドレイン、容量素子Ｃｓ１の他端、および容量素子Ｃｓ２の一端に接続され、ドレインは制御トランジスタＡＺＴｒのソースおよび発光素子１９のアノードに接続されている。電源トランジスタＤＳＴｒのゲートは電源制御線ＤＳＬに接続され、ソースには駆動部２０により電圧Ｖccが供給され、ドレインは、駆動トランジスタＤＲＴｒのソース、容量素子Ｃｓ１の他端、および容量素子Ｃｓ２の一端に接続されている。制御トランジスタＡＺＴｒのゲートは走査線ＷＳＬに接続され、ソースは駆動トランジスタＤＲＴｒのドレインおよび発光素子１９のアノードに接続され、ドレインには駆動部２０により電圧Ｖssが供給されている。後述するように、水平方向（横方向）に隣り合う２つのサブ画素１１の制御トランジスタＡＺＴｒ（図２のＷ１）は、一体として形成されている。
　容量素子Ｃｓ１の一端は駆動トランジスタＤＲＴｒのゲート等に接続され、他端は駆動トランジスタＤＲＴｒのソース等に接続されている。容量素子Ｃｓ２の一端は駆動トランジスタＤＲＴｒのソース等に接続され、他端には駆動部２０により電圧Ｖccが供給されている。発光素子１９は、各サブ画素１１に対応する色（赤色、緑色、青色）の光を射出する有機ＥＬ素子であり、アノードが駆動トランジスタＤＲＴｒのドレインおよび制御トランジスタＡＺＴｒのソースに接続され、カソードには駆動部２０により電圧Ｖcathが供給されている。なお、この例では、有機ＥＬ素子を用いて発光素子１９を構成したが、これに限定されるものではなく、電流駆動型の発光素子であればどのようなものを用いてもよい。
　この構成により、サブ画素１１では、書込トランジスタＷＳＴｒがオン状態になることにより書込動作が行われ、容量素子Ｃｓ１の両端間に、画素電圧Ｖsig（後述）に応じた電位差が設定される。そして、駆動トランジスタＤＲＴｒが、この容量素子Ｃｓ１の両端間の電位差に応じた駆動電流を発光素子１９に流す。これにより、発光素子１９が画素電圧Ｖsigに応じた輝度で発光するようになっている。
　図３は、サブ画素１１における各トランジスタのレイアウト構成を表すものである。図３において、斜線部は、各トランジスタのゲートを示している。この例では、各トランジスタは、基板とゲートとの間にチャネル部ＣＨを形成するスタガー型（いわゆるトップゲート型）のものである。なお、これに限定されるものではなく、これに代えて、例えば、ゲートの上層にチャネル部ＣＨを形成する逆スタガー型（いわゆるボトムゲート型）にしてもよい。
　各サブ画素１１には、図３に示したように、４つのトランジスタが形成される。各トランジスタのドレインおよびソースは、ゲートを挟んで対向して形成されている。各トランジスタのドレインおよびソースにはコンタクトＣＴが形成される。この例では、電源トランジスタＤＳＴｒ、駆動トランジスタＤＲＴｒ、および制御トランジスタＡＺＴｒは、連なって配置されている。具体的には、電源トランジスタＤＳＴｒのドレインと、駆動トランジスタＤＲＴｒのソースとが一体として形成され、駆動トランジスタＤＲＴｒのドレインと制御トランジスタＡＺＴｒのソースとが一体として形成される。
　なお、この例では、電源トランジスタＤＳＴｒ、駆動トランジスタＤＲＴｒ、および制御トランジスタＡＺＴｒのチャネル幅を等しく描いたが、これに限定されるものではなく、これに代えて、例えば、これらのトランジスタのチャネル幅を互いに異なるようにしてもよい。
　書込トランジスタＷＳＴｒは、他の３つのトランジスタと離間して形成されている。書込トランジスタＷＳＴｒおよび制御トランジスタＡＺＴｒは、水平方向（横方向）に並設され、書込トランジスタＷＳＴｒのゲートと、制御トランジスタＡＺＴｒのゲートとは、互いに接続され、一体として形成されている。そして、水平方向に並設された１行分のサブ画素１１における書込トランジスタＷＳＴｒおよび制御トランジスタＡＺＴｒのゲートは、互いに接続されている。すなわち、表示部１０では、このゲートが走査線ＷＳＬとして機能するようになっている。
　表示部１０では、水平方向（横方向）に隣り合う２つのサブ画素１１のレイアウトは、互いに左右が反転している。具体的には、この例では、サブ画素１１Ｒとその右隣のサブ画素１１Ｇのレイアウトが、互いに左右が反転しており、サブ画素１１Ｂとその右隣のサブ画素１１Ｒのレイアウトは、互いに左右が反転している。そして、隣り合う２つのサブ画素１１では、制御トランジスタＡＺＴｒが一体として形成されている。
　図４は、隣り合う２つのサブ画素１１における、制御トランジスタＡＺＴｒのレイアウト構成を表すものである。隣り合う２つのサブ画素１１では、制御トランジスタＡＺＴｒのソースＥＳ１，ＥＳ２は別々に形成される。一方、２つの制御トランジスタＡＺＴｒのゲートＥＧは一体として形成され、ドレインＥＤは一体として形成されている。これにより、２つの制御トランジスタＡＺＴｒのチャネル部ＣＨ（斜線部）は一体として形成される。言い換えれば、２つのトランジスタのチャネル部を接続部分ＰＣを介して接続することにより、チャネル部ＣＨを形成している。この構成により、表示部１０では、２つの制御トランジスタＡＺＴｒをオン状態にしたときに、等価的なチャネル幅を広くすることができるため、オン抵抗を低くすることができるようになっている。
　また、表示部１０では、隣り合う２つのサブ画素１１の境界付近におけるチャネル部ＣＨの長さＬｃｈは、ゲートＥＧの幅Ｗよりも短くしている。具体的には、隣り合う２つのサブ画素１１の境界付近におけるチャネル部ＣＨの端部のうち、駆動トランジスタＤＲＴｒが配置された側（上側）の端部Ｅ１を、ゲートＥＧに対応する領域内に設けることにより、チャネル部ＣＨの長さＬｃｈをゲートＥＧの幅Ｗよりも短くしている。これにより、表示部１０では、制御トランジスタＡＺＴｒがオフ状態になったときに、ソースＥＳ１とソースＥＳ２を電気的に分離することができるようになっている。
　駆動部２０は、外部から供給される画像信号Ｓpicおよび同期信号Ｓsyncに基づいて、表示部１０を駆動するものである。この駆動部２０は、図１に示したように、画像信号処理部２１と、タイミング生成部２２と、走査線駆動部２３と、電源制御線駆動部２５と、データ線駆動部２７とを備えている。
　画像信号処理部２１は、外部から供給される画像信号Ｓpicに対して所定の信号処理を行い、画像信号Ｓpic2を生成するものである。この所定の信号処理としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
　タイミング生成部２２は、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３、電源制御線駆動部２５およびデータ線駆動部２７に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御するものである。
　走査線駆動部２３は、タイミング生成部２２から供給された制御信号に従って、複数の走査線ＷＳＬに対して走査信号ＷＳを順次印加することにより、行ごとにサブ画素１１を順次選択するものである。
　電源制御線駆動部２５は、タイミング生成部２２から供給された制御信号に従って、複数の電源制御線ＤＳＬに対して電源制御信号ＤＳを順次印加することにより、行ごとにサブ画素１１の発光動作および消光動作の制御を行うものである。
　データ線駆動部２７は、画像信号処理部２１から供給された画像信号Ｓpic2およびタイミング生成部２２から供給された制御信号に従って信号Ｓigを生成するものである。その際、データ線駆動部２７は、各サブ画素１１の発光輝度を示す画素電圧Ｖsigと、後述するＶth補正を行うための電圧Ｖofsと交互に配置することにより、信号Ｓigを生成する。そして、データ線駆動部２７は、このようにして生成した信号Ｓigを、各データ線ＤＴＬに印加するようになっている。
　この構成により、駆動部２０は、後述するように、サブ画素１１に対して初期化を行い、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるための補正（Ｖth補正およびμ（移動度）補正）を行い、画素電圧Ｖsigの書込みを行うようになっている。
［動作および作用］
　続いて、本実施の形態の表示装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して、表示装置１の全体動作概要を説明する。駆動部２０は、外部から供給される画像信号Ｓpicおよび同期信号Ｓsyncに基づいて、表示部１０を駆動する。具体的には、画像信号処理部２１は、外部から供給される画像信号Ｓpicに対して所定の信号処理を行い、画像信号Ｓpic2を生成する。タイミング生成部２２は、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３、電源制御線駆動部２５およびデータ線駆動部２７に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する。走査線駆動部２３は、タイミング生成部２２から供給された制御信号に従って、複数の走査線ＷＳＬに対して走査信号ＷＳを順次印加することにより、行ごとにサブ画素１１を順次選択する。電源制御線駆動部２５は、タイミング生成部２２から供給された制御信号に従って、複数の電源制御線ＤＳＬに対して電源制御信号ＤＳを順次印加することにより、行ごとにサブ画素１１の発光動作および消光動作の制御を行う。データ線駆動部２７は、画像信号処理部２１から供給された画像信号Ｓpic2およびタイミング生成部２２から供給された制御信号に従って、各サブ画素１１の輝度に対応する画素電圧Ｖsigを含む信号Ｓigを生成し、各データ線ＤＴＬに印加する。表示部１０は、駆動部２０から供給された走査信号ＷＳ、電源制御信号ＤＳ、および信号Ｓigに基づいて表示を行う。
（詳細動作）
　次に、表示装置１の詳細動作を説明する。
　図５は、表示装置１における表示動作のタイミング図を表すものである。この図は、着目した１つのサブ画素１１に対する表示駆動の動作例を表すものである。図５において、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源制御信号ＤＳの波形を示し、（Ｃ）は信号Ｓigの波形を示し、（Ｄ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示す。図５（Ｄ），（Ｅ）では、同じ電圧軸を用いて各波形を示している。
　駆動部２０は、１水平期間（１Ｈ）内において、サブ画素１１の初期化を行い（初期化期間Ｐ１）、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるためのＶth補正を行い（Ｖth補正期間Ｐ２）、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともに、Ｖth補正とは異なるμ（移動度）補正を行う（書込・μ補正期間Ｐ３）。そして、その後に、サブ画素１１の発光素子１９が、書き込まれた画素電圧Ｖsigに応じた輝度で発光する（発光期間Ｐ４）。以下に、その詳細を説明する。
　まず、電源制御線駆動部２５は、タイミングｔ１において、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図５（Ｂ））。これにより、電源トランジスタＤＳＴｒはオフ状態になり、発光素子１９への電流供給が停止し、発光素子１９は消光する。
　次に、データ線駆動部２７は、タイミングｔ２において、信号Ｓigを電圧Ｖofsに設定する（図５（Ｃ））。そして、電源制御線駆動部２５は、タイミングｔ３において、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図５（Ｂ））。これにより、電源トランジスタＤＳＴｒはオン状態になり、駆動トランジスタＤＲＴｒのソース（容量素子Ｃｓ１）に電圧Ｖccが供給される。
　次に、駆動部２０は、タイミングｔ４～ｔ５の期間（初期化期間Ｐ１）において、サブ画素１１を初期化する。具体的には、タイミングｔ４において、走査線駆動部２３が、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図５（Ａ））。これにより、書込トランジスタＷＳＴｒおよび制御トランジスタＡＺＴｒがオン状態になる。書込トランジスタＷＳＴｒがオン状態になることにより、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇ（容量素子Ｃｓ１の一端）は電圧Ｖofsに設定される（図５（Ｅ））。これにより、容量素子Ｃｓ１の両端間の電圧差（Ｖcc－Ｖofs）は、駆動トランジスタＤＲＴｒのしきい値電圧Ｖthの絶対値よりも大きい値に設定され、サブ画素１１が初期化される。
　また、タイミングｔ４において、制御トランジスタＡＺＴｒがオン状態になることにより、駆動トランジスタＤＲＴｒのドレインに電圧Ｖssが供給される。この電圧Ｖssは、この例では、発光素子１９のカソードの電圧Ｖcathと発光素子１９のしきい値電圧Ｖonの和よりも低い（Ｖss＜Ｖcath＋Ｖon）ものである。これにより、発光素子１９のアノード・カソード間電圧はしきい値電圧Ｖonよりも低くなるため、発光素子１９には電流は流れない。この状態はタイミングｔ６まで続き、その間、発光素子１９は消光状態を維持する。
　次に、駆動部２０は、タイミングｔ５～ｔ６の期間（Ｖth補正期間Ｐ２）において、Ｖth補正を行う。具体的には、電源制御線駆動部２５が、タイミングｔ５において、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図５（Ｂ））。これにより、電源トランジスタＤＳＴｒはオフ状態になり、容量素子Ｃｓ１の他端から、駆動トランジスタＤＲＴｒ、制御トランジスタＡＺＴｒの順に電流が流れ、容量素子Ｃｓ１が放電される。すなわち、タイミングｔ５では、容量素子Ｃｓ１の両端間の電圧差が、駆動トランジスタＤＲＴｒのしきい値電圧Ｖthの絶対値よりも大きいため、駆動トランジスタＤＲＴｒのソースからドレインへ、ゲート・ソース間電圧Ｖgsに応じた電流が流れる。これにより、駆動トランジスタＤＲＴｒのソース電圧Ｖｓは徐々に低下する（図５（Ｄ））。このソース電圧Ｖｓの低下に伴い、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsの絶対値が低下するため、駆動トランジスタＤＲＴｒに流れる電流も次第に減少していく。このような負帰還動作により、駆動トランジスタＤＲＴｒのソース電圧Ｖｓは、電圧Ｖofsと、駆動トランジスタＤＲＴｒのしきい値電圧Ｖthの絶対値との和（Ｖofs＋｜Ｖth｜）で表される電圧に収束する。すなわち、このとき、容量素子Ｃｓ１の両端間の電圧差（駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsの絶対値）は、駆動トランジスタＤＲＴｒのしきい値電圧Ｖthの絶対値と等しくなる（｜Ｖgs｜＝｜Ｖth｜）。
　次に、走査線駆動部２３は、タイミングｔ６において、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図５（Ａ））。これにより、書込トランジスタＷＳＴｒおよび制御トランジスタＡＺＴｒはオフ状態になる。そして、データ線駆動部２７は、タイミングｔ７において、信号Ｓigを画素電圧Ｖsigに設定する（図５（Ｃ））。
　次に、駆動部２０は、タイミングｔ８～ｔ９の期間（書込・μ補正期間Ｐ３）において、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともにμ補正を行う。具体的には、走査線駆動部２３が、タイミングｔ８において、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図５（Ａ））。これにより、書込トランジスタＷＳＴｒおよび制御トランジスタＡＺＴｒがオン状態になる。書込トランジスタＷＳＴｒがオン状態になることにより、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsから画素電圧Ｖsigに低下する（図５（Ｅ））。このとき、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsの絶対値がしきい値電圧Ｖthの絶対値より大きくなるため（｜Ｖgs｜＞｜Ｖth｜）、駆動トランジスタＤＲＴｒのソースからドレインに電流が流れ、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが低下する（図５（Ｄ））。このソース電圧Ｖｓの低下に伴い、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsの絶対値が低下するため、駆動トランジスタＤＲＴｒに流れる電流も次第に減少していく。このような負帰還動作により、駆動トランジスタＤＲＴｒの素子ばらつきの影響が抑えられ（μ補正）、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、画素電圧Ｖsigに応じた電圧に設定される。
　また、タイミングｔ８において、制御トランジスタＡＺＴｒがオン状態になることにより、駆動トランジスタＤＲＴｒのドレインに電圧Ｖssが供給され、タイミングｔ８～ｔ９までの期間において、発光素子１９は消光状態を維持する。
　次に、走査線駆動部２３が、タイミングｔ９において、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図５（Ａ））。これにより、書込トランジスタＷＳＴｒおよび制御トランジスタＡＺＴｒがオフ状態になる。その結果、駆動トランジスタＤＲＴｒのゲートがフローティングとなるため、これ以後、容量素子Ｃｓ１の端子間電圧、すなわち、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsはほぼ維持される。
　次に、駆動部２０は、タイミングｔ１０以降の期間（発光期間Ｐ４）において、サブ画素１１を発光させる。具体的には、タイミングｔ１０において、電源制御線駆動部２５は、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図５（Ｂ））。これにより、電源トランジスタＤＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソースに電圧Ｖccが供給され、駆動トランジスタＤＲＴｒが、画素電圧Ｖsigに応じた電流を発光素子１９に流し、発光素子１９が発光する。
　その後、駆動部２０は、発光デューティ比に対応する期間が経過した後に、タイミングｔ１での動作と同様に、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させ、発光期間Ｐ４が終了する。
　表示装置１では、初期化期間Ｐ１、Ｖth補正期間Ｐ２、および書込・μ補正期間Ｐ３において、制御トランジスタＡＺＴｒをオン状態にしたので、画質を高めることができる。すなわち、発光期間Ｐ４以外の期間は、発光素子１９は消光することが望まれる。よって、仮に、発光期間Ｐ４以外の期間に発光素子１９に電流が流れると、その発光素子１９は発光してしまい、例えば、コントラスト比が低下し、画質が低下してしまうおそれがある。一方、表示装置１では、初期化期間Ｐ１、Ｖth補正期間Ｐ２、および書込・μ補正期間Ｐ３において、制御トランジスタＡＺＴｒをオン状態にしたので、発光素子１９に電流が流れるおそれを低減することができるため、例えばコントラスト比を高めることができ、画質を高めることができる。
　特に、表示部１０では、図４に示したように、隣り合う２つのサブ画素１１において、制御トランジスタＡＺＴｒを一体として形成したので、オン抵抗を低くすることができるため、画質を高めることができる。すなわち、例えば、オン抵抗が十分に低くない場合には、制御トランジスタＡＺＴｒをオン状態にしても、発光素子１９のアノード電圧を十分に低くできないおそれがあり、この場合には、発光素子１９に電流が流れるおそれがある。一方、表示装置１では、隣り合う２つのサブ画素１１において、制御トランジスタＡＺＴｒを一体として形成したので、２つの制御トランジスタＡＺＴｒがオン状態になったときに、等価的なチャネル幅を広くすることができるため、オン抵抗を低くすることができる。よって、初期化期間Ｐ１、Ｖth補正期間Ｐ２、および書込・μ補正期間Ｐ３において、発光素子１９に電流が流れるおそれをより低減することができるため、例えばコントラスト比を高めることができ、画質を高めることができる。
（比較例）
　次に、比較例と対比して、本実施の形態の作用を説明する。比較例に係る表示装置１Ｒは、制御トランジスタＡＺＴｒのレイアウト構成が、本実施の形態の場合と異なるものである。その他の構成は、本実施の形態（図１）と同様である。
　図６は、表示装置１Ｒの表示部１０Ｒの一構成例を表すものである。表示部１０Ｒでは、制御トランジスタＡＺＴｒは、電源トランジスタＤＳＴｒや駆動トランジスタＤＲＴｒと同様に、各サブ画素１１内に形成されている。すなわち、本実施の形態に係る表示部１０では、隣り合う２つのサブ画素１１において、制御トランジスタＡＺＴｒを一体として形成したが、比較例に係る表示部１０Ｒでは、隣り合う２つのサブ画素１１において、制御トランジスタＡＺＴｒを別体として形成している。
　これにより、表示装置１Ｒでは、制御トランジスタＡＺＴｒのオン抵抗が高くなってしまうため、例えば、コントラスト比が低下し、画質が低下してしまうおそれがある。また、例えば、制御トランジスタＡＺＴｒのオン抵抗を下げるため、チャネル幅を広くした場合には、画素サイズが増大するため、画素密度が低下してしまうおそれがある。
　一方、本実施の形態に係る表示装置１では、図３，４に示したように、隣り合う２つのサブ画素１１において、制御トランジスタＡＺＴｒを一体として形成している。言い換えれば、２つのサブ画素１１の間の領域を有効利用し、この領域にチャネル部ＣＨを形成している。これにより、表示装置１では、画素サイズが増大するおそれを低減しつつ、オン抵抗を低くすることができる。その結果、表示装置１では、画素密度を高めることができ、画質を高めることができる。
［効果］
　以上のように本実施の形態では、隣り合う２つのサブ画素において、制御トランジスタを一体として形成したので、画質を高めることができる。
［変形例１］
　上記実施の形態では、書込トランジスタＷＳＴｒと制御トランジスタＡＺＴｒとを同時にオンオフしたが、これに限定されるものではない。以下に、本変形例に係る表示装置１Ｂについて詳細に説明する。
　図７は、表示装置１Ｂの一構成例を表すものである。表示装置１Ｂは、表示部１０Ｂおよび駆動部２０Ｂを備えている。表示部１０Ｂは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のサブ画素１２（１２Ｒ，１２Ｇ，１２Ｂ）と、行方向に延伸する複数の制御線ＡＺＬとを有している。この制御線ＡＺＬの一端は、駆動部２０Ｂに接続されている。
　図８は、サブ画素１２の回路構成の一例を表すものである。サブ画素１２は、上記実施の形態に係るサブ画素１１と同様に、書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒと、電源トランジスタＤＳＴｒと、制御トランジスタＡＺＴｒと、発光素子１９と、容量素子Ｃｓ１，Ｃｓ２とを備えている。この例では、制御トランジスタＡＺＴｒのゲートは制御線ＡＺＬに接続され、ソースは駆動トランジスタＤＲＴｒのドレインおよび発光素子１９のアノードに接続され、ドレインには駆動部２０Ｂにより電圧Ｖssが供給されている。すなわち、上記実施の形態に係るサブ画素１１では、制御トランジスタＡＺＴｒのゲートを走査線ＷＳＬに接続したが、本変形例に係るサブ画素１２では、制御トランジスタＡＺＴｒのゲートを制御線ＡＺＬに接続している。水平方向（横方向）に隣り合う２つのサブ画素１２の制御トランジスタＡＺＴｒ（図８のＷ１）は、上記実施の形態の場合と同様に一体として形成されている。
　図９は、サブ画素１２における各トランジスタのレイアウト構成を表すものである。サブ画素１２では、書込トランジスタＷＳＴｒのゲートは、制御トランジスタＡＺＴｒのゲートとは別体として形成されている。これは、図８に示したように、書込トランジスタＷＳＴｒのゲートと制御トランジスタＡＺＴｒのゲートが互いに異なる信号線に接続されていることに対応している。
　駆動部２０Ｂは、外部から供給される画像信号Ｓpicおよび同期信号Ｓsyncに基づいて、表示部１０Ｂを駆動するものである。この駆動部２０Ｂは、図７に示したように、タイミング生成部２２Ｂと、走査線駆動部２３Ｂと、制御線駆動部２４Ｂと、電源制御線駆動部２５Ｂとを備えている。制御線駆動部２４Ｂは、タイミング生成部２２Ｂから供給された制御信号に従って、複数の制御線ＡＺＬに対して制御信号ＡＺを順次印加することにより、行ごとに制御トランジスタＡＺＴｒのオンオフ動作の制御を行うものである。
　この構成により、表示装置１Ｂでは、サブ画素１２を駆動する際の動作の自由度を高めることができる。このように構成しても、上記実施の形態に係る表示装置と同様の効果を得ることができる。
［変形例２］
　上記実施の形態では、図３，４に示したように、２つの制御トランジスタＡＺＴｒが共有する１つのドレインにおいて、コンタクトＣＴを２つ設けたが、これに限定されるものではなく、これに代えて、例えば、図１０に示すように、コンタクトＣＴを１つにしてもよい。この例では、水平方向（横方向）におけるドレインの幅をやや狭め、これに応じて、チャネルＣＨの水平方向両側の端部を斜めにしている。このように構成することにより、画素サイズを小さくすることができ、画素密度を高くすることができる。
　また、図１１に示すように、水平方向（横方向）および垂直方向（縦方向）に隣り合う４つのサブ画素１１に係る制御トランジスタＡＺＴｒが１つのドレインを共有するように構成し、そのドレインにコンタクトＣＴを１つ設けてもよい。この例では、垂直方向に隣り合う２つのサブ画素１１のレイアウトを、互いに上下反転している。これにより、４つのサブ画素１１が１つのドレインを共有するように構成することができる。このように構成することにより、画素サイズをさらに小さくすることができ、画素密度を高くすることができる。
［変形例３］
　上記実施の形態では、図３に示したように、２つの制御トランジスタＡＺＴｒを一体として形成したが、これに限定されるものではなく、これに代えて、例えば、３つ以上の制御トランジスタＡＺＴｒを一体として形成してもよい。３つの制御トランジスタＡＺＴｒを一体として形成した場合の例を図１２に示す。このように構成しても、上記実施の形態に係る表示装置と同様の効果を得ることができる。
［変形例４］
　上記実施の形態では、図３に示したように、駆動トランジスタＤＲＴｒのドレインと制御トランジスタＡＺＴｒのソースとを一体として形成したが、これに限定されるものではなく、これに代えて、例えば、図１３に示すように別々に形成し、これらを配線ＬＬを介して互いに接続してもよい。これにより、例えば、駆動トランジスタＤＲＴｒを高耐圧トランジスタとして構成し、制御トランジスタＡＺＴｒを通常のトランジスタとして構成した場合に、寄生容量を低減することができ、サブ画素１１の動作をより高速化することができる。すなわち、高耐圧トランジスタのドレインまたはソースは、寄生容量が大きくなる場合があるので、そのような場合には、トランジスタを別々に形成することにより、サブ画素１１全体としての寄生容量を小さくすることができる。
［変形例５］
　上記実施の形態では、図３，４に示したように、隣り合う２つのサブ画素１１の境界付近におけるチャネル部ＣＨの端部Ｅ１を水平方向（横方向）に延伸するようにしたが、これに限定されるものではなく、これに代えて、例えば図１４，１５に示すように、チャネル部ＣＨの端部Ｅ２の形状をアルファベット“Ｖ”のような形状にしてもよい。図１４の例は、上記実施の形態の構成（図３，４）に本変形例を適用したものであり、図１５の例は、変形例２の構成（図１０）に本変形例を適用したものである。なお、これに限定されるものではなく、これに代えて、例えば、アルファベット“Ｕ”のような形状にしてもよい。
　これにより、例えば、ゲートＥＧを形成する際、その位置が垂直方向（縦方向）にずれてしまっても、そのずれの許容量を大きくすることができる。すなわち、例えば、上記実施の形態の構成（図４）では、ゲートＥＧが、図４において下方向にずれ、ゲートＥＧの上端部が、チャネル部ＣＨの端部Ｅ１よりも下になってしまった場合には、制御トランジスタＡＺＴｒをオフ状態にしても、ソースＥＳ１とソースＥＳ２が電気的に接続されてしまうおそれがある。また、これを防ぐために、チャネル部ＣＨの端部Ｅ１が図４の例よりも下になるようにチャネル部ＣＨを形成した場合には、制御トランジスタＡＺＴｒをオン状態にしたときの、等価的なチャネル幅が狭くなってしまい、オン抵抗が増大するおそれがある。一方、本変形例では、チャネル部ＣＨの端部Ｅ２の形状をアルファベット“Ｖ”のような形状にしたので、等価的なチャネル幅が狭くなるおそれを低減しつつ、ゲートＥＧがずれたときの許容量を大きくすることができる。
［変形例６］
　上記実施の形態では、図３，４に示したように、制御トランジスタＡＺＴｒのドレインとソースを、ゲートを挟んで対向するように配置したが、これに限定されるものではなく、これに代えて、図１６，１７に示すように、ゲートから見てソースと同じ側に配置してもよい。この例では、制御トランジスタＡＺＴｒのドレインを、２つの制御トランジスタＡＺＴｒのソースの間に配置している。そして、図１７に示すように、チャネル部ＣＨの下側の端部Ｅ３を、ゲートＥＧに対応する領域内に設けている。このように構成することにより、画素サイズをさらに小さくすることができ、画素密度を高くすることができる。
［変形例７］
　上記実施の形態では、水平方向（横方向）に隣り合う２つのサブ画素１１の制御トランジスタＡＺＴｒを一体として形成したが、これに限定されるものではなく、これに代えて、例えば、水平方向および垂直方向に隣り合う４つのサブ画素１１の制御トランジスタＡＺＴｒを一体として形成してもよい。以下に、本変形例について詳細に説明する。
　図１８は、本変形例に係る表示装置１Ｈの一構成例を表すものである。表示装置１Ｈは、表示部１０Ｈと、駆動部２０Ｈとを有している。表示部１０Ｈでは、隣り合う２行分のサブ画素１１が、同じ走査線ＷＳＬに接続されるとともに、同じ電源制御線ＤＳＬに接続されている。駆動部２０Ｈは、走査線駆動部２３Ｈと、電源制御線駆動部２５Ｈと、データ線駆動部２７Ｈとを有している。
　図１９は、表示部１０Ｈにおけるレイアウト構成を表すものである。この例では、隣り合う２行分のサブ画素１１のレイアウトを、互いに上下反転している。そして、この２行分のサブ画素１１における書込トランジスタＷＳＴｒおよび制御トランジスタＡＺＴｒが、水平方向（横方向）に並設され、これらのトランジスタのゲートが、互いに接続されている。すなわち、表示部１０Ｈでは、このゲートが走査線ＷＳＬとして機能する。水平方向および垂直方向に隣り合う４つのサブ画素１１における制御トランジスタＡＺＴｒのゲートは一体として形成されている。そして、４つの制御トランジスタＡＺＴｒのドレインは、変形例６の場合（図１６）と同様に一体として形成されている。これにより、４つの制御トランジスタＡＺＴｒのチャネル部ＣＨは一体として形成される。このように構成することにより、画素サイズをさらに小さくすることができ、画素密度を高くすることができる。
［変形例８］
　上記実施の形態では、２つの制御トランジスタＡＺＴｒを一体として形成したが、これに限定されるものではなく、これに代えて、例えば、図２０，２１に示すように、２つの制御トランジスタＡＺＴｒに加え、２つの電源トランジスタＤＳＴｒ（図２０のＷ２）をも一体として形成してもよい。
［変形例９］
　サブ画素１１の回路構成は、図２に示した構成の他、様々な構成が可能である。以下に、その一例を示す。
　図２２は、本変形例に係るサブ画素１３の一構成例を表すものである。サブ画素１３は、書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒと、電源トランジスタＤＳＴｒと、制御トランジスタＡＺＴｒと、容量素子Ｃｓと、発光素子１９とを備えている。書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ、電源トランジスタＤＳＴｒ、および制御トランジスタＡＺＴｒは、この例では、ＮチャネルＭＯＳ型のＴＦＴにより構成されるものである。書込トランジスタＷＳＴｒのゲートは走査線ＷＳＬに接続され、ソースはデータ線ＤＴＬに接続され、ドレインは駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの一端に接続されている。駆動トランジスタＤＲＴｒのゲートは書込トランジスタＷＳＴｒのドレインおよび容量素子Ｃｓの一端に接続され、ドレインは電源トランジスタＤＳＴｒのソースに接続され、ソースは、制御トランジスタＡＺＴｒのドレイン、容量素子Ｃｓの他端、および発光素子１９のアノードに接続されている。電源トランジスタＤＳＴｒのゲートは電源制御線ＤＳＬに接続され、ドレインには電圧Ｖccが供給され、ソースは駆動トランジスタＤＲＴｒのドレインに接続されている。制御トランジスタＡＺＴｒのゲートは制御線ＡＺＬに接続され、ドレインは容量素子Ｃｓの他端、駆動トランジスタＤＲＴｒのソース、および発光素子１９のアノードに接続され、ソースには電圧Ｖssが供給されている。容量素子Ｃｓの一端は駆動トランジスタＤＲＴｒのゲート等に接続され、他端は駆動トランジスタＤＲＴｒのソース等に接続されている。発光素子１９のアノードは駆動トランジスタＤＲＴｒのソース等に接続され、カソードには電圧Ｖcathが供給されている。この例では、２つの制御トランジスタＡＺＴｒ（図２２のＷ３）を一体として形成し、同様に、２つの電源トランジスタＤＳＴｒ（図２０のＷ４）を一体として形成している。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．適用例＞
　次に、上述した実施の形態で説明した表示装置の適用例について説明する。上記実施の形態の表示装置は、テレビジョン装置、電子ブック、スマートフォン（多機能携帯電話）、デジタルカメラ、ノート型パーソナルコンピュータ、ビデオカメラ、ヘッドマウントディスプレイなど、外部から入力された画像信号あるいは内部で生成した画像信号に基づいて表示を行うあらゆる分野の電子機器の表示装置に適用することが可能である。
　図２３は、スマートフォン３００の外観を表すものである。このスマートフォン３００は、操作部３１０および表示部３２０を有しており、表示部３２０が、上記の表示装置により構成されている。
　上述した実施の形態で説明した表示装置は、様々な電子機器に適用することができる。本技術は、このような電子機器において、画質の向上に大きな貢献がある。
　以上、実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記実施の形態等では、赤色、緑色、青色の３つのサブ画素１１を用いて画素Ｐixを構成したが、これに限定されるものではなく、これに代えて、例えば、図２４に示す表示装置１Ｋのように、赤色、緑色、青色、白色の４つのサブ画素１１を用いて画素Ｐixを構成してもよい。表示装置１Ｋは、表示部１０Ｋと、駆動部２０Ｋとを備えている。表示部１０Ｋの各画素Ｐixは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４つのサブ画素１１（１１Ｒ，１１Ｇ，１１Ｂ，１１Ｗ）を有している。駆動部２０Ｋは、表示部１０Ｋを駆動するものであり、走査線駆動部２３Ｋと、電源制御線駆動部２５Ｋと、データ線駆動部２７Ｋとを有している。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）発光素子と、ドレインおよびソースを有し、前記発光素子に電流を供給する駆動トランジスタと、前記駆動トランジスタのドレインまたはソースに接続された制御トランジスタとを含む画素回路を複数備え、
　隣り合う２つの画素回路における２つの制御トランジスタのチャネル部が一体として形成されている
　表示装置。
（２）各制御トランジスタは、ドレインと、ゲートと、ソースとを有し、
　前記隣り合う２つの画素回路は第１の方向に隣り合い、
　前記２つの制御トランジスタのゲートは前記第１の方向に延伸するように一体として形成され、
　前記２つの制御トランジスタのドレインおよびソースのうち、前記駆動トランジスタと接続された一方は別々に形成され、他方は一体として形成されている
　前記（１）に記載の表示装置。
（３）前記チャネル部のうち、前記隣り合う２つの画素回路間に形成された接続部分の、前記第１の方向と交差する第２の方向におけるチャネル長は、前記制御トランジスタのゲートの前記第２の方向における幅よりも短い
　前記（２）に記載の表示装置。
（４）前記接続部分の、前記駆動トランジスタと接続されたドレインまたはソースが設けられた側の端部は、前記制御トランジスタのゲートに対応する領域内に設けられている
　前記（３）に記載の表示装置。
（５）前記接続部分のチャネル長は、前記隣り合う２つの画素回路の中間付近で最も短い。
　前記（３）または（４）に記載の表示装置。
（６）前記隣り合う２つの画素回路のレイアウトパターンは、前記第１の方向において互いに反転している
　前記（２）から（５）のいずれかに記載の表示装置。
（７）前記第１の方向と交差する第２の方向に隣り合う２つの画素回路のレイアウトパターンは、前記第２の方向において互いに反転している
　前記（６）に記載の表示装置。
（８）前記隣り合う２つの画素回路とこれらの２つの画素回路と前記第２の方向に隣り合う２つの画素回路における４つの制御トランジスタのチャネル部が一体として形成されている
　前記（７）に記載の表示装置。
（９）前記４つの制御トランジスタのドレインおよびソースのうち、前記駆動トランジスタと接続された一方は別々に形成され、他方は一体として形成されている
　前記（８）に記載の表示装置。
（１０）各制御トランジスタのドレインおよびソースは、その制御トランジスタのゲートを挟んで対向して形成されている
　前記（２）から（９）のいずれかに記載の表示装置。
（１１）前記２つの制御トランジスタのドレインおよびソースは、それらの２つの制御トランジスタのゲートの同じ側に形成されている
　前記（２）から（９）のいずれかに記載の表示装置。
（１２）前記駆動トランジスタはゲートを有し、
　各画素回路は、
　前記駆動トランジスタのゲートとソースとの間に挿設された容量素子と、
　オン状態になることにより、前記駆動トランジスタのゲートに画素電圧を伝える書込トランジスタと、
　オン状態になることにより、前記駆動トランジスタのソースに電源電圧を伝える電源トランジスタと
　をさらに含み、
　前記駆動トランジスタのドレインは、前記制御トランジスタのソースおよび発光素子に接続されている
　前記（１）から（１１）のいずれかに記載の表示装置。
（１３）前記書込トランジスタのゲートは、その書込トランジスタが属する画素回路における前記制御トランジスタのゲートと一体として形成されている
　前記（１２）に記載の表示装置。
（１４）前記駆動トランジスタのドレインと前記制御トランジスタのソースが一体として構成されることにより、前記駆動トランジスタのドレインと前記制御トランジスタのソースとが接続されている
　前記（１２）または（１３）に記載の表示装置。
（１５）前記駆動トランジスタのドレインと、前記制御トランジスタのソースとは配線により接続されている
　前記（１２）または（１３）に記載の表示装置。
（１６）表示部と
　前記表示部に対して動作制御を行う制御部と
　を備え、
　前記表示部は、
　発光素子と、ドレインおよびソースを有し、前記発光素子に電流を供給する駆動トランジスタと、前記駆動トランジスタのドレインまたはソースに接続された制御トランジスタとを含む画素回路を複数有し、
　隣り合う２つの画素回路における２つの制御トランジスタのチャネル部が一体として形成されている
　電子機器。
　本出願は、日本国特許庁において２０１４年５月７日に出願された日本特許出願番号２０１４－０９６１７７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (16)

  1. 　発光素子と、ドレインおよびソースを有し、前記発光素子に電流を供給する駆動トランジスタと、前記駆動トランジスタのドレインまたはソースに接続された制御トランジスタとを含む画素回路を複数備え、
    　隣り合う２つの画素回路における２つの制御トランジスタのチャネル部が一体として形成されている
    　表示装置。
  2. 　各制御トランジスタは、ドレインと、ゲートと、ソースとを有し、
    　前記隣り合う２つの画素回路は第１の方向に隣り合い、
    　前記２つの制御トランジスタのゲートは前記第１の方向に延伸するように一体として形成され、
    　前記２つの制御トランジスタのドレインおよびソースのうち、前記駆動トランジスタと接続された一方は別々に形成され、他方は一体として形成されている
    　請求項１に記載の表示装置。
  3. 　前記チャネル部のうち、前記隣り合う２つの画素回路間に形成された接続部分の、前記第１の方向と交差する第２の方向におけるチャネル長は、前記制御トランジスタのゲートの前記第２の方向における幅よりも短い
    　請求項２に記載の表示装置。
  4. 　前記接続部分の、前記駆動トランジスタと接続されたドレインまたはソースが設けられた側の端部は、前記制御トランジスタのゲートに対応する領域内に設けられている
    　請求項３に記載の表示装置。
  5. 　前記接続部分のチャネル長は、前記隣り合う２つの画素回路の中間付近で最も短い。
    　請求項３に記載の表示装置。
  6. 　前記隣り合う２つの画素回路のレイアウトパターンは、前記第１の方向において互いに反転している
    　請求項２に記載の表示装置。
  7. 　前記第１の方向と交差する第２の方向に隣り合う２つの画素回路のレイアウトパターンは、前記第２の方向において互いに反転している
    　請求項６に記載の表示装置。
  8. 　前記隣り合う２つの画素回路とこれらの２つの画素回路と前記第２の方向に隣り合う２つの画素回路における４つの制御トランジスタのチャネル部が一体として形成されている
    　請求項７に記載の表示装置。
  9. 　前記４つの制御トランジスタのドレインおよびソースのうち、前記駆動トランジスタと接続された一方は別々に形成され、他方は一体として形成されている
    　請求項８に記載の表示装置。
  10. 　各制御トランジスタのドレインおよびソースは、その制御トランジスタのゲートを挟んで対向して形成されている
    　請求項２に記載の表示装置。
  11. 　前記２つの制御トランジスタのドレインおよびソースは、それらの２つの制御トランジスタのゲートの同じ側に形成されている
    　請求項２に記載の表示装置。
  12. 　前記駆動トランジスタはゲートを有し、
    　各画素回路は、
    　前記駆動トランジスタのゲートとソースとの間に挿設された容量素子と、
    　オン状態になることにより、前記駆動トランジスタのゲートに画素電圧を伝える書込トランジスタと、
    　オン状態になることにより、前記駆動トランジスタのソースに電源電圧を伝える電源トランジスタと
    　をさらに含み、
    　前記駆動トランジスタのドレインは、前記制御トランジスタのソースおよび発光素子に接続されている
    　請求項１に記載の表示装置。
  13. 　前記書込トランジスタのゲートは、その書込トランジスタが属する画素回路における前記制御トランジスタのゲートと一体として形成されている
    　請求項１２に記載の表示装置。
  14. 　前記駆動トランジスタのドレインと前記制御トランジスタのソースが一体として構成されることにより、前記駆動トランジスタのドレインと前記制御トランジスタのソースとが接続されている
    　請求項１２に記載の表示装置。
  15. 　前記駆動トランジスタのドレインと、前記制御トランジスタのソースとは配線により接続されている
    　請求項１２に記載の表示装置。
  16. 　表示部と
    　前記表示部に対して動作制御を行う制御部と
    　を備え、
    　前記表示部は、
    　発光素子と、ドレインおよびソースを有し、前記発光素子に電流を供給する駆動トランジスタと、前記駆動トランジスタのドレインまたはソースに接続された制御トランジスタとを含む画素回路を複数有し、
    　隣り合う２つの画素回路における２つの制御トランジスタのチャネル部が一体として形成されている
    　電子機器。
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