KR102688791B1 - 표시장치와 그 구동 방법 - Google Patents

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Abstract

표시장치와 그 구동 방법이 개시된다. 이 표시장치의 픽셀 회로는 데이터 샘플링 단계와 발광 단계로 구동될 수 있다. 상기 데이터 샘플링 단계에서 구동 소자의 제1 유효 채널에 전류가 흐르고, 상기 발광 단계에서 상기 구동 소자의 제2 유효 채널에 전류가 흐른다.

Description

표시장치와 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 발광 소자를 구동하는 구동 소자를 가지는 표시장치와 그 구동 방법에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 발광 다이오드 소자(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다.
유기 발광 표시장치의 픽셀들은 OLED와, 게이트-소스간 전압(Vgs)에 따라 OLED에 흐르는 전류를 조절하여 OLED를 구동하는 구동 소자, 구동 소자의 게이트 전압을 유지하는 스토리지 커패시터 등을 포함한다.
구동 소자는 트랜지스터(transistor)로 구현될 수 있다. 유기 발광 표시장치의 화면 전체의 화질을 균일하게 하기 위하여, 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 한다. 그러나, 표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기적 특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술이나, 외부 보상 기술이 적용될 수 있다.
내부 보상 기술은 픽셀들 각각에 내장된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압만큼 데이터 전압을 보상한다. 외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성의 편차(또는 변화) 만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조하여 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상할 수 있다.
구동 소자는 공정 산포에 의해 모든 픽셀들에서 완전히 동일하게 제작되기가 어렵다. 구동 소자들의 편차가 있으면, OLED에 흐르는 전류가 픽셀들 간에 변동이 있을 수 있다. 이 경우, 동일 계조에서 픽셀들 간에 휘도 차이가 보일 수 있다. 이러한 구동 소자들의 공정 산포에 의한 OLED 전류 변동을 줄이기 위하여, 구동 소자의 채널 길이를 크게 할 수 있다. 그런데 아래의 식에서 알 수 있는 바와 같이 구동 소자의 채널 길이를 길게 하면, OLED의 전류(IOLED)가 감소되어 OLED의 애노드 충전양이 감소된다.
여기서, μ는 이동도, Cox는 산화물 용량, Vgs는 게이트-소스간 전압, Vth는 문턱 전압을 각각 나타낸다. W는 채널 폭이고, L은 채널 길이를 나타낸다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 구동 소자의 채널 길이를 길게 하되, 전류가 흐르는 유효 채널 길이가 감소될 수 있는 표시장치와 그 구동 방법을 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 표시장치는 발광 소자를 구동하는 구동 소자를 포함한 픽셀 회로를 포함한다.
상기 구동 소자는 전류가 흐르는 경로의 길이가 서로 다른 제1 및 제2 유효 채널(CH1, CH2)을 가지는 액티브 패턴(ACT)을 포함한다. 데이터 샘플링 단계 동안, 상기 구동 소자의 게이트에 데이터 전압이 인가되고 상기 제1 유효 채널(CH1)에 전류가 흐른다. 발광 단계 동안, 상기 제2 유효 채널(CH2)에 전류가 흐른다. 상기 제2 유효 채널(CH2)의 길이는 상기 제1 유효 채널(CH1)의 길이 보다 작다.
상기 표시장치의 구동 방법은 데이터 샘플링 단계 동안, 상기 구동 소자의 게이트에 데이터 전압을 인가하는 단계; 및 상기 발광 기간 동안, 상기 발광 소자에 전류를 공급하는 단계를 포함한다.
본 발명은 구동 소자의 액티브 패턴에서 전류가 흐르는 유효 채널을 긴 경로와 짧은 경로로 설계하여 채널 길이를 길게 하여 공정 산포로 인한 소자들의 전류 및 전압 변동을 줄이고, 발광 단계에서 유효 채널 길이를 줄여 온 전류(Ion Current)를 증가 시킬 수 있다. 그 결과, 발광 단계에서 발광 소자의 애노드 전압 충전을 빠르게 상승시킬 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 펜타일 픽셀 배치의 일 예를 보여 주는 도면이다.
도 3은 리얼 픽셀 배치의 일 예를 보여 주는 도면이다.
도 4는 도 1에 도시된 드라이브 IC 구성을 보여 주는 블록도이다.
도 5는 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다.
도 6은 내부 보상 회로를 포함한 픽셀 회로를 보여 주는 회로도이다.
도 7은 도 6에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 8은 도 6에 도시된 픽셀 회로의 레이아웃(layout)을 보여 주는 평면도이다.
도 9는 데이터 샘플링 단계에서 구동 소자의 액티브 패턴 상의 채널에서 전류가 흐르는 유효 채널을 보여 주는 도면이다.
도 10은 데이터 샘플링 단계에서 구동 소자의 액티브 패턴 상의 채널에서 전류가 흐르는 유효 채널을 보여 주는 도면이다.
도 11은 픽셀 어레이 기판 상에 형성된 TFT, 커패시터, 및 패드의 단면 구조의 일 예를 보여 주는 단면도이다.
도 12는 구동 소자(DT) 내에서 액티브 패턴의 평면 구조를 확대하여 보여 주는 평면도이다.
도 13a 내지 도 13f는 픽셀 회로를 구성하는 박막층 패턴을 층별로 분리하여 각 층들의 평면 구조를 자세히 보여 주는 평면도이다.
도 14는 데이터 샘플링 단계에서 구동 소자(DT)의 제1 유효 채널을 보여 주는 평면도이다.
도 15는 도 14에서 선 "Ⅰ-Ⅱ"를 따라 절취하여 제1 유효 채널의 단면 구조를 보여 주는 단면도이다.
도 16은 발광 단계에서 구동 소자(DT)의 제2 유효 채널을 보여 주는 평면도이다.
도 17은 도 16에서 선 "Ⅰ-Ⅲ"을 따라 절취하여 제2 유효 채널의 단면 구조를 보여 주는 단면도이다.
도 18은 구동 소자의 유효 채널 길이가 25μm 일 때 구동 소자의 게이트 전압을 보여 주는 시뮬레이션 결과 도면이다.
도 19는 발광 단계에서 구동 소자의 유효 채널 길이가 12.5 μm 와 25 μm 일 때 발광 소자의 애노드 전압을 보여 주는 시뮬레이션 결과 도면이다.
도 20은 발광 단계에서 구동 소자의 유효 채널 길이가 12.5 μm 와 25 μm 일 때 발광 소자의 전류를 보여 주는 시뮬레이션 결과 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 표시장치에서 픽셀 회로와 게이트 구동부는 다수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 MOSFET (metal-oxide-semiconductor field effect transistor) 또는 n 채널 MOSFET 구조의 트랜지스터로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 트랜지스터로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
이하의 실시예에서 픽셀 회로는 p 채널 트랜지스터들로 구현된 예를 중심으로 설명되나, 본 발명은 이에 한정되지 않는다. 실시예에서, "VGL"은 스캔 신호의 게이트 온 전압, "VGH"는 스캔 신호의 게이트 오프 전압, "VEL"은 발광 제어 신호(이하, "EM 신호"라 함)의 게이트 온 전압, "VEH"는 EM 신호의 게이트 오프 전압을 각각 나타낸다.
본 발명의 픽셀들 각각은 발광 소자, 게이트-소스간 전압에 따라 상기 발광 소자에 흐르는 전류를 조절하는 구동 소자, 및 상기 스캔 신호의 펄스에 의해 정의된 데이터 샘플링 단계에 상기 구동 소자의 문턱 전압을 센싱하여 커패시터에 공급하는 내부 보상 회로를 포함한다. 내부 보상 회로는 도 6에 도시된 바와 같이 구동 소자의 게이트에 연결된 커패시터와, 커패시터와 구동 소자 및 발광 소자를 연결하는 하나 이상의 스위치 소자를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1 내지 도 4를 참조하면, 본 발명의 표시장치는 표시패널(100)과, 표시패널 구동부(120, 300)를 포함한다.
표시패널 구동부(120, 300)는 입력 영상의 픽셀 데이터를 화면의 픽셀들에 기입하여 화면 상에 영상을 표시한다. 표시패널 구동부(120, 300)는 표시패널(100)의 게이트 라인들(GL1~GL2)에 게이트 신호를 공급하는 게이트 구동부(120), 픽셀 데이터를 데이터 신호의 전압(이하, "데이터 전압"이라 함)으로 변환하여 데이터 출력 채널들을 통해 데이터 라인들에 공급하는 데이터 구동부(306), 및 데이터 구동부(306)와 게이트 구동부(120)의 동작 타이밍을 제어하는 타이밍 콘트롤러(303)을 포함한다. 데이터 구동부(306)와 타이밍 콘트롤러(303)는 드라이브 IC(Integrated Circuit, 300)에 집적될 수 있다.
표시패널(100)의 화면은 데이터 라인들(DL1~DL6), 데이터 라인들(DL1~DL6)과 교차되는 게이트 라인들(GL1, GL2), 및 픽셀들(P)이 매트릭스 형태로 배치된 픽셀 어레이(AA)를 포함한다. 픽셀들(P)은 데이터 라인들(DL1~DL6)과 게이트 라인들(GL1, GL2)에 의해 정의된 매트릭스 형태로 픽셀 어레이(AA)에 배치된다. 픽셀들(P)은 픽셀 데이터 전압이 인가되어 영상을 표시한다.
픽셀들(P) 각각은 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 “R 서브 픽셀”이라 함), 녹색(Green, 이하 “G 서브 픽셀”이라 함), 및 청색(Blue, 이하 “B 서브 픽셀”이라 함)을 포함한다. 도시하지 않았으나 백색 서브 픽셀이 더 포함될 수 있다. 이하에서, 픽셀은 서브 픽셀로 해석될 수 있다.
서브 픽셀들 각각은 구동 소자의 전기적 특성 예를 들어, 문턱 전압을 센싱하여 구동 소자의 게이트 전압을 보상하는 내부 보상 회로를 포함할 수 있다.
픽셀들(P)은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 펜타일 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 도 2에 도시된 바와 같이 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(P)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 펜타일 픽셀 렌더링 알고리즘은 픽셀들(P) 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상한다.
리얼 컬러 픽셀의 경우, 하나의 픽셀(P)이 도 3에 도시된 바와 같이 R, G 및 B 서브 픽셀로 구성된다.
픽셀 어레이(AA)의 해상도가 n*m 일 때, 픽셀 어레이(AA)는 n 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 m 개의 픽셀 라인들을 포함한다. 도 2 및 도 3에서, #1, #2는 픽셀 라인의 번호를 나타낸다. 픽셀 컬럼은 Y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 X축 방향을 따라 배치된 픽셀들을 포함한다. 1 수평 기간(1H)은 1 프레임 기간을 m 개의 픽셀 라인 개수로 나눈 시간이다. 게이트 구동부(120)가 게이트 신호를 제1 픽셀 라인부터 제m 픽셀 라인까지 순차적으로 출력하여 픽셀들을 라인 단위로 프로그레시브 스캔(progressive scan)할 수 있다. 1 픽셀 라인의 픽셀들은 1 수평 기간(1H) 내에서 초기화, 센싱, 및 데이터 기입으로 동작할 수 있다.
표시패널(100)의 픽셀 어레이(AA)는 유리 기판, 금속 기판, 플라스틱 기판 상에 형성될 수 있다. 플라스틱 OLED 패널의 경우, 플라스틱 기판 상에 픽셀 어레이(AA)가 형성되어 플렉시블 패널로 구현될 수 있다. 플라스틱 OLED 패널은 백 플레이트(Back plate) 상에 접착된 유기 박막 필름 상에 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA) 위에 터치 센서 어레이가 형성될 수 있다.
백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 백 플레이트 상에 유기 박막 필름이 형성된다. 유기 박막 필름 상에 픽셀 어레이(AA)와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이(AA)가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단한다. 유기 박막 필름은 얇은 PI(Polyimide) 필름 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 픽셀 어레이(AA)와 터치 센서 어레이에 인가되는 전원이나 신호를 공급하기 위한 배선들이 형성될 수 있다.
표시패널(100)의 기판에는 픽셀 어레이(AA)와 함께 게이트 구동부(120)가 실장될 수 있다. 표시패널(100)의 기판 상에 직접 형성되는 게이트 구동부(120)는 GIP(Gate in panel) 회로로 알려져 있다.
게이트 구동부(120)는 표시패널(100)의 좌우측 베젤(bezel) 중 일측 베젤에 배치되어 게이트 라인들(GL1, GL2)에 싱글 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다. 싱글 피딩 방식의 경우, 도 1에서 두 개의 게이트 구동부(120) 중 하나가 필요 없다.
게이트 구동부(120)는 표시패널(100)의 좌우측 베젤들 각각에 배치되어 게이트 라인들(GL1, GL2)에 더블 피딩(double feeding) 방식으로 게이트 신호를 공급할 수 있다. 더블 피딩 방식의 경우, 하나의 게이트 라인의 양측 끝단에서 게이트 신호가 동시에 인가될 수 있다.
게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 드라이브 IC(300)로부터 공급되는 게이트 타이밍 신호에 따라 구동되어 게이트 라인들(GL1, GL2)에 게이트 신호(GATE1, GATE2)를 공급한다. 시프트 레지스터는 게이트 신호(GATE1, GATE2)를 시프트시킴으로써 게이트 신호(GATE1, GATE2)를 게이트 라인들(GL1, GL2)에 순차적으로 공급할 수 있다. 게이트 신호(GATE1, GATE2)는 도 6 및 도 7에 도시된 스캔 신호[SCAN(N-1), SCAN(N)], EM 신호[EM(N)] 등을 포함할 수 있다. 스캔 신호[SCAN(N-1), SCAN(N)]는 픽셀 데이터의 데이터 전압(DATA1~DATA6)에 동기된다.
드라이브 IC(300)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호를 출력할 수 있다. 게이트 타이밍 신호는 시프트 레지스터에 입력되는 스타트 신호와 시프트 클럭(shift clock)을 포함할 수 있다. 드라이브 IC(300)는 데이터 채널들을 통해 데이터 라인들(DL1~DL6)에 연결되어 데이터 라인들(DL1~DL6)에 데이터 전압(DATA1~DATA6)을 공급한다.
드라이브 IC(300)는 도 4에 도시된 바와 같이 호스트 시스템(200), 제1 메모리(301), 및 표시패널(100)에 연결될 수 있다. 드라이브 IC(300)는 데이터 연산부(308), 타이밍 콘트롤러(303), 및 데이터 구동부(306)를 포함할 수 있다. 드라이브 IC(300)는 제2 메모리(302), 감마 보상 전압 발생부(305), 전원부(304), 레벨 시프터(Level shifter, 307) 등을 더 포함할 수 있다.
타이밍 콘트롤러(303)는 호스트 시스템(200)으로부터 수신되는 입력 영상의 픽셀 데이터(PDATA)를 데이터 구동부(306)에 제공한다. 타이밍 콘트롤러(303)는 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호와, 데이터 구동부(306)를 제어하기 위한 소스 타이밍 신호를 발생하여 게이트 구동부(120)와 데이터 구동부(306)의 동작 타이밍을 제어할 수 있다.
드라이브 IC(300)는 타이밍 콘트롤러(303)와 레벨 시프터(307)를 통해 게이트 구동부(120)를 구동하기 위한 게이트 타이밍 신호들을 발생할 수 있다. 게이트 타이밍 신호는 스타트 펄스(start pulse, VST), 시프트 클럭(shift clock, GCLK) 등의 게이트 타이밍 신호와, 게이트 온 전압 및 게이트 오프 전압 등의 게이트 전압을 포함한다. 스타트 펄스(VST)와 시프트 클럭(GCLK)은 게이트 온 전압과 게이트 오프 전압 사이에서 스윙한다.
데이터 연산부(308)는 호스트 시스템(200)으로부터 디지털 신호로 입력된 픽셀 데이터를 수신하는 수신부와, 수신부를 통해 입력된 픽셀 데이터를 미리 설정된 화질 알고리즘으로 변조하여 화질을 향상시키는 데이터 연산부를 포함한다. 데이터 연산부(308)는 압축된 픽셀 데이터를 디코딩(Decoding)하여 복원하는 데이터 복원부, 미리 설정된 광학 보상값을 픽셀 데이터에 더하는 광학 보상부, 입력 영상의 평균 화상 레벨(APL) 등을 계산하여 휘도와 소비 전력을 제어하는 휘도 조정부 등을 포함할 수 있다. 광학 보상값은 제조 공정에서 촬영된 카메라 영상을 바탕으로 측정된 화면의 휘도를 바탕으로 픽셀 데이터 각각의 휘도를 보정하기 위한 값으로 설정될 수 있다.
데이터 구동부(306)는 디지털-아날로그 변환기(Digital to Analog converter, 이하 "DAC"라 함)를 이용하여 타이밍 콘트롤러(303)로부터 수신된 픽셀 데이터(디지털 신호)를 감마 보상 전압으로 변환하여 데이터 전압(DATA1~DATA6)을 출력한다. 데이터 구동부(306)로부터 출력된 데이터 전압(DATA1~DATA6)은 드라이브 IC(300)의 데이터 채널에 연결된 출력 버퍼를 통해 픽셀 어레이(AA)의 데이터 라인들(DL1~DL6)에 공급된다.
감마 보상 전압 발생부(305)는 전원부(304)로부터의 감마 기준 전압을 분압 회로를 통해 분배하여 계조별 감마 보상 전압을 발생한다. 감마 보상 전압은 픽셀 데이터의 계조별로 전압이 설정된 아날로그 전압이다. 감마 보상 전압 발생부(305)로부터 출력된 감마 보상 전압은 데이터 구동부(306)에 제공된다.
레벨 시프터(307)는 타이밍 콘트롤러(303)로부터 수신된 게이트 타이밍 신호의 로우 레벨 전압(low level voltage)을 게이트 온 전압(VGL)으로 변환하고, 게이트 타이밍 신호의 하이 레벨 전압(high level voltage)을 게이트 오프 전압(VGH)으로 변환한다. 레벨 시프터(307)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 타이밍 신호와 게이트 전압(VGH, VGL)을 출력하여 게이트 구동부(120)에 공급한다.
전원부(304)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이(AA), 게이트 구동부(120), 및 드라이브 IC(300)의 구동에 필요한 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(304)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, 게이트 온 전압(VGL). 게이트 오프 전압(VGH), 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini) 등의 직류 전원을 발생할 수 있다.
감마 기준 전압은 감마 보상 전압 발생부(305)에 공급된다. 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 레벨 시프터(307)와 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini) 등의 픽셀 전원은 픽셀들(P)에 공통으로 공급된다.
게이트 전압은 VGH = 15V, VEH = 13V, VGL = -6V, VEL = -6V로 설정될 수 있으나 이에 한정되지 않는다. 픽셀 전원은 ELVDD = 13V, ELVSS = 0V로 설정될 수 있으나 이에 한정되지 않는다. 감마 기준 전압에 의해 결정되는 데이터 전압(Vdata)의 전압 범위는 Vdata = 0~5V일 수 있으나 이에 한정되지 않는다. 초기화 전압(Vini)은 데이터 전압(Vdata) 보다 낮고 발광 소자(OLED)의 문턱 전압 보다 낮은 직류 전압으로 설정되어 발광 소자(OLED)의 발광을 억제하고, 픽셀들의 주요 노드들을 초기화한다.
제2 메모리(302)는 드라이브 IC(300)에 전원이 입력될 때 제1 메모리(301)로부터 수신된 보상값, 레지스터 설정 데이터 등을 저장한다. 보상값은 화질 향상을 한 다양한 알고리즘에 적용될 수 있다. 보상값은 광학 보상값을 포함할 수 있다.
레지스터 설정 데이터는 데이터 구동부(306), 타이밍 콘트롤러(303), 감마 보상 전압 발생부(305), 전원부(34) 등의 동작과 파형의 타이밍, 전원부(34)의 출력 전압 레벨 등을 정의한다. 제1 메모리(301)는 플래시 메모리(Flash memory)를 포함할 수 있다. 제2 메모리(302)는 SRAM(Static RAM)을 포함할 수 있다.
호스트 시스템(200)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 차량용 디스플레이, 모바일 시스템, 웨어러블 시스템 중 어느 하나일 수 있다.
모바일 시스템에서 호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 모바일 시스템에서 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC(300)에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)(310)를 통해 드라이브 IC(300)에 연결될 수 있다.
도 5는 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다.
도 5를 참조하면, 픽셀 회로는 제1 내지 제3 회로부들(10, 20, 30)과, 제1 내지 제3 연결부들(12, 23, 13)을 포함할 수 있다. 이 픽셀 회로에서 하나 이상의 구성 요소가 생략되거나 추가될 수 있다.
제1 회로부(10)는 픽셀 구동 전압(ELVDD)을 구동 소자(DT)에 공급한다. 구동 소자(DT)는 게이트(DRG), 소스(DRS), 및 드레인(DRD)을 포함한 트랜지스터로 구현될 수 있다. 제2 회로부(20)는 구동 소자(DT)의 게이트(DRG)에 연결된 커패시터(Cst)를 충전하고, 1 프레임 기간 동안 커패시터(Cst)의 전압을 유지한다. 제3 회로부(30)는 구동 소자(DT)를 통해 픽셀 구동 전압(ELVDD)으로부터 공급되는 전류를 발광 소자(OLED)에 제공하여 전류를 빛으로 전환한다.
제3 회로부(30)는 구동 소자(DT)의 문턱 전압 또는 전기적 특성 변화를 실시간 센싱하는 센싱부에 연결될 수 있다.
제1 연결부(12)는 제1 회로부(10)와 제2 회로부(20)를 연결한다. 제2 연결부(23)는 제2 회로부(20)와 제3 회로부(30)를 연결한다. 제3 연결부(13)는 제3 회로부(30)와 제1 회로부(10)를 연결한다. 제1 연결부(12), 제2 연결부(23), 제3 연결부(13) 각각은 하나 이상의 트랜지스터와 배선을 포함할 수 있다.
내부 보상 회로는 회로부들(10, 20, 30)과 연결부들(12, 23, 13)에 연결될 수 있다.
픽셀 회로는 도 6과 같은 내부 보상 회로를 포함한 픽셀 회로로 구현될 수 있다. 이 픽셀 회로는 도 7에 도시된 바와 같이 초기화 단계(Ti), 데이터 샘플링 단계(Ts), 및 발광 단계(Tem)로 나뉘어 동작할 수 있다.
도 6에 도시된 픽셀 회로는 제N(N은 자연수) 픽셀 라인에 속한 임의의 서브 픽셀 회로를 예시한다. 픽셀 회로는 구동 소자(DT)의 문턱 전압(Vth)을 센싱하고 그 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상하는 내부 보상 회로를 포함한다.
표시패널(100)은 도 6에 도시된 바와 같이 픽셀 구동 전압(ELVDD)을 픽셀들(P)에 공급하기 위한 제1 전원 라인(61), 저전위 전원 전압(ELVSS)을 픽셀들(P)에 공급하기 위한 제2 전원 라인(62), 및 초기화 전압(Vini)을 픽셀들(P)에 공급하기 위한 제3 전원 라인(60)을 더 포함할 수 있다.
도 6 및 도 7을 참조하면, 픽셀 회로는 발광 소자(OLED)와, 다수의 트랜지스터들(T1~T6, DT), 커패시터(Cst) 등을 포함한다.
트랜지스터들(T1-T6, DT)은 p 채널 트랜지스터로 구현될 수 있다. 트랜지스터들(T1-T6, DT)은 스위치 소자들(T1-T6)과, 구동 소자(DT)로 나뉘어질 수 있다.
픽셀 회로에 제N-1 스캔 신호[SCAN(N-1)], 제N 스캔 신호[SCAN(N)], EM 신호[EM(N)] 등의 게이트 신호가 인가될 수 있다. 제N-1 스캔 신호[SCAN(N-1)]의 펄스는 제N-1 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N 스캔 신호[SCAN(N)]의 펄스는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N 스캔 신호[SCAN(N)]의 펄스는 제N-1 스캔 신호(SCAN(N-1))와 동일한 펄스폭으로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]의 펄스 보다 늦게 발생된다. 스캔 신호[SCAN(N-1), SCAN(N)]의 펄스폭은 1 수평 기간(1H)으로 설정될 수 있다.
픽셀 회로의 구동 소자(DT)는 게이트와 채널 영역을 공유하는 제1 및 제2 구동 소자(DR1, DR2)를 포함한다. 발광 소자(OLED)는 애노드 및 캐소드와, 이 전극들 사이에 형성된 유기 화합물층(EL)을 포함한다. 유기 화합물층(EL)은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)의 애노드와 캐소드 사이에 커패시터(COLED)가 연결될 수 있다. 발광 소자(OLED)에 전류가 흐를 때 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 발생되고, 그 결과 발광층(EML)이 가시광이 방출될 수 있다.
픽셀 회로는 제1 내지 제4 노드(n1~n4)를 포함한다. 제1 노드(n1)는 커패시터(Cst), 제1 스위치 소자(T1)의 제1 전극, 제5 스위치 소자(T5)의 제2 전극, 및 구동 소자(DT)의 게이트에 연결된다. 제2 노드(n2)는 제3 스위치 소자(T3)의 제2 전극과, 제2 구동 소자(DR2)의 제1 전극에 연결된다. 제3 노드(n3)는 제2 구동 소자(DR2)의 제2 전극과 제4 스위치 소자(D4)의 제1 전극에 연결된다. 제4 노드(n4)는 제4 스위치 소자(T4)의 제2 전극, 제6 스위치 소자(T6)의 제2 전극, 및 발광 소자(OLED)의 애노드에 연결된다.
픽셀 구동 전압(ELVDD)은 제1 전원 라인(61)을 통해 픽셀들(P)에 공급된다. 커패시터(Cst)는 제1 전원 라인(61)과 제1 노드(n1) 사이에 연결된다.
제1 스위치 소자(T1)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 구동 소자(DR1)의 게이트와 제2 전극을 연결한다. 제1 스위치 소자(T1)는 제2 게이트 라인(53)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제1 구동 소자(DR1)의 제2 전극에 연결된 제2 전극을 포함한다.
제2 스위치 소자(T2)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 라인(51)을 제1 구동 소자(DR1)의 제1 전극에 연결한다. 제2 스위치 소자(T2)는 제2 게이트 라인(53)에 연결된 게이트, 데이터 라인(51)에 연결된 제1 전극, 및 제1 구동 소자(DR1)의 제1 전극에 연결된 제2 전극을 포함한다.
제3 스위치 소자(T3)는 EM 신호[EM(N)]의 게이트 온 전압(VEL)에 따라 턴-온되어 픽셀 구동 전압(ELVDD)이 인가되는 제1 전원 라인(61)을 제2 구동 소자(DR2)의 제1 전극에 연결한다. EM 신호[EM(N)]는 제3 게이트 라인(54)을 통해 픽셀들(P)에 공급된다. 제3 스위치 소자(T3)는 제3 게이트 라인(54)에 연결된 게이트, 제1 전원 라인(61)에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다.
제4 스위치 소자(T4)는 EM 신호[EM(N)]의 게이트 온 전압(VEL)에 따라 턴-온되어 제2 구동 소자(DR2)의 제2 전극을 발광 소자(OLED)의 애노드에 연결한다. 제4 스위치 소자(T4)의 게이트는 제3 게이트 라인(54)에 연결된다. 제4 스위치 소자(T4)의 제1 전극은 제3 노드(n13)에 연결되고, 제4 스위치 소자(T4)의 제2 전극은 제4 노드(n14)를 경유하여 발광 소자(OLED)의 애노드에 연결된다.
제5 스위치 소자(T5)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제3 전원 라인(60)을 제1 노드(n1)에 연결하여 초기화 단계(Ti) 동안 커패시터(Cst)와 구동 소자(DT)의 게이트를 초기화한다. 제N-1 스캔 신호[SCAN(N-1)]는 제1 게이트 라인(52)을 통해 픽셀들(P)에 공급된다. 초기화 전압(Vini)은 제3 전원 라인(60)을 통해 픽셀들(P)에 공급된다. 제5 스위치 소자(T5)는 제1 게이트 라인(52)에 연결된 게이트, 제3 전원 라인(60)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.
제6 스위치 소자(T6)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 샘플링 단계(Ts)에서 제3 전원 라인(60)을 발광 소자(OLED)의 애노드에 연결한다. 데이터 샘플링 단계(Ts)에서, 발광 소자(OLED)는 애노드와 캐소드간 전압이 자신의 문턱 전압 보다 작기 때문에 발광되지 않는다. 제6 스위치 소자(T6)는 제2 게이트 라인(53)에 연결된 게이트, 제3 전원 라인(60)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.
제1 구동 소자(DR1)는 데이터 샘플링 단계(Ts)에서 턴-온된다. 제1 구동 소자(DR1)는 제1 노드(n1)에 연결된 게이트, 제2 스위치 소자(T2)의 제2 전극에 연결된 제1 전극, 및 제1 스위치 소자(T1)의 제2 전극에 연결된 제2 전극을 포함한다.
제2 구동 소자(DR2)는 발광 단계(Tem)에서 게이트-소스 간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류를 조절하여 발광 소자(OLED)를 구동한다. 제2 구동 소자(DR2)는 제1 노드(n1)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
제1 및 제2 구동 소자(DR1, DR2)는 게이트를 공유하여, 전류가 흐르는 채널을 공유한다. 제1 및 제2 구동 소자(DR1, DR1)의 문턱 전압은 실질적으로 동일하게 설정될 수 있다.
픽셀 회로의 내부 보상 회로 동작은 픽셀 회로의 주요 노드들이 초기화되는 초기화 단계(Ti), 제1 구동 소자(DR1)의 문턱 전압이 센싱되고 이 문턱 전압 만큼 구동 소자(DT)의 게이트 전압이 보상되는 데이터 샘플링 단계(Ts), 및 제2 구동 소자(DR2)의 게이트-소스 전압(Vgs)에 따라 흐르는 전류로 발광 소자(OLED)가 발광되는 발광 단계(Tem)으로 나뉘어질 수 있다.
초기화 단계(Ti)에 제N-1 스캔 신호[SCAN(N-1)]는 게이트 온 전압(VGL)의 펄스로 발생되어 제1 게이트 라인(52)에 공급된다. 그 결과, 제5 스위치 소자(T5)가 초기화 단계(Ti)에서 턴-온되어 제1 노드(n1), 커패시터(Cst), 및 구동 소자(DR1, DR2)의 게이트가 초기화 전압(Vini)까지 방전된다. 그 결과, 초기화 단계(Ti)에 커패시터(Cst)와, 구동 소자(DR1, DR1)의 게이트 전압이 초기화 전압(Vini)으로 초기화된다.
데이터 샘플링 단계(Ts)에서, 픽셀 데이터의 데이터 전압(Vdata)이 데이터 라인(51)에 공급된다. 제N 스캔 신호[SCAN(N)]는 데이터 전압(Vdata)에 동기되는 게이트 온 전압(VGL)의 펄스로 발생되어 제2 게이트 라인(53)에 공급된다. 그 결과, 데이터 샘플링 단계(Ts)에서 제1, 제2 및 제6 스위치 소자들(T1, T2, T6)이 턴-온된다. 이 때, 데이터 전압(Vdata)이 제1 노드(n1)에 인가되고, 제1 노드(n1)의 전압이 Vini로부터 Vdata - |Vth|으로 변한다. 데이터 샘플링 단계(Ts)에 센싱된 구동 소자(DR1, DR2)의 문턱 전압(Vth)만큼 보상된 데이터 전압(Vdata)이 커패시터(Cst)에 충전된다. 따라서, 픽셀들 간에 구동 소자(DT)의 문턱 전압(Vth)의 편차가 있다거나 문턱 전압(Vth)의 경시 변화가 발생하더라도 구동 소자(DT)의 게이트 전압이 문턱 전압(Vth)만큼 보상될 수 있다.
초기화 단계(Ti)와 데이터 샘플링 단계(Ts)에서, EM 신호[EM(N)]는 게이트 오프 전압(VEH)을 유지한다. 이 기간(Ti, Ts) 동안, 제3 및 제4 스위치 소자들(T3, T4)이 오프 상태를 유지하므로 발광 소자(OLED)에 전류가 흐르지 않는다.
발광 단계(Tem)에 EM 신호[EM(N)]의 전압이 게이트 온 전압(VEL)으로 변한다. 그 결과, 제3 및 제4 스위치 소자들(T13, T14)이 발광 단계(Tem)에서 턴-온된다. 이 때, 발광 단계(Tem)에서 커패시터(Cst)에 저장된 제2 구동 소자(DR2)의 게이트-소스간 전압(Vgs)에 따라 발생되는 전류를 발광 소자(OLED)에 전류가 흘러 발광 소자(OLED)가 발광될 수 있다.
발광 소자(OLED)에 흐르는 전류량은 제2 구동 소자(DR2)의 게이트-소스간 전압(Vgs)에 따라 조절된다. 제2 구동 소자(DR2)의 게이트-소스간 전압(Vgs)은 발광 단계(Tem)에서 Vgs = Vdata-|Vth|-ELVDD이다. 저계조의 휘도를 정밀하게 표현하기 위하여, EM 신호[EM(N)]는 발광 단계(Tem)에서 소정의 듀티비(duty ration)로 게이트 온 전압(VEL)과 게이트 오프 전압(VEH) 사이에서 트랜지션(transition)될 수 있다.
도 8은 도 6에 도시된 픽셀 회로의 레이아웃(layout)을 보여 주는 평면도이다. 도 9는 데이터 샘플링 단계(Ts)에서 구동 소자(DT)의 액티브 패턴 상의 채널에서 전류(Is)가 흐르는 유효 채널을 보여 주는 도면이다. 도 10은 발광 단계(Tem)에서 구동 소자(DT)의 액티브 패턴 상의 채널에서 전류(IOLED)가 흐르는 유효 채널을 보여 주는 도면이다.
도 8 내지 도 10을 참조하면, 구동 소자(DT)는 반도체로 이루어진 액티브 패턴(ACT)을 포함한다. 제1 및 제2 구동 소자(DR1, DR2)의 게이트와 액티브 패턴(ACT)을 공유한다. 액티브 패턴(ACT) 상에서 전류(Is, IOLED)가 흐르는 서로 다른 경로를 갖는 두 개의 유효 채널(CH1, CH2)이 형성된다.
데이터 샘플링 단계(Ts)에서, 액티브 패턴(ACT)의 제1 유효 채널(CH1)을 따라 전류(Is)가 흐른다. 이 때, 전류(Is)는 제2 스위치 소자(T2)로부터 제1 스위치 소자(T1)로 흐른다. 제1 유효 채널(CH1)은 구동 소자(DT) 내에서 1 회 이상 구부러지는(bended) 긴 경로를 따라 형성되어 그 길이가 길게 설정된다. 따라서, 본 발명은 데이터 샘플링(Ts) 단계에서 유효 채널 길이를 길게 하여 공정 산포에 의해 구동 소자(DT)의 전류 변동을 줄여 픽셀들 간에 데이터 샘플링을 균일하게 할 수 있다.
발광 단계(Tem)에서, 액티브 패턴(ACT)의 제2 유효 채널(CH)을 따라 전류(IOLED)가 흐른다. 이 때, 전류(IOLED)는 제3 스위치 소자(T3)로부터 제4 스위치 소자(T4)로 흐른다. 제2 유효 채널(CH2)은 구동 소자(DT) 내에서 짧은 경로를 따라 형성되어 그 길이게 제1 유효 채널(CH1)에 비하여 작게 설정된다. 따라서, 본 발명은 발광 단계(Tem) 단에게서 유효 채널 길이를 짧게 하여 온 전류(On current)를 빠르게 높여 발광 소자(OLED)의 애노드 충전 속도를 빠르게 한다. 따라서, 발광 소자(OLED)의 애노드 전압이 발광 단계(Tem)에서 빠르게 발광 소자(OLED)의 문턱 전압에 빠르게 도달할 수 있다.
도 11은 픽셀 어레이 기판 상에 형성된 제2 구동 소자(DR), 커패시터(Cst), 및 패드(PAD)의 단면 구조의 일 예를 보여 주는 단면도이다.
도 11을 참조하면, 기판(GLS) 상에 제1 금속 패턴(LS)이 형성된다. 기판(GLS)은 유기 박막 필름 예를 들어, 폴리 이미드((Poly-imide) 필름일 수 있다.
제1 금속 패턴(LS)은 구동 소자(DR2)의 아래에 배치되어 구동 소자(DR2)로 조사되는 빛을 차단한다. 버퍼층(BUF)은 무기 절연재료 예를 들어, SiO2, SiNx 등으로 형성되어 금속 패턴(LS)을 덮는다. 액티브 패턴(ACT)의 일부는 커패시터(Cst)의 유전층으로 이용될 수 있다. 구동 소자(DR2)가 Oxide 구동 소자(DR2)로 구현된 경우, 액티브 패턴(ACT)은 IGZO(Indium gallium zinc oxide)를 포함할 수 있다.
액티브 패턴(ACT) 상에 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)은 무기 절연재료로 형성될 수 있다. 제1 및 제2 층간 절연층(ILD1, IDD2)는 제1 게이트 금속 패턴(GATE)과, 소스-드레인 금속 패턴(SD) 사이에 배치되어 이 금속 패턴들 간을 절연한다.
커패시터(Cst)에서 제1 층간 절연층(ILD1) 상에 제2 게이트 금속 패턴(GATE2)이 형성된다. 제2 게이트 금속 패턴(GATE2)은 커패시터(Cst)의 하부 전극을 포함한다.
게이트 금속 패턴(GATE)은 패드(PAD)와 구동 소자(DR2)에 배치된다. 패드(PAD)에 배치된 게이트 금속 패턴(GATE)은 하부 패드 전극을 포함한다. 구동 소자(DR2)에 배치된 게이트 금속 패턴(GATE)은 구동 소자(DR2)의 게이트 전극을 포함한다.
소스-드레인 금속 패턴(SD)은 패드(PAD), 구동 소자(DR2), 및 커패시터(Cst)에 배치된다. 패드(PAD)에 배치된 소스-드레인 금속 패턴(SD)은 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 콘택홀(Contact hole)을 통해 게이트 금속 패턴(GATE)과 접촉되는 상부 패드 전극을 포함한다. 상부 패드 전극은 ACF(Anisotropic Conductive Film)를 통해 드라이브 IC(300)의 출력 단자에 연결될 수 있다.
구동 소자(DR2)에 배치된 소스-드레인 금속 패턴(SD)은 구동 소자(DR2)의 소스 전극 및 드레인 전극을 포함한다. 커패시터(Cst)에 배치된 소스-드레인 금속 패턴(SD)은 커패시터(Cst)의 상부 전극을 포함한다. 소스 전극과 드레인 전극은 제1 및 제2 층간 절연층(ILD1, ILD2)를 관통하는 콘택홀들을 통해 액티브 패턴(ACT)에 접촉된다.
보호층(PAS)은 구동 소자(DR2)와 커패시터(Cst)를 덮는다. 보호층(PAS)은 무기 절연재료로 형성될 수 있다. 평탄화층(OC)은 보호층(PAS)을 덮어 표면을 평탄하게 한다. 평탄화층(OC)은 유기 절연재료로 형성될 수 있다.
발광 소자(OLED)의 애노드 전극(ANO)은 평탄화층(OC) 상에 배치되어 보호층(PAS)과 평탄화층(OC)을 관통하는 콘택홀을 통해 구동 소자(DR2)의 소스-드레인 금속 패턴(SD)에 접촉된다. 애노드 전극(ANO)은 ITO(Indium Tin Oxide)와 같은 투명 전극 물질을 포함할 수 있다. 뱅크 패턴(BANK)은 유기 절연재료로 형성되어 평탄화층(OC)과 애노드 전극(ANO) 상에 배치되어 발광 영역을 정의한다. 발광 소자(OLED)의 유기 화합물층(EL)은 뱅크 패턴(BANK)에 의해 정의된 애노드 전극의 노출 영역 상에 배치되고, 뱅크 패턴(BANK) 상에 배치된다. 발광 소자(OLED)의 캐소드 전극(CAT)은 유기 화합물층(EL) 상에 배치된다. 캐소드 전극은 IZO(Indium Zinc Oxide)와 같은 투명 금속 전극 물질을 포함할 수 있다.
도 12는 구동 소자(DT) 내에서 액티브 패턴(ACT)의 평면 구조를 확대하여 보여 주는 평면도이다.
도 12를 참조하면, 액티브 패턴(ACT)은 구동 소자(DT)의 채널 영역 내에서 1 회 이상 구부러지는 제1 패턴(ACT1)과, 제1 패턴(ACT1)으로부터 분기된 짧은 제2 패턴(ACT2)을 포함한다.
제1 패턴(ACT1)은 구동 소자(DT)의 채널 영역에서 상측 CⅡ 지점과 하측 CⅢ 지점 사이에 연결되며 1 회 이상 구부러져 수직 라인부와 수평 라인부를 포함한다. 제2 패턴(ACT2)은 구동 소자(DT)의 채널 영역에서 좌측 또는 우측의 CI 지점을 지나는 수평 라인부를 포함한다. 제2 패턴(ACT2)의 수평 라인부는 제1 패턴(ACT1)의 수직 라인부로부터 분기된다.
데이터 샘플링 단계(Ts)에서, 구동 소자(DT)에 전류(Is)가 흐르는 제1 유효 채널(CH1)은 CI과 CⅡ 사이에서 제1 패턴(ACT1)과 제2 패턴(ACT2)을 포함한 긴 전류 경로를 포함한다. 전류(Is)는 CI으로부터 CⅡ로 흐른다. 따라서, 제1 유효 채널(CH1)은 CI 지점과 CⅡ 지점 사이에서 제2 패턴(ACT2)과 제1 패턴(ACT1)을 경유한다.
발광 단계(Tem)에서 구동 소자(DT)에 전류(IOLED)가 흐르는 제2 유효 채널(CH2)은 CI과 CⅢ 사이에서 제1 패턴(ACT1)과 제2 패턴(ACT2)을 포함한 짧은 전류 경로를 포함한다. 전류(IOLED)는 CⅢ로부터 CI으로 흐른다.
도 13a 내지 도 13f는 픽셀 회로를 구성하는 박막층 패턴을 층별로 분리하여 각 층들의 평면 구조를 자세히 보여 주는 평면도이다.
반도체 패턴(ACT)은 도 13a의 예와 같이, 스위치 소자들(T1~T6T)과 구동 소자(DT)의 채널 영역들을 지나는 제1 및 제2 패턴들(ACT)을 포함한다. 게이트 금속 패턴(GATE)은 도 13b의 예와 같이, 게이트 라인들(52~54), 스위치 소자들(T1~T6)과 구동 소자(DT)의 게이트 전극(GE)을 포함한다.
제3 전원 라인(60)은 도 13c, 도 15 및 도 17에 도시된 금속 패턴(TM1)으로 형성될 수 있다. 이 금속 패턴(TM1)은 게이트 금속 패턴(GATE)과 소스-드레인 금속 패턴(SD) 사이의 제3 금속 패턴이다.
픽셀 어레이를 구성하는 회로 구성 요소들은 하나 이상의 절연층들을 관통하여 금속 패턴들(GATE, TM1, SD)을 연결하는 다수의 콘택홀들을 포함한다. 도 13d에서 사각형 박스는 도 6에 도시된 픽셀 회로의 콘택홀들을 나타낸다.
소스-드레인 금속 패턴(SD)은 도 13e와 같이 제1 전원 라인, 데이터 라인(51), 및 스위치 소자들(T1~T6)과 구동 소자(DT)의 소스 및 드레인 전극들(SDE)을 포함한다. 도 13f는 도 13a 내지 도 13e에 도시된 박막층들이 적층된 픽셀 회로의 평면 구조를 나타낸다.
도 14는 데이터 샘플링 단계(Ts)에서 구동 소자(DT)의 제1 유효 채널(CH1)을 보여 주는 평면도이다. 도 15는 도 14에서 선 "Ⅰ-Ⅱ"를 따라 절취하여 제1 유효 채널의 단면 구조를 보여 주는 단면도이다. 도 14 및 도 15에 도시된 바와 같이, 제1 유효 채널(CH1)은 구동 소자(DT)의 채널 영역 내의 액티브 패턴에서 2 회 이상 구부러진 긴 전류 경로를 포함한다.
도 16은 발광 단계(Tem)에서 구동 소자(DT)의 제2 유효 채널을 보여 주는 평면도이다. 도 17은 도 16에서 선 "Ⅰ-Ⅲ"을 따라 절취하여 제2 유효 채널의 단면 구조를 보여 주는 단면도이다. 도 16 및 도 17에 도시된 바와 같이, 제2 유효 채널(CH2)은 구동 소자(DT)의 채널 영역 내의 액티브 패턴에서 상대적으로 짧은 전류 경로를 포함한다. 제2 유효 채널(CH2)의 길이(L2)는 제1 유효 채널(CH1)의 그 것(L1) 보다 짧다. 예를 들어, L2는 L1의 1/2 이하의 길이로 설정될 수 있다.
도 18은 구동 소자의 유효 채널 길이가 25μm 일 때 구동 소자(DT)의 게이트 전압[Vdrg(V)]을 보여 주는 시뮬레이션 결과 도면이다. 도 19는 구동 소자(DT)의 유효 채널 길이가 12.5 μm 와 25 μm 일 때 발광 단계(Tem)에서 발광 소자(OLED)의 애노드 전압[Vano(V)]을 보여 주는 시뮬레이션 결과 도면이다. 도 20은 발광 단계(Tem)에서 구동 소자의 유효 채널 길이가 12.5 μm 와 25 μm 일 때 발광 소자(OLED)의 전류[IOLED(pA)]를 보여 주는 시뮬레이션 결과 도면이다. 도 19 및 도 20에서 알 수 있는 바와 같이 발광 단계(Tem)에서 구동 소자(DT)의 유효 채널 길이가 짧아지면 발광 소자(OLED)의 애노드 전압과 커패시터(COLED)의 전압이 상승한다. 그 결과, 발광 단계(Tem)에서 발광 소자(OLED)의 온 전류(On current, Ion)가 더 빠르게 상승할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 120: 게이트 구동부
200 : 호스트 시스템 300 : 드라이브 IC
DT, DR1, DR2: 픽셀 회로의 구동 소자 T1~T6: 픽셀 회로의 스위치 소자
OLED: 발광 소자 ACT, ACT1, ACT2: 액티브 패턴
CH1: 제1 유효 채널 CH2: 제2 유효 채널

Claims (11)

  1. 발광 소자를 구동하는 구동 소자를 포함한 픽셀 회로를 포함하고,
    상기 구동 소자는,
    전류가 흐르는 경로의 길이가 서로 다른 제1 및 제2 유효 채널을 가지는 액티브 패턴을 포함하고,
    상기 액티브 패턴은,
    상기 구동 소자의 채널 영역 내에서 1회 이상 구부러지도록 수평 라인부 및 수직 라인부를 구비하는 제1 액티브 패턴; 및
    상기 구동 소자의 채널 영역 내에서 상기 제1 액티브 패턴의 상기 수직 라인부로부터 분기된 제2 액티브 패턴을 포함하며,
    데이터 샘플링 단계 동안, 상기 구동 소자의 게이트에 데이터 전압이 인가되고 상기 제1 액티브 패턴과 상기 제2 액티브 패턴에 의해 형성되는 상기 제1 유효 채널에 제1 전류가 흐르고,
    발광 단계 동안, 상기 제1 액티브 패턴과 상기 제2 액티브 패턴에 의해 상기 제1 유효 채널과 다르게 형성되는 상기 제2 유효 채널에 제2 전류가 흐르며,
    상기 제2 유효 채널의 길이가 상기 제1 유효 채널의 길이 보다 작은 표시장치.
  2. 제 1 항에 있어서,
    상기 제2 액티브 패턴은 상기 제1 액티브 패턴 보다 짧은 길이를 가지는 표시장치.
  3. 제 2 항에 있어서,
    상기 제1 액티브 패턴의 상기 수평 라인부와 상기 수직 라인부는 상기 채널 영역의 상측의 제2 지점과 하측의 제3 지점을 지나도록 상기 제2 지점과 상기 제3 지점 사이에 배치되고,
    상기 제2 액티브 패턴은 상기 채널 영역의 좌측 또는 우측의 제1 지점을 지나는 수평 라인부를 포함하며,
    상기 채널 영역 내에서 상기 제2 액티브 패턴의 길이가 상기 제1 액티브 패턴의 길이 보다 작은 표시장치.
  4. 제 2 항에 있어서,
    상기 제2 액티브 패턴은 상기 제1 액티브 패턴의 수직 라인부로부터 수평 방향으로 분기되는 수평 라인부를 포함하는 표시장치.
  5. 제 3 항에 있어서,
    상기 제1 유효 채널은 상기 제1 지점과 상기 제2 지점 사이에서 상기 제2 액티브 패턴으로부터 상기 제1 액티브 패턴을 경유하여 상기 제2 지점으로 이어지는 채널이고,
    상기 제2 유효 채널은 상기 제1 지점과 상기 제3 지점 사이에서 상기 제1 액티브 패턴으로부터 상기 제2 액티브 패턴을 경유하여 상기 제1 지점으로 이어지는 채널인 표시장치.
  6. 제 5 항에 있어서,
    상기 제1 유효 채널을 통해 상기 데이터 샘플링 단계에서 발생된 상기 제1 전류가 상기 제1 지점으로부터 상기 제2 지점으로 흐르고,
    상기 제2 유효 채널을 통해 상기 발광 단계에서 발생된 상기 제2 전류가 상기 제3 지점으로부터 상기 제1 지점으로 흐르는 표시장치.
  7. 제 1 항에 있어서,
    상기 구동 소자는,
    상기 게이트와 상기 채널 영역을 공유하는 제1 및 제2 구동 소자들을 포함하는 표시장치.
  8. 제 7 항에 있어서,
    제N(N은 자연수)-1 스캔 신호가 인가되는 제1 게이트 라인;
    상기 제N-1 스캔 신호에 이어서 발생되는 제N 스캔 신호가 인가되는 제2 게이트 라인;
    발광 제어 신호가 인가되는 제3 게이트 라인;
    데이터 신호가 인가되는 데이터 라인;
    소정의 픽셀 구동 전압이 인가되는 제1 전원 라인;
    소정의 저전위 전원 전압이 인가되는 제2 전원 라인; 및
    소정의 초기화 전압이 인가되는 제3 전원 라인을 더 포함하고,
    상기 픽셀 회로에 상기 게이트 라인들, 상기 데이터 라인, 상기 전원 라인들이 연결되는 표시장치.
  9. 제 8 항에 있어서,
    상기 픽셀 회로는,
    상기 제2 게이트 라인에 연결된 게이트, 제1 노드에 연결된 제1 전극, 및 상기 제1 구동 소자의 제2 전극에 연결된 제2 전극을 포함한 제1 스위치 소자(T1);
    상기 제2 게이트 라인에 연결된 게이트, 상기 데이터 라인에 연결된 제1 전극, 및 상기 제1 구동 소자의 제1 전극에 연결된 제2 전극을 포함한 제2 스위치 소자(T2);
    상기 제3 게이트 라인에 연결된 게이트, 상기 제1 전원 라인에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함한 제3 스위치 소자(T3);
    상기 제3 게이트 라인에 연결된 게이트, 제3 노드에 연결된 제1 전극, 제4 노드를 경유하여 상기 발광 소자의 애노드에 연결된 제2 전극을 포함한 제4 스위치 소자(T4);
    상기 제1 게이트 라인에 연결된 게이트, 상기 제3 전원 라인에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함한 제5 스위치 소자(T5);
    상기 제2 게이트 라인에 연결된 게이트, 상기 제3 전원 라인에 연결된 제1 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함한 제6 스위치 소자를 더 포함하는 표시장치.
  10. 제 9 항에 있어서,
    상기 제1 구동 소자는 상기 제1 노드에 연결된 게이트, 상기 제2 스위치 소자의 제2 전극에 연결된 제1 전극, 및 상기 제1 스위치 소자의 제2 전극에 연결된 제2 전극을 포함하고,
    상기 제2 구동 소자가 상기 제1 노드에 연결된 게이트, 상기 제2 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하고,
    상기 발광 소자의 애노드가 상기 제4 노드에 연결되고, 상기 발광 소자의 캐소드가 상기 제2 전원 라인에 연결되는 표시장치.
  11. 삭제
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