JP7402053B2 - 表示パネル及び表示装置 - Google Patents

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Description

本開示の実施例は、表示パネル及び表示装置に関するものである。
表示技術の分野において、有機発光ダイオード（ＯＬＥＤ）表示パネルは、自発光、高コントラスト比、低消費電力、広視野角、高速応答、可撓性パネルに好適であり、温度範囲が広く、製造方法が簡単などの利点を有し、より幅広い適用が期待される。
本開示の実施例は、表示パネルと表示装置を提供する。
本開示の実施例に係る表示パネルは、画素回路構造、データ線、及び電圧信号線を備え、前記データ線は、データ信号を提供するように、前記画素回路構造に接続され；前記電圧信号線は、一定の電圧信号である電圧信号を提供するように前記画素回路構造に接続され；前記画素回路構造は、前記データ線と前記電圧信号線の間に提供される第１安定化容量を含む。
例えば、表示パネルは、ゲート線及び発光素子をさらに含み、そして、走査信号を提供するように、前記ゲート線は前記画素回路構造に接続され；前記画素回路構造は、駆動トランジスタをさらに含み、前記駆動トランジスタは発光素子に電気的に接続されると共に、前記走査信号及び前記データ信号の制御下で駆動電流を出力して、発光素子を発光させるように駆動する。
例えば、前記第１安定化容量の容量値は、前記データ線と前記駆動トランジスタのゲートとの間に位置する寄生容量の１０倍よりも大きい。
例えば、前記第１安定化容量は第１容量電極と第２容量電極を含み、前記第１容量電極は前記電圧信号線に電気的に接続され、前記第２容量電極は前記データ線に電気的に接続される。
例えば、前記表示パネルは、基板をさらに備え、前記画素回路構造、前記ゲート線、前記データ線、及び前記電圧信号線は前記基板上に配置され、前記第１容量電極と前記第２容量電極とは、前記基板に垂直な方向において互いに重なり合う。
例えば、前記電圧信号線と前記データ線は同層に位置し、且つ同じ方向に延在し、前記第１容量電極はデータ線の前記基板に近い側に位置し；前記表示パネルは前記データ線と前記第１容量電極の間に位置する層間絶縁層をさらに含み、前記第１容量電極は、前記層間絶縁層を貫通するビアホールを介して前記電圧信号線に電気的に接続される。
例えば、前記表示パネルは、補償トランジスタをさらに含み、前記駆動トランジスタの第１極と第２極は、それぞれ前記電圧信号線と前記発光素子に接続され；前記補償トランジスタの第１極と第２極は、それぞれ前記駆動トランジスタの第２極とゲートに接続され、前記補償トランジスタのゲートは前記走査線に接続される。
例えば、前記補償トランジスタは、第１極領域、第２極領域、及び第１極領域と第２極領域との間に位置するチャネル領域を含む活性層を有する。前記第１極領域と第２極領域は導体領域であり、前記表示パネルは、前記第２極領域と前記駆動トランジスタのゲートに接続する第１接続電極をさらに含む。
例えば、前記画素回路構造は蓄積容量をさらに含み、前記蓄積容量の第１極と第２極は、それぞれ前記電圧信号線と前記駆動トランジスタのゲートに電気的に接続され、ここで、前記蓄積容量の第１極は、前記第１容量電極と同層に配置されると共に、前記駆動トランジスタのゲートとは、前記基板に垂直な方向において互いに重なり合う。
例えば、前記蓄積容量の第１極と前記データ線とは、前記基板に垂直な方向において互いに重なり合う。
例えば、前記蓄積容量の第１極には開口部が配置され、前記第１接続電極は、前記開口部を介して駆動トランジスタのゲートに電気的に接続される。
例えば、前記画素回路構造は、第２安定化容量をさらに含み、前記第２安定化容量は、前記データ線と前記駆動トランジスタの第１極の間に位置するか、若しくは前記電圧信号線と前記駆動トランジスタの第１極の間に位置する。又は、前記画素回路構造は、第２安定化容量及び第３安定化容量をさらに含み、前記第２安定化容量及び第３安定化容量の一方は前記データ線と前記駆動トランジスタの第１極の間に位置し、他方は前記電圧信号線と前記駆動トランジスタの第１極との間に位置する。
例えば、前記表示パネルは、発光制御信号線、リセット制御信号線、及び初期化信号線をさらに含み、前記画素回路構造は、データ書き込みトランジスタ、第１発光制御トランジスタ、第２発光制御トランジスタ及び第１リセットトランジスタ及び第２リセットトランジスタをさらに含み、前記データ書き込みトランジスタの第１極と第２極は、それぞれ前記データ線と前記駆動トランジスタの第１極に電気的に接続され、前記データ書き込みトランジスタのゲートは前記走査線に電気的に接続され；前記第１発光制御トランジスタのゲートは発光制御信号線に電気的に接続され、前記第１発光制御トランジスタの第１極と第２極は、それぞれ前記電圧信号線と前記駆動トランジスタの第１極に電気的に接続され；第２発光制御トランジスタのゲートは前記発光制御信号線に電気的に接続され、前記第２発光制御トランジスタの第１極と第２極は、それぞれ前記駆動トランジスタの第２極と前記発光素子の第１極に電気的に接続され；前記第１リセットトランジスタのゲートはリセット制御信号線に電気的に接続され、前記第１リセットトランジスタの第１極と第２極は、それぞれ前記初期化信号線と前記駆動トランジスタのゲートと電気的に接続され；第２リセットトランジスタのゲートは前記リセット制御信号線に電気的に接続され、前記第２リセットトランジスタの第１極と第２極は、それぞれ初期化信号線と前記発光素子の第１極に電気的に接続される。
例えば、前記電圧信号線は電源線を含む。
本開示の実施例は、基板、及び基板に位置する画素回路構造、発光素子、ゲート線、データ線、第１電源線、第２電源線、発光制御信号線、初期化信号線、及びリセット信号線を備える表示パネルを提供する。前記画素回路は、蓄積容量、駆動トランジスタ、データ書き込みトランジスタ、補償トランジスタ、第１発光制御トランジスタ、第２発光制御トランジスタ、第１リセットトランジスタ、及び第２リセットトランジスタを含む。前記蓄積容量の第１極は前記第１電源線に電気的に接続され、前記蓄積容量の第２極は第１接続電極を介して前記補償トランジスタの第２極に電気的に接続され；前記データ書き込みトランジスタのゲートは前記ゲートと電気的に接続され、前記データ書き込みトランジスタの第１極と第２極は、それぞれ前記データ線と前記駆動トランジスタの第１極に電気的に接続され；前記補償トランジスタのゲートは前記ゲートに電気的に接続され、前記補償トランジスタの第１極と第２極は、それぞれ前記駆動トランジスタの第２極とゲートに電気的に接続され；前記第１発光制御トランジスタのゲートは前記発光制御信号線に電気的に接続され、前記第１発光制御トランジスタの第１極と第２極は、それぞれ前記第１電源線と前記駆動トランジスタの第１極に電気的に接続され；前記第２発光制御トランジスタのゲートは前記発光制御信号線に電気的に接続され、前記第２発光制御トランジスタの第１極と第２極は、それぞれ前記駆動トランジスタの第２極と前記発光素子の第１極に電気的に接続され；前記第１リセットトランジスタのゲートはリセット制御信号線に電気的に接続され、前記第１リセットトランジスタの第１極と第２極は、それぞれ前記初期化信号線と前記駆動トランジスタのゲートに電気的に接続され；第２リセットトランジスタのゲートは前記リセット制御信号線に電気的に接続され、前記第２リセットトランジスタの第１極と第２極は、それぞれ前記初期化信号線と前記発光素子の第１極に電気的に接続され；前記発光素子の第２極は前記第２電源線に電気的に接続され；前記画素回路構造は前記データ線と前記第１電源線の間に位置する第１安定化容量をさらに含み、前記第１安定化容量は第１容量電極を含み、また、前記第１電源線は前記画素回路構造に一定の電圧信号を提供する。
例えば、前記ゲート線、前記駆動トランジスタのゲート、及び前記蓄積容量の第２極は同層に配置され、前記第１容量電極、前記初期化信号線、前記蓄積容量の第１極は同層に配置され、前記データ線、前記第１電源線、及び第１接続電極は同層に配置される。前記第１容量電極と前記データ線とは、前記基板に垂直な方向において互いに重なり合う。
例えば、前記補償トランジスタ及び前記第１リセットトランジスタは、金属酸化物半導体薄膜トランジスタ又はダブルゲート薄膜トランジスタである。
例えば、前記第１容量電極は前記第１電源線に電気的に接続され、前記第１安定化容量は前記データ線に電気的に接続される第２容量電極をさらに含み、前記第１容量電極と前記第２容量電極とは、前記基板に垂直な方向において互いに重なり合う。
例えば、前記第１容量電極は前記データ線の前記基板に近い側に位置し；前記表示パネルは前記データ線と前記第１容量電極の間に位置する層間絶縁層をさらに含み、前記第１容量電極は、前記層間絶縁層を貫通するビアホールを介して前記第１電源線に電気的に接続される。
例えば、前記蓄積容量の第１極と前記駆動トランジスタのゲートとは、前記基板に垂直な方向において互いに重なり合い；前記蓄積容量の第１極と前記データ線とは、前記基板に垂直な方向において互いに重なり合い；前記蓄積容量の第１極には開口部が設けられ、前記第１接続電極は開口部を介して前記駆動トランジスタのゲートに電気的に接続される。
例えば、前記画素回路構造は、第２安定化容量をさらに含み、前記第２安定化容量は、前記データ線と前記駆動トランジスタの第１極の間に位置するか、若しくは、前記第１電源線と前記駆動トランジスタの第１極の間に位置する。又は、前記画素回路構造は、第２安定化容量及び第３安定化容量をさらに含み、前記第２安定化容量及び第３安定化容量の一方は前記データ線と前記駆動トランジスタの第１極の間に位置し、他方は前記第１電源線と前記駆動トランジスタの第１極との間に位置する。
本開示の実施例は、上述の表示パネルを備える表示装置を提供する。
本開示の実施例の技術案をより明確に説明するため、以下、実施例又は関連技術の説明に必要な図面を簡単に説明する。無論、以下の説明における図面は、本開示の実施例の一部のみであり、本開示を限定するとは意図しない。
本開示の実施例に係る表示パネルの構造を示す図である。
本開示の実施例に係る表示パネルの概略平面図である。
本開示の実施例に係る表示パネルの１つの画素単位のタイミング信号図である。
本開示の他の実施例に係る表示パネルの構造を示す図である。
本開示の実施例に係る表示パネルの概略平面図である。
図５における表示パネルの切断線Ｉ－Ｉ’に沿った断面図である。
図５における表示パネルの切断線ＩＩ－ＩＩ’に沿った断面図である。
以下、図面を参照して、本開示の実施例における技術案を、添付の図面に示される後述で詳述される非限定的な例示的な実施例を参照して、明確かつ完全に説明し、特に本開示における実施例とそれらの様々な特徴及び有利な細部を全面的に説明する。図面に示される特徴は必ずしも縮尺通りに描かれていないことに注意されたい。本開示は、本開示の例示的な実施例を不明瞭にしないように、既知の材料、構成要素、及びプロセス技術の説明を省略する。本開示の例示的な実施例の実施の理解を容易にし、当業者が例示的な実施例を実施できるために、これらの例は挙げられている。したがって、これらの実施例は、本開示の実施例の範囲を限定するものと解釈されるべきではない。
特に定義されない限り、本開示で使用される技術用語又は科学用語は、本開示が属する技術分野の当業者によって理解される通常の意味で理解されるものとする。本開示で使用される用語「第１」、「第２」、及びこれらに類する用語は、いかなる順序、数量、又は重要性も示さなく、単に異なる構成部分を区別するために使用される。また、本開示の各々の実施例において、同一又は類似の参照符号は、同一又は類似の構成要素を示す。
有機発光ダイオードの表示パネルの画素単位において、駆動トランジスタが有機発光素子に接続されており、データ信号や走査信号などの信号の制御下で、有機発光素子に駆動電流を出力して、有機発光素子を発光させるように駆動する。駆動トランジスタのゲート電圧の大きさは、有機発光素子の駆動電流の大きさに直接関係するため、ゲート信号の安定化は、有機発光素子の発光の安定性と表示パネルの表示安定性を達成するための重要な要素である。
本研究において、発明者は、データ信号がデータ線を介して伝送されるとき、データ信号の変動が駆動トランジスタのゲート信号を容易に干渉することを発見した。たとえば、データ信号はデータ線と駆動トランジスタのゲートとの間に形成される寄生容量を介してゲート信号を干渉し、よって、ゲート信号の安定性に影響する。
図１は本開示の実施例に係る表示パネルの構造を示す図であり、図２は本開示の実施例に係る表示パネルの概略平面図である。図１及び図２を併せて参照すると、表示パネル１００は、マトリックス状に配置される複数の画素単位１０１を有し、各々の画素単位１０１は、画素回路構造１０、発光素子２０、ゲート線１１、データ線１２、及び電圧信号線を含む。発光素子２０は有機発光素子ＯＬＥＤであり、発光素子２０は、対応する画素回路構造１０の駆動下で、赤色光、緑色光、青色光、又は白色光などを発させる。当該電圧信号線は１本であっても複数本であってもよい。例えば、図１に示すように、当該電圧信号線は、第１電源線１３、第２電源線１４、初期化信号線１６などの一定の電圧信号を提供する信号線を含んでも良い。
例えば、第１電源線１３は、画素回路構造１０に一定の第１電圧信号ＥＬＶＤＤを提供するように配置され、第２電源線１４は、一定の第２電圧信号ＥＬＶＳＳを提供するように配置され、そして、第１電圧信号ＥＬＶＤＤは第２電圧信号ＥＬＶＳＳより大きい。発光制御信号線１５は、発光制御信号ＥＭを提供するように配置される。初期化信号線１６とリセット制御信号線１７は、それぞれ初期化信号Ｖｉｎｔとリセット制御信号Ｒｅｓｅｔを提供するように配置される。ここで、初期化信号Ｖｉｎｔは一定の電圧信号であり、その大きさは、例えば、第１電圧信号ＥＬＶＤＤと第２電圧信号ＥＬＶＳＳの間であってもよいが、これに限定されない、例えば、第２電圧信号ＥＬＶＳＳ以下である。
当該画素回路構造１０は、駆動トランジスタＴ１、データ書き込みトランジスタＴ２、補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６、第２リセットトランジスタＴ７、及び蓄積容量Ｃｓｔを含む。駆動トランジスタＴ１は、発光素子２０に電気的に接続されており、走査信号Ｓｃａｎ、データ信号Ｄａｔａ、第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳなどの信号の制御下で駆動電流を出力して、発光素子２０を発光させるように駆動する。
例えば、図１に示すように、画素回路構造１０は、データ線１２と電圧信号線との間に位置する第１安定化容量Ｃ１をさらに含み、図１に示す電圧信号線は第１電源線１３を指す。データ線１２上のデータ信号Ｄａｔａが変化するとき、第１安定化容量Ｃ１は、データ線１２と駆動トランジスタＴ１のゲートとの間の寄生容量の駆動トランジスタＴ１のゲート信号への干渉を低減できる。
実際の場合、例えば、第１安定化容量Ｃ１の容量値は、データ線１２と駆動トランジスタＴ１のゲートとの間の寄生容量の１０倍よりも大きくなるように設定されてもよい。この寄生容量の容量値が第1安定化容量Ｃ１と比較して無視しても良い場合には、この寄生容量を介したデータ線信号のゲート信号への影響も無視しても良い。
第１安定化容量Ｃ１は様々な配置方法がある。例えば、第１安定化容量は第１容量電極と第２容量電極を含み、第１容量電極は第１電源線１３に電気的に接続され、第２容量電極はデータ線１２に電気的に接続される。説明すべきなのは、第１容量電極は、第１電源線１３の一部であってもよいし、別途設けられて第１電源線１３に電気的に接続される電極であってもよく、いずれの場合も「第１容量電極は第１電源線に電気的に接続される」に含まれる。同様に、第２容量電極は、データ線１２の一部であってもよいし、別途設けられてデータ線１２に電気的に接続される電極であってもよく、いずれの場合も「第２容量電極はデータ線１２に電気的に接続される」に含まれる。
例えば、作製工程において、表示パネル１００の基板上に、半導体プロセスにより、積層回路層、絶縁層等を含む画素回路構造が作製される。第１容量電極と第２容量電極とは、表示パネル１００の基板に垂直な方向において互いに重なり合うと共に、絶縁層（誘電体層）によって互いに離隔されてコンデンサーを構成する。実際の設計では、第１安定化容量Ｃ１の容量値は、第１容量電極と第２容量電極の間の距離、中間絶縁層の材料（すなわち、誘電率）、及び両者の重なり領域を設計することによって調整できる。
図１に示すように、蓄積容量Ｃｓｔの第１極は第１電源線１３に電気的に接続され、蓄積容量Ｃｓｔの第２極は補償トランジスタＴ３の第２極に電気的に接続される。データ書き込みトランジスタＴ２のゲートはゲート線１１に電気的に接続され、データ書き込みトランジスタＴ２の第１極と第２極は、それぞれデータ線１２と駆動トランジスタＴ１の第１電極に電気的に接続される。補償トランジスタＴ３のゲートは、ゲート線１１に電気的に接続され、補償トランジスタＴ３の第１極と第２極は、それぞれ駆動トランジスタＴ１の第２極とゲートに電気的に接続される。第１発光制御トランジスタＴ４のゲートは、発光制御信号線１５に電気的に接続され、第１発光制御トランジスタＴ４の第１極と第２極は、それぞれ第１電源線１３と駆動トランジスタＴ１の第１極に電気的に接続される。第２発光制御トランジスタＴ５のゲートは、発光制御信号線１５に電気的に接続され、第２発光制御トランジスタＴ５の第１極と第２極は、それぞれ駆動トランジスタＴ１の第２極と発光素子２０の第１極に電気的に接続される。第１リセットトランジスタＴ６のゲートはリセット制御信号線１７に電気的に接続され、第１リセットトランジスタＴ６の第１極と第２極は、それぞれ初期化信号線１６と駆動トランジスタＴ１のゲートに電気的に接続される。第２リセットトランジスタＴ７のゲートはリセット制御信号線１７に電気的に接続され、第２リセットトランジスタＴ７の第１極と第２極は、それぞれ初期化信号線１６と発光素子２０の第１極に電気的に接続される。発光素子２０の第２極は、第２電源線１４に電気的に接続される。本開示の実施例に用いられるトランジスタは、薄膜トランジスタ又は電界効果トランジスタ、又は同じ特性を有する他のスイッチングデバイスであり得ることに留意されたい。ここに用いられるトランジスタのソースとドレインは構造的に対称的であるため、ソースとドレインは構造的に区別がない。本開示の実施例では、トランジスタのゲート以外の２つの極を区別するため、１つの極は第１極、もう１つの極は第２極と直接記載するため、本開示の実施例のすべて又は一部のトランジスタの第１極と第２極は、必要に応じて交換可能である。例えば、本開示の実施例に記載のトランジスタの第１極はソースであり、第２極はドレインであってもよい；又は、トランジスタの第１極はドレインであり、第２極はソースである。
また、トランジスタの特性によって、トランジスタをＮ型とＰ型に分けることができる。本開示の実施例は、Ｐ型トランジスタを例として取り上げて説明する。本開示の実行方法の説明及び開示に基づき、当業者は、格別創意を要することなく、本開示の実施例の画素回路構造におけるトランジスタの少なくとも一部にＮ型トランジスタを採用する実行方法、すなわち、Ｎ型トランジスタ又はＮ型トランジスタとＰ型トランジスタとの組み合わせを採用する実行方法を容易に想到できる。したがって、これらの実行方法も本開示の保護範囲内である。
例えば、本開示の実施例に用いられるトランジスタの活性層は、単結晶シリコン、多結晶シリコン（例えば、低温多結晶シリコン）、又は金属酸化物半導体材料（例えば、ＩＧＺ０、ＡＺ０など）であってもよい。一例では、当該トランジスタはすべてＰ型ＬＴＰＳ（低温多結晶シリコン）薄膜トランジスタである。他の例では、駆動トランジスタＴ１のゲートに直接接続される補償トランジスタＴ３（閾値補償トランジスタ）及び第１リセットトランジスタＴ６は金属酸化物半導体薄膜トランジスタであり、すなわち、トランジスタのチャネル材料は金属酸化物半導体材料（例えば、ＩＧＺ０、ＡＺ０など）である。金属酸化物半導体薄膜トランジスタは低い漏れ電流を有し、これは、駆動トランジスタＴ１のゲート漏れ電流を低減することに有利である。
例えば、本開示の実施例に用いられるトランジスタは、トップゲート型、ボトムゲート型、又はダブルゲート型などの様々な構造を含んでも良い。一例では、駆動トランジスタＴ１のゲートに直接接続される補償トランジスタＴ３と第１リセットトランジスタＴ６はダブルゲート型トランジスタであり、駆動トランジスタＴ１のゲート漏れ電流の低減に有利である。
例えば、図２に示すように、本開示の実施例に係わる表示パネル１００は、データドライブ１０２、走査ドライブ１０３、及びコントローラー１０４をさらに含む。データドライブ１０２は、コントローラー１０４の指示に応じてデータ信号Ｄａｔａを画素単位１０１に提供するように配置され；走査ドライブ１０３は、コントローラー１０４の指示に応じて発光制御信号ＥＭ、走査信号Ｓｃａｎ、及びリセット制御信号Ｒｅｓｅｔを画素単位１０１に提供するように配置される。例えば、走査ドライブ１０３は、当該表示パネルに設けられるＧＯＡ（Ｇａｔｅ ０ｎ Ａｒｒａｙ）構造、又は当該表示パネルにボンディング（Ｂｏｎｄｉｎｇ）されるドライブチップ（ＩＣ）構造である。例えば、異なるドライブを用いて、発光制御信号ＥＭと走査信号Ｓｃａｎをそれぞれ提供することができる。例えば、表示パネル１００は、上記の電圧信号を提供するように、必要に応じて電圧源又は電流源であり得る電源（図示せず）をさらに含む。前記電源は、前記電源はそれぞれ第１電源線１３、第２電源線１４と初期化信号線１６を介して、画素単位１０１に第１電源電圧ＥＬＶＤＤ、第２電源電圧ＥＬＶＳＳ、及び初期化信号Ｖｉｎｔなどを供給するように配置される。
図３は、本開示の実施例に係る表示パネルの１つの画素単位のタイミング信号図である。以下、図３を参照し、本開示の実施例に係わる表示パネルにおける１つの画素単位の駆動方法について説明する。
図３に示すように、画素単位の駆動方法は、１フレームの表示期間内に、リセット段階ｔ１、データ書き込み及び閾値補償段階ｔ２、発光段階ｔ３を有する。
リセット段階ｔ１では、発光制御信号ＥＭをオフ電圧に設定し、リセット制御信号Ｒｅｓｅｔをオン電圧に設定し、走査信号Ｓｃａｎをオフ電圧に設定する。
データ書き込み及び閾値補償段階ｔ２では、発光制御信号ＥＭをオフ電圧に設定し、リセット制御信号Ｒｅｓｅｔをオフ電圧に設定し、走査信号Ｓｃａｎをオン電圧に設定する。
発光段階ｔ３では、発光制御信号ＥＭをオン電圧に設定し、リセット制御信号Ｒｅｓｅｔをオフ電圧に設定し、走査信号Ｓｃａｎをオフ電圧に設定する。
例えば、本開示の実施例におけるオン電圧とは、対応するトランジスタの第１極と第２極の間を導通可能な電圧を指し、オフ電圧とは、対応するトランジスタの第１極と第２極の間を遮断可能な電圧を指す。トランジスタがＰ型のトランジスタである場合、オン電圧は低電圧（例えば、０Ｖ）であり、オフ電圧は高電圧（例えば、５Ｖ）であり；トランジスタがＮ型のトランジスタである場合、オン電圧は高電圧（例えば、５Ｖ）であり、オフ電圧は低電圧（例えば、０Ｖ）である。図３に示される駆動波形はすべてＰ型トランジスタを例に取って説明される。図３に示す駆動波形は、いずれもオン電圧が低電圧（例えば、０Ｖ）で、オフ電圧が高電圧（例えば、５Ｖ）のＰ型トランジスタを例にとって説明する。
図１及び図３を併せて参照すると、リセット段階ｔ１では、発光制御信号ＥＭはオフ電圧であり、リセット制御信号Ｒｅｓｅｔはオン電圧であり、走査信号Ｓｃａｎはオフ電圧である。このとき、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７は、オン状態になる一方、データ書き込みトランジスタＴ２、補償トランジスタＴ３、第１発光制御トランジスタＴ４、及び第２発光制御トランジスタＴ５はオフ状態になる。第１リセットトランジスタＴ６は、初期化信号（初期化電圧）Ｖｉｎｔを駆動トランジスタＴ１のゲートに送信を転送して、蓄積容量Ｃｓｔに蓄積させ、駆動トランジスタＴ１をリセットして、前回（前のフレーム）発光時に蓄積されたデータを消去し、第２リセットトランジスタＴ７は、初期化信号Ｖｉｎｔを発光素子２０の第１極に送信して、発光素子２０をリセットする。
データ書き込み及び閾値補償段階ｔ２では、発光制御信号ＥＭはオフ電圧であり、リセット制御信号Ｒｅｓｅｔはオフ電圧であり、走査信号Ｓｃａｎはオン電圧である。このとき、データ書き込みトランジスタＴ２と補償トランジスタＴ３はオン状態になる一方、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７はオフ状態になる。このとき、データ書き込みトランジスタＴ２は、データ信号電圧Ｖｄａｔａを駆動トランジスタＴ１の第１極に転送する、すなわち、データ書き込みトランジスタＴ２は、走査信号Ｓｃａｎ及びデータ信号Ｄａｔａを受信して、走査信号Ｓｃａｎに応じて、駆動トランジスタＴ１の第１極にデータ信号Ｄａｔａを書き込む。補償トランジスタＴ３はオンして、駆動トランジスタＴ１をダイオード構造に接続することにより、駆動トランジスタＴ１のゲートを充電することができる。充電が完了すると、駆動トランジスタＴ１のゲート電圧はＶｄａｔａ + Ｖｔｈになり、ここで、Ｖｄａｔａはデータ信号電圧であり、Ｖｔｈは駆動トランジスタＴ１の閾値電圧である。すなわち、補償トランジスタＴ３は走査信号Ｓｃａｎを受信し、走査信号Ｓｃａｎに応じて駆動トランジスタＴ１のゲート電圧に対する閾値電圧補償を実行する。この段階では、蓄積容量Ｃｓｔの両端の電圧差はＥＬＶＤＤ-Ｖｄａｔａ-Ｖｔｈである。
発光段階ｔ３では、発光制御信号ＥＭはオン電圧であり、リセット制御信号Ｒｅｓｅｔはオフ電圧であり、走査信号Ｓｃａｎはオフ電圧である。第１発光制御トランジスタＴ４と第２発光制御トランジスタＴ５はオン状態になる一方、データ書き込みトランジスタＴ２、補償トランジスタＴ３、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７はオフ状態になる。第１電源信号ＥＬＶＤＤは、第１発光制御トランジスタＴ４を介して駆動トランジスタＴ１の第１極に転送され、駆動トランジスタＴ１のゲート電圧はＶｄａｔａ + Ｖｔｈに保持され、発光電流Ｉは第１発光制御トランジスタＴ４、駆動トランジスタＴ１及び第２発光制御トランジスタＴ５を介して、発光素子２０に流れ、発光素子２０が発光する。すなわち、第１発光制御トランジスタＴ４及び第２発光制御トランジスタＴ５は、発光制御信号ＥＭを受信して、発光制御信号ＥＭに応じて発光素子２０の発光を制御する。発光電流Ｉは、以下の飽和電流式を満足する。
Ｉ=Ｋ（Ｖｇｓ-Ｖｔｈ）２= Ｋ（Ｖｄａｔａ + Ｖｔｈ-ＥＬＶＤＤ-Ｖｔｈ）２= Ｋ（Ｖｄａｔａ-ＥＬＶＤＤ）２
Figure 0007402053000001
ここで、μｎはトランジスタのチャネル移動度であり、Ｃｏｘは駆動トランジスタＴ１の単位面積あたりのチャネル容量であり、ＷとＬはそれぞれ駆動トランジスタＴ１のチャネル幅とチャネル長であり、Ｖｇｓは駆動トランジスタＴ１のゲートとソース（すなわち、本実施例の駆動トランジスタＴ１の第１極）の間の電圧差である。
上式から、発光素子２０に流れる電流は、駆動トランジスタＴ１の閾値電圧と無関係であることがわかる。したがって、本画素回路構造は、駆動トランジスタＴの閾値電圧を非常によく補償することができる。
例えば、表示パネルの画素アレイにおいて、配線を簡単にするために、リセット制御信号線１７を前の行の画素単位の走査線として設定する、すなわち、リセット制御信号は前の行の画素単位の走査信号Ｓｃａｎ（ｎ-１）によって兼ねるようにして、配線数と信号数を削減するようにしてもよい。
例えば、１フレームの表示期間に対する発光段階ｔ３の持続時間の比率が調整可能である。このように、１フレームの表示期間に対する発光段階ｔ３の持続時間の比率を調整することにより、発光の輝度を制御することができる。例えば、表示パネルにおける走査ドライブ１０３又は追加のドライブを制御することにより、１フレームの表示期間に対する発光段階ｔ３の持続時間の比率の調整を達成する。
例えば、他の例において、第１安定化容量Ｃ１は、データ線１２と一定の電圧信号を提供する他の信号線との間に位置しても良い。例えば、第１安定化容量Ｃ１は、データ線１２と第２電源線１４との間に位置するか、データ線１２と初期化信号線１６との間に位置する。他の例において、第１発光制御トランジスタＴ４あるいは第２発光制御トランジスタＴ５は設けられなくてもよく、又は第１リセットトランジスタＴ６あるいは第２リセットトランジスタＴ７などは設けられなくてもよく、すなわち、本開示の実施例は図１に示される特定の画素回路に限定されなく、駆動トランジスタの補償を可能にする他の画素回路を使用してもよい。本開示の実行方法の説明及び開示に基づいて、当業者は、格別創意を要することなく、容易に想到され得る他の実行方法も本開示の保護範囲内である。
図４は本開示の他の実施例に係る表示パネルを示す図である。図４に示すように、本実施例に係る表示パネルは、データ線１２と駆動トランジスタＴ１の第１極との間に位置する第２安定化容量Ｃ２及び／又は第１電源線１３と駆動トランジスタＴ１の第１極との間に位置する第３安定化容量Ｃ３を更に含む点で、図１の表示パネルと異なる。第２安定化容量Ｃ２の存在により、データ線１２と駆動トランジスタＴ１のゲートとの間に位置する寄生容量の駆動トランジスタＴ１のゲート信号への干渉がより低減される。そして、第３安定化容量Ｃ３の存在により、第１電源線１３と駆動トランジスタＴ１のゲートとの間に位置する寄生容量の駆動トランジスタＴ１のゲート信号への干渉が低減される。
図５は、図１に示す表示パネル１００の平面構造の一例を示す図（レイアウトの一例）である。なお、図面の明確化のため、図５には、駆動トランジスタＴ１、データ書き込みトランジスタＴ２、補償トランジスタＴ３、蓄積容量Ｃｓｔ、及び第１安定化容量Ｃ１の構造のみを示し、他のトランジスタの構造は示されていない。図６は図５における表示パネルの切断線ＩＩ－ＩＩ’に沿った断面図であり、図７は図５における表示パネルの切断線ＩＩ－ＩＩ’に沿った断面図である。以下、図５～図７を参照し、本開示の実施例に係わる表示パネル１００を例示的に説明する。
なお、本開示において「同層配置」とは、２つ（又は２つ以上）の材料層構造が同一の堆積プロセスで形成され、同一のパターニングプロセスでパターン化されることにより、両者（多者）の材料が同一であることを意味する。
また、本開示でいうＡとＢとの間の電気的に接続は、ＡがＢの一部である場合と、ＢがＡの一部である場合を含むことにも留意されたい。
説明の便宜上、図５～７中及び以下の説明において、トランジスタＴ１のゲート、第１極、第２極及びチャネル領域をそれぞれＴ１ｇ、Ｔ１ｓ、Ｔ１ｄ、及びＴ１ａで表し、データ書き込みトランジスタＴ２のゲート、第１極、第２極、及びチャネル領域をそれぞれＴ２ｇ、Ｔ２ｓ、Ｔ２ｄ、およびＴ２ａで表し、補償トランジスタＴ３のゲート、第１極、第２極、及びチャネル領域をそれぞれＴ３ｇ、Ｔ３ｓ、Ｔ３ｄ、及びＴ３ａで表し、蓄積容量の第１極と第２極をそれぞれＣｓａとＣｓｂで表す。
図５～７に示すように、表示パネル１００は、基板２００と、基板２００上に順次積層される半導体パターン層２１、第１絶縁層２２、第１導電パターン層２３、第２絶縁層２４、第２導電パターン層２５、層間絶縁層２６及び第３導電パターン層２７を含む。
例えば、半導体パターン層２１は、駆動トランジスタＴ１の活性層、データ書き込みトランジスタＴ２の活性層、及び補償トランジスタＴ３の活性層を含む。
例えば、第１導電パターン層２３は、ゲート線１１、蓄積容量Ｃｓｔの第２極Ｃｓｂ、駆動トランジスタＴ１のゲートＴ１ｇ、データ書き込みトランジスタのゲートＴ２ｇ、及び補償トランジスタのゲートＴ３ｇを含む。
例えば、第２導電パターン層２５は、蓄積容量Ｃｓｔの第１極Ｃｓａを含む。
例えば、蓄積容量Ｃｓｔの第１極Ｃｓａと駆動トランジスターＴ１のゲートＴ１ｇとは、基板２００に垂直な方向において互いに重なり合う。
例えば、第３導電パターン層２７は、データ線１２と第１電源線１３を含む。
図５に示のように、ゲート線１１は第１方向Ｄ１に沿って延び、データ線１２と第１電源線１３は第２方向Ｄ２に沿って延びると共に、同層に配置される。例えば、第１方向Ｄ１と第２方向Ｄ２とは、実質的に垂直である。
本実施例において、第１安定化容量Ｃ１は、別個に設けられ第１電源線１３に電気的に接続される第１容量電極１８を含み、第１安定化容量Ｃ１の第２容量電極は、データ線１２自体の一部によって提供される。他の実施例において、第２容量電極は、データ線１２に接続される電極として別個に設けられてもよい。
例えば、第１容量電極１８は、データ線１２の基板２００に近い側に位置し、そして、蓄積容量Ｃｓｔの第１容量電極Ｃｓａと同層に配置される。第１容量電極１８は、層間絶縁層２６を貫通する第１ビアホール２６０を介して第１電源線１３に電気的に接続される。第１容量電極１８とデータ線１２とは、基板２００に垂直な方向において互いに重ない合い、第１安定化容量Ｃ１を構成する。
例えば、表示パネル１００の製造プロセスにおいて、自己整合プロセスを用いて、第１導電パターン層２３をマスクとして半導体パターン層２１に対して導体化処理を実行する。例えば、半導体パターン層２１を、イオン注入により高濃度にドープして、半導体パターン層２１の第１導電パターン層２３に覆われていない部分を導体化させ、これにより、駆動トランジスタＴ１のソース領域（第１極Ｔ１ｓ）及びドレイン領域（第２極Ｔ１ｄ）、データ書き込みトランジスタＴ２のソース領域（第１極Ｔ２ｓ）及びドレイン領域（第２極Ｔ２ｄ）と、補償トランジスタＴ３のソース領域（第１極Ｔ３ｓ）及びドレイン領域（第２極Ｔ３ｄ）を形成させる。半導体パターン層２１の第１導電パターン層２３によって覆われる部分は、半導体特性を保持し、各トランジスタのチャネル領域Ｔ１ａ、Ｔ２ａ、及びＴ３ａを形成する。
例えば、表示パネル１００は補償トランジスタＴ３のドレイン領域（第２極領域）と駆動トランジスタＴ１のゲートＴ１ｇとを接続して、補償トランジスタＴ３の第２極Ｔ３ｄと駆動トランジスタＴ１のゲートＴ１ｇとを電気的に接続する第１接続電極１９をさらに含む。
例えば、第１接続電極１９は、データ線１２と同層に配置されており、且つデータ線１２の延在方向と同じである。
図５及び図６を併せて参照すると、データ線１２、第１接続電極１９、及び補償トランジスタＴ３の第２極Ｔ３ｄの相互間には寄生容量が存在するため、第１容量電極１８をデータ線１２の基板２００に近い側に位置させることにより、該第１容量電極が該データ線を押し上げるように機能し、データ線１２と第１接続電極１９及び補償トランジスタＴ３の第２極Ｔ３ｄの側面との間の距離を増加させることができ、該寄生容量を低減することができる。例えば、補償トランジスタＴ３の第２極Ｔ３ｄは駆動トランジスタＴ１のゲートに直接接続されているため、この寄生容量の低減は、データ線の駆動トランジスタＴ１のゲート信号への干渉の低減に有利である。
例えば、第１接続電極１９は第１容量電極１８が位置する層（すなわち、第２導電パターン層２５）における正投影と第１容量電極１８とは、データ線１２の延在方向に垂直の方向（すなわち、第１方向Ｄ１）において互いに重なり合う。
例えば、図６を参照すると、第１接続電極１９は第１容量電極１８が位置する層（すなわち、第２導電パターン層２５）における正投影と第１容量電極１８とは、データ線１２の延在方向に垂直の方向（すなわち、第１方向Ｄ１）において互いに重なり合う。
例えば、蓄積容量Ｃｓｔの第１極Ｃｓａには開口部２５０が設けられ、第１接続電極１９は、該開口部と第２絶縁層２４及び層間絶縁層２６を貫通する第２ビアホール２４０を介して駆動トランジスタＴ１のゲートＴ１ｇ（すなわち、蓄積容量Ｃｓｔの第２極Ｃｓｂ）に電気的に接続される。
例えば、第１接続電極１９は、第１絶縁層２２、第２絶縁層２４及び層間絶縁層２６を貫通する第３ビアホール２２０を介して補償トランジスタＴ３の第２極Ｔ３ｄに電気的に接続される。
例えば、第１電源線１３は、層間絶縁層２６を貫通する第４ビアホール２６１を介して蓄積容量Ｃｓｔの第１極Ｃｓａに電気的に接続される。
例えば、図５を併せて参照すると、蓄積容量Ｃｓｔの第１極Ｃｓａとデータ線１２とは、基板に垂直な方向において互いに重なり合い、第４安定化容量Ｃ４を構成する。蓄積容量Ｃｓｔの第１極Ｃｓａは第１電源線１３に電気的に接続されるため、該第４安定化容量Ｃ４も該第１電源線と該データ線の間に形成されるため、データ線１２と駆動トランジスタＴ１のゲートとの間の寄生容量の、駆動トランジスタＴ１のゲート信号への干渉がさらに削減される。
例えば、第１絶縁層２２、第２絶縁層２４、及び層間絶縁層２６の材料としては、窒化シリコン、酸窒化シリコンなどの無機絶縁材料や、酸化アルミニウム、窒化チタンなど等を用いることができる。例えば、該絶縁材料は、アクリル酸、ポリメチルメタクリレート（ＰＭＭＡ）などの有機絶縁材料を含んでいてもよい。例えば、該絶縁層は、単層構造でも多層構造でもよい。
例えば、第１導電パターン層２３、第２導電パターン層２５、及び第３導電パターン層２７の材料には、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）、及びこれらを組み合わせた合金材料、又は酸化インジウムスズ（ＩＴ０）、酸化インジウム亜鉛（ＩＺ０）、酸化亜鉛（Ｚｎ０）、酸化亜鉛アルミニウム（ＡＺ０）などの導電性金属酸化物材料が挙げられる。
例えば、表示パネル１００は、基板２００と半導体パターン層２１との間に位置するバッファ層２８をさらに含んでもよい。
例えば、基板２００はガラス基板であり、バッファ層２８は、基板２００中の不純物（金属イオン）が画素回路構造に拡散するのを防ぐための二酸化ケイ素である。
例えば、本開示の実施例に係わる表示パネルは、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートコンピュータ、デジタルフォトフレーム、ナビゲーション等の表示機能を有する如何なる製品又は部品に適用することができる。例えば、該表示パネルは有機発光ダイオードの表示パネルである。
本開示の実施例は、上述の表示パネルを備える表示装置を提供する。例えば、該表示装置は、該表示パネルが適用される携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートコンピュータ、デジタルフォトフレーム、ナビゲーション等の電子装置であり得る。例えば、該表示装置は有機発光ダイオード表示装置である。
以上、本発明の具体的な実施形態について、一般的且つ詳細に説明したが、本開示の実施例に基づき、当業者であれば、本発明の趣旨を逸脱しない範囲内で、本発明の一部の変更または改良を加えることができることは明らかである。したがって、本開示の精神を逸脱しない範囲で行われた変形や改善は、本開示の保護範囲内であるものとする。
また、以下の数点に留意されたい。
（１）本開示の実施例の図面では、本開示の実施例に関連する構造のみに関し、他の構造は通常の設計を参照してもよい。
（２）矛盾がない場合、本開示の同じ実施例及び異なる実施例の特徴は、互いに組み合わせてもよい。
上述は、本開示の具体的な実施形態に過ぎないが、本開示の技術的範囲はこれに限定されるものではなく、本開示の技術的範囲内で当業者であれば容易に想到できる変更又は置換は、すべて本開示の技術的範囲内に包含するものである。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲に準ずるものとする。
本出願は、２０１８年５月１４日に出願された中国特許出願第２０１８２０７１３４６８．９号を基礎出願とする優先権を主張し、前記中国特許出願の開示内容の全てが参照によって本出願の一部に組み込まれる。

Claims (15)

  1. 画素回路構造、データ線及び電圧信号線を備える表示パネルであって、
    基板を含み、
    前記データ線は、データ信号を提供するように前記画素回路構造に接続され、
    前記電圧信号線は、一定の電圧信号である電圧信号を提供するように、前記画素回路構造に接続され、
    前記画素回路構造は、前記データ線と前記電圧信号線の間に提供された第１安定化容量を含み、
    前記表示パネルは、ゲート線及び発光素子をさらに備え、
    前記ゲート線は、走査信号を提供するように前記画素回路構造に接続され、
    前記画素回路構造は、前記発光素子に電気的に接続される共に、前記走査信号及び前記データ信号の制御下で駆動電流を出力して、発光素子を発光させるように駆動する、駆動トランジスタをさらに含み、
    前記第１安定化容量の容量値は、前記データ線と前記駆動トランジスタのゲートとの間の寄生容量の１０倍以上であり、
    前記第１安定化容量の一端のレベルが前記データ信号のレベルであり、前記第１安定化容量の他端のレベルが前記電圧信号のレベルであり、
    前記第１安定化容量は第１容量電極と第２容量電極を含み、
    前記第１容量電極は前記電圧信号線に電気的に接続され、前記第２容量電極は前記データ線に電気的に接続され、
    前記第１安定化容量の容量値は、前記第１容量電極と前記第２容量電極の間の距離、中間絶縁層の材料、及び両者の重なり領域を設計することによって調整でき、
    前記電圧信号線と前記データ線は同層に配置され、且つ延在方向が同一であり、前記第１容量電極はデータ線の前記基板に近い側に位置し、前記データ線を押し上げるように機能し、
    前記画素回路構造は、第２安定化容量及び第３安定化容量をさらに含み、前記第２安定化容量は前記データ線と前記駆動トランジスタの第１極の間に位置し、前記第３安定化容量は前記電圧信号線と前記駆動トランジスタの第１極との間にあり、前記第２安定化容量の存在により、前記データ線と前記駆動トランジスタのゲートとの間に位置する寄生容量の前記駆動トランジスタのゲート信号への干渉がより低減され、前記第３安定化容量の存在により、前記電圧信号線と前記駆動トランジスタのゲートとの間に位置する寄生容量の駆動トランジスタのゲート信号への干渉が低減される、
    表示パネル。
  2. 前記画素回路構造、前記ゲート線、前記データ線、及び前記電圧信号線は前記基板に位置し、前記第１容量電極及び第２容量電極とは、前記基板に垂直な方向において互いに重なり合う、請求項１に記載の表示パネル。
  3. 前記表示パネルは、前記データ線と前記第１容量電極の間に位置する層間絶縁層をさらに含み、前記第１容量電極は、前記層間絶縁層を貫通するビアホールを介して前記電圧信号線に電気的に接続される、請求項２に記載の表示パネル。
  4. 補償トランジスタをさらに備え、
    前記駆動トランジスタの第１極と第２極は、それぞれ前記電圧信号線と前記発光素子に接続され；
    前記補償トランジスタの第１極と第２極は、それぞれ前記駆動トランジスタの第２極とゲートに接続され、前記補償トランジスタのゲートは前記ゲート線に接続される、請求項２又は請求項３に記載の表示パネル。
  5. 前記補償トランジスタは、第１極領域、第２極領域、及び第１極領域と第２極領域との間に位置するチャネル領域を含む活性層を含み、前記第１極領域と第２極領域は導体領域であり、
    前記表示パネルは、前記第２極領域と前記駆動トランジスタのゲートとを接続する第１接続電極をさらに含む、請求項４に記載の表示パネル。
  6. 前記画素回路構造は、第１極と第２極がそれぞれ電圧信号線と前記駆動トランジスタのゲートに電気的に接続される蓄積容量をさらに含み、
    前記蓄積容量の第１極は、前記第１容量電極と同層に配置されると共に、前記駆動トランジスタのゲートとは前記基板に垂直な方向において互いに重なり合う、請求項５に記載の表示パネル。
  7. 前記蓄積容量の第１極と前記データ線とは、前記基板に垂直な方向において互いに重なり合う、請求項６に記載の表示パネル。
  8. 前記蓄積容量の第１極には開口部が設けられ、前記第１接続電極は、前記開口部を介して前記駆動トランジスタのゲートに電気的に接続される、請求項６又は請求項７に記載の表示パネル。
  9. 発光制御信号線、リセット制御信号線、及び初期化信号線をさらに備え、前記画素回路構造は、データ書き込みトランジスタ、第１発光制御トランジスタ、第２発光制御トランジスタ、第１リセットトランジスタ及び第２リセットトランジスタをさらに含み、
    前記データ書き込みトランジスタの第１極と第２極は、それぞれ前記データ線と前記駆動トランジスタの第１極に電気的に接続され、前記データ書き込みトランジスタのゲートは前記ゲート線に電気的に接続され；
    前記第１発光制御トランジスタのゲートは発光制御信号線に電気的に接続され、前記第１発光制御トランジスタの第１極と第２極は、それぞれ前記電圧信号線と前記駆動トランジスタの第１極に電気的に接続され；
    前記第２発光制御トランジスタのゲートは前記発光制御信号線に電気的に接続され、前記第２発光制御トランジスタの第１極と第２極は、それぞれ前記駆動トランジスタの第２極と前記発光素子の第１極に電気的に接続され；
    前記第１リセットトランジスタのゲートはリセット制御信号線に電気的に接続され、前記第１リセットトランジスタの第１極と第２極は、それぞれ前記初期化信号線と前記駆動トランジスタのゲートに電気的に接続され；
    前記第２リセットトランジスタのゲートは前記リセット制御信号線と電気的に接続され、前記第２リセットトランジスタの第１極と第２極は、それぞれ初期化信号線と前記発光素子の第１極に電気的に接続される、請求項５～８のいずれか１項に記載の表示パネル。
  10. 前記電圧信号線は、電源線を含む、請求項１～９のいずれか１項に記載の表示パネル。
  11. 基板、及び基板に位置する画素回路構造、発光素子、ゲート線、データ線、第１電源線、第２電源線、発光制御信号線、初期化信号線、及びリセット制御信号線を備える表示パネルであって、前記画素回路構造は、蓄積容量、駆動トランジスタ、データ書き込みトランジスタ、補償トランジスタ、第１発光制御トランジスタ、第２発光制御トランジスタ、第１リセットトランジスタ、及び第２リセットトランジスタを含み、
    前記蓄積容量の第１極は前記第１電源線に電気的に接続され、前記蓄積容量の第２極は第１接続電極を介して前記補償トランジスタの第２極に電気的に接続され；
    前記データ書き込みトランジスタのゲートは前記ゲート線と電気的に接続され、前記データ書き込みトランジスタの第１極と第２極は、それぞれ前記データ線、前記駆動トランジスタの第１極に電気的に接続され；
    前記補償トランジスタのゲートは前記ゲート線に電気的に接続され、前記補償トランジスタの第１極と第２極は、それぞれ前記駆動トランジスタの第２極とゲートに電気的に接続され；
    前記第１発光制御トランジスタのゲートは前記発光制御信号線に電気的に接続され、前記第１発光制御トランジスタの第１極と第２極は、それぞれ前記第１電源線と前記駆動トランジスタの第１極に電気的に接続され；
    前記第２発光制御トランジスタのゲートは前記発光制御信号線に電気的に接続され、前記第２発光制御トランジスタの第１極と第２極は、それぞれ前記駆動トランジスタの第２極、前記発光素子の第１極に電気的に接続され；
    前記第１リセットトランジスタのゲートはリセット制御信号線に電気的に接続され、前記第１リセットトランジスタの第１極と第２極は、それぞれ前記初期化信号線と前記駆動トランジスタのゲートに電気的に接続され；
    前記第２リセットトランジスタのゲートは前記リセット制御信号線と電気的に接続され、前記第２リセットトランジスタの第１極と第２極は、それぞれ初期化信号線と前記発光素子の第１極に電気的に接続され；
    前記発光素子の第２極は、前記第２電源線に電気的に接続され；
    前記画素回路構造は前記データ線と前記第１電源線の間に位置する第１安定化容量をさらに含み、前記第１安定化容量は第１容量電極を含み、且つ前記第１電源線は前記画素回路構造に一定の電圧信号を提供し、
    前記データ線は、データ信号を提供するように前記画素回路構造に接続され、
    前記第１安定化容量の容量値は、前記データ線と前記駆動トランジスタのゲートとの間の寄生容量の１０倍以上であり、
    前記第１安定化容量の一端のレベルが前記データ信号のレベルであり、前記第１安定化容量の他端のレベルが前記電圧信号のレベルであり、
    前記第１安定化容量は前記データ線に電気的に接続される第２容量電極をさらに含み、電圧信号線と前記データ線は同層に配置され、且つ延在方向が同一であり、前記第１容量電極はデータ線の前記基板に近い側に位置し、前記データ線を押し上げるように機能し、
    前記第１安定化容量の容量値は、前記第１容量電極と前記第２容量電極の間の距離、中間絶縁層の材料、及び両者の重なり領域を設計することによって調整でき、
    前記画素回路構造は、第２安定化容量及び第３安定化容量をさらに含み、前記第２安定化容量は前記データ線と前記駆動トランジスタの第１極の間に位置し、前記第３安定化容量は前記電圧信号線と前記駆動トランジスタの第１極との間にあり、前記第２安定化容量の存在により、前記データ線と前記駆動トランジスタのゲートとの間に位置する寄生容量の前記駆動トランジスタのゲート信号への干渉がより低減され、前記第３安定化容量の存在により、前記第１電源線と前記駆動トランジスタのゲートとの間に位置する寄生容量の駆動トランジスタのゲート信号への干渉が低減される、
    表示パネル。
  12. 前記ゲート線、前記駆動トランジスタのゲートと前記蓄積容量の第２極は、同層に配置され、
    前記第１容量電極、前記初期化信号線、前記蓄積容量の第１極は同層に配置され、
    前記データ線、前記第１電源線と前記第１接続電極は、同層に配置され、
    前記第１容量電極と前記データ線とは、前記基板に垂直な方向において互いに重なり合う、請求項１１に記載の表示パネル。
  13. 前記補償トランジスタ及び前記第１リセットトランジスタは、金属酸化物半導体薄膜トランジスタ又はダブルゲート薄膜トランジスタである、請求項１１又は請求項１２に記載の表示パネル。
  14. 前記第１容量電極は前記第１電源線に電気的に接続され、前記第１容量電極と前記第２容量電極とは、前記基板に垂直な方向において互いに重なり合い、
    前記表示パネルは前記データ線と前記第１容量電極の間に位置する層間絶縁層をさらに含み、前記第１容量電極は、前記層間絶縁層を貫通するビアホールを介して前記第１電源線に電気的に接続され、
    前記蓄積容量の第１極と前記駆動トランジスタのゲートとは、前記基板に垂直な方向において互いに重なり合い；
    前記蓄積容量の第１極と前記データ線とは、前記基板に垂直な方向において互いに重なり合い；
    前記蓄積容量の第１極には開口部が設けられ、前記第１接続電極は前記開口部を介して前記駆動トランジスタのゲートに電気的に接続される、請求項１１～１３のいずれか１項に記載の表示パネル。
  15. 請求項１～１４のいずれか１項に記載の表示パネルを備える、表示装置。
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