JP2015138154A - 発光装置、及び電子機器 - Google Patents
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Abstract
Description
特許文献1では、有機ELを駆動するための回路として、複数のトランジスターを備えた画素回路が記載されている。
このような構成によれば、トランジスターと平面視で重なる位置に配線を設けることが可能であるため、ゲート電極層が配線を兼ねる場合に比べて、画素回路を小型化できる。
この構成によれば、選択トランジスターを小型化することができ、結果として、画素回路を小型化することができる。
この構成によれば、補償トランジスターを小型化することができ、結果として、画素回路を小型化することができる。
この構成によれば、発光制御トランジスターを小型化することができ、結果として、画素回路を小型化することができる。
この構成によれば、リセットトランジスターを小型化することができ、結果として、画素回路を小型化することができる。
この構成によれば、第1トランジスターを小型化することができ、結果として、画素回路を小型化することができる。
この構成によれば、発光素子に電流を供給する第1トランジスターの閾値電圧のばらつきを抑制することができるため、発光素子に供給される電流を安定化できる。
この構成によれば、チャネル領域と平面視で重なる位置において、ゲート電極に配線を接続することが容易である。
この構成によれば、画素回路をより小型化できる。
この構成によれば、トランジスターの閾値電圧のばらつきを抑制できる。
この構成によれば、電子機器の表示装置として用いることができる。
本発明の電子機器の一つの態様によれば、上記の発光装置を備えているため、電子機器をより小型化できる。
なお、本発明の範囲は、以下の実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせる場合がある。
図1は、本実施形態の発光装置100を示す平面図である。
本実施形態の発光装置100は、図1に示すように、有機EL材料を利用した発光素子を半導体基板10上に形成した有機EL装置である。発光装置100は、例えば、有機発光ダイオード(OLED:Organic Light Emitting Diode)である。半導体基板10は、シリコン等の半導体材料で形成された板状部材であり、複数の発光素子が形成される基材として利用される。
図2に示すように、画素回路Pは、発光素子45、駆動トランジスター(第1トランジスター)TDR、選択トランジスターT1、発光制御トランジスター(第2トランジスター)T2、補償トランジスターT3、リセットトランジスターT4、及び容量素子Cを備える。なお、第1実施形態では、画素回路P11のトランジスターTDR,T1〜T4をPチャネル型のトランジスターで構成するが、Nチャネル型のトランジスターで構成することも可能である。この画素回路P21は、例えば、特開2013−088611号公報の図13乃至図17及びその説明に示す駆動方法のように動作させることが可能である。
これに対して、リセットトランジスターT4によって上記のようにして発光素子45の電位をリセットすることにより、発光素子45を高輝度状態から低輝度状態に転じることが容易となる。
図3は、画素回路P11を模式的に示す平面図である。図4は、図3におけるIV−IV断面図である。図5から図12は、図4における各層を平面視した場合を示す平面図である。図5から図12においては、各要素の視覚的な把握を容易化する観点から、図4と共通する各要素には図4と同様のハッチングが便宜的に付加されている。
本実施形態の各トランジスターTDR,T1,T2,T3,T4は、図4に示すように、半導体基板10の表面に形成されている。より詳細には、各トランジスターTDR,T1,T2,T3,T4は、半導体基板10のうちN型の基体16の表面に形成されたP型のウェル17を利用して形成されている。なお、発光制御トランジスターT2及びリセットトランジスターT4については、図4において図示を省略している。
図4に例示された溝部10Aの深さDTは、半導体基板10(ウェル17)の表面と溝部10Aの底面との距離である。溝部10Aの深さDTは、例えば300nm以上かつ1000nm以下の範囲内の寸法(例えば数百nm程度)に設定される。図4から理解される通り、溝部10Aの深さDTはウェル17の厚さDWを下回る(DT<DW)。したがって、溝部10Aの底面はウェル17で構成される。
駆動トランジスターTDRの素子部EDRと、リセットトランジスターT4の素子部E4とは、長さ方向がY方向となるように配置され、Y方向と平行な仮想直線K1に沿って並んで設けられている。
仮想直線K1と仮想直線K2とは、X方向に並んで設けられている。すなわち、本実施形態の画素回路P11における5つのトランジスターの素子部は、2列に並んで設けられている。
なお、本実施形態においては、多層配線層の説明として、図3におけるIV−IV断面、すなわち、駆動トランジスターTDR、選択トランジスターT1、及び補償トランジスターT3の断面を示す図4を参照して説明する。
以上が本実施形態の発光装置100の具体的な構造である。
図13(A)〜(E)は、本実施形態のトランジスターと接続される中継電極の形成方法の手順について示す断面図である。
次に、図13(B)に示すように、絶縁層LAの上面LAaに、パターニングPT1が形成されたレジスト層R1を形成する。パターニングPT1は、ドレイン領域AD及びソース領域AS上に形成するコンタクトホールの位置に対応した位置のレジストが除去されることで形成されている。
これにより、絶縁層LA及び絶縁膜52を積層方向(図示上下方向)にドレイン領域ADまで貫通するコンタクトホールHDと、絶縁層LA及び絶縁膜52を積層方向にソース領域ASまで貫通するコンタクトホールHSとが形成される。コンタクトホールHD,HSを形成した後、レジスト層R1を除去する。
これにより、絶縁膜52を積層方向にゲート電極Gまで貫通するコンタクトホールHGが形成される。コンタクトホールHGが形成された後、レジスト層R2を除去する。
そして、当該導電材料及び絶縁層LAの表面を研磨して、ゲート電極Gと電気的に接続されたプラグPG、ドレイン領域ADと電気的に接続されたプラグPD、及びソース領域ASと電気的に接続されたプラグPSが形成される。
コンタクトパッドQGa,QDa,QSaを形成する方法としては、特に限定されず、絶縁層LAの上面LAaに導電材料を塗布した後にエッチングしてパターニングする方法であってもよいし、スクリーン印刷法等を用いて絶縁層LAの上面LAaに直接形成する方法であってもよい。
コンタクトパッドQGaは、プラグPGを介して、ゲート電極Gと電気的に接続されている。コンタクトパッドQDaは、プラグPDを介して、ドレイン領域ADと電気的に接続されている。コンタクトパッドQSaは、プラグPSを介して、ソース領域ASと電気的に接続されている。
ゲート電極G10には、チャネル領域AC10より外側に突出するコンタクトパッド部GP10が設けられている。このようなトランジスターT10では、配線と接続するためのコンタクトホールH10は、コンタクトパッド部GP10上に設けられる。言い換えると、コンタクトホールH10は、チャネル領域AC10と平面視において重ならない位置に設けられる。
上記の問題に対して、本実施形態のトランジスターT5によれば、ゲート電極G5と配線とが、チャネル領域AC5と平面視で重なる位置において接続される。言い換えると、ゲート電極G5と配線とを接続するコンタクトホールH5がチャネル領域AC5と平面視で重なる位置に設けられる。そのため、ゲート電極G5に配線接続用のコンタクトパッド部を設ける必要がなく、ゲート電極G5の平面視における大きさをチャネル領域AC5とほぼ同じ大きさにすることができる。これにより、図14(A),(B)に示すように、比較例のトランジスターT10に比べて、本実施形態のトランジスターT5においては、幅方向(X方向)の長さを小さくできる。したがって、本実施形態によれば、画素回路をより小型化できる発光装置が得られる。
本実施形態によれば、図3に示す駆動トランジスターTDR及びリセットトランジスターT4と、選択トランジスターT1、発光制御トランジスターT2、及び補償トランジスターT3との距離、すなわち、仮想直線K1と仮想直線K2との距離D1を、コンタクトホールがチャネル領域と平面視で重ならない位置に設けられる場合に比べて、小さくすることができる。また、信号線26及び第3電源導電体27をより各トランジスターに近い位置に形成することができる。したがって、本実施形態によれば、画素回路P11の幅(X方向長さ)D2をより小さくでき、画素回路を小型化できる。
図15(A)に示すように、Pチャネル型のトランジスターにおいて、チャネル領域ACと平面視で重なる位置におけるゲート電極G上にコンタクトホールHを設ける場合には、コンタクトホールHは、ソース領域AS寄りに設けることが好ましい。Pチャネル型のトランジスターにおいては、キャリアが正孔となるため、ソース領域ASが高電位側となり、ドレイン領域ADが低電位側となるためである。
本実施形態においては、トランジスターがPチャネル型であるため、ソース領域寄りにコンタクトホールを設けることでトランジスターの閾値電圧のばらつきを抑制できる。
本実施形態においては、例えば、図16に示す画素回路P12のように、一部のトランジスターのみにおいて、チャネル領域と平面視において重なる位置で、ゲート電極と配線とが接続されている構成としてもよい。
第2実施形態は、第1実施形態に比べて、補償トランジスター及びリセットトランジスターが設けられていない点において異なる。
なお、上記実施形態と同様の構成については、適宜同一の符号を付す等によって説明を省略する場合がある。
駆動トランジスターTDR1及び選択トランジスターT11は、第1実施形態の駆動トランジスターTDR及び選択トランジスターT1と同様の機能を有する。
選択トランジスターT11は、ソースが信号線26に接続され、ドレインが駆動トランジスターTDR1のゲート及び容量素子Cの第1電極C1と接続されている。
第3実施形態は、第1実施形態に対して、リセットトランジスターが設けられていない点において異なる。
なお、上記実施形態と同様の構成については、適宜同一の符号を付す等によって説明を省略する場合がある。
選択トランジスターT12及び補償トランジスターT32は、第1実施形態の選択トランジスターT1及び補償トランジスターT3と同様の機能を有する。
上述の各実施形態に例示した発光装置100は、各種の電子機器の表示装置として好適に利用される。
図23は、電子機器の一例として、第1実施形態の発光装置100を利用した頭部装着型の表示装置90(HMD:Head Mounted Display)を示す概略構成図である。
Claims (13)
- 第1トランジスターを含む複数のトランジスターと、前記第1トランジスターによって電流が供給される発光素子と、を備える画素回路を備え、
前記複数のトランジスターのうち少なくとも一つは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されていることを特徴とする発光装置。 - 前記複数のトランジスターは、前記第1トランジスターのゲートと前記第1トランジスターのゲートに信号を入力する信号線との間に設けられた選択トランジスターを含み、
前記選択トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている、請求項1に記載の発光装置。 - 前記複数のトランジスターは、前記第1トランジスターのゲートと前記第1トランジスターの一方の電流端との間に設けられた補償トランジスターを含み、
前記補償トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている、請求項1または2に記載の発光装置。 - 前記複数のトランジスターは、前記第1トランジスターと前記発光素子との間に設けられた発光制御トランジスターを含み、
前記発光制御トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている、請求項1から3のいずれか一項に記載の発光装置。 - 前記複数のトランジスターは、前記発光素子に所定のリセット電位を給電するリセットトランジスターを含み、
前記リセットトランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている、請求項1から4のいずれか一項に記載の発光装置。 - 前記第1トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されている、請求項1から5のいずれか一項に記載の発光装置。
- 前記画素回路は、特性補償回路を有している、請求項6に記載の発光装置。
- 前記配線は、前記複数のトランジスターと異なる層に設けられている、請求項1から7のいずれか一項に記載の発光装置。
- 前記配線は、前記複数のトランジスターのうち少なくとも二つと平面視において重なる、請求項8に記載の発光装置。
- 第1トランジスターを含む複数のトランジスターと、前記第1トランジスターによって電流が供給される発光素子と、を備える画素回路を備え、
前記複数のトランジスターは、前記第1トランジスターと前記発光素子との間に設けられた第2トランジスターを含み、
前記第2トランジスターは、チャネル領域と平面視で重なる位置において、ゲート電極に配線が接続されていることを特徴とする発光装置。 - 前記ゲート電極における配線が接続されている位置は、前記ゲート電極を挟む一対の電流端のうち高電位となる側の電流端寄りである、請求項1から10のいずれか一項に記載の発光装置。
- 前記発光素子は、有機エレクトロルミネッセンス素子である、請求項1から11のいずれか一項に記載の発光装置。
- 請求項1から12のいずれか一項に記載の発光装置を備えることを特徴とする電子機器。
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